JP7268949B2 - 集積アンテナ・アレイ・パッケージ化構造および方法 - Google Patents

集積アンテナ・アレイ・パッケージ化構造および方法 Download PDF

Info

Publication number
JP7268949B2
JP7268949B2 JP2020555021A JP2020555021A JP7268949B2 JP 7268949 B2 JP7268949 B2 JP 7268949B2 JP 2020555021 A JP2020555021 A JP 2020555021A JP 2020555021 A JP2020555021 A JP 2020555021A JP 7268949 B2 JP7268949 B2 JP 7268949B2
Authority
JP
Japan
Prior art keywords
antenna array
package
sub
pattern
antenna
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020555021A
Other languages
English (en)
Other versions
JP2021520739A (ja
Inventor
グ、シャオシン
リウ、ドゥイシエン
バクス、クリスチャン、ウィルヘルムス
ガルシア、アルベルト ヴァルデス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2021520739A publication Critical patent/JP2021520739A/ja
Application granted granted Critical
Publication of JP7268949B2 publication Critical patent/JP7268949B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01QANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00Details of, or arrangements associated with, antennas
    • H01Q1/12Supports; Mounting means
    • H01Q1/22Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3672Foil-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01QANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00Antenna arrays or systems
    • H01Q21/0087Apparatus or processes specially adapted for manufacturing antenna arrays
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01QANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00Antenna arrays or systems
    • H01Q21/06Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061Two dimensional planar arrays
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01QANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00Antenna arrays or systems
    • H01Q21/06Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061Two dimensional planar arrays
    • H01Q21/065Patch antenna array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6605High-frequency electrical connections
    • H01L2223/6616Vertical connections, e.g. vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6661High-frequency adaptations for passive devices
    • H01L2223/6677High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32235Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15323Connection portion the connection portion being formed on the die mounting surface of the substrate being a land array, e.g. LGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19102Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)
  • Wire Bonding (AREA)
  • Support Of Aerials (AREA)

Description

本発明は、一般には無線デバイス・パッケージ構造に関し、特に、コンパクトな集積無線通信システムを形成するために、アンテナ・アレイ構造をミリ波RF集積回路などの半導体チップとともにパッケージ化するための技術に関する。
集積アンテナ・アレイを備えた無線通信パッケージ構造を製作する場合、適正なアンテナ特性(例えば、高効率、広帯域、良好な放射特性など)と、アレイ構成可能性(例えば、行と列とに配列されたアンテナ素子)とを与える一方、低コストかつ信頼性の高いパッケージ・ソリューションを提供するパッケージ設計を実装することが重要である。
無線通信システムのパッケージ化の典型的な手法は、シングル・パッケージまたはモジュール方式パッケージ化の作製を含む。シングル・パッケージを使用する場合、必要となる可能性のあるそれぞれの可能なアンテナ構成のために完全なカスタム・パッケージを作製する必要がある。このような手法は、先行設計コスト、製造リワーク・コストおよび在庫コストを増大させる。モジュール方式パッケージ化は、前述のコストを低減するが、大規模アンテナ・アレイのアンテナ素子の相互を基準にした均一性および配置精度あるいはその両方を低下させ、それによってアンテナ性能を低下させる。
本発明の一実施形態では、装置が、放射面と、放射面の反対側に配置された合わせ面と、アンテナ・アレイ・サブパターンのアレイとを含むアンテナ・アレイ・パッケージ・カバーを含み、各アンテナ・アレイ・サブパターンは少なくとも1つのアンテナ素子を含む。アンテナ・アレイ・パッケージは、アンテナ・アレイ・パッケージ・カバーの合わせ面に接合されたサブパターン・インターフェース・パッケージのアレイも含む。各サブパターン・インターフェース・パッケージは、パッケージ・キャリアと、パッケージ・キャリアに電気的および機械的に結合されたサブパターン集積回路と、サブパターン・インターフェース・パッケージに対応するアンテナ・アレイ・サブパターンのアンテナ素子に対応する1組のインターフェース線とを含むこともできる。
各サブパターン・インターフェース・パッケージは、アンテナ・アレイ・サブパターンのアレイの対応するアンテナ・アレイ・サブパターンの下に配置することができる。サブパターン集積回路は、パッケージ・キャリアにフリップチップ・ボンディングすることができ、パッケージ・キャリアを含むアンテナ・アレイ・パッケージはホスト回路に装着することができる。例えば、アンテナ・アレイ・パッケージは、ボール・グリッド・アレイ(BGA)またはランド・グリッド・アレイ(LGA)ソケットを介してホスト回路に装着することができる。ホスト回路は、複数の熱コンジットを介してサブパターン集積回路に熱的に接続された1つまたは複数のヒート・シンクを含むこともできる。
上記の装置をホスト回路に装着する方法も本明細書で開示される。本発明の一実施形態では、第1の方法が、アンテナ・アレイ・パッケージ・カバーを設けることと、サブパターン・インターフェース・パッケージを設けることと、アンテナ・アレイ・パッケージを形成するようにアンテナ・アレイ・パッケージ・カバーの合わせ面に複数のサブパターン・インターフェース・パッケージを接合することと、アンテナ・アレイ・パッケージをホスト回路に装着することとを含む。本発明の一実施形態では、第2の方法が、アンテナ・アレイ・パッケージ・カバーを設けることと、サブパターン・インターフェース・パッケージを設けることと、複数のサブパターン・インターフェース・パッケージをホスト回路に装着することとを含む。第2の方法は、複数のサブパターン・インターフェース・パッケージをホスト回路に装着した後で、複数のサブパターン・インターフェース・パッケージをアンテナ・アレイ・パッケージ・カバーの合わせ面に接合することも含む。
上記の装置および方法は、先行設計コスト、製造リワーク・コスト、および在庫コストが低減された無線通信システムを、それらのシステムによって使用されるアンテナ素子の均一性と配置精度とを低下させることなく提供することを可能にする。
本発明の実施形態の利点が容易に理解されるように、上記で概説した実施形態のより具体的な説明を、添付図面に示されている特定の実施形態を参照することによって示す。これらの図面は、本発明の一部の実施形態のみを示しており、したがって範囲を限定するものとみなされるべきではないという理解のもとで、本発明の実施形態について、添付図面を使用してさらに具体的かつ詳細に記載し、説明する。
本発明の実施形態によるアンテナ・アレイ・パッケージを示す断面図である。 本発明の実施形態によるアンテナ・アレイ・パッケージを示す断面図である。 本発明の実施形態によるアンテナ・アレイ・パッケージを示す断面図である。 本発明の実施形態によるアンテナ・アレイ・カバーを示す平面図である。 本発明の実施形態によるアンテナ・アレイ・カバーを示す平面図である。 本発明の実施形態によるアンテナ・アレイ・カバーを示す平面図である。 本発明の実施形態による、スペーサ・フレームを備えたアンテナ・アレイ・パッケージを示す断面図である。 本発明の実施形態による、スペーサ・フレームを備えたアンテナ・アレイ・パッケージを示す断面図である。 本発明の実施形態による、スペーサ・フレームを備えたアンテナ・アレイ・パッケージを示す断面図である。 本発明の実施形態によるアンテナ・システム製造方法の実施例を示すフローチャートである。 本発明の実施形態によるアンテナ・システム製造方法の実施例を示すフローチャートである。
本明細書全体を通じて「一実施形態」、「ある実施形態」、または同様の表現に言及する場合、その実施形態に関連して記載されている特定の特徴、構造または特性が少なくとも1つの実施形態に含まれることを意味する。したがって、本明細書全体を通じて「一実施形態において」、「ある実施形態において」および同様の表現が記載されている場合はすべて、同じ実施形態を指し得るが、必ずしもそうとは限らず、明示的に他の解釈が記載されていない限り「1つまたは複数の実施形態であってすべての実施形態ではない」ことを意味する。「含む(including)」、「含む(comprising)」、「有する(having)」という用語およびこれらの変形は、明示的に他の解釈が記載されていない限り、「含むがそれらには限定されない」ことを意味する。物の列挙は、明示的に他の解釈が記載されていない限り、それらの物のいずれかまたは全部が互いに排他的であるか、互いに包含的であるか、あるいはその両方であることを含意しない。「a」、「an」および「the」という用語も、明示的に他の解釈が記載されていない限り、「1つまたは複数の」を指す。
図1、図2および図3は、本発明の1つまたは複数の実施形態によるアンテナ・アレイ・システム100のいくつかの実施例を示す断面図である。図のように、アンテナ・アレイ・システム100は、アンテナ・アレイ・パッケージ・カバー130と接合された複数のサブパターン・インターフェース・パッケージ120を含むアンテナ・アレイ・パッケージ110を含む。アンテナ・アレイ・パッケージ110は、ホスト回路140に装着することができる。アンテナ・アレイ・システム100は、アンテナ・アレイ構造とインターフェースする無線回路を備えた大規模アンテナ・アレイ構造のコンパクトで費用効果の高い集積を可能にする。
アンテナ・アレイ・パッケージ110は、ホスト回路140への電気的または機械的あるいはその両方の接続を設ける1組のホスト回路コネクタ112を含むこともできる。図の実施形態では、ホスト回路コネクタ112は、制御された直径および高さを有するはんだボールのアレイ(BGA)を含む。
アンテナ・アレイ・パッケージ110は、ミリ波信号などの電磁信号を送信するかまたは受信するかあるいはその両方のために使用可能な、アンテナ・アレイ・パッケージ・カバー130上に形成された1つまたは複数のアンテナ・アレイ114を含む。図の実施形態では、アンテナ・アレイ・パッケージ110は、アンテナ・アレイ・パッケージ・カバー130の1つまたは複数のパッケージ層132上に配置された1つまたは複数の導電構造によって形成されたアンテナ素子134を含む、単一のアンテナ・アレイ114を含む。例えば、アンテナ素子134は、マイクロストリップ・アンテナ、(例えばパッチ・アンテナおよび逆Fアンテナの)積層パッチ・アンテナ、ループ・アンテナ、ダイポール・アンテナ、ボウタイ・アンテナ、フラクタル・アンテナ、スロット・アンテナ、らせん、スパイラル、および八木・宇田アンテナなどの進行波アンテナ、リフレクタ・アンテナなど、異なる種類のアンテナに対応し得る。
サブパターン・インターフェース・パッケージ120は、1組のアンテナ給電線123を介してアンテナ・アレイ114に信号を供給し、またはアンテナ・アレイ114から信号を受信することができる。図の実施形態では、各サブパターン・インターフェース・パッケージ120が、本明細書でアンテナ・アレイ・サブパターン116と呼ぶアンテナ素子134のサブセットに対応するアンテナ給電線123を含む。本発明の一部の実施形態では、各サブパターン・インターフェース・パッケージ120が、対応するアンテナ・アレイ・サブパターン116の下に配置される。各インターフェース・パッケージ120を対応するアンテナ・アレイ・サブパターン116の下に配置することにより、パッケージ120と対応するアンテナ素子134との間の信号経路が短縮され、性能を向上させることができる。また、アンテナ・アレイ・サブパターン116をアンテナ・アレイ・パッケージ・カバー130上および対応するサブパターン・インターフェース・パッケージ120の上方に配置することにより、複数のアンテナ・アレイ・サブパターン116の近接配置が可能になり、それによってアンテナ・アレイ・システム100の表面積が縮小する。本発明の一部の実施形態では、各アンテナ・アレイ・サブパターン116がアンテナ・アレイ114のサブアレイである。
各サブパターン・インターフェース・パッケージ120は、1つまたは複数のチップ・コネクタ126を介して1つまたは複数のサブパターン集積回路125に接続されたアンテナ給電線123を配線するために使用可能な複数のパッケージ層122を含む、パッケージ・キャリア121を含む。チップ・コネクタ126は、ホスト回路コネクタ112のはんだボールより大きさが小さいC4はんだボールを含むこともできる。集積回路125は、アンテナ給電線123を介してアンテナ素子134とインターフェースすることができ、各アンテナ素子134に周波数変換機能および振幅または位相あるいはその両方の制御機能などの他の機能を提供することができる。
本発明の一部の実施形態では、パッケージ・キャリア121またはアンテナ・アレイ・パッケージ・カバー130あるいはその両方が、SLC(surface laminar circuit:表層配線プリント回路基板)、HDI(高密度相互接続)、または高集積密度の有機ベースの多層回路基板の形成を可能にするその他のキャリア製造技術など、知られているキャリア製造技術を使用して製作可能な多層有機キャリアを含む。これらのキャリア製造技術により、メタライゼーション層が誘電材/絶縁材料のそれぞれの層によって上層または下層あるいはその両方のメタライゼーション層から分離されている、メタライゼーション材料と誘電体/絶縁体材料の交互になった層を含む積層のスタックでキャリア基板を形成することができる。メタライゼーション層は銅で形成可能であり、誘電層/絶縁層は有機ビルドアップ材料とコア材料とから形成可能である。LCP(液晶ポリマー)、ガラス、またはLTCC(低温同時焼成セラミック)など、他の種類の材料も、パッケージ・キャリア121またはアンテナ・アレイ・パッケージ・カバー130あるいはその両方のメタライゼーション層および絶縁層に使用可能である。また、これらの技術は、キャリア基板内に高密度配線および相互接続構造を形成することができるように、例えば、レーザ・アブレーション、フォト・イメージング、またはエッチングを使用した小径の導電ビア(例えば、隣接メタライゼーション層間の部分ビアまたは埋め込みビア)の形成を可能にする。
サブパターン集積回路125は、各チップのチップ・コネクタ側(図のように上側)に形成されたメタライゼーション・パターン(明確に図示せず)を含むこともできる。メタライゼーション・パターンは、チップ・コネクタ126が上に形成されるボンディング/接触パッドを含むこともできる。ボンディング/接触パッドは、例えば、サブパターン集積回路125のBEOL(バック・エンド・オブ・ライン)配線構造の一部として形成される、接地パッド、DC電源パッド、入力/出力パッド、制御信号パッド、付随する配線などを含むこともできる。
各サブパターン集積回路125は、フリップチップ・ボンディング(ボンディング時にサブパターン・インターフェース・パッケージ120の向きを示されている向きから反転させることができる)により、特定のサブパターン・インターフェース・パッケージ120に電気的および機械的に接続可能であり、それによってアンテナ・アレイ・パッケージ110に接続可能である。用途に応じて、サブパターン集積回路125は、その上に形成された、無線RFチップを実装するために一般的に使用される、例えば受信器、送信器、または送受信器回路およびその他の能動回路要素または受動回路要素を含む、RF回路および電子構成要素を個別にまたはまとめて含むこともできる。
アンテナ・アレイ・パッケージ・カバー130は、好ましくは電磁放射が放出される放射面136と、アンテナ・アレイ・パッケージ・カバー130をサブパターン・インターフェース・パッケージ120に接合するために使用される合わせ面138とを含むこともできる。実施形態によっては、アンテナ・アレイ・パッケージ・カバー130は、エポキシ接着剤または他の任意の接着剤を使用して、全体としてはサブパターン・インターフェース・パッケージ120に、詳細にはパッケージ・キャリア121に接合される。あるいは、アンテナ・アレイ・パッケージ・カバー130は、締め具(例えば、図7ないし図9を参照)を介して、またははんだボール(図示せず)とはんだリフロー・プロセスを使用して、サブパターン・インターフェース・パッケージ120に接合することができる。
ホスト回路140は、ホスト回路コネクタ112と、図の例では示されていないホスト回路140の各部分に装着された構成要素との間に信号トレースを配線するために使用可能な複数の回路層142を含むこともできる。実施形態によっては、ホスト回路140と各サブパターン集積回路125との間に熱的接続層127が配置される。熱的接続層127は、サブパターン集積回路125の非アクティブ面(図のように下面)を、ヒート・シンク144に整列したホスト回路140の領域と、1つまたは複数の熱コンジット146(例えば金属充填ビアまたはペデスタル)とに熱的に結合することができる。熱的接続層127は、サブパターン集積回路125から熱コンジット146に熱を伝える役割を果たし、熱コンジット146は(例えば伝導、対流および放射による)熱散逸のためにヒート・シンク144に熱を伝える。
アンテナ素子134は、開口結合構造およびマイクロストリップ給電線結合構造など、当業者に知られている構造を含む、様々なアンテナ給電構造を介してアンテナ給電線123に結合することができる。アンテナ給電構造は、アンテナ・アレイ・パッケージ・カバー130またはサブパターン・インターフェース・パッケージ120あるいはその両方の内部または表面上に配置することができる。例えば、図1および図3に、アンテナ給電構造がサブパターン・インターフェース・パッケージ120内に完全に配置された構成を示す。それに対して、図2に、アンテナ給電構造の少なくとも一部がアンテナ・アレイ・パッケージ・カバー130に配置された構成を示す。図の構成では、アンテナ給電線123は、サブパターン・インターフェース・パッケージ120から接続要素137を介してアンテナ・アレイ・パッケージ・カバー130内に横断している。
可能な接続要素137の例には、ピラーなどのパッケージ・オン・パッケージ相互接続が含まれる。接続要素137の一部は、サブパターン集積回路125の試験を可能にするために、テスト・ピン139に接続することができる。図示しない別の構成では、接続要素137は、アンテナ素子134に直接接続を行うマイクロストリップ給電線構造に接続することができる。図示しない別の構成では、すべての接続要素137が外部テスト・ピン139に接続され、試験目的のためのコネクタ接続測定に対応するパッケージ・カバーの代替版を形成する。このような試験は、組み付け済みアンテナ・アレイ・パッケージ110のリワークを容易にし、製造損失を低減することができる。
図4、図5および図6は、本発明の実施形態によるアンテナ・アレイ・カバー130のいくつかの実施例を示す平面図である。図のように、アンテナ・アレイ・カバー130は2×2(すなわち2行および2列)構成200Aと、1×5(すなわち1行および5列)構成200Bと、2×3(すなわち2行および3列)構成200Cとを含む。図の例では、わかりやすいように行境界と列境界が破線で示されている。各構成は、1組のサブパターン・インターフェース・パッケージ120と接合され、組内のパッケージの数はその特定の構成の行数と列数との積に等しい。
当業者は、複数のサブパターン・インターフェース・パッケージ120を、所望のアンテナ・アレイ・サイズに対応するアンテナ・アレイ・パッケージ・カバー130と接合することによってアンテナ・アレイ・パッケージ110を設けることで、様々な大きさのアンテナ・アレイ(図4ないし図6に示すものなど)を設ける複雑さが低減されることがわかるであろう。また、様々な大きさのアンテナ・アレイ・パッケージ・カバー130の信号配線パターンがアンテナ・アレイ114内の各アレイ・サブパターン116のために使用される(すなわち反復される)共通単位セルを使用することができるという点で、アンテナ・アレイ・パッケージ・カバー130の上または内部の信号配線が簡略化され得る。また、共通のアンテナ・アレイ・カバー130によって、アンテナ素子134の大きさと間隔の均一性が実現可能である。
図7、図8および図9は、本発明の実施形態によるアンテナ・アレイ・パッケージ300のいくつかの実施例を示す断面図である。図示されている各実施例は、アンテナ・アレイ・パッケージ・カバー130とホスト回路140との間にスペーサ・フレームを固定する締め具320を備えた単一のスペーサ・フレーム310を含む。締め具320は、ピン、リベット、ねじ、ボルト、ナットなどの様々な締め付け手段を含むこともできる。
図7は、スペーサ・フレーム310Aと、前の各図で示されているようなホスト回路140に直接接続するBGA回路コネクタ112とを備えたアンテナ・アレイ・パッケージ300Aを示す。図8は、スペーサ・フレーム310Bと、回路コネクタ112とホスト回路140との間に配置されたLGAインターポーザ330とを備えたアンテナ・アレイ・パッケージ300Bを示す。1組のピン332が、回路コネクタ112とホスト回路140との間の電気接続を確実にする。図の構成では、LGAインターポーザ330はスペーサ・フレーム310Bと一体となっている。図9は、多層スペーサ・フレーム310Cと、複数の長さの長さ締め具320と、スペーサ・フレーム310Cと一体となったLGAインターポーザ330とを備えたアンテナ・アレイ・パッケージ300Cを示す。多層スペーサ・フレーム310Cは、アンテナ・アレイ・カバー130内の開口340とその中に配置された締め具320とを介したパッケージ・キャリア121の直接固定を可能にする。
図10および図11は、本発明の実施形態によるアンテナ・システム製造方法400の2つの実施例を示すフローチャートである。図10に示す第1の実施例400Aは、アンテナ・アレイ・パッケージ・カバーを設けること420と、アンテナ・アレイ・パッケージを形成するようにアンテナ・アレイ・パッケージ・カバーの合わせ面に複数のサブパターン(サブアレイ)・インターフェース・パッケージを接合すること430と、アンテナ・アレイ・パッケージをホスト回路に装着すること440とを含む。図の構成は、基本的にカバーをホストPCBに装着されるアンテナ・パッケージの製作のための基板として使用する。
アンテナ・システム製造方法400の第2の実施例400Bは、サブパターン・インターフェース・パッケージを設けること460と、複数のサブパターン・インターフェース・パッケージをホスト回路に装着すること470とを含む。第2の実施例は、複数のサブパターン・インターフェース・パッケージをホスト回路に装着した後で複数のサブパターン・インターフェース・パッケージをアンテナ・アレイ・パッケージ・カバーの合わせ面に接合すること480も含む。図の構成は、基本的に、複数のサブパターン・インターフェース・パッケージ(キャリア+RFIC)をホストPCBに装着し、サブパターン・インターフェース・パッケージを共通のアンテナ・カバーで覆う。
当業者は、本明細書で開示されている本発明の実施形態が、相互を基準にした大規模アンテナ・アレイのアンテナ素子の均一性および配置精度を低下させることなく、かつ、アンテナ性能を低下させることなく、先行設計コストと、製造リワーク・コストと、在庫コストとを低減する、無線通信システムのパッケージ化のモジュール方式手法を提供することがわかるであろう。
本明細書で開示されている本発明の実施形態の特徴、利点および特性は、任意の適合する方式で組み合わせることができる。当業者は、本発明の実施形態は、本発明の特定の実施形態の特定の特徴または利点のうちの1つまたは複数の特徴または利点を備えずに実施することも可能であることがわかるであろう。さらに、本発明のすべての実施形態には存在しない場合がある追加の特徴および利点も本発明の特定の実施形態において認められるであろう。
本明細書全体を通じて「一実施形態」、「ある実施形態」、または同様の表現に言及する場合、その実施形態に関連して記載されている特定の特徴、構造または特性が少なくとも1つの実施形態に含まれることを意味する。したがって、本明細書全体を通じて「一実施形態において」、「ある実施形態において」および同様の表現が記載されている場合はすべて、同じ実施形態を指し得るが、必ずしもそうとは限らず、明示的に他の解釈が記載されていない限り「1つまたは複数の実施形態であってすべての実施形態ではない」ことを意味する。「含む(including)」、「含む(comprising)」、「有する(having)」という用語およびこれらの変形は、明示的に他の解釈が記載されていない限り、「含むがそれらには限定されない」ことを意味する。物の列挙は、明示的に他の解釈が記載されていない限り、それらの物のいずれかまたは全部が互いに排他的であるか、互いに包含的であるか、あるいはその両方であることを含意しない。「a」、「an」および「the」という用語も、明示的に他の解釈が記載されていない限り、「1つまたは複数の」を指す。
図面中の略フローチャート図または略ブロック図あるいはその両方は、可能な実装形態のアーキテクチャ、機能および動作を示している。一部の別の実装形態では、ブロックに記載されている機能が図面中に記載されている順序とは異なる順序で行われ得ることにも留意されたい。例えば、関与する機能によっては、連続して示されている2つのブロックが、実際にはほぼ同時に実行されてもよいか、そのようなブロックが場合によっては逆の順序で実行されてもよい。フローチャートまたはブロック図あるいはその両方において様々な矢印の種類および線の種類が採用されている場合があるが、それらは本発明の対応する実施形態の範囲を限定しないものと理解される。実際に、一部の矢印またはその他の接続線は、本発明の図示されている実施形態の例示のロジック的な流れのみを示すためにのみ使用されている場合がある。
各図における要素の記載は、前の図の要素を指していることがある。同様の番号は、同様の要素の別の実施形態を含むすべての図における同様の要素を指す。本発明の実施形態は、他の特定の形態で実施されてもよい。本発明の記載されている実施形態は、あらゆる点で例示に過ぎず、限定的なものではないとみなされるべきである。したがって、本発明の範囲は、上記の説明によってではなく添付の特許請求の範囲によって示される。特許請求の範囲の意味および均等性の範囲に含まれるすべての変更は特許請求の範囲に包含される。

Claims (17)

  1. 装置であって、
    放射面と、前記放射面の反対側に配置された合わせ面と、各アンテナ・アレイ・サブパターンが少なくとも1つのアンテナ素子を含むアンテナ・アレイ・サブパターンのアレイとを含むアンテナ・アレイ・パッケージ・カバーと、
    前記アンテナ・アレイ・パッケージ・カバーが、前記アンテナ・アレイ・サブパターンのアレイの各アンテナ・アレイ・サブパターンのための1組のアンテナ給電線を含み、
    前記アンテナ・アレイ・パッケージ・カバーの前記合わせ面に接合されたサブパターン・インターフェース・パッケージのアレイとを含み、
    前記サブパターン・インターフェース・パッケージのアレイの各サブパターン・インターフェース・パッケージが、パッケージ・キャリアと、前記パッケージ・キャリアに電気的および機械的に結合されたサブパターン集積回路と、前記サブパターン・インターフェース・パッケージに対応する前記アンテナ・アレイ・サブパターンの前記アンテナ素子に対応する1組のインターフェース線とを含む装置。
  2. 前記サブパターン・インターフェース・パッケージのアレイの各サブパターン・インターフェース・パッケージが、前記アンテナ・アレイ・サブパターンのアレイの対応するアンテナ・アレイ・サブパターンの下に配置された、請求項1に記載の装置。
  3. 前記サブパターン集積回路が前記パッケージ・キャリアにフリップチップ・ボンディングされた、請求項1に記載の装置。
  4. 前記アンテナ・アレイ・パッケージ・カバーと前記サブパターン・インターフェース・パッケージのアレイとがアンテナ・アレイ・パッケージを形成する、請求項1に記載の装置。
  5. 前記アンテナ・アレイ・パッケージがホスト回路に装着された、請求項4に記載の装置。
  6. 前記アンテナ・アレイ・パッケージがボール・グリッド・アレイ(BGA)またはランド・グリッド・アレイ(LGA)ソケットを介して前記ホスト回路に装着された、請求項5に記載の装置。
  7. 前記ホスト回路が、複数の熱コンジットを介して前記複数のサブパターン集積回路に熱的に接続された1つまたは複数のヒート・シンクを含む、請求項5に記載の装置。
  8. 前記1つまたは複数の熱コンジットのうちの熱コンジットがペデスタルを含む、請求項7に記載の装置。
  9. 前記アンテナ・アレイ・パッケージ・カバーと前記ホスト回路との間に配置されたスペーサ・フレームをさらに含む、請求項5に記載の装置。
  10. 前記アンテナ・アレイ・パッケージ・カバーが、少なくとも1つのサブパターン集積回路に電気的に接続されたテスト・インターフェース要素を含む、請求項1に記載の装置。
  11. サブパターン・インターフェース・パッケージの前記アレイが、支持ボールと、接着剤と、少なくとも1つの締め具との内の1つまたは複数によって前記アンテナ・アレイ・パッケージ・カバーの前記合わせ面に固定された、請求項1に記載の装置。
  12. 前記アンテナ・アレイ・パッケージ・カバーまたは前記パッケージ・キャリアが複数の層を含む、請求項1に記載の装置。
  13. 前記パッケージ・キャリアがはんだボール・グリッド・アレイのためのボンディング・パッドを含む、請求項1に記載の装置。
  14. 各アンテナ素子が、前記放射面上または下に配置された導電性材料のパッチを含む、請求項1に記載の装置。
  15. 前記アンテナ素子が前記アンテナ・アレイ・パッケージ・カバーの複数の層上に配置された、請求項1に記載の装置。
  16. 方法であって、
    放射面と、前記放射面の反対側に配置された合わせ面と、各アンテナ・アレイ・サブパターンが少なくとも1つのアンテナ素子を含むアンテナ・アレイ・サブパターンのアレイとを含むアンテナ・アレイ・パッケージ・カバーを設けることと、
    前記アンテナ・アレイ・パッケージ・カバーが、前記アンテナ・アレイ・サブパターンのアレイの各アンテナ・アレイ・サブパターンのための1組のアンテナ給電線を含み、
    複数のサブパターン・インターフェース・パッケージの各サブパターン・インターフェース・パッケージがパッケージ・キャリアと、前記パッケージ・キャリアのボンディング・パッドに接着されたサブパターン集積回路とを含む、前記複数のサブパターン・インターフェース・パッケージを設けることとを含み、
    アンテナ・アレイ・パッケージを形成するように前記複数のサブパターン・インターフェース・パッケージを前記アンテナ・アレイ・パッケージ・カバーの前記合わせ面に接合し、前記アンテナ・アレイ・パッケージをホスト回路に装着することと、
    前記複数のサブパターン・インターフェース・パッケージを前記ホスト回路に装着し、前記複数のサブパターン・インターフェース・パッケージを前記ホスト回路に装着後、前記複数のサブパターン・インターフェース・パッケージを前記アンテナ・アレイ・パッケージ・カバーの前記合わせ面に接合することとのうちの一方を含む方法。
  17. 前記複数のサブパターン・インターフェース・パッケージの各サブパターン・インターフェース・パッケージが、前記アンテナ・アレイ・パッケージ・カバーによって提供される前記アンテナ・アレイ・サブパターンのアレイの対応するアンテナ・アレイ・サブパターンの下に配置され、前記複数のサブパターン・インターフェース・パッケージの各サブパターン・インターフェース・パッケージが、前記サブパターン・インターフェース・パッケージに対応する前記アンテナ・アレイ・サブパターンの前記アンテナ素子に対応する1組のインターフェース線を含む、請求項16に記載の方法。
JP2020555021A 2018-04-13 2019-03-05 集積アンテナ・アレイ・パッケージ化構造および方法 Active JP7268949B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/953,075 2018-04-13
US15/953,075 US11189905B2 (en) 2018-04-13 2018-04-13 Integrated antenna array packaging structures and methods
PCT/IB2019/051759 WO2019197916A1 (en) 2018-04-13 2019-03-05 Integrated antenna array packaging structures and methods

Publications (2)

Publication Number Publication Date
JP2021520739A JP2021520739A (ja) 2021-08-19
JP7268949B2 true JP7268949B2 (ja) 2023-05-08

Family

ID=68160495

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020555021A Active JP7268949B2 (ja) 2018-04-13 2019-03-05 集積アンテナ・アレイ・パッケージ化構造および方法

Country Status (6)

Country Link
US (1) US11189905B2 (ja)
JP (1) JP7268949B2 (ja)
CN (1) CN111954955B (ja)
DE (1) DE112019001942T5 (ja)
GB (1) GB2587106B (ja)
WO (1) WO2019197916A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110401008B (zh) * 2018-04-25 2022-02-25 华为技术有限公司 带有封装天线的封装架构及通信设备
US20200212536A1 (en) * 2018-12-31 2020-07-02 Texas Instruments Incorporated Wireless communication device with antenna on package
KR102593888B1 (ko) * 2019-06-13 2023-10-24 삼성전기주식회사 안테나 모듈 및 이를 포함하는 전자기기
KR102603106B1 (ko) * 2019-09-04 2023-11-15 삼성전기주식회사 어레이 안테나
KR20210072938A (ko) * 2019-12-10 2021-06-18 삼성전기주식회사 안테나 기판 및 이를 포함하는 안테나 모듈
CN110994116B (zh) * 2019-12-24 2022-02-11 瑞声精密制造科技(常州)有限公司 一种天线的散热结构和天线组件
KR102283081B1 (ko) * 2020-01-30 2021-07-30 삼성전기주식회사 안테나 장치
KR20220111503A (ko) * 2021-02-02 2022-08-09 삼성전자주식회사 안테나 모듈 및 이를 포함하는 전자 장치
CN112994730A (zh) * 2021-02-04 2021-06-18 广东富宇鸿通讯有限公司 一种通信天线系统、通讯信号的收发方法、应用
KR20220114965A (ko) * 2021-02-09 2022-08-17 삼성전자주식회사 안테나 모듈 및 이를 포함하는 장치
US11710902B2 (en) 2021-02-09 2023-07-25 International Business Machines Corporation Dual-polarized magneto-electric antenna array
US12080936B2 (en) * 2021-04-01 2024-09-03 Hughes Network Systems, Llc Cavity resonance suppression using thermal pedestal arrangements in active electronically scanned array
US11876059B2 (en) * 2021-05-17 2024-01-16 Nxp Usa, Inc. Semiconductor device with directing structure and method therefor
WO2023282810A1 (en) * 2021-07-09 2023-01-12 Telefonaktiebolaget Lm Ericsson (Publ) Topside cooled antenna-in-package
US20230307846A1 (en) * 2022-03-22 2023-09-28 Intel Corporation High precision scalable packaging architecture based on radio frequency scanning
TWI793024B (zh) * 2022-05-26 2023-02-11 矽品精密工業股份有限公司 電子封裝件及其製法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010507929A (ja) 2006-09-21 2010-03-11 レイセオン カンパニー タイルサブアレイ並びに関連する回路及び技法

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5512901A (en) * 1991-09-30 1996-04-30 Trw Inc. Built-in radiation structure for a millimeter wave radar sensor
JP4060445B2 (ja) * 1998-06-18 2008-03-12 三菱電機株式会社 アレーアンテナ給電装置
US20020170746A1 (en) * 2000-01-13 2002-11-21 Raj N Master Organic packages with solders for reliable flip chip connections
TW498961U (en) 2001-04-17 2002-08-11 Yu-Peng Liou Structure improvement of lamp holder for decorative light
JP2003309483A (ja) 2002-04-16 2003-10-31 Mitsubishi Electric Corp 高周波モジュール,アクティブフェーズドアレーアンテナ及び通信装置
JP2004363347A (ja) * 2003-06-05 2004-12-24 Oki Electric Ind Co Ltd 多層プリント基板
US7119745B2 (en) 2004-06-30 2006-10-10 International Business Machines Corporation Apparatus and method for constructing and packaging printed antenna devices
US7236666B2 (en) 2004-09-30 2007-06-26 Intel Corporation On-substrate microlens to couple an off-substrate light emitter and/or receiver with an on-substrate optical device
US7531407B2 (en) * 2006-07-18 2009-05-12 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer backside inductors and methods of fabricating same
US7675465B2 (en) * 2007-05-22 2010-03-09 Sibeam, Inc. Surface mountable integrated circuit packaging scheme
US7880677B2 (en) 2007-12-12 2011-02-01 Broadcom Corporation Method and system for a phased array antenna embedded in an integrated circuit package
GB2458656A (en) 2008-03-26 2009-09-30 Jonathan Gregory Leckey Compact integrated circuit antenna
US7696930B2 (en) * 2008-04-14 2010-04-13 International Business Machines Corporation Radio frequency (RF) integrated circuit (IC) packages with integrated aperture-coupled patch antenna(s) in ring and/or offset cavities
US7852281B2 (en) 2008-06-30 2010-12-14 Intel Corporation Integrated high performance package systems for mm-wave array applications
JP2010098274A (ja) * 2008-10-20 2010-04-30 Sibeam Inc 表面実装可能な集積回路のパッケージ化機構
EP2347440A1 (en) 2008-11-19 2011-07-27 Nxp B.V. Millimetre-wave radio antenna module
US8587482B2 (en) 2011-01-21 2013-11-19 International Business Machines Corporation Laminated antenna structures for package applications
US8988299B2 (en) 2011-02-17 2015-03-24 International Business Machines Corporation Integrated antenna for RFIC package applications
US8901688B2 (en) 2011-05-05 2014-12-02 Intel Corporation High performance glass-based 60 ghz / mm-wave phased array antennas and methods of making same
KR101218989B1 (ko) 2011-07-15 2013-01-21 삼성전기주식회사 반도체 패키지 및 그 제조방법
US8816929B2 (en) 2011-07-27 2014-08-26 International Business Machines Corporation Antenna array package and method for building large arrays
US9203159B2 (en) 2011-09-16 2015-12-01 International Business Machines Corporation Phased-array transceiver
US8648454B2 (en) 2012-02-14 2014-02-11 International Business Machines Corporation Wafer-scale package structures with integrated antennas
US9711465B2 (en) 2012-05-29 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna cavity structure for integrated patch antenna in integrated fan-out packaging
US9153542B2 (en) * 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US9721920B2 (en) * 2012-10-19 2017-08-01 Infineon Technologies Ag Embedded chip packages and methods for manufacturing an embedded chip package
US8952521B2 (en) * 2012-10-19 2015-02-10 Infineon Technologies Ag Semiconductor packages with integrated antenna and method of forming thereof
US9196951B2 (en) 2012-11-26 2015-11-24 International Business Machines Corporation Millimeter-wave radio frequency integrated circuit packages with integrated antennas
CN103869329A (zh) * 2012-12-13 2014-06-18 北京天中磊智能科技有限公司 一种一体化卫星导航芯片及其制造方法
JP5986499B2 (ja) * 2012-12-21 2016-09-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9413079B2 (en) 2013-03-13 2016-08-09 Intel Corporation Single-package phased array module with interleaved sub-arrays
US9461355B2 (en) * 2013-03-29 2016-10-04 Intel Corporation Method apparatus and material for radio frequency passives and antennas
US9214433B2 (en) * 2013-05-21 2015-12-15 Xilinx, Inc. Charge damage protection on an interposer for a stacked die assembly
US9806422B2 (en) * 2013-09-11 2017-10-31 International Business Machines Corporation Antenna-in-package structures with broadside and end-fire radiations
CN103618130B (zh) * 2013-10-18 2015-08-26 中国电子科技集团公司第十研究所 嵌入式智能蒙皮天线
US9531087B2 (en) 2013-10-31 2016-12-27 Sony Corporation MM wave antenna array integrated with cellular antenna
JP6279754B2 (ja) 2013-12-09 2018-02-14 インテル コーポレイション パッケージングされたダイ用のセラミック上アンテナ
US9659904B2 (en) 2013-12-12 2017-05-23 Intel Corporation Distributed on-package millimeter-wave radio
US9773742B2 (en) * 2013-12-18 2017-09-26 Intel Corporation Embedded millimeter-wave phased array module
US9472859B2 (en) 2014-05-20 2016-10-18 International Business Machines Corporation Integration of area efficient antennas for phased array or wafer scale array antenna applications
US9620464B2 (en) 2014-08-13 2017-04-11 International Business Machines Corporation Wireless communications package with integrated antennas and air cavity
US9331030B1 (en) 2014-12-15 2016-05-03 Industrial Technology Research Institute Integrated antenna package and manufacturing method thereof
US10340607B2 (en) 2015-08-26 2019-07-02 Qualcomm Incorporated Antenna arrays for communications devices
US11011853B2 (en) 2015-09-18 2021-05-18 Anokiwave, Inc. Laminar phased array with polarization-isolated transmit/receive interfaces
US10546835B2 (en) * 2015-12-22 2020-01-28 Intel Corporation Microelectronic devices designed with efficient partitioning of high frequency communication devices integrated on a package fabric
WO2017121477A1 (en) 2016-01-14 2017-07-20 Huawei Technologies Co., Ltd. Phased antenna array device
US10074900B2 (en) * 2016-02-08 2018-09-11 The Boeing Company Scalable planar packaging architecture for actively scanned phased array antenna system
SG10201913388VA (en) * 2016-06-24 2020-02-27 Agency Science Tech & Res Semiconductor package and method of forming the same
CN106207492B (zh) 2016-08-28 2019-06-28 中国电子科技集团公司第十研究所 高密度集成一体化瓦式有源相控阵天线架构
CN107564900B (zh) * 2017-08-29 2019-09-03 中国电子科技集团公司第五十八研究所 基于射频信号传输的扇出型封装结构及制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010507929A (ja) 2006-09-21 2010-03-11 レイセオン カンパニー タイルサブアレイ並びに関連する回路及び技法

Also Published As

Publication number Publication date
CN111954955A (zh) 2020-11-17
GB2587106B (en) 2022-05-18
WO2019197916A1 (en) 2019-10-17
US11189905B2 (en) 2021-11-30
US20190319338A1 (en) 2019-10-17
JP2021520739A (ja) 2021-08-19
DE112019001942T5 (de) 2021-01-21
CN111954955B (zh) 2023-05-23
GB202016144D0 (en) 2020-11-25
GB2587106A (en) 2021-03-17

Similar Documents

Publication Publication Date Title
JP7268949B2 (ja) 集積アンテナ・アレイ・パッケージ化構造および方法
US9985346B2 (en) Wireless communications package with integrated antennas and air cavity
JP6964381B2 (ja) 集積アンテナ・アレーを有するワイヤレス通信パッケージ
US8648454B2 (en) Wafer-scale package structures with integrated antennas
US9064787B2 (en) Integrated antennas in wafer level package
KR101780024B1 (ko) 안테나-회로기판 패키지
US11004810B2 (en) Semiconductor package structure
EP3185361B1 (en) Wireless communication module
KR101397748B1 (ko) 집적 어퍼쳐- 결합 패치 안테나를 갖는 라디오-주파수 집적회로 칩 패키지
US9196951B2 (en) Millimeter-wave radio frequency integrated circuit packages with integrated antennas
US8411444B2 (en) Thermal interface material application for integrated circuit cooling
US9305888B2 (en) Integrated antenna structure and array
US20080291115A1 (en) Surface mountable integrated circuit packaging scheme
US10714829B2 (en) Planar phased array antenna
TWI557854B (zh) 整合式毫米波晶片封裝結構
CN115332779B (zh) 相控阵天线的封装组件
CN116885457A (zh) 一种相控阵天线、天线封装结构及其制作方法
EP2469592A1 (en) Integrated circuit chip package device
TWI812283B (zh) 天線結構及封裝天線
US20230307849A1 (en) Antenna-in-module package-on-package with air trenches
CN116259615A (zh) 多材料体系复合集成的晶圆子阵互联结构及晶圆子阵
CN117748105A (zh) 集成基板的三维模塑扇出型毫米波封装天线及其制作方法
WO2023282810A1 (en) Topside cooled antenna-in-package
JP2003110051A (ja) 高周波実装体及びその実装方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20201008

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20201007

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210816

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20220502

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230403

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20230403

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230419

R150 Certificate of patent or registration of utility model

Ref document number: 7268949

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150