KR20140070655A - 웨이퍼 레벨이 적용된 열적 히트 싱크 - Google Patents

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KR20140070655A
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level chip
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데이비드 클락
시어도어 지 테씨에르
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플립칩 인터내셔날, 엘.엘.씨
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Abstract

웨이퍼 레벨 제조 단계에서 반도체 패키지 상에 히트 싱크를 형성하기 위한 공정이 개시된다. 별개의 컴포넌트 패키지들로의 분리에 앞서, 반도체 컴포넌트 웨이퍼는 수지 금속 포일 층으로 한 측면이 커버된다. 수지 포일 층은 히트 싱크 위치를 정의하기 위해 레이저 어블레이션으로 패턴화되고, 그리고 나서, 열 전도성 페이스트가 패턴화된 층 위에 도포된다. 열 전도성 페이스트는 히트 싱크를 형성하도록 응고된다. 그리고 나서, 웨이퍼는 패키지로 분리될 수 있다.

Description

웨이퍼 레벨이 적용된 열적 히트 싱크{WAFER LEVEL APPLIED THERMAL HEAT SINK}
관련 출원에 대한 상호 참조
본 출원은 발명의 명칭이 "Wafer Level Applied Thermal Heat Sink"이며, 2011년 10월 5일자에 출원된 미국 가특허 출원 번호 제61/543,472호의 우선권을 주장하고, 이 내용은 참조에 의해 그 전체가 본 명세서에 통합된다.
기술분야
본 발명개시는 일반적으로 능동, 수동 또는 개별 집적 회로 애플리케이션들, 보다 구체적으로 인쇄 회로 기판의 임베딩된 다이의 애플리케이션에 대한 온칩 열적 히트 싱크의 생성을 위한 구조 및 방법에 관한 것이다.
반도체 웨이퍼는 보통 칩 또는 다이로서 언급되는 다수의 디바이스들의 어레이로 구성되고, 이들은 나중에 "단일화(singulation)"로 공지된 공정으로 각각의 개별 디바이스들로 분리된다. 단일화 이후에, 이러한 칩들은 또한 칩 패키지에 통합되고, 그리고 나서, 특정한 최종 제품을 위한 최종적인 기판 어셈블리 동안에 인쇄 회로 기판 상에 장착된다. 비교적 새롭게 다가오는 기술은 인쇄 회로 기판에 칩을 임베딩하는 공정을 이용하여 칩 패키징과 인쇄 회로 기판 어셈블리를 결합하는 것이다.
규모의 경제를 개선하기 위해, 스텝 앤 리피트 포맷(step and repeat format)에 PWB의 다수의 임베딩된 다이를 갖는 큰 기판 크기의 PWB의 어셈블리가 바람직하다. 전체 패키지 풋프린트를 줄이기 위해서 컴포넌트 밀도를 증가시키는 것이 또한 바람직하다.
많은 수동, 능동 또는 개별 반도체 회로 애플리케이션에서, 최적의 칩 및 전체 시스템 성능을 보장하기 위해 칩 회로에 적절한 히트 싱크(heat sink)를 제공하는 것이 바람직하다. 히트 싱크는 칩이 주어진 전력 부하에서 보다 효율적으로 그 기능을 수행하는 것을 허용하고, 칩 및 인접한 칩 및 다른 디바이스들의 높은 신뢰성을 허용하는데, 왜냐하면 열이 일반적으로 대부분의 반도체들의 성능을 저하시키기 때문이다.
통상적으로, 온칩 히트 싱크(on-chip heat sink)는 칩 상의 원하는 핫스팟 영역에, 구리 또는 구리 합금과 같은 양호한 열 전도율을 갖는 두꺼운 금속을 전기도금함으로써 달성된다. 이것은 주변 패키지 및 주위 환경으로 방열을 돕는다. 이러한 공정은 통상적으로 웨이퍼 주조공장 또는 최종 웨이퍼 레벨 패키징 공급회사 중 어느 하나에서 반도체 웨이퍼 상에 수행된다. 그러나, 다수의 히트 싱크들이 통상의 웨이퍼 레벨 제조 공정 단계들에서 동시에 생성될 수 있기 때문에, 웨이퍼 레벨 공정은 상당한 비용 이점을 제공한다.
히트 싱크는 또한 개별적으로 단일화된 디바이스들, 칩들 또는 다이 상에 포스트 웨이퍼 공정을 이용하여 개별적으로 배치될 수 있다. 통상적으로, 온칩 히트 싱크는 전기도금 구리 공정에 의해 생성된다. 그러나, 도금 영역 또는 도금 두께를 증가시키는 것은 공정 비용을 증가시킨다. 따라서, 큰 표면 영역 구조물에 대한 저비용, 고용량의 대안적인 공정을 식별하는 것이 바람직하다.
히트 싱크에 의한 방열 관리는 칩이 PWB(printed wiring board; 인쇄 배선 기판)에 의해 캡슐화되는 새로운 임베딩된 칩 또는 다이 패키지 애플리케이션에서 특히 문제가 있다. PWB 코어 및 후속적인 빌드업 층들에 이용되는 고분자 물질은 통상적으로 금속을 도금하거나 또는 금속박을 도포하는 것과 비교하여 낮은 열 전도율을 갖는다. 임베딩된 칩 애플리케이션에서, 이러한 칩은 공기 또는 금속 히트 싱크가 방열 관리에 도움이 될 수 있는 인쇄 회로 기판의 외부 표면으로부터 하나 이상의 빌드업 층들에 의해 분리된다. 그러므로, 임베딩된 칩은 주어진 전력 부하에 대해 높은 동작 온도를 허용할 수 있다.
캡슐화된 임베딩 칩 애플리케이션에서, PWB의 표면 또는 측면들로 열을 제거하는데 도움이 되도록 임베딩된 컴포넌트의 전면 및 후면 모두에 적절한 방열을 제공하는 것이 또한 필요할 수 있다. 따라서, 증가된 히트 싱크 능력을 포함하는 임베딩된 칩 또는 다이 제조 공정에서, 특히 비용 효율적인 웨이퍼 레벨 공정에 대한 필요성이 존재한다.
방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정의 실시예는, 후면을 갖는 도입 웨이퍼를 제공하는 단계; 웨이퍼의 후면에 수지 포일(resin foil) 층을 도포하는 단계; 히트 싱크 위치를 형성하기 위해 수지 포일 층을 레이저 어블레이션으로 패턴화하는 단계; 패턴화된 수지 포일 층 위에 그리고 웨이퍼의 후면에 열 전도성 페이스트를 도포하는 단계; 및 웨이퍼에 하나 이상의 히트 싱크를 생성하기 위해 열 전도성 페이스트를 응고시키는 단계를 포함한다.
다른 실시예는 응고된 전도성 페이스트들 중 하나 이상에 열적 비아를 형성하는 단계를 더 포함한다. 공정은 또한 임베딩된 다이 패키지에 웨이퍼 레벨 칩 스케일 패키지를 임베딩하는 단계를 포함할 수 있다. 공정은 또한 임베딩된 다이 패키지에서 웨이퍼 레벨 칩 스케일 패키지 위에 외층을 도포하는 단계를 포함할 수 있다. 공정은 또한 외층을 통해 웨이퍼 레벨 칩 스케일 패키지의 히트 싱크를 노출하는 단계를 포함할 수 있다. 히트 싱크는 외층을 통한 비아에 의해 노출될 수 있다. 외부의 별도의 히트 싱크가 방열을 더욱 향상시키기 위해 웨이퍼 레벨 칩 스케일 패키지 히트 싱크에 부착될 수 있다.
바람직하게, 전도성 페이스트는 금속 페이스트이다. 바람직하게, 금속 페이스트는 구리, 주석, 또는 열 전도성 금속 합금일 수 있다. 바람직하게, 수지 포일 층은 수지 구리 포일 층이다.
본 발명에 따르면, 웨이퍼 레벨 칩 스케일 패키지 형성 공정 및 웨이퍼 레벨 칩 스케일 패키지를 제공하는 것이 가능하다.
본 발명개시는 더욱 잘 이해될 것이고, 상기 언급된 것들을 포함하는 본 발명개시의 특징 및 목적은 다음의 상세한 설명이 고려될 때 명백하게 될 것이다. 이와 같은 설명은 첨부 도면들을 참조한다.
도 1은 개별 컴포넌트들이 위에 있는 종래의 웨이퍼 레벨 칩 스케일 패키지의 간략화된 측면도이다.
도 2.1 내지 도 2.5는 도 1에 도시된 종래의 웨이퍼 레벨 칩 스케일 패키지 및 종래의 온칩 히트 싱크의 빌드업 공정의 설명을 나타낸다.
도 3a 내지 도 3d는 컴포넌트 후면에 형성된 히트 싱크 구조물이 적용된 웨이퍼 레벨을 갖는 본 발명개시에 따라, 웨이퍼 레벨 칩 스케일 패키지 포맷 빌드업 공정의 설명을 나타낸다.
도 4는 주변 방열을 위해 개방 표면 구멍을 갖는 최종 임베딩된 다이 패키지의 개략적인 단면도이다.
도 5는 추가적인 외부 히트 싱크 구조물이 설치된 위 층을 통해 형성된 추가의 비아를 갖는 도 4에 도시된 최종 패키지의 개략적인 단면도이다.
다음 설명에서, 본 발명개시의 완전한 이해를 제공하기 위해, 다수의 구체적인 상세한 사항들이 설명된다. 그러나, 개시된 기술은 이러한 특정 세부 사항 없이도 실시될 수 있다는 것이 당업자에게 명백할 것이다. 일부 경우들에, 개시된 기술을 모호하게 하지 않도록 하기 위해, 잘 알려진 특징들은 상세한 설명에서는 기술되지 않을 수 있다.
본 발명개시에 따른 실시예들은 향상된 히트 싱크를 가능하게 한다. 이것은 인접한 컴포넌트들이 임베딩된 PWB(인쇄 배선 기판) 전자 패키지 애플리케이션에서 감소된 열적 상호작용으로 서로 가깝게 배치되도록 허용한다. 더욱이, 칩 레벨에서의 이러한 개선된 히트 싱크는 동일한 칩 성능을 유지하면서 칩 수축을 허용할 수 있다.
도 1은 종래의 능동, 수동, 또는 개별 반도체 칩 스케일 패키지의 횡단면을 나타낸다. 칩 스케일 패키지는 통상적인 전면 회로(100) 및 전기적 상호접속을 위한 노출된 전면 콘택 패드(110)를 갖는다. 전면 회로에 의해 생성되는 과도한 열은 벌크 반도체 물질(120)을 통한 전도에 의해 소멸되어야 하고, 그리고 나서 전용 히트 싱크 구조물(130)에 의해 최종적으로 소멸되어야 한다.
도 2.1 내지 도 2.5는 패키지 후면에 히트 싱크 구조물(210)을 생성하기 위해 컴포넌트 후면에 형성된 전용 히트 싱크 구조물을 갖는 종래의 전자 칩 스케일 패키지 빌드업 공정을 나타낸다. 이 경우에, 최종 히트 싱크 구조물(210)은 종래의 전기도금 공정에 의해 형성된다.
도 3a 내지 도 3e는 본 발명개시에 따라 컴포넌트 후면에 형성된 전용 히트 싱크 구조물을 갖는 전자 칩 스케일 패키지의 웨이퍼 레벨 형성을 나타낸다.
도 3a의 동작에서, 개별 칩 패키지로의 분리에 앞서, 제조된 웨이퍼 레벨 칩 스케일 패키지의 도입이 도시된다. 칩 스케일 패키지(301)는 패키지의 전면에 이미 형성된 콘택 패드(302)를 갖는다.
도 3b의 동작에서, 수지 층(303) 및 구리 포일(304)이 웨이퍼 레벨 칩 스케일 패키지(301)의 후면에 퇴적된다. 이러한 복합층은 수지 구리 포일(resin copper foil; RCF) 도포층으로 불린다.
도 3c의 동작에서, RCF 층(303, 304)은 레이저 어블레이션에 의해 패턴화된다.
도 3d의 동작에서, 구리(Cu) 페이스트가 RCF 패턴들 간에 인쇄된다. 개별 칩 스케일 패키지로 웨이퍼의 분리 이후에(단일화), 이러한 Cu 페이스트는 굳어져서 완성된 칩 스케일 패키지의 웨이퍼 레벨 히트 싱크(330)를 형성한다.
따라서, 히트 싱크 구조물(330)은 수지 구리 포일 도포 공정을 이용하여 형성된다. 수지 코팅된 구리 포일(320)이 도포되고, 히트 싱크 피처를 정의하기 위해 후속적으로 에칭된다. 그리고 나서, 구리 히트 싱크는 구리 페이스트(330)의 도포에 의해 형성되고, 이러한 구리 페이스트(330)는 포스트-경화 공정 동안에 굳어지는 페이스트의 필수 바인더를 갖고, 영구적 구리 히트 싱트를 형성한다.
도 3a 내지 도 3d에 적용되는 공정은 도입 웨이퍼(301)의 전면(302)에 유사하게 적용될 수 있다. 그러므로, 예시되지 않았지만, 상기 기술된 도 3d의 동작 내지 도 3d의 동작의 설명은 웨이퍼(301)의 전면(302)에도 동일하게 잘 적용한다.
도 4는 임베딩된 다이 패키지가 이용되는, 방금 기술된 공정에 의해 형성된, 칩 스케일 패키지(405)를 나타낸다. 칩(405)은 PWB 코어(400) 상에 장착되고, 프리프레그 접착층(410)을 통해 PWB 코어(400)에 부착된다. PWB를 통한 칩 스케일 패키지(405)에 대한 전기적 상호접속은 비아(420) 및 라우팅(430)에 의해 형성된다.
통상적인 수지 코팅된 구리 포일이 PWB 내층 및 외층(들)(440)을 형성하기 위해 도포된다. 이러한 층들(440)은 도시된 바와 같이, 컴포넌트들(460)을 접속하기 위한 구조물을 포함할 수 있다. 종래의 레이저 어블레이션에 의해 생성된, 후면 외층(440)의 구멍(445)은 도 3a 내지 도 3d에 기술된 공정에 의해 형성된 온칩 히트 싱크 영역(450)을 노출한다. 이렇게 노출된 히트 싱크 영역(450)은 패키지 환경으로의 방열을 돕는다. 추가적인 표면 장착 가능한 컴포넌트(460)가 종래의 방식으로 PWB 외층(440)에 장착된다. 추가적인 회로(470)가 PWB 외층(440) 내에 형성될 수 있다.
도 5는 추가의 히트 싱크 능력을 포함하는 대안적인 임베딩된 다이 패키지를 나타낸다. 칩 후면은 추가적인 PWB 외층(500)에 의해 완전히 캡슐화된다. 구리 충전된 비아(510)가 PWB 외층(500)에 형성되어 온칩 열적 히트 싱크(450)에 접촉하고, 이는 PWB 외층(500)을 통해 PWB 외층(500)의 표면으로의 방열을 허용한다. 선택적 표면 장착 가능한 히트 싱크(520)가 추가적인 방열을 위해 비아(510)에 접속된다.
저비용 고수율의 웨이퍼 레벨이 적용된 열적 히트 싱크를 위한 방법은 웨이퍼 레벨 칩 스케일 패키지를 생성하기 위한 웨이퍼 레벨 처리와, 조합된 수지 코팅된 구리 포일 및 구리 페이스트의 패턴화를 이용하는 것으로 본 명세서에 개시된다. 본 발명개시는 상당한 공정 복잡성 또는 비용을 추가하지 않고, 다양한 히트 싱크의 설계, 두께 및 기하학적 구조를 적용하기 위한 수단을 제공한다.
본 발명개시에 따른 칩은 PWB 기판 또는 다른 외부 회로에 대한 전기적 상호접속을 위해 이용되는 통합된 전자 회로 및 패드를 포함한다. 게다가, 칩은 온칩 대량 방열 또는 국부적 방열을 위해 이용되는 전용 히트 싱크 피처를 포함한다. 특히, 칩은 히트 싱크 피처를 형성하기 위해 그리고 최종 패키지 포맷에서의 표면 부착을 돕기 위해서 패턴화에 이용되는 수지 구리 포일층을 포함한다.
개시된 실시예들에 대한 다양한 변형 및 대안이 당업자에게 명백할 것이다. 본 명세서에 기술된 공정들은 칩 스케일 패키지 이외에도 적용 가능하다. 이러한 공정은 또한 도입 플립칩 패키지, 시스템-인-패키지, 임베딩된 칩 구조물, 적층된 칩 패키지, 및 다른 멀티 다이, 멀티 개별 3D 패키지에 적용될 수 있다. 도 3a 및 도 3b에 도시된 도입 웨이퍼 레벨 패키지는 단지 예시적인 것이다. 따라서, 이와 같은 모든 대안, 변경, 및 변형은 다음의 특허청구범위에 의해 정의되고 특허청구범위 내에 포함되도록 의도된다.

Claims (20)

  1. 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정에 있어서,
    후면을 갖는 도입 웨이퍼를 제공하는 단계;
    상기 웨이퍼의 상기 후면에 수지 포일(resin foil) 층을 도포하는 단계;
    상기 수지 포일 층을 레이저 어블레이션(laser ablation)으로 패턴화하는 단계;
    상기 패턴화된 수지 포일 층 위에 그리고 상기 웨이퍼의 상기 후면에 열 전도성 페이스트를 도포하는 단계; 및
    상기 열 전도성 페이스트를 상기 웨이퍼의 하나 이상의 히트 싱크로 응고시켜, 웨이퍼 레벨 칩 스케일 패키지의 형성을 완료하는 단계
    를 포함하는 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  2. 제 1 항에 있어서, 상기 열 전도성 페이스트는 전도성 금속 페이스트인 것인, 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  3. 제 2 항에 있어서, 상기 금속 페이스트는 구리, 주석, 또는 열 전도성 금속 합금을 포함하는 것인, 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  4. 제 1 항에 있어서, 상기 수지 포일 층은 수지 구리 포일 층인 것인, 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  5. 제 4 항에 있어서,
    다이 패키지에 상기 웨이퍼 레벨 칩 스케일 패키지를 임베딩하는 단계를 더 포함하는 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  6. 제 2 항에 있어서, 상기 금속 페이스트는 구리, 주석, 및 금속 합금으로 구성된 그룹으로부터 선택되는 것인, 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  7. 제 1 항에 있어서,
    상기 응고된 전도성 페이스트 중 하나 이상에 열적 비아를 형성하는 단계를 더 포함하는 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  8. 제 1 항에 있어서,
    임베딩된 다이 패키지에 상기 웨이퍼 레벨 칩 스케일 패키지를 임베딩하는 단계를 더 포함하는 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  9. 제 8 항에 있어서,
    상기 임베딩된 다이 패키지에서 상기 웨이퍼 레벨 칩 스케일 패키지 위에 외층을 도포하는 단계를 더 포함하는 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  10. 제 9 항에 있어서,
    상기 외층을 통해 상기 웨이퍼 레벨 칩 스케일 패키지의 상기 히트 싱크를 노출하는 단계를 더 포함하는 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  11. 제 10 항에 있어서, 상기 히트 싱크는 상기 외층을 통한 비아에 의해 노출되는 것인, 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  12. 제 10 항에 있어서,
    외부의 별도의 히트 싱크를 상기 웨이퍼 레벨 칩 스케일 패키지의 상기 히트 싱크에 부착하는 단계를 더 포함하는 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  13. 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정에 있어서,
    후면을 갖는 도입 웨이퍼를 제공하는 단계;
    상기 웨이퍼의 상기 후면에 수지 포일 층을 도포하는 단계;
    상기 수지 포일 층을 레이저 어블레이션으로 패턴화하는 단계;
    상기 패턴화된 수지 포일 층 위에 그리고 상기 웨이퍼의 상기 후면에 열 전도성 페이스트를 도포하는 단계;
    상기 웨이퍼에 하나 이상의 히트 싱크를 형성하기 위해 상기 열 전도성 페이스트를 응고시키는 단계; 및
    상기 응고된 전도성 페이스트 중 하나 이상에 열적 비아를 형성하는 단계
    를 포함하는 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  14. 제 13 항에 있어서,
    임베딩된 다이 패키지에 상기 웨이퍼 레벨 칩 스케일 패키지를 임베딩하는 단계를 더 포함하는 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  15. 제 14 항에 있어서,
    상기 임베딩된 다이 패키지에서 상기 웨이퍼 레벨 칩 스케일 패키지 위에 외층을 도포하는 단계를 더 포함하는 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  16. 제 15 항에 있어서,
    상기 외층을 통해 상기 웨이퍼 레벨 칩 스케일 패키지의 상기 히트 싱크를 노출하는 단계를 더 포함하는 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  17. 제 16 항에 있어서, 상기 히트 싱크는 상기 외층을 통한 비아에 의해 노출되는 것인, 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  18. 제 13 항에 있어서,
    외부의 별도의 히트 싱크를 상기 웨이퍼 레벨 칩 스케일 패키지의 상기 히트 싱크에 부착하는 단계를 더 포함하는 방열 능력을 갖는 웨이퍼 레벨 칩 스케일 패키지 형성 공정.
  19. 웨이퍼 레벨 칩 스케일 패키지에 있어서,
    후면을 갖는 웨이퍼;
    상기 웨이퍼의 상기 후면 상의 수지 포일 층에 형성된 레이저 어블레이션 패턴; 및
    상기 웨이퍼에 하나 이상의 히트 싱크를 형성하는 상기 패턴화된 수지 포일 층 위의 그리고 상기 웨이퍼의 상기 후면 상의 응고된 열 전도성 페이스트
    를 포함하는 웨이퍼 레벨 칩 스케일 패키지.
  20. 제 19 항에 있어서, 상기 수지 포일 층은 수지 구리 포일 층인 것인, 웨이퍼 레벨 칩 스케일 패키지.
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