KR20200114788A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20200114788A
KR20200114788A KR1020190037084A KR20190037084A KR20200114788A KR 20200114788 A KR20200114788 A KR 20200114788A KR 1020190037084 A KR1020190037084 A KR 1020190037084A KR 20190037084 A KR20190037084 A KR 20190037084A KR 20200114788 A KR20200114788 A KR 20200114788A
Authority
KR
South Korea
Prior art keywords
data
output
control signal
circuit
during
Prior art date
Application number
KR1020190037084A
Other languages
English (en)
Inventor
곽강섭
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190037084A priority Critical patent/KR20200114788A/ko
Priority to US16/578,660 priority patent/US11481127B2/en
Priority to CN201911282958.3A priority patent/CN111755040A/zh
Publication of KR20200114788A publication Critical patent/KR20200114788A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
    • H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
    • H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/38—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of superconductive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명의 실시예는, 제1 데이터와 제2 데이터를 순차적으로 리드(read)하기 위한 메모리 영역; 및 상기 제1 및 제2 데이터에 대응하는 제1 및 제2 출력 데이터를 데이터 패드를 통해 순차적으로 출력할 때, 상기 제1 및 제2 데이터의 논리 관계에 따라 상기 제1 출력 데이터의 출력 구간과 상기 제2 출력 데이터의 출력 구간 사이의 미출력 구간 동안 상기 데이터 패드의 리셋 동작을 수행하거나 또는 스킵(skip)하기 위한 데이터 출력 회로를 포함하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 발신기(transmitter)를 포함하는 반도체 메모리 장치에 관한 것이다.
종래기술(미국특허공개번호 US 2017-0324019)은 조셉슨 접합(Josephson junction)을 이용한 발신기(transmitter)를 포함한다. 상기 종래기술은 조셉슨 접합의 히스테리시스(hysteresis) 특성을 이용함으로써 극저온 환경에서 효과적으로 신호를 전송한다.
그러나, 상기 종래기술은 다음과 같은 문제점이 있다.
상기 종래기술은 상기 조셉슨 접합에 흐르는 전류를 생성 및 조절하기 위하여 상기 발신기의 양단에 공급되는 전압을 변경한다. 통상적으로, 전압단에는 전압 레벨의 안정화를 위하여 커패시터(decoupling capacitor)가 접속된다. 그렇기 때문에, 상기 종래기술은 상기 전압을 변경할 때 RC 지연(delay)으로 인해 많은 시간이 소요되며 상기 커패시터의 충/방전 동작으로 인해 큰 소비전력이 요구된다.
본 발명의 실시예는 저전력 및 고속의 발신기를 포함하는 반도체 장치를 제공한다.
본 발명의 일 측면에 따르면, 반도체 메모리 장치는, 제1 데이터와 제2 데이터를 순차적으로 리드(read)하기 위한 메모리 영역; 및 상기 제1 및 제2 데이터에 대응하는 제1 및 제2 출력 데이터를 데이터 패드를 통해 순차적으로 출력할 때, 상기 제1 및 제2 데이터의 논리 관계에 따라 상기 제1 출력 데이터의 출력 구간과 상기 제2 출력 데이터의 출력 구간 사이의 미출력 구간 동안 상기 데이터 패드의 리셋 동작을 수행하거나 또는 스킵(skip)하기 위한 데이터 출력 회로를 포함할 수 있다.
상기 데이터 출력 회로는 상기 미출력 구간 동안 공급 전원을 타겟 레벨에서 리셋 레벨로 천이함으로써 상기 리셋 동작을 수행하거나 또는 상기 미출력 구간 동안 상기 공급 전원을 상기 타겟 레벨로 유지함으로써 상기 리셋 동작을 스킵할 수 있고, 상기 공급 전원은 상기 제1 및 제2 출력 데이터를 출력할 때 이용되는 전압을 포함할 수 있고, 상기 제1 출력 데이터의 출력 구간 및 상기 제2 출력 데이터의 출력 구간 동안 상기 타겟 레벨을 가질 수 있다.
상기 데이터 출력 회로는 상기 미출력 구간 동안 내부 전류의 경로에 반영되는 저항값을 낮은 저항값에서 높은 저항값으로 조절함으로써 상기 리셋 동작을 수행하거나 또는 상기 미출력 구간 동안 내부 전류의 경로에 반영되는 저항값을 상기 낮은 저항값으로 유지함으로써 상기 리셋 동작을 스킵할 수 있고, 상기 내부 전류는 상기 제1 및 제2 출력 데이터를 출력할 때 기반이 되는 출력 전류를 포함할 수 있고, 상기 내부 전류의 경로에 반영되는 저항값은 상기 제1 출력 데이터의 출력 구간 및 상기 제2 출력 데이터의 출력 구간 동안 상기 낮은 저항값을 가질 수 있다.
본 발명의 다른 측면에 따르면, 반도체 메모리 장치는, 제1 및 제2 데이터를 순차적으로 리드(read)하기 위한 메모리 영역; 상기 제1 데이터를 저장하고, 상기 제2 데이터가 리드될 때 저장된 제1 데이터를 제3 데이터로서 출력하기 위한 저장 회로; 상기 제1 내지 제3 데이터에 기초하여 리셋 제어신호와 출력 제어신호를 생성하기 위한 제어 회로; 상기 리셋 제어신호에 기초하여, 제1 출력 구간과 제2 출력 구간 동안 각각의 타겟 레벨을 가지는 고전압 및 저전압을 생성하고, 상기 제1 출력 구간과 상기 제2 출력 구간 사이의 미출력 구간 동안 상기 제2 데이터와 상기 제3 데이터의 논리 관계에 따라 고전압 및 저전압을 각각 타겟 레벨에서 리셋 레벨로 천이하거나 또는 상기 타겟 레벨로 유지하기 위한 전원 공급 회로; 및 상기 고전압과 상기 저전압을 공급받고, 상기 출력 제어신호에 기초하여, 상기 제1 출력 구간 동안 상기 제1 데이터에 대응하는 제1 출력 데이터를 데이터 패드로 출력하고 상기 제2 출력 구간 동안 상기 제2 데이터에 대응하는 제2 출력 데이터를 상기 데이터 패드로 출력하기 위한 출력 회로를 포함할 수 있다.
상기 전원 공급 회로는 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 같을 때 상기 고전압 및 상기 저전압을 각각 상기 타겟 레벨로 유지할 수 있고, 상기 출력 회로는 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 같을 때 상기 미출력 구간 동안 상기 데이터 패드의 리셋 동작을 스킵할 수 있다.
상기 전원 공급 회로는 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 다를 때 상기 고전압 및 상기 저전압을 각각 상기 타겟 레벨에서 상기 리셋 레벨로 천이할 수 있고, 상기 출력 회로는 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 다를 때 상기 미출력 구간 동안 상기 데이터 패드의 리셋 동작을 수행할 수 있다.
상기 제어 회로는 상기 제1 출력 구간과 상기 제2 출력 구간 동안 상기 리셋 제어신호를 비활성화할 수 있고, 상기 제어 회로는, 상기 미출력 구간 동안, 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 같을 때 상기 리셋 제어신호를 비활성화하고 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 다를 때 상기 리셋 제어신호를 활성화할 수 있다.
상기 제어 회로는 상기 제1 출력 구간 동안 상기 제1 데이터에 따라 상기 출력 제어신호의 활성화 여부를 결정할 수 있고, 상기 제어 회로는 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 같을 때 상기 제2 출력 구간 동안 상기 제2 데이터에 상관없이 상기 출력 제어신호를 비활성화할 수 있고, 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 다를 때 상기 제2 출력 구간 동안 상기 제2 데이터에 따라 상기 출력 제어신호의 활성화 여부를 결정할 수 있고, 상기 제어 회로는 상기 미출력 구간 동안 상기 출력 제어회로를 비활성화할 수 있다.
상기 제어 회로는, 상기 제2 데이터와 상기 제3 데이터를 비교하고 그 비교결과에 대응하는 비교신호를 생성하기 위한 비교 회로; 상기 제1 데이터와 상기 제2 데이터와 상기 비교신호에 기초하여 상기 출력 제어신호를 생성하기 위한 출력 제어 회로; 및 상기 비교신호에 기초하여 리셋 제어신호를 생성하기 위한 리셋 제어 회로를 포함할 수 있다.
상기 출력 회로는 적어도 하나의 조셉슨 접합(Josephson junction)을 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 메모리 장치는, 제1 및 제2 데이터를 순차적으로 리드(read)하기 위한 메모리 영역; 상기 제1 데이터를 저장하고, 상기 제2 데이터가 리드될 때 저장된 제1 데이터를 제3 데이터로서 출력하기 위한 저장 회로; 상기 제1 내지 제3 데이터에 기초하여 리셋 제어신호와 출력 제어신호를 생성하기 위한 제어 회로; 일정한 전압 레벨을 가지는 고전압 및 저전압을 생성하기 위한 전원 공급 회로; 및 상기 고전압과 상기 저전압을 공급받고, 리셋 제어신호와 출력 제어신호에 기초하여, 제1 및 제2 출력 구간 동안 내부 전류를 제어함으로써 상기 제1 및 제2 데이터에 대응하는 제1 및 제2 출력 데이터를 데이터 패드에게 순차적으로 출력하고, 상기 제1 및 제2 출력 구간 사이의 미출력 구간 동안 상기 내부 전류의 경로에 반영되는 저항값을 조절함으로써 상기 데이터 패드의 리셋 동작을 수행하거나 또는 스킵하기 위한 출력 회로를 포함할 수 있다.
상기 내부 전류는 상기 출력 회로의 내부에서 생성되는 전류일 수 있고, 상기 제1 및 제2 출력 데이터를 출력할 때 기반이 될 수 있다.
상기 출력 회로는 상기 제1 및 제2 출력 구간 동안 상기 저항값을 상대적으로 낮게 조절할 수 있고, 상기 출력 회로는, 상기 미출력 구간 동안, 상기 제1 데이터의 논리 레벨과 상기 제2 데이터의 논리 레벨이 다를 때 상기 저항값을 상대적으로 높게 조절함으로써 상기 리셋 동작을 수행하고 상기 제1 데이터의 논리 레벨과 상기 제2 데이터의 논리 레벨이 같을 때 상기 저항값을 상대적으로 낮게 유지함으로써 상기 리셋 동작을 스킵할 수 있다.
상기 제어 회로는 상기 제1 출력 구간과 상기 제2 출력 구간 동안 상기 리셋 제어신호를 비활성화할 수 있고, 상기 제어 회로는, 상기 미출력 구간 동안, 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 같을 때 상기 리셋 제어신호를 비활성화하고 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 다를 때 상기 리셋 제어신호를 활성화할 수 있다.
상기 제어 회로는 상기 제1 출력 구간 동안 상기 제1 데이터에 따라 상기 출력 제어신호의 활성화 여부를 결정할 수 있고, 상기 제어 회로는 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 같을 때 상기 제2 출력 구간 동안 상기 제2 데이터에 상관없이 상기 출력 제어신호를 비활성화할 수 있고, 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 다를 때 상기 제2 출력 구간 동안 상기 제2 데이터에 따라 상기 출력 제어신호의 활성화 여부를 결정할 수 있고, 상기 제어 회로는 상기 미출력 구간 동안 상기 출력 제어회로를 비활성화할 수 있다.
상기 제어 회로는, 상기 제2 데이터와 상기 제3 데이터를 비교하고 그 비교결과에 대응하는 비교신호를 생성하기 위한 비교 회로; 상기 제1 데이터와 상기 제2 데이터와 상기 비교신호에 기초하여 상기 출력 제어신호를 생성하기 위한 출력 제어 회로; 및 상기 비교신호에 기초하여 리셋 제어신호를 생성하기 위한 리셋 제어 회로를 포함할 수 있다.
상기 출력 회로는 적어도 하나의 조셉슨 접합(Josephson junction)을 포함할 수 있다.
상기 출력 회로는, 상기 고전압의 공급단과 제1 공급 노드 사이에 접속된 고정 저항 소자; 상기 저전압의 공급단과 제2 공급 노드 사이에 접속되며, 상기 리셋 제어신호에 기초하여 저항값이 가변되는 가변 저항 소자; 상기 제1 및 제2 공급 노드 사이에 접속되며, 직렬로 접속된 적어도 하나의 제1 조셉슨 접합(Josephson junction)과 제1 저항 소자을 포함하는 제1 전류 경로; 및 상기 제1 및 제2 공급 노드 사이에 접속되며, 직렬로 접속된 적어도 하나의 제2 조셉슨 접합과 제2 저항 소자을 포함하는 제2 전류 경로를 포함할 수 있고, 상기 출력 제어신호는 상기 제1 조셉슨 접합과 상기 제1 저항 소자 사이의 입력 노드를 통해 입력될 수 있고, 상기 제1 및 제2 출력 데이터는 상기 제2 조셉슨 접합과 상기 제2 저항 소자 사이의 출력 노드를 통해 출력될 수 있다.
상기 출력 회로는, 상기 고전압의 공급단과 제1 공급 노드 사이에 접속되며, 상기 리셋 제어신호에 기초하여 저항값이 가변되는 가변 저항 소자; 상기 저전압의 공급단과 제2 공급 노드 사이에 접속된 고정 저항 소자; 상기 제1 및 제2 공급 노드 사이에 접속되며, 직렬로 접속된 적어도 하나의 제1 조셉슨 접합(Josephson junction)과 제1 저항 소자을 포함하는 제1 전류 경로; 및 상기 제1 및 제2 공급 노드 사이에 접속되며, 직렬로 접속된 적어도 하나의 제2 조셉슨 접합과 제2 저항 소자을 포함하는 제2 전류 경로를 포함할 수 있고, 상기 출력 제어신호는 상기 제1 조셉슨 접합과 상기 제1 저항 소자 사이의 입력 노드를 통해 입력될 수 있고, 상기 제1 및 제2 출력 데이터는 상기 제2 조셉슨 접합과 상기 제2 저항 소자 사이의 출력 노드를 통해 출력될 수 있다.
상기 출력 회로는, 상기 고전압의 공급단과 제1 공급 노드 사이에 접속되며, 상기 리셋 제어신호에 기초하여 저항값이 가변되는 제1 가변 저항 소자; 상기 저전압의 공급단과 제2 공급 노드 사이에 접속되며, 상기 리셋 제어신호에 기초하여 저항값이 가변되는 제2 가변 저항 소자; 상기 제1 및 제2 공급 노드 사이에 접속되며, 직렬로 접속된 적어도 하나의 제1 조셉슨 접합(Josephson junction)과 제1 저항 소자을 포함하는 제1 전류 경로; 및 상기 제1 및 제2 공급 노드 사이에 접속되며, 직렬로 접속된 적어도 하나의 제2 조셉슨 접합과 제2 저항 소자을 포함하는 제2 전류 경로를 포함할 수 있고, 상기 출력 제어신호는 상기 제1 조셉슨 접합과 상기 제1 저항 소자 사이의 입력 노드를 통해 입력될 수 있고, 상기 제1 및 제2 출력 데이터는 상기 제2 조셉슨 접합과 상기 제2 저항 소자 사이의 출력 노드를 통해 출력될 수 있다.
본 발명의 실시예는 저전력 및 고속으로 신호를 전송할 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 블록 구성도이다.
도 2는 도 1에 도시된 데이터 출력 회로의 블록 구성도이다.
도 3은 도 2에 도시된 제어 회로의 블록 구성도이다.
도 4는 도 2에 도시된 출력 회로의 회로도이다.
도 5 내지 도 8은 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도들이다.
도 9는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 블록 구성도이다.
도 10은 도 9에 도시된 데이터 출력 회로의 블록 구성도이다.
도 11은 도 10에 도시된 제어 회로의 블록 구성도이다.
도 12는 도 10에 도시된 출력 회로의 일예를 보인 회로도이다.
도 13는 도 10에 도시된 출력 회로의 다른 예를 보인 회로도이다.
도 14는 도 10에 도시된 출력 회로의 또 다른 예를 보인 회로도이다.
도 15 내지 도 18은 도 9에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍들이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 반도체 메모리 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 영역(100)과 데이터 출력 회로(200)를 포함할 수 있다.
메모리 영역(100)은 클럭신호(CLK)에 기초하여 기설정된 버스트 길이(burst length)의 데이터(D)를 리드(read)할 수 있다. 만약 버스트 길이가 '4'로 설정되었다면, 메모리 영역(100)은 4 비트(bits)의 데이터(D)를 순차적으로 출력할 수 있다. 이하에서는 설명의 편의를 위해 2 비트의 데이터(D)가 순차적으로 출력되는 것을 예로 들어 설명하고, 2 비트의 데이터(D) 중 먼저 출력되는 데이터를 "제1 데이터(D1)"라 칭하고 그 다음에 출력되는 데이터를 "제2 데이터(D2)"라 칭하여 설명한다.
데이터 출력 회로(200)는 클럭신호(CLK)에 기초하여 데이터(D)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)로 출력할 수 있다. 예컨대, 데이터 출력 회로(200)는 제1 비트 간격(bit interval)(AA1) 동안 제1 데이터(D1)에 대응하는 제1 차동 데이터를 차동 출력 데이터(DOUT, DOUTB)로서 데이터 패드(TX+, TX-)에게 출력한 다음, 제2 비트 간격(AA2) 동안 제2 데이터(D2)에 대응하는 제2 차동 데이터를 차동 출력 데이터(DOUT, DOUTB)로서 데이터 패드(TX+, TX-)에게 출력할 수 있다.
데이터 출력 회로(200)는 상기 제1 및 제2 차동 데이터를 데이터 패드(TX+, TX-)에게 순차적으로 출력할 때, 제1 데이터(D1)와 제2 데이터(D2)의 논리 관계에 따라 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 수행하거나 또는 스킵(skip)할 수 있다. 제1 비트 간격(AA1)은 상기 제1 차동 데이터가 실질적으로 출력되는 제1 출력 구간(BB1)을 포함할 수 있고, 제2 비트 간격(AA2)은 상기 제2 차동 데이터가 실질적으로 출력되는 제2 출력 구간(BB2)을 포함할 수 있고, 미출력 구간(CC1)은 제1 출력 구간(BB1)과 제2 출력 구간(BB2) 사이의 구간을 포함할 수 있다. 미출력 구간(CC1)은 제1 비트 간격(AA1)과 제2 비트 간격(AA2) 사이의 경계 구간을 포함할 수 있다(도 5 내지 도 8 참조).
예컨대, 데이터 출력 회로(200)는 제1 데이터(D1)와 제2 데이터(D2)의 논리 관계에 따라, 공급 전원을 타겟 레벨에서 리셋 레벨로 천이(transition)함으로써 데이터 패드(TX+, TX-)의 리셋 동작을 수행하거나 또는 상기 공급 전원을 상기 타겟 레벨로 유지함으로써 상기 리셋 동작을 스킵할 수 있다. 상기 공급 전원은 차동 출력 데이터(DOUT, DOUTB)를 출력 시 이용되는 고전압(+Vs) 및 저전압(-Vs)을 포함할 수 있다. 고전압(+Vs) 및 저전압(-Vs)은 아래에서 설명한다.
도 2에는 도 1에 도시된 데이터 출력 회로(200)의 블록 구성도가 도시되어 있다.
도 2를 참조하면, 데이터 출력 회로(200)는 저장 회로(210), 제어 회로(220), 전원 공급 회로(230), 및 출력 회로(230)를 포함할 수 있다.
저장 회로(210)는 클럭신호(CLK)에 기초하여, 제1 데이터(D1)를 저장할 수 있고, 저장된 제1 데이터를 제3 데이터(D3)로서 제어 회로(220)에게 출력할 수 있다. 제3 데이터(D3)는 제2 데이터(D2)가 리드될 때 출력될 수 있다. 다시 말해, 저장 회로(210)는 제1 데이터(D1)와 제2 데이터(D2)를 순차적으로 저장하고 제2 데이터(D2)를 저장할 때 먼저 저장된 제1 데이터를 제3 데이터(D3)로서 제어 회로(220)에게 출력할 수 있다. 제1 데이터(D1)의 논리 레벨과 제3 데이터(D3)의 논리 레벨은 같을 수 있다.
제어 회로(220)는 제1 내지 제3 데이터(D1, D2, D3)에 기초하여 리셋 제어신호(RST)와 출력 제어신호(/TXD)를 생성할 수 있다. 예컨대, 제어 회로(220)는 제2 데이터(D2)와 제3 데이터(D3)의 논리 관계에 따라 리셋 제어신호(RST)를 생성할 수 있고, 상기 논리 관계와 제1 및 제2 데이터(D1, D2)에 기초하여 출력 제어신호(/TXD)를 생성할 수 있다. 제2 데이터(D2)와 제3 데이터(D3)의 논리 관계에 따른 리셋 제어신호(RST)의 논리 레벨과 출력 제어신호(/TXD)의 논리 레벨은 다음의 '표 1'과 같다. '표 1'에는 본 발명의 요지에 따라 미출력 구간(CC1)에서의 리셋 제어신호(RST)의 논리 레벨과 제2 출력 구간(BB2)에서의 출력 제어신호(/TXD)의 논리 레벨이 표기되어 있음에 유의한다.
D3 (= D1) D2 RST /TXD
0 0 0 0
0 1 1 0
1 0 1 1
1 1 0 0
'표 1'을 참조하면, 제어 회로(220)는 제3 데이터(D3)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 같을 때 미출력 구간(CC1) 동안 리셋 제어신호(RST)를 논리 로우 레벨("0")로 비활성화할 수 있다. 제어 회로(220)는 제3 데이터(D3)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 다를 때 미출력 구간(CC1) 동안 리셋 제어신호(RST)를 논리 하이 레벨("1")로 활성화할 수 있다.
계속해서 '표 1'을 참조하면, 제어 회로(220)는 제3 데이터(D3)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 같을 때 제2 출력 구간(BB2) 동안 제2 데이터(Dn)의 논리 레벨에 상관없이 출력 제어신호(/TXD)를 논리 로우 레벨("0")로 비활성화할 수 있다. 제어 회로(220)는 제3 데이터(D3)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 다를 때 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 따라 출력 제어신호(/TXD)의 활성화 여부를 결정할 수 있다. 예컨대, 제어 회로(220)는 제3 데이터(D3)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 다를 때, 제2 데이터(D2)가 논리 하이 레벨("1")이면 출력 제어신호(/TXD)를 논리 로우 레벨("0")로 비활성화할 수 있고 제2 데이터(D2)가 논리 로우 레벨("0")이면 출력 제어신호(/TXD)를 논리 하이 레벨("1")로 활성화할 수 있다.
전원 공급 회로(230)는 리셋 제어신호(RST)에 기초하여 고전압(+Vs) 및 저전압(-Vs)을 생성할 수 있다. 예컨대, 전원 공급 회로(230)는 제1 출력 구간(BB1) 및 제2 출력 구간(BB2) 동안 각각의 타겟 레벨을 가지는 고전압(+Vs)과 저전압(-Vs)을 생성할 수 있고, 미출력 구간(CC1) 동안 각각 타겟 레벨에서 리셋 레벨로 천이된 고전압(+Vs)과 저전압(-Vs)을 생성하거나 또는 미출력 구간(CC1) 동안 각각 타겟 레벨로 유지된 고전압(+Vs)과 저전압(-Vs)을 생성할 수 있다.
출력 회로(240)는 고전압(+Vs)과 저전압(-Vs)을 공급받을 수 있다. 출력 회로(240)는 출력 제어신호(/TXD)에 기초하여, 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 출력한 다음 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 출력할 수 있다. 출력 회로(240)는 제2 데이터(D2)의 논리 레벨과 제3 데이터(D3)의 논리 레벨이 다를 때 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 출력 회로(240)는 제2 데이터(D2)의 논리 레벨과 제3 데이터(D3)의 논리 레벨이 같을 때 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 스킵할 수 있다.
도 3에는 도 2에 도시된 제어 회로(220)가 블록 구성도로 도시되어 있다.
도 3을 참조하면, 제어 회로(220)는 비교 회로(221), 출력 제어 회로(223), 및 리셋 제어 회로(225)를 포함할 수 있다.
비교 회로(221)는 제2 데이터(D2)와 제3 데이터(D3)를 비교하고 그 비교결과에 대응하는 비교신호(COM)를 생성할 수 있다. 예컨대, 비교 회로(221)는 제2 데이터(D2)의 논리 레벨과 제3 데이터(D3)의 논리 레벨이 같을 경우 논리 로우 레벨의 비교신호(COM)를 생성할 수 있고, 제2 데이터(D2)의 논리 레벨과 제3 데이터(D3)의 논리 레벨이 다를 경우 논리 하이 레벨의 비교신호(COM)를 생성할 수 있다.
출력 제어 회로(223)는 제1 데이터(D1)과 제2 데이터(D2)와 비교신호(COM)에 기초하여 출력 제어신호(/TXD)를 생성할 수 있다. 출력 제어 회로(223)는 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 따라 출력 제어회로(/TXD)의 활성화 여부를 결정할 수 있다. 예컨대, 출력 제어 회로(223)는 제1 출력 구간(BB1) 동안, 논리 하이 레벨의 제1 데이터(D1)에 따라 출력 제어신호(/TXD)를 비활성화하거나 또는 논리 로우 레벨의 제1 데이터(D1)에 따라 출력 제어신호(/TXD)를 활성화할 수 있다. 출력 제어 회로(223)는 제2 출력 구간(BB2) 동안 제2 데이터(D2)와 비교신호(COM)에 기초하여 출력 제어신호(/TXD)의 활성화 여부를 결정할 수 있다. 예컨대, 제2 출력 구간(BB2) 동안, 출력 제어 회로(223)는 비교신호(COM)가 논리 로우 레벨인 경우 제2 데이터(D2)에 상관없이 출력 제어신호(/TXD)를 비활성화할 수 있고, 비교신호(COM)가 논리 하이 레벨이고 제2 데이터(D2)가 논리 하이 레벨인 경우 출력 제어신호(/TXD)를 비활성화할 수 있고, 비교신호(COM)가 논리 하이 레벨이고 제2 데이터(D2)가 논리 로우 레벨인 경우 출력 제어신호(/TXD)를 활성화할 수 있다. 출력 제어 회로(223)는 미출력 구간(CC1) 동안 출력 제어회로(/TXD)를 비활성화할 수 있다.
리셋 제어 회로(225)는 비교신호(COM)에 기초하여 리셋 제어신호(RST)를 생성할 수 있다. 예컨대, 미출력 구간(CC1) 동안, 리셋 제어 회로(225)는 논리 로우 레벨의 비교신호(COM)에 따라 리셋 제어신호(RST)를 비활성화할 수 있고, 논리 하이 레벨의 비교신호(COM)에 따라 리셋 제어신호(RST)를 활성화할 수 있다. 리셋 제어 회로(225)는 제1 출력 구간(BB1)과 제2 출력 구간(BB2) 동안 리셋 제어신호(RST)를 비활성화할 수 있다.
도 4에는 도 2에 도시된 출력 회로(240)의 회로도가 도시되어 있다.
도 4를 참조하면, 출력 회로(240)는 제1 저항 소자(R1), 제2 저항 소자(R2), 제1 발신기(TC1), 제3 저항 소자(R3), 제4 저항 소자(R4), 및 제2 발신기(TC2)를 포함할 수 있다.
제1 저항 소자(R1)는 고전압(+Vs)의 공급단과 제1 고전압 공급 노드(HN1) 사이에 접속될 수 있다. 제1 저항 소자(R1)는 헤더 전류원(header current source)으로서의 역할을 수행할 수 있다.
제2 저항 소자(R2)는 저전압(-Vs)의 공급단과 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제2 저항 소자(R2)는 테일 전류원(tail current source)으로서의 역할을 수행할 수 있다.
제1 발신기(TC1)는 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제1 발신기(TC1)는 출력 제어신호(/TXD)에 기초하여, 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB) 중 부 출력 데이터(DOUTB)를 생성할 수 있고, 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB) 중 부 출력 데이터(DOUTB)를 생성할 수 있다. 예컨대, 제1 발신기(TC1)는 제1 입력 전류 경로(JJ1, RR1), 및 제1 출력 전류 경로(RR2, JJ2)를 포함할 수 있다.
제1 입력 전류 경로(JJ1, RR1)는 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제1 입력 전류 경로(JJ1, RR1)는 복수의 제1 조셉슨 접합(JJ1), 및 제5 저항 소자(RR1)를 포함할 수 있다. 복수의 제1 조셉슨 접합(JJ1)은 제1 고전압 공급 노드(HN1)와 제1 입력 노드(IN1) 사이에 직렬로 접속될 수 있다. 제1 입력 노드(IN1)는 출력 제어신호(/TXD)가 입력되는 노드일 수 있다. 제5 저항 소자(RR1)는 제1 입력 노드(IN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다.
참고로, 조셉슨 접합은 흐르는 전류의 크기에 따라 초전도 상태(superconducting state, State X) 또는 전압 상태(voltage state, State Y)를 가질 수 있다. 상기 초전도 상태(State X)는 임계값 이하의 전류가 상기 조셉슨 접합에 흐를때 상기 조셉슨 접합의 저항값이 'zero'인 상태를 말하고, 상기 전압 상태(State Y)는 상기 임계값 이상의 전류가 상기 조셉슨 접합에 흐를때 상기 조셉슨 접합의 저항값이 'nonzero'인 상태를 말한다.
제1 출력 전류 경로(RR2, JJ2)는 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제1 출력 전류 경로(RR2, JJ2)는 제6 저항 소자(RR2), 및 복수의 제2 조셉슨 접합(JJ2)을 포함할 수 있다. 제6 저항 소자(RR2)는 제1 고전압 공급 노드(HN1)와 제1 출력 노드(ON1) 사이에 접속될 수 있다. 제1 출력 노드(ON1)는 부 출력 데이터(DOUTB)가 출력되는 노드일 수 있다. 복수의 제2 조셉슨 접합(JJ2)은 제1 출력 노드(ON1)와 제1 저전압 공급 노드(LN1) 사이에 직렬로 접속될 수 있다.
한편, 제1 발신기(TC1)는 제1 입력 노드(IN1)와 접지전압(GND)의 공급단 사이에 접속된 제7 저항 소자(RR3)를 더 포함할 수 있다.
제3 저항 소자(R3)는 고전압(+Vs)의 공급단과 제2 고전압 공급 노드(HN2) 사이에 접속될 수 있다. 제3 저항 소자(R3)는 상기 헤더 전류원으로서의 역할을 수행할 수 있다.
제4 저항 소자(R4)는 저전압(-Vs)의 공급단과 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제4 저항 소자(R4)는 상기 테일 전류원으로서의 역할을 수행할 수 있다.
제2 발신기(TC2)는 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제2 발신기(TC2)는 출력 제어신호(/TXD)에 기초하여, 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB) 중 정 출력 데이터(DOUT)를 생성할 수 있고, 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB) 중 정 출력 데이터(DOUTB)를 생성할 수 있다. 제2 발신기(TC2)는 제2 입력 전류 경로(JJ3, RR4), 및 제2 출력 전류 경로(RR5, JJ4)를 포함할 수 있다.
제2 입력 전류 경로(JJ3, RR4)는 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제2 입력 전류 경로(JJ3, RR4)는 복수의 제3 조셉슨 접합(JJ3), 및 제8 저항 소자(RR4)를 포함할 수 있다. 복수의 제3 조셉슨 접합(JJ3)은 제2 고전압 공급 노드(HN2)와 제2 입력 노드(IN2) 사이에 직렬로 접속될 수 있다. 제2 입력 노드(IN2)는 출력 제어신호(/TXD)가 입력되는 노드일 수 있다. 제8 저항 소자(RR4)는 제2 입력 노드(IN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다.
제2 출력 전류 경로(JJ4, RR5)는 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제2 출력 전류 경로(JJ4, RR5)는 복수의 제4 조셉슨 접합(JJ4), 및 제9 저항 소자(RR5)를 포함할 수 있다. 복수의 제4 조셉슨 접합(JJ4)은 제2 고전압 공급 노드(HN2)와 제2 출력 노드(IN2) 사이에 직렬로 접속될 수 있다. 제2 출력 노드(ON2)는 정 출력 데이터 신호(DOUT)가 출력되는 노드일 수 있다. 제9 저항 소자(RR5)는 제2 출력 노드(ON2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다.
한편, 제2 발신기(TC2)는 제2 입력 노드(IN2)와 접지전압(GND)의 공급단 사이에 접속된 제10 저항 소자(RR6)를 더 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 반도체 메모리 장치의 동작을 도 5 내지 도 8을 참조하여 설명한다.
먼저, 도 5 내지 도 8에서 동일하게 적용되는 도면부호들을 먼저 설명한다. 제1 및 제2 비트 간격(AA1, AA2)은 제1 및 제2 데이터(D1, D2)를 각각 전송하는데 필요한 시간을 말한다. 제1 및 제2 비트 간격(AA1, AA2)은 연속될 수 있다. 제1 비트 간격(AA1)은 제1 출력 구간(BB1)를 포함할 수 있다. 제1 출력 구간(BB1)은 수신기(도면에 미도시)에서 1비트(bit)의 데이터를 받아들이기 위한 최소한의 시간(즉, receive window)을 포함할 수 있다. 제2 비트 간격(AA2)은 제2 출력 구간(BB2)를 포함할 수 있다. 제2 출력 구간(BB2)은 상기 수신기에서 1비트(bit)의 데이터를 받아들이기 위한 최소한의 시간(즉, receive window)을 포함할 수 있다. 제1 출력 구간(BB1)과 제2 출력 구간(BB2) 사이에는 미출력 구간(CC1)을 포함할 수 있다. 미출력 구간(CC1)은 데이터 패드(TX+, TX-)의 리셋 동작을 수행하거나 또는 스킵하는 구간을 말한다. 제1 출력 구간(BB1), 미출력 구간(CC1), 및 제2 출력 구간(BB2)은 연속될 수 있다.
도 5에는 제1 데이터(D1)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 "10"인 경우에 따라 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 5를 참조하면, 데이터 출력 회로(200)는 메모리 영역(100)으로부터 데이터(D)가 리드(read)되기 이전에 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 예컨대, 데이터 출력 회로(200)는 제1 비트 간격(AA1)의 초기 구간 동안 고전압(+Vs)과 저전압(-Vs)을 접지전압(GND)에 대응하는 레벨로 생성함으로써 차동 출력 데이터(DOUT, DOUTB)를 접지전압(GND)에 대응하는 레벨로 리셋할 수 있다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)로 리셋될 수 있다.
이러한 상태에서, 메모리 영역(100)은 리드 커맨드와 어드레스에 기초하여 선택된 제1 및 제2 메모리 셀로부터 제1 및 제2 데이터(D1, D2)를 순차적으로 리드할 수 있다.
데이터 출력 회로(200)는 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 하이 레벨(즉, "1")의 제1 데이터(D1)에 대응하여 제1 출력 구간(BB1) 동안 비활성화되고, 그에 따라 논리 하이 레벨(즉, "1")의 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)를 유지할 수 있다.
데이터 출력 회로(200)는 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 로우 레벨(즉, "0")의 제2 데이터(D2)에 대응하여 제2 출력 구간(BB2) 동안 활성화되고, 그에 따라 논리 로우 레벨(즉, "0")의 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 전압 상태(State Y)를 가질 수 있다.
한편, 제1 데이터(D1)의 논리 레벨(즉, "1")과 제2 데이터(D2)의 논리 레벨(즉, "0")이 다르기 때문에, 데이터 출력 회로(200)는 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 즉, 차동 출력 데이터(DOUT, DOUTB)는 미출력 구간(CC1) 동안 접지전압(GND)에 대응하는 레벨로 리셋될 수 있다.
도 6에는 제1 데이터(D1)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 "11"인 경우에 따라 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 6을 참조하면, 데이터 출력 회로(200)는 메모리 영역(100)으로부터 데이터(D)가 리드(read)되기 이전에 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 예컨대, 데이터 출력 회로(200)는 제1 비트 간격(AA1)의 초기 구간 동안 고전압(+Vs)과 저전압(-Vs)을 접지전압(GND)에 대응하는 레벨로 생성함으로써 차동 출력 데이터(DOUT, DOUTB)를 접지전압(GND)에 대응하는 레벨로 리셋할 수 있다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)로 리셋될 수 있다.
이러한 상태에서, 메모리 영역(100)은 리드 커맨드와 어드레스에 기초하여 선택된 제1 및 제2 메모리 셀로부터 제1 및 제2 데이터(D1, D2)를 순차적으로 리드할 수 있다.
데이터 출력 회로(200)는 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 하이 레벨(즉, "1")의 제1 데이터(D1)에 대응하여 제1 출력 구간(BB1) 동안 비활성화되고, 그에 따라 논리 하이 레벨(즉, "1")의 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)를 유지할 수 있다.
데이터 출력 회로(200)는 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 하이 레벨(즉, "1")의 제2 데이터(D2)에 대응하여 제2 출력 구간(BB2) 동안 비활성화되고, 그에 따라 논리 하이 레벨(즉, "1")의 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)를 유지할 수 있다.
한편, 제1 데이터(D1)의 논리 레벨(즉, "1")과 제2 데이터(D2)의 논리 레벨(즉, "1")이 같기 때문에, 데이터 출력 회로(200)는 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 스킵할 수 있다. 즉, 차동 출력 데이터(DOUT, DOUTB)는 제1 출력 구간(BB1)에서의 전압 레벨을 미출력 구간(CC1)에서도 동일하게 유지할 수 있다.
도 7에는 제1 데이터(D1)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 "01"인 경우에 따라 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 7을 참조하면, 데이터 출력 회로(200)는 메모리 영역(100)으로부터 데이터(D)가 리드(read)되기 이전에 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 예컨대, 데이터 출력 회로(200)는 제1 비트 간격(AA1)의 초기 구간 동안 고전압(+Vs)과 저전압(-Vs)을 접지전압(GND)에 대응하는 레벨로 생성함으로써 차동 출력 데이터(DOUT, DOUTB)를 접지전압(GND)에 대응하는 레벨로 리셋할 수 있다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)로 리셋될 수 있다.
이러한 상태에서, 메모리 영역(100)은 리드 커맨드와 어드레스에 기초하여 선택된 제1 및 제2 메모리 셀로부터 제1 및 제2 데이터(D1, D2)를 순차적으로 리드할 수 있다.
데이터 출력 회로(200)는 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 로우 레벨(즉, "0")의 제1 데이터(D1)에 대응하여 제1 출력 구간(BB1) 동안 활성화되고, 그에 따라 논리 로우 레벨(즉, "0")의 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 전압 상태(State Y)를 가질 수 있다.
데이터 출력 회로(200)는 제2 출력 구간(BB1) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 하이 레벨(즉, "1")의 제2 데이터(D2)에 대응하여 제2 출력 구간(BB2) 동안 비활성화되고, 그에 따라 논리 하이 레벨(즉, "1")의 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 미출력 구간(CC1) 동안 상기 초전도 상태(State X)로 리셋됨에 따라 상기 초전도 상태(State X)를 유지할 수 있다.
한편, 제1 데이터(D1)의 논리 레벨(즉, "1")과 제2 데이터(D2)의 논리 레벨(즉, "0")이 다르기 때문에, 데이터 출력 회로(200)는 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 즉, 차동 출력 데이터(DOUT, DOUTB)는 미출력 구간(CC1) 동안 접지전압(GND)에 대응하는 레벨로 리셋될 수 있다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 미출력 구간(CC1) 동안 상기 전압 상태(State Y)에서 상기 초전도 상태(State X)로 리셋될 수 있다.
도 8에는 제1 데이터(D1)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 "00"인 경우에 따라 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 8을 참조하면, 데이터 출력 회로(200)는 메모리 영역(100)으로부터 데이터(D)가 리드(read)되기 이전에 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 예컨대, 데이터 출력 회로(200)는 제1 비트 간격(AA1)의 초기 구간 동안 고전압(+Vs)과 저전압(-Vs)을 접지전압(GND)에 대응하는 레벨로 생성함으로써 차동 출력 데이터(DOUT, DOUTB)를 접지전압(GND)에 대응하는 레벨로 리셋할 수 있다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)로 리셋될 수 있다.
이러한 상태에서, 메모리 영역(100)은 리드 커맨드와 어드레스에 기초하여 선택된 제1 및 제2 메모리 셀로부터 제1 및 제2 데이터(D1, D2)를 순차적으로 리드할 수 있다.
데이터 출력 회로(200)는 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 로우 레벨(즉, "0")의 제1 데이터(D1)에 대응하여 제1 출력 구간(BB1) 동안 활성화되고, 그에 따라 논리 로우 레벨(즉, "0")의 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 전압 상태(State Y)를 가질 수 있다.
데이터 출력 회로(200)는 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 로우 레벨(즉, "0")의 제2 데이터(D2)에 대응하여 제2 출력 구간(BB2) 동안 비활성화되고, 그에 따라 논리 로우 레벨(즉, "0")의 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 데이터 출력 회로(200)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 전압 상태(State Y)를 유지할 수 있다. 참고로, 출력 제어신호(/TXD)는 논리 로우 레벨(즉, "0")의 제2 데이터(D2)에 대응하여 제2 출력 구간(BB2) 동안 활성화되어야 하지만, 제1 출력 구간(BB1)에서 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)이 이미 상기 전압 상태(State Y)를 가지기 때문에 출력 제어신호(/TXD)는 활성화될 필요가 없다.
한편, 제1 데이터(D1)의 논리 레벨(즉, "0")과 제2 데이터(D2)의 논리 레벨(즉, "0")이 같기 때문에, 데이터 출력 회로(200)는 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 스킵할 수 있다. 즉, 차동 출력 데이터(DOUT, DOUTB)는 제1 출력 구간(BB1)에서의 전압 레벨을 미출력 구간(CC1)에서도 동일하게 유지할 수 있다.
이와 같은 본 발명의 제1 실시예에 따르면, 제1 및 제2 데이터가 특정 논리 관계일 때, 공급 전원을 천이할 필요가 없으면서도 데이터 패드의 리셋 동작을 스킵함으로써 소비전력을 줄일 수 있는 이점이 있다. 또한, 본 발명의 제1 실시예는 제1 및 제2 데이터가 특정 논리 레벨을 가질 때 출력 제어신호를 활성화할 필요가 없으므로 소비전력을 더욱 줄일 수 있는 이점이 있다.
도 9에는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 블록 구성도가 도시되어 있다.
도 9를 참조하면, 반도체 메모리 장치는 메모리 영역(300)과 데이터 출력 회로(400)를 포함할 수 있다.
메모리 영역(300)은 클럭신호(CLK)에 기초하여 기설정된 버스트 길이(burst length)의 데이터(D)를 리드(read)할 수 있다. 만약 버스트 길이가 '4'로 설정되었다면, 메모리 영역(100)은 4 비트(bits)의 데이터(D)를 순차적으로 출력할 수 있다. 이하에서는 설명의 편의를 위해 2 비트의 데이터(D)가 순차적으로 출력되는 것을 예로 들어 설명하고, 2 비트의 데이터(D) 중 먼저 출력되는 데이터를 "제1 데이터(D1)"라 칭하고 그 다음에 출력되는 데이터를 "제2 데이터(D2)"라 칭하여 설명한다.
데이터 출력 회로(400)는 클럭신호(CLK)에 기초하여 데이터(D)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)로 출력할 수 있다. 예컨대, 데이터 출력 회로(400)는 제1 비트 간격(bit interval)(AA1) 동안 제1 데이터(D1)에 대응하는 제1 차동 데이터를 차동 출력 데이터(DOUT, DOUTB)로서 데이터 패드(TX+, TX-)에게 출력한 다음, 제2 비트 간격(AA2) 동안 제2 데이터(D2)에 대응하는 제2 차동 데이터를 차동 출력 데이터(DOUT, DOUTB)로서 데이터 패드(TX+, TX-)에게 출력할 수 있다.
데이터 출력 회로(400)는 상기 제1 및 제2 차동 데이터를 데이터 패드(TX+, TX-)에게 순차적으로 출력할 때, 제1 데이터(D1)와 제2 데이터(D2)의 논리 관계에 따라 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 수행하거나 또는 스킵(skip)할 수 있다. 제1 비트 간격(AA1)은 상기 제1 차동 데이터가 실질적으로 출력되는 제1 출력 구간(BB1)을 포함할 수 있고, 제2 비트 간격(AA2)은 상기 제2 차동 데이터가 실질적으로 출력되는 제2 출력 구간(BB2)을 포함할 수 있고, 미출력 구간(CC1)은 제1 출력 구간(BB1)과 제2 출력 구간(BB2) 사이의 구간을 포함할 수 있다. 미출력 구간(CC1)은 제1 비트 간격(AA1)과 제2 비트 간격(AA2) 사이의 경계 구간을 포함할 수 있다(도 15 내지 도 18 참조).
예컨대, 데이터 출력 회로(200)는 제1 데이터(D1)와 제2 데이터(D2)의 논리 관계에 따라, 내부 전류의 경로에 반영되는 저항값을 낮은 저항값에서 높은 저항값으로 조절함으로써 상기 리셋 동작을 수행하거나 또는 상기 내부 전류의 경로에 반영되는 저항값을 상기 낮은 저항값으로 유지함으로써 상기 리셋 동작을 스킵할 수 있다. 상기 내부 전류는 차동 출력 데이터(DOUT, DOUTB)를 출력할 때 기반이 되는 출력 전류이며, 아래에서 설명하는 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)에 각각 흐르는 전류일 수 있다.
도 10에는 도 9에 도시된 데이터 출력 회로(400)의 블록 구성도가 도시되어 있다.
도 10을 참조하면, 데이터 출력 회로(400)는 저장 회로(410), 제어 회로(420), 전원 공급 회로(430), 및 출력 회로(430)를 포함할 수 있다.
저장 회로(410)는 클럭신호(CLK)에 기초하여, 제1 데이터(D1)를 저장할 수 있고, 저장된 제1 데이터를 제3 데이터(D3)로서 제어 회로(420)에게 출력할 수 있다. 제3 데이터(D3)는 제2 데이터(D2)가 리드될 때 출력될 수 있다. 다시 말해, 저장 회로(410)는 제1 데이터(D1)와 제2 데이터(D2)를 순차적으로 저장하고 제2 데이터(D2)를 저장할 때 먼저 저장된 제1 데이터를 제3 데이터(D3)로서 제어 회로(420)에게 출력할 수 있다. 제1 데이터(D1)의 논리 레벨과 제3 데이터(D3)의 논리 레벨은 같을 수 있다.
제어 회로(420)는 제1 내지 제3 데이터(D1, D2, D3)에 기초하여 리셋 제어신호(RST)와 출력 제어신호(/TXD)를 생성할 수 있다. 예컨대, 제어 회로(420)는 제2 데이터(D2)와 제3 데이터(D3)의 논리 관계에 따라 리셋 제어신호(RST)를 생성할 수 있고, 상기 논리 관계와 제1 및 제2 데이터(D1, D2)에 기초하여 출력 제어신호(/TXD)를 생성할 수 있다. 제2 데이터(D2)와 제3 데이터(D3)의 논리 관계에 따른 리셋 제어신호(RST)의 논리 레벨과 출력 제어신호(/TXD)의 논리 레벨은 다음의 '표 2'와 같다. '표 2'에는 본 발명의 요지에 따라 미출력 구간(CC1)에서의 리셋 제어신호(RST)의 논리 레벨과 제2 출력 구간(BB2)에서의 출력 제어신호(/TXD)의 논리 레벨이 표기되어 있음에 유의한다.
D3 (= D1) D2 RST /TXD
0 0 0 0
0 1 1 0
1 0 1 1
1 1 0 0
'표 2'를 참조하면, 제어 회로(420)는 제3 데이터(D3)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 같을 때 미출력 구간(CC1) 동안 리셋 제어신호(RST)를 논리 로우 레벨("0")로 비활성화할 수 있다. 제어 회로(420)는 제3 데이터(D3)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 다를 때 미출력 구간(CC1) 동안 리셋 제어신호(RST)를 논리 하이 레벨("1")로 활성화할 수 있다.
계속해서 '표 2'를 참조하면, 제어 회로(420)는 제3 데이터(D3)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 같을 때 제2 출력 구간(BB2) 동안 제2 데이터(Dn)의 논리 레벨에 상관없이 출력 제어신호(/TXD)를 논리 로우 레벨("0")로 비활성화할 수 있다. 제어 회로(420)는 제3 데이터(D3)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 다를 때 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 따라 출력 제어신호(/TXD)의 활성화 여부를 결정할 수 있다. 예컨대, 제어 회로(420)는 제3 데이터(D3)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 다를 때, 제2 데이터(D2)가 논리 하이 레벨("1")이면 출력 제어신호(/TXD)를 논리 로우 레벨("0")로 비활성화할 수 있고 제2 데이터(D2)가 논리 로우 레벨("0")이면 출력 제어신호(/TXD)를 논리 하이 레벨("1")로 활성화할 수 있다.
전원 공급 회로(430)는 고전압(+Vs)과 저전압(-Vs)을 생성할 수 있다. 예컨대, 고전압(+Vs)은 일정한 포지티브(positive) 전압 레벨을 가질 수 있고, 저전압(-Vs)은 일정한 네거티브(negative) 전압 레벨을 가질 수 있다. 본 발명의 실시예는 고전압(+Vs)과 저전압(-Vs)이 반도체 메모리 장치의 내부에서 생성되는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 고전압(+Vs)과 저전압(-Vs)은 외부 장치(예:컨트롤러)로부터 제공될 수도 있다.
출력 회로(440)는 고전압(+Vs)과 저전압(-Vs)을 공급받을 수 있다. 출력 회로(440)는 리셋 제어신호(RST)와 출력 제어신호(/TXD)에 기초하여, 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 출력한 다음 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 출력할 수 있다. 예컨대, 제1 및 제2 출력 구간(BB1, BB2) 동안, 출력 회로(440)는 출력 제어신호(/TXD)에 기초하여 내부 전류를 제어함으로써 제1 데이터(D1)와 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 순차적으로 출력할 수 있다.
출력 회로(440)는 리셋 제어신호(RST)에 기초하여, 제2 데이터(D2)의 논리 레벨과 제3 데이터(D3)의 논리 레벨이 다를 때 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 출력 회로(240)는 제2 데이터(D2)의 논리 레벨과 제3 데이터(D3)의 논리 레벨이 같을 때 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 스킵할 수 있다. 예컨대, 출력 회로(440)는 리셋 제어신호(RST)에 기초하여 상기 내부 전류의 경로에 반영되는 저항값을 조절함으로써 상기 리셋 동작을 수행하거나 또는 스킵할 수 있다.
도 11에는 도 10에 도시된 제어 회로(420)가 블록 구성도로 도시되어 있다.
도 11을 참조하면, 제어 회로(420)는 비교 회로(421), 출력 제어 회로(423), 및 리셋 제어 회로(425)를 포함할 수 있다.
비교 회로(421)는 제2 데이터(D2)와 제3 데이터(D3)를 비교하고 그 비교결과에 대응하는 비교신호(COM)를 생성할 수 있다. 예컨대, 비교 회로(421)는 제2 데이터(D2)의 논리 레벨과 제3 데이터(D3)의 논리 레벨이 같을 경우 논리 로우 레벨의 비교신호(COM)를 생성할 수 있고, 제2 데이터(D2)의 논리 레벨과 제3 데이터(D3)의 논리 레벨이 다를 경우 논리 하이 레벨의 비교신호(COM)를 생성할 수 있다.
출력 제어 회로(423)는 제1 데이터(D1)과 제2 데이터(D2)와 비교신호(COM)에 기초하여 출력 제어신호(/TXD)를 생성할 수 있다. 출력 제어 회로(423)는 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 따라 출력 제어회로(/TXD)의 활성화 여부를 결정할 수 있다. 예컨대, 출력 제어 회로(423)는 제1 출력 구간(BB1) 동안, 논리 하이 레벨의 제1 데이터(D1)에 따라 출력 제어신호(/TXD)를 비활성화하거나 또는 논리 로우 레벨의 제1 데이터(D1)에 따라 출력 제어신호(/TXD)를 활성화할 수 있다. 출력 제어 회로(423)는 제2 출력 구간(BB2) 동안 제2 데이터(D2)와 비교신호(COM)에 기초하여 출력 제어신호(/TXD)의 활성화 여부를 결정할 수 있다. 예컨대, 제2 출력 구간(BB2) 동안, 출력 제어 회로(423)는 비교신호(COM)가 논리 로우 레벨인 경우 제2 데이터(D2)에 상관없이 출력 제어신호(/TXD)를 비활성화할 수 있고, 비교신호(COM)가 논리 하이 레벨이고 제2 데이터(D2)가 논리 하이 레벨인 경우 출력 제어신호(/TXD)를 비활성화할 수 있고, 비교신호(COM)가 논리 하이 레벨이고 제2 데이터(D2)가 논리 로우 레벨인 경우 출력 제어신호(/TXD)를 활성화할 수 있다. 출력 제어 회로(423)는 미출력 구간(CC1) 동안 출력 제어회로(/TXD)를 비활성화할 수 있다.
리셋 제어 회로(425)는 비교신호(COM)에 기초하여 리셋 제어신호(RST)를 생성할 수 있다. 예컨대, 미출력 구간(CC1) 동안, 리셋 제어 회로(425)는 논리 로우 레벨의 비교신호(COM)에 따라 리셋 제어신호(RST)를 비활성화할 수 있고, 논리 하이 레벨의 비교신호(COM)에 따라 리셋 제어신호(RST)를 활성화할 수 있다. 리셋 제어 회로(425)는 제1 출력 구간(BB1)과 제2 출력 구간(BB2) 동안 리셋 제어신호(RST)를 비활성화할 수 있다.
도 12에는 도 10에 도시된 출력 회로(430)의 일예를 보인 회로도가 도시되어 있다.
도 12를 참조하면, 출력 회로(430)는 제1 저항 소자(R1), 제1 가변 저항 소자(RS1), 제1 발신기(TC1), 제2 저항 소자(R2), 제2 가변 저항 소자(RS2), 및 제2 발신기(TC2)를 포함할 수 있다.
제1 저항 소자(R1)는 고전압(+Vs)의 공급단과 제1 고전압 공급 노드(HN1) 사이에 접속될 수 있다. 제1 저항 소자(R1)는 헤더 전류원(header current source)으로서의 역할을 수행할 수 있다.
제1 가변 저항 소자(RS1)는 저전압(-Vs)의 공급단과 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제1 가변 저항 소자(RS1)는 테일 전류원(tail current source)으로서의 역할을 수행할 수 있다. 예컨대, 제1 가변 저항 소자(RS1)는 리셋 제어신호(RST)에 기초하여, 제1 및 제2 출력 구간(BB1, BB3) 동안 낮은 저항값을 가질 수 있고 미출력 구간(CC1) 동안 낮은 저항값을 가지거나 또는 높은 저항값을 가질 수 있다.
제1 발신기(TC1)는 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제1 발신기(TC1)는 출력 제어신호(/TXD)에 기초하여, 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB) 중 부 출력 데이터(DOUTB)를 생성할 수 있고, 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB) 중 부 출력 데이터(DOUTB)를 생성할 수 있다. 예컨대, 제1 발신기(TC1)는 제1 입력 전류 경로(JJ1, RR1), 및 제1 출력 전류 경로(RR2, JJ2)를 포함할 수 있다.
제1 입력 전류 경로(JJ1, RR1)는 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제1 입력 전류 경로(JJ1, RR1)는 복수의 제1 조셉슨 접합(JJ1), 및 제5 저항 소자(RR1)를 포함할 수 있다. 복수의 제1 조셉슨 접합(JJ1)은 제1 고전압 공급 노드(HN1)와 제1 입력 노드(IN1) 사이에 직렬로 접속될 수 있다. 제1 입력 노드(IN1)는 출력 제어신호(/TXD)가 입력되는 노드일 수 있다. 제5 저항 소자(RR1)는 제1 입력 노드(IN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다.
참고로, 조셉슨 접합은 흐르는 전류의 크기에 따라 초전도 상태(superconducting state, State X) 또는 전압 상태(voltage state, State Y)를 가질 수 있다. 상기 초전도 상태(State X)는 임계값 이하의 전류가 상기 조셉슨 접합에 흐를때 상기 조셉슨 접합의 저항값이 'zero'인 상태를 말하고, 상기 전압 상태(State Y)는 상기 임계값 이상의 전류가 상기 조셉슨 접합에 흐를때 상기 조셉슨 접합의 저항값이 'nonzero'인 상태를 말한다.
제1 출력 전류 경로(RR2, JJ2)는 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제1 출력 전류 경로(RR2, JJ2)는 제6 저항 소자(RR2), 및 복수의 제2 조셉슨 접합(JJ2)을 포함할 수 있다. 제6 저항 소자(RR2)는 제1 고전압 공급 노드(HN1)와 제1 출력 노드(ON1) 사이에 접속될 수 있다. 제1 출력 노드(ON1)는 부 출력 데이터(DOUTB)가 출력되는 노드일 수 있다. 복수의 제2 조셉슨 접합(JJ2)은 제1 출력 노드(ON1)와 제1 저전압 공급 노드(LN1) 사이에 직렬로 접속될 수 있다.
한편, 제1 발신기(TC1)는 제1 입력 노드(IN1)와 접지전압(GND)의 공급단 사이에 접속된 제7 저항 소자(RR3)를 더 포함할 수 있다.
제2 저항 소자(R2)는 고전압(+Vs)의 공급단과 제2 고전압 공급 노드(HN2) 사이에 접속될 수 있다. 제2 저항 소자(R2)는 상기 헤더 전류원으로서의 역할을 수행할 수 있다.
제2 가변 저항 소자(RS2)는 저전압(-Vs)의 공급단과 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제2 가변 저항 소자(RS2)는 상기 테일 전류원으로서의 역할을 수행할 수 있다. 예컨대, 제2 가변 저항 소자(RS2)는 리셋 제어신호(RST)에 기초하여, 제1 및 제2 출력 구간(BB1, BB3) 동안 낮은 저항값을 가질 수 있고 미출력 구간(CC1) 동안 낮은 저항값을 가지거나 또는 높은 저항값을 가질 수 있다.
제2 발신기(TC2)는 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제2 발신기(TC2)는 출력 제어신호(/TXD)에 기초하여, 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB) 중 정 출력 데이터(DOUT)를 생성할 수 있고, 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB) 중 정 출력 데이터(DOUTB)를 생성할 수 있다. 제2 발신기(TC2)는 제2 입력 전류 경로(JJ3, RR4), 및 제2 출력 전류 경로(RR5, JJ4)를 포함할 수 있다.
제2 입력 전류 경로(JJ3, RR4)는 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제2 입력 전류 경로(JJ3, RR4)는 복수의 제3 조셉슨 접합(JJ3), 및 제8 저항 소자(RR4)를 포함할 수 있다. 복수의 제3 조셉슨 접합(JJ3)은 제2 고전압 공급 노드(HN2)와 제2 입력 노드(IN2) 사이에 직렬로 접속될 수 있다. 제2 입력 노드(IN2)는 출력 제어신호(/TXD)가 입력되는 노드일 수 있다. 제8 저항 소자(RR4)는 제2 입력 노드(IN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다.
제2 출력 전류 경로(JJ4, RR5)는 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제2 출력 전류 경로(JJ4, RR5)는 복수의 제4 조셉슨 접합(JJ4), 및 제9 저항 소자(RR5)를 포함할 수 있다. 복수의 제4 조셉슨 접합(JJ4)은 제2 고전압 공급 노드(HN2)와 제2 출력 노드(IN2) 사이에 직렬로 접속될 수 있다. 제2 출력 노드(ON2)는 정 출력 데이터 신호(DOUT)가 출력되는 노드일 수 있다. 제9 저항 소자(RR5)는 제2 출력 노드(ON2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다.
한편, 제2 발신기(TC2)는 제2 입력 노드(IN2)와 접지전압(GND)의 공급단 사이에 접속된 제10 저항 소자(RR6)를 더 포함할 수 있다.
도 13에는 도 10에 도시된 출력 회로(430)의 다른 예를 보인 회로도가 도시되어 있다.
도 13을 참조하면, 출력 회로(430)는 제1 가변 저항 소자(RS1), 제2 가변 저항 소자(RS2), 제1 발신기(TC1), 제3 가변 저항 소자(RS3), 제4 가변 저항 소자(RS4), 및 제2 발신기(TC2)를 포함할 수 있다.
출력 회로(430)에 포함된 제1 발신기(TC1)과 제2 발신기(TC2)는 도 12에 도시된 제1 발신기(TC1)과 제2 발신기(TC2)와 동일하므로 그에 대한 자세한 설명은 생략한다.
제1 가변 저항 소자(RS1)는 고전압(+Vs)의 공급단과 제1 고전압 공급 노드(HN1) 사이에 접속될 수 있다. 제1 가변 저항 소자(RS1)는 헤더 전류원(header current source)으로서의 역할을 수행할 수 있다. 예컨대, 제1 가변 저항 소자(RS1)는 리셋 제어신호(RST)에 기초하여, 제1 및 제2 출력 구간(BB1, BB3) 동안 낮은 저항값을 가질 수 있고 미출력 구간(CC1) 동안 낮은 저항값을 가지거나 또는 높은 저항값을 가질 수 있다.
제1 저항 소자(R1)는 저전압(-Vs)의 공급단과 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제1 저항 소자(R1)는 테일 전류원(tail current source)으로서의 역할을 수행할 수 있다.
제2 가변 저항 소자(RS2)는 고전압(+Vs)의 공급단과 제2 고전압 공급 노드(HN2) 사이에 접속될 수 있다. 제2 가변 저항 소자(RS2)는 상기 헤더 전류원으로서의 역할을 수행할 수 있다. 예컨대, 제2 가변 저항 소자(RS2)는 리셋 제어신호(RST)에 기초하여, 제1 및 제2 출력 구간(BB1, BB3) 동안 낮은 저항값을 가질 수 있고 미출력 구간(CC1) 동안 낮은 저항값을 가지거나 또는 높은 저항값을 가질 수 있다.
제2 저항 소자(R2)는 저전압(-Vs)의 공급단과 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제2 저항 소자(R2)는 상기 테일 전류원으로서의 역할을 수행할 수 있다.
도 14에는 도 10에 도시된 출력 회로(430)의 또 다른 예를 보인 회로도가 도시되어 있다.
도 14를 참조하면, 출력 회로(430)는 제1 가변 저항 소자(RS1), 제1 저항 소자(R1), 제1 발신기(TC1), 제2 가변 저항 소자(RS2), 제2 저항 소자(R2), 및 제2 발신기(TC2)를 포함할 수 있다.
출력 회로(430)에 포함된 제1 발신기(TC1)과 제2 발신기(TC2)는 도 12에 도시된 제1 발신기(TC1)과 제2 발신기(TC2)와 동일하므로 그에 대한 자세한 설명은 생략한다.
제1 가변 저항 소자(RS1)는 고전압(+Vs)의 공급단과 제1 고전압 공급 노드(HN1) 사이에 접속될 수 있다. 제1 가변 저항 소자(RS1)는 헤더 전류원(header current source)으로서의 역할을 수행할 수 있다. 예컨대, 제1 가변 저항 소자(RS1)는 리셋 제어신호(RST)에 기초하여, 제1 및 제2 출력 구간(BB1, BB3) 동안 낮은 저항값을 가질 수 있고 미출력 구간(CC1) 동안 낮은 저항값을 가지거나 또는 높은 저항값을 가질 수 있다.
제2 가변 저항 소자(RS2)는 저전압(-Vs)의 공급단과 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제2 가변 저항 소자(RS2)는 테일 전류원(tail current source)으로서의 역할을 수행할 수 있다. 예컨대, 제2 가변 저항 소자(RS2)는 리셋 제어신호(RST)에 기초하여, 제1 및 제2 출력 구간(BB1, BB3) 동안 낮은 저항값을 가질 수 있고 미출력 구간(CC1) 동안 낮은 저항값을 가지거나 또는 높은 저항값을 가질 수 있다.
제3 가변 저항 소자(RS3)는 고전압(+Vs)의 공급단과 제2 고전압 공급 노드(HN2) 사이에 접속될 수 있다. 제3 가변 저항 소자(RS3)는 상기 헤더 전류원으로서의 역할을 수행할 수 있다. 예컨대, 제3 가변 저항 소자(RS3)는 리셋 제어신호(RST)에 기초하여, 제1 및 제2 출력 구간(BB1, BB3) 동안 낮은 저항값을 가질 수 있고 미출력 구간(CC1) 동안 낮은 저항값을 가지거나 또는 높은 저항값을 가질 수 있다.
제4 가변 저항 소자(RS4)는 저전압(-Vs)의 공급단과 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제4 가변 저항 소자(RS4)는 상기 테일 전류원으로서의 역할을 수행할 수 있다. 예컨대, 제4 가변 저항 소자(RS4)는 리셋 제어신호(RST)에 기초하여, 제1 및 제2 출력 구간(BB1, BB3) 동안 낮은 저항값을 가질 수 있고 미출력 구간(CC1) 동안 낮은 저항값을 가지거나 또는 높은 저항값을 가질 수 있다.
이하, 상기와 같은 구성을 가지는 반도체 메모리 장치의 동작을 도 15 내지 도 18을 참조하여 설명한다. 설명의 편의를 위해 도 12에 도시된 출력 회로(430)를 포함하는 반도체 메모리 장치의 동작을 대표적으로 설명한다.
먼저, 도 15 내지 도 18에서 동일하게 적용되는 도면부호들을 먼저 설명한다. 제1 및 제2 비트 간격(AA1, AA2)은 제1 및 제2 데이터(D1, D2)를 각각 전송하는데 필요한 시간을 말한다. 제1 및 제2 비트 간격(AA1, AA2)은 연속될 수 있다. 제1 비트 간격(AA1)은 제1 출력 구간(BB1)를 포함할 수 있다. 제1 출력 구간(BB1)은 수신기(도면에 미도시)에서 1비트(bit)의 데이터를 받아들이기 위한 최소한의 시간(즉, receive window)을 포함할 수 있다. 제2 비트 간격(AA2)은 제2 출력 구간(BB2)를 포함할 수 있다. 제2 출력 구간(BB2)은 상기 수신기에서 1비트(bit)의 데이터를 받아들이기 위한 최소한의 시간(즉, receive window)을 포함할 수 있다. 제1 출력 구간(BB1)과 제2 출력 구간(BB2) 사이에는 미출력 구간(CC1)을 포함할 수 있다. 미출력 구간(CC1)은 데이터 패드(TX+, TX-)의 리셋 동작을 수행하거나 또는 스킵하는 구간을 말한다. 제1 출력 구간(BB1), 미출력 구간(CC1), 및 제2 출력 구간(BB2)은 연속될 수 있다.
도 15에는 제1 데이터(D1)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 "10"인 경우에 따라 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 15를 참조하면, 전원 공급 회로(430)는 고전압(+Vs)과 저전압(-Vs)을 각각 예정된 레벨로 일정하게 출력 회로(440)에게 공급할 수 있다. 데이터 출력 회로(400)는 고전압(+Vs)과 저전압(-Vs)을 이용하여 출력 동작을 실시할 수 있다.
데이터 출력 회로(400)는 메모리 영역(100)으로부터 데이터(D)가 리드(read)되기 이전에 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 예컨대, 데이터 출력 회로(400)는 제1 비트 간격(AA1)의 초기 구간 동안 고전압(+Vs)과 저전압(-Vs)을 접지전압(GND)에 대응하는 레벨로 생성함으로써 차동 출력 데이터(DOUT, DOUTB)를 접지전압(GND)에 대응하는 레벨로 리셋할 수 있다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 활성화된 리셋 제어신호(RST)에 기초하여 높은 저항값을 가질 수 있다. 이로써, 제1 및 제2 발신기(TC1, TC2)에는 임계값 이하의 내부 전류가 흐르면서 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)로 리셋될 수 있다.
이러한 상태에서, 메모리 영역(300)은 리드 커맨드와 어드레스에 기초하여 선택된 제1 및 제2 메모리 셀로부터 제1 및 제2 데이터(D1, D2)를 순차적으로 리드할 수 있다.
데이터 출력 회로(400)는 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 하이 레벨(즉, "1")의 제1 데이터(D1)에 대응하여 제1 출력 구간(BB1) 동안 비활성화되고, 그에 따라 논리 하이 레벨(즉, "1")의 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 비활성화된 리셋 제어신호(RST)에 기초하여 낮은 저항값을 가질 수 있고, 출력 제어신호(/TXD)는 비활성화될 수 있다. 이에 따라, 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)를 유지할 수 있다.
데이터 출력 회로(400)는 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 로우 레벨(즉, "0")의 제2 데이터(D2)에 대응하여 제2 출력 구간(BB2) 동안 활성화되고, 그에 따라 논리 로우 레벨(즉, "0")의 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 비활성화된 리셋 제어신호(RST)에 기초하여 낮은 저항값을 가질 수 있고, 출력 제어신호(/TXD)는 활성화될 수 있다. 이에 따라, 제1 및 제2 발신기(TC1, TC2)에는 임계값 이상의 내부 전류가 흐르면서 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 전압 상태(State Y)를 가질 수 있다.
한편, 제1 데이터(D1)의 논리 레벨(즉, "1")과 제2 데이터(D2)의 논리 레벨(즉, "0")이 다르기 때문에, 데이터 출력 회로(400)는 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 즉, 차동 출력 데이터(DOUT, DOUTB)는 미출력 구간(CC1) 동안 접지전압(GND)에 대응하는 레벨로 리셋될 수 있다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 활성화된 리셋 제어신호(RST)에 기초하여 높은 저항값을 가질 수 있다. 이로써, 제1 및 제2 발신기(TC1, TC2)에는 임계값 이하의 내부 전류가 흐르면서 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)로 리셋될 수 있다.
도 16에는 제1 데이터(D1)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 "11"인 경우에 따라 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 16을 참조하면, 전원 공급 회로(430)는 고전압(+Vs)과 저전압(-Vs)을 각각 예정된 레벨로 일정하게 출력 회로(440)에게 공급할 수 있다. 데이터 출력 회로(400)는 고전압(+Vs)과 저전압(-Vs)을 이용하여 출력 동작을 실시할 수 있다.
데이터 출력 회로(400)는 메모리 영역(100)으로부터 데이터(D)가 리드(read)되기 이전에 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 예컨대, 데이터 출력 회로(400)는 제1 비트 간격(AA1)의 초기 구간 동안 고전압(+Vs)과 저전압(-Vs)을 접지전압(GND)에 대응하는 레벨로 생성함으로써 차동 출력 데이터(DOUT, DOUTB)를 접지전압(GND)에 대응하는 레벨로 리셋할 수 있다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 활성화된 리셋 제어신호(RST)에 기초하여 높은 저항값을 가질 수 있다. 이로써, 제1 및 제2 발신기(TC1, TC2)에는 임계값 이하의 내부 전류가 흐르면서 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)로 리셋될 수 있다.
이러한 상태에서, 메모리 영역(300)은 리드 커맨드와 어드레스에 기초하여 선택된 제1 및 제2 메모리 셀로부터 제1 및 제2 데이터(D1, D2)를 순차적으로 리드할 수 있다.
데이터 출력 회로(400)는 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 하이 레벨(즉, "1")의 제1 데이터(D1)에 대응하여 제1 출력 구간(BB1) 동안 비활성화되고, 그에 따라 논리 하이 레벨(즉, "1")의 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 비활성화된 리셋 제어신호(RST)에 기초하여 낮은 저항값을 가질 수 있고, 출력 제어신호(/TXD)는 비활성화될 수 있다. 이에 따라, 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)를 유지할 수 있다.
데이터 출력 회로(400)는 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 하이 레벨(즉, "1")의 제2 데이터(D2)에 대응하여 제2 출력 구간(BB2) 동안 비활성화되고, 그에 따라 논리 하이 레벨(즉, "1")의 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 비활성화된 리셋 제어신호(RST)에 기초하여 낮은 저항값을 유지할 수 있고, 출력 제어신호(/TXD)는 비활성화될 수 있다. 이에 따라, 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)를 유지할 수 있다.
한편, 제1 데이터(D1)의 논리 레벨(즉, "1")과 제2 데이터(D2)의 논리 레벨(즉, "1")이 같기 때문에, 데이터 출력 회로(400)는 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 스킵할 수 있다. 즉, 차동 출력 데이터(DOUT, DOUTB)는 제1 출력 구간(BB1)에서의 전압 레벨을 미출력 구간(CC1)에서도 동일하게 유지할 수 있다.
도 17에는 제1 데이터(D1)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 "01"인 경우에 따라 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 17을 참조하면, 전원 공급 회로(430)는 고전압(+Vs)과 저전압(-Vs)을 각각 예정된 레벨로 일정하게 출력 회로(440)에게 공급할 수 있다. 데이터 출력 회로(400)는 고전압(+Vs)과 저전압(-Vs)을 이용하여 출력 동작을 실시할 수 있다.
데이터 출력 회로(400)는 메모리 영역(100)으로부터 데이터(D)가 리드(read)되기 이전에 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 예컨대, 데이터 출력 회로(400)는 제1 비트 간격(AA1)의 초기 구간 동안 고전압(+Vs)과 저전압(-Vs)을 접지전압(GND)에 대응하는 레벨로 생성함으로써 차동 출력 데이터(DOUT, DOUTB)를 접지전압(GND)에 대응하는 레벨로 리셋할 수 있다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 활성화된 리셋 제어신호(RST)에 기초하여 높은 저항값을 가질 수 있다. 이로써, 제1 및 제2 발신기(TC1, TC2)에는 임계값 이하의 내부 전류가 흐르면서 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)로 리셋될 수 있다.
이러한 상태에서, 메모리 영역(300)은 리드 커맨드와 어드레스에 기초하여 선택된 제1 및 제2 메모리 셀로부터 제1 및 제2 데이터(D1, D2)를 순차적으로 리드할 수 있다.
데이터 출력 회로(400)는 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 로우 레벨(즉, "0")의 제1 데이터(D1)에 대응하여 제1 출력 구간(BB1) 동안 활성화되고, 그에 따라 논리 로우 레벨(즉, "0")의 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 비활성화된 리셋 제어신호(RST)에 기초하여 낮은 저항값을 가질 수 있고, 출력 제어신호(/TXD)는 활성화될 수 있다. 이에 따라, 제1 및 제2 발신기(TC1, TC2)에는 임계값 이상의 내부 전류가 흐르면서 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 전압 상태(State Y)를 가질 수 있다.
데이터 출력 회로(400)는 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 하이 레벨(즉, "1")의 제2 데이터(D2)에 대응하여 제2 출력 구간(BB2) 동안 활성화되고, 그에 따라 논리 하이 레벨(즉, "1")의 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 비활성화된 리셋 제어신호(RST)에 기초하여 낮은 저항값을 가질 수 있고, 출력 제어신호(/TXD)는 비활성화될 수 있다. 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 미출력 구간(CC1) 동안 상기 초전도 상태(State X)로 리셋됨에 따라 제2 출력 구간(BB2) 동안 상기 초전도 상태(State X)를 유지할 수 있다.
한편, 제1 데이터(D1)의 논리 레벨(즉, "0")과 제2 데이터(D2)의 논리 레벨(즉, "1")이 다르기 때문에, 데이터 출력 회로(400)는 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 즉, 차동 출력 데이터(DOUT, DOUTB)는 미출력 구간(CC1) 동안 접지전압(GND)에 대응하는 레벨로 리셋될 수 있다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 활성화된 리셋 제어신호(RST)에 기초하여 높은 저항값을 가질 수 있다. 이로써, 제1 및 제2 발신기(TC1, TC2)에는 임계값 이하의 내부 전류가 흐르면서 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)로 리셋될 수 있다.
도 18에는 제1 데이터(D1)의 논리 레벨과 제2 데이터(D2)의 논리 레벨이 "00"인 경우에 따라 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 18을 참조하면, 전원 공급 회로(430)는 고전압(+Vs)과 저전압(-Vs)을 각각 예정된 레벨로 일정하게 출력 회로(440)에게 공급할 수 있다. 데이터 출력 회로(400)는 고전압(+Vs)과 저전압(-Vs)을 이용하여 출력 동작을 실시할 수 있다.
데이터 출력 회로(400)는 메모리 영역(100)으로부터 데이터(D)가 리드(read)되기 이전에 데이터 패드(TX+, TX-)의 리셋 동작을 수행할 수 있다. 예컨대, 데이터 출력 회로(400)는 제1 비트 간격(AA1)의 초기 구간 동안 고전압(+Vs)과 저전압(-Vs)을 접지전압(GND)에 대응하는 레벨로 생성함으로써 차동 출력 데이터(DOUT, DOUTB)를 접지전압(GND)에 대응하는 레벨로 리셋할 수 있다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 활성화된 리셋 제어신호(RST)에 기초하여 높은 저항값을 가질 수 있다. 이로써, 제1 및 제2 발신기(TC1, TC2)에는 임계값 이하의 내부 전류가 흐르면서 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 초전도 상태(State X)로 리셋될 수 있다.
이러한 상태에서, 메모리 영역(300)은 리드 커맨드와 어드레스에 기초하여 선택된 제1 및 제2 메모리 셀로부터 제1 및 제2 데이터(D1, D2)를 순차적으로 리드할 수 있다.
데이터 출력 회로(400)는 제1 출력 구간(BB1) 동안 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 로우 레벨(즉, "0")의 제1 데이터(D1)에 대응하여 제1 출력 구간(BB1) 동안 활성화되고, 그에 따라 논리 로우 레벨(즉, "0")의 제1 데이터(D1)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 비활성화된 리셋 제어신호(RST)에 기초하여 낮은 저항값을 가질 수 있고, 출력 제어신호(/TXD)는 활성화될 수 있다. 이에 따라, 제1 및 제2 발신기(TC1, TC2)에는 임계값 이상의 내부 전류가 흐르면서 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 전압 상태(State Y)를 가질 수 있다.
데이터 출력 회로(400)는 제2 출력 구간(BB2) 동안 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)를 데이터 패드(TX+, TX-)에게 출력할 수 있다. 예컨대, 출력 제어신호(/TXD)는 논리 로우 레벨(즉, "0")의 제2 데이터(D2)에 대응하여 제2 출력 구간(BB2) 동안 비활성화되고, 그에 따라 논리 로우 레벨(즉, "0")의 제2 데이터(D2)에 대응하는 차동 출력 데이터(DOUT, DOUTB)가 출력된다. 이때, 제1 및 제2 가변 저항 소자(RS1, RS2)는 비활성화된 리셋 제어신호(RST)에 기초하여 낮은 저항값을 유지할 수 있고, 데이터 출력 회로(400)에 포함된 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)은 상기 전압 상태(State Y)를 유지할 수 있다. 참고로, 출력 제어신호(/TXD)는 논리 로우 레벨(즉, "0")의 제2 데이터(D2)에 대응하여 제2 출력 구간(BB2) 동안 활성화되어야 하지만, 제1 출력 구간(BB1)에서 제1 내지 제4 조셉슨 접합(JJ1, JJ2, JJ3, JJ4)이 이미 상기 전압 상태(State Y)를 가지기 때문에 출력 제어신호(/TXD)는 활성화될 필요가 없다.
한편, 제1 데이터(D1)의 논리 레벨(즉, "0")과 제2 데이터(D2)의 논리 레벨(즉, "0")이 같기 때문에, 데이터 출력 회로(400)는 미출력 구간(CC1) 동안 데이터 패드(TX+, TX-)의 리셋 동작을 스킵할 수 있다. 즉, 차동 출력 데이터(DOUT, DOUTB)는 제1 출력 구간(BB1)에서의 전압 레벨을 미출력 구간(CC1)에서도 동일하게 유지할 수 있다.
이와 같은 본 발명의 제2 실시예에 따르면, 제1 및 제2 데이터가 특정 논리 관계일 때, 공급 전원을 천이할 필요가 없으면서도 데이터 패드의 리셋 동작을 스킵함으로써 소비전력을 줄일 수 있는 이점이 있다. 또한, 본 발명의 제2 실시예는 제1 및 제2 데이터가 특정 논리 레벨을 가질 때 출력 제어신호를 활성화할 필요가 없으므로 소비전력을 더욱 줄일 수 있는 이점이 있다. 또한, 본 발명의 제2 실시예는 공급 전원을 변경하지 않고 저항값을 변경함으로써 공급 전원을 변경할 때 소비되는 시간 및 전력을 줄일 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 메모리 영역 200 : 데이터 출력 회로

Claims (20)

  1. 제1 데이터와 제2 데이터를 순차적으로 리드(read)하기 위한 메모리 영역; 및
    상기 제1 및 제2 데이터에 대응하는 제1 및 제2 출력 데이터를 데이터 패드를 통해 순차적으로 출력할 때, 상기 제1 및 제2 데이터의 논리 관계에 따라 상기 제1 출력 데이터의 출력 구간과 상기 제2 출력 데이터의 출력 구간 사이의 미출력 구간 동안 상기 데이터 패드의 리셋 동작을 수행하거나 또는 스킵(skip)하기 위한 데이터 출력 회로
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 데이터 출력 회로는 상기 미출력 구간 동안 공급 전원을 타겟 레벨에서 리셋 레벨로 천이함으로써 상기 리셋 동작을 수행하거나 또는 상기 미출력 구간 동안 상기 공급 전원을 상기 타겟 레벨로 유지함으로써 상기 리셋 동작을 스킵하고,
    상기 공급 전원은 상기 제1 및 제2 출력 데이터를 출력할 때 이용되는 전압을 포함하고, 상기 제1 출력 데이터의 출력 구간 및 상기 제2 출력 데이터의 출력 구간 동안 상기 타겟 레벨을 가지는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 데이터 출력 회로는 상기 미출력 구간 동안 내부 전류의 경로에 반영되는 저항값을 낮은 저항값에서 높은 저항값으로 조절함으로써 상기 리셋 동작을 수행하거나 또는 상기 미출력 구간 동안 내부 전류의 경로에 반영되는 저항값을 상기 낮은 저항값으로 유지함으로써 상기 리셋 동작을 스킵하고,
    상기 내부 전류는 상기 제1 및 제2 출력 데이터를 출력할 때 기반이 되는 출력 전류를 포함하고,
    상기 내부 전류의 경로에 반영되는 저항값은 상기 제1 출력 데이터의 출력 구간 및 상기 제2 출력 데이터의 출력 구간 동안 상기 낮은 저항값을 가지는 반도체 메모리 장치.
  4. 제1 및 제2 데이터를 순차적으로 리드(read)하기 위한 메모리 영역;
    상기 제1 데이터를 저장하고, 상기 제2 데이터가 리드될 때 저장된 제1 데이터를 제3 데이터로서 출력하기 위한 저장 회로;
    상기 제1 내지 제3 데이터에 기초하여 리셋 제어신호와 출력 제어신호를 생성하기 위한 제어 회로;
    상기 리셋 제어신호에 기초하여, 제1 출력 구간과 제2 출력 구간 동안 각각의 타겟 레벨을 가지는 고전압 및 저전압을 생성하고, 상기 제1 출력 구간과 상기 제2 출력 구간 사이의 미출력 구간 동안 상기 제2 데이터와 상기 제3 데이터의 논리 관계에 따라 고전압 및 저전압을 각각 타겟 레벨에서 리셋 레벨로 천이하거나 또는 상기 타겟 레벨로 유지하기 위한 전원 공급 회로; 및
    상기 고전압과 상기 저전압을 공급받고, 상기 출력 제어신호에 기초하여, 상기 제1 출력 구간 동안 상기 제1 데이터에 대응하는 제1 출력 데이터를 데이터 패드로 출력하고 상기 제2 출력 구간 동안 상기 제2 데이터에 대응하는 제2 출력 데이터를 상기 데이터 패드로 출력하기 위한 출력 회로
    를 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 전원 공급 회로는 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 같을 때 상기 고전압 및 상기 저전압을 각각 상기 타겟 레벨로 유지하고,
    상기 출력 회로는 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 같을 때 상기 미출력 구간 동안 상기 데이터 패드의 리셋 동작을 스킵하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 전원 공급 회로는 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 다를 때 상기 고전압 및 상기 저전압을 각각 상기 타겟 레벨에서 상기 리셋 레벨로 천이하고,
    상기 출력 회로는 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 다를 때 상기 미출력 구간 동안 상기 데이터 패드의 리셋 동작을 수행하는 반도체 메모리 장치.
  7. 제4항에 있어서,
    상기 제어 회로는 상기 제1 출력 구간과 상기 제2 출력 구간 동안 상기 리셋 제어신호를 비활성화하고,
    상기 제어 회로는, 상기 미출력 구간 동안, 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 같을 때 상기 리셋 제어신호를 비활성화하고 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 다를 때 상기 리셋 제어신호를 활성화하는 반도체 메모리 장치.
  8. 제4항에 있어서,
    상기 제어 회로는 상기 제1 출력 구간 동안 상기 제1 데이터에 따라 상기 출력 제어신호의 활성화 여부를 결정하고,
    상기 제어 회로는 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 같을 때 상기 제2 출력 구간 동안 상기 제2 데이터에 상관없이 상기 출력 제어신호를 비활성화하고, 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 다를 때 상기 제2 출력 구간 동안 상기 제2 데이터에 따라 상기 출력 제어신호의 활성화 여부를 결정하고,
    상기 제어 회로는 상기 미출력 구간 동안 상기 출력 제어회로를 비활성화하는 반도체 메모리 장치.
  9. 제4항에 있어서,
    상기 제어 회로는,
    상기 제2 데이터와 상기 제3 데이터를 비교하고 그 비교결과에 대응하는 비교신호를 생성하기 위한 비교 회로;
    상기 제1 데이터와 상기 제2 데이터와 상기 비교신호에 기초하여 상기 출력 제어신호를 생성하기 위한 출력 제어 회로; 및
    상기 비교신호에 기초하여 리셋 제어신호를 생성하기 위한 리셋 제어 회로를 포함하는 반도체 메모리 장치.
  10. 제4항에 있어서,
    상기 출력 회로는 적어도 하나의 조셉슨 접합(Josephson junction)을 포함하는 반도체 메모리 장치.
  11. 제1 및 제2 데이터를 순차적으로 리드(read)하기 위한 메모리 영역;
    상기 제1 데이터를 저장하고, 상기 제2 데이터가 리드될 때 저장된 제1 데이터를 제3 데이터로서 출력하기 위한 저장 회로;
    상기 제1 내지 제3 데이터에 기초하여 리셋 제어신호와 출력 제어신호를 생성하기 위한 제어 회로;
    일정한 전압 레벨을 가지는 고전압 및 저전압을 생성하기 위한 전원 공급 회로; 및
    상기 고전압과 상기 저전압을 공급받고, 리셋 제어신호와 출력 제어신호에 기초하여, 제1 및 제2 출력 구간 동안 내부 전류를 제어함으로써 상기 제1 및 제2 데이터에 대응하는 제1 및 제2 출력 데이터를 데이터 패드에게 순차적으로 출력하고, 상기 제1 및 제2 출력 구간 사이의 미출력 구간 동안 상기 내부 전류의 경로에 반영되는 저항값을 조절함으로써 상기 데이터 패드의 리셋 동작을 수행하거나 또는 스킵하기 위한 출력 회로
    를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 내부 전류는 상기 출력 회로의 내부에서 생성되는 전류이고, 상기 제1 및 제2 출력 데이터를 출력할 때 기반이 되는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 출력 회로는 상기 제1 및 제2 출력 구간 동안 상기 저항값을 상대적으로 낮게 조절하고,
    상기 출력 회로는, 상기 미출력 구간 동안, 상기 제1 데이터의 논리 레벨과 상기 제2 데이터의 논리 레벨이 다를 때 상기 저항값을 상대적으로 높게 조절함으로써 상기 리셋 동작을 수행하고 상기 제1 데이터의 논리 레벨과 상기 제2 데이터의 논리 레벨이 같을 때 상기 저항값을 상대적으로 낮게 유지함으로써 상기 리셋 동작을 스킵하는 반도체 메모리 장치.
  14. 제11항에 있어서,
    상기 제어 회로는 상기 제1 출력 구간과 상기 제2 출력 구간 동안 상기 리셋 제어신호를 비활성화하고,
    상기 제어 회로는, 상기 미출력 구간 동안, 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 같을 때 상기 리셋 제어신호를 비활성화하고 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 다를 때 상기 리셋 제어신호를 활성화하는 반도체 메모리 장치.
  15. 제11항에 있어서,
    상기 제어 회로는 상기 제1 출력 구간 동안 상기 제1 데이터에 따라 상기 출력 제어신호의 활성화 여부를 결정하고,
    상기 제어 회로는 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 같을 때 상기 제2 출력 구간 동안 상기 제2 데이터에 상관없이 상기 출력 제어신호를 비활성화하고, 상기 제2 데이터의 논리 레벨과 상기 제3 데이터의 논리 레벨이 다를 때 상기 제2 출력 구간 동안 상기 제2 데이터에 따라 상기 출력 제어신호의 활성화 여부를 결정하고,
    상기 제어 회로는 상기 미출력 구간 동안 상기 출력 제어회로를 비활성화하는 반도체 메모리 장치.
  16. 제11항에 있어서,
    상기 제어 회로는,
    상기 제2 데이터와 상기 제3 데이터를 비교하고 그 비교결과에 대응하는 비교신호를 생성하기 위한 비교 회로;
    상기 제1 데이터와 상기 제2 데이터와 상기 비교신호에 기초하여 상기 출력 제어신호를 생성하기 위한 출력 제어 회로; 및
    상기 비교신호에 기초하여 리셋 제어신호를 생성하기 위한 리셋 제어 회로를 포함하는 반도체 메모리 장치.
  17. 제11항에 있어서,
    상기 출력 회로는 적어도 하나의 조셉슨 접합(Josephson junction)을 포함하는 반도체 메모리 장치.
  18. 제11항에 있어서,
    상기 출력 회로는,
    상기 고전압의 공급단과 제1 공급 노드 사이에 접속된 고정 저항 소자;
    상기 저전압의 공급단과 제2 공급 노드 사이에 접속되며, 상기 리셋 제어신호에 기초하여 저항값이 가변되는 가변 저항 소자;
    상기 제1 및 제2 공급 노드 사이에 접속되며, 직렬로 접속된 적어도 하나의 제1 조셉슨 접합(Josephson junction)과 제1 저항 소자을 포함하는 제1 전류 경로; 및
    상기 제1 및 제2 공급 노드 사이에 접속되며, 직렬로 접속된 적어도 하나의 제2 조셉슨 접합과 제2 저항 소자을 포함하는 제2 전류 경로를 포함하고,
    상기 출력 제어신호는 상기 제1 조셉슨 접합과 상기 제1 저항 소자 사이의 입력 노드를 통해 입력되고,
    상기 제1 및 제2 출력 데이터는 상기 제2 조셉슨 접합과 상기 제2 저항 소자 사이의 출력 노드를 통해 출력되는 반도체 메모리 장치.
  19. 제11항에 있어서,
    상기 출력 회로는,
    상기 고전압의 공급단과 제1 공급 노드 사이에 접속되며, 상기 리셋 제어신호에 기초하여 저항값이 가변되는 가변 저항 소자;
    상기 저전압의 공급단과 제2 공급 노드 사이에 접속된 고정 저항 소자;
    상기 제1 및 제2 공급 노드 사이에 접속되며, 직렬로 접속된 적어도 하나의 제1 조셉슨 접합(Josephson junction)과 제1 저항 소자을 포함하는 제1 전류 경로; 및
    상기 제1 및 제2 공급 노드 사이에 접속되며, 직렬로 접속된 적어도 하나의 제2 조셉슨 접합과 제2 저항 소자을 포함하는 제2 전류 경로를 포함하고,
    상기 출력 제어신호는 상기 제1 조셉슨 접합과 상기 제1 저항 소자 사이의 입력 노드를 통해 입력되고,
    상기 제1 및 제2 출력 데이터는 상기 제2 조셉슨 접합과 상기 제2 저항 소자 사이의 출력 노드를 통해 출력되는 반도체 메모리 장치.
  20. 제11항에 있어서,
    상기 출력 회로는,
    상기 고전압의 공급단과 제1 공급 노드 사이에 접속되며, 상기 리셋 제어신호에 기초하여 저항값이 가변되는 제1 가변 저항 소자;
    상기 저전압의 공급단과 제2 공급 노드 사이에 접속되며, 상기 리셋 제어신호에 기초하여 저항값이 가변되는 제2 가변 저항 소자;
    상기 제1 및 제2 공급 노드 사이에 접속되며, 직렬로 접속된 적어도 하나의 제1 조셉슨 접합(Josephson junction)과 제1 저항 소자을 포함하는 제1 전류 경로; 및
    상기 제1 및 제2 공급 노드 사이에 접속되며, 직렬로 접속된 적어도 하나의 제2 조셉슨 접합과 제2 저항 소자을 포함하는 제2 전류 경로를 포함하고,
    상기 출력 제어신호는 상기 제1 조셉슨 접합과 상기 제1 저항 소자 사이의 입력 노드를 통해 입력되고,
    상기 제1 및 제2 출력 데이터는 상기 제2 조셉슨 접합과 상기 제2 저항 소자 사이의 출력 노드를 통해 출력되는 반도체 메모리 장치.
KR1020190037084A 2019-03-29 2019-03-29 반도체 메모리 장치 KR20200114788A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190037084A KR20200114788A (ko) 2019-03-29 2019-03-29 반도체 메모리 장치
US16/578,660 US11481127B2 (en) 2019-03-29 2019-09-23 Cryogenic transmitter and semiconductor memory device including the same
CN201911282958.3A CN111755040A (zh) 2019-03-29 2019-12-13 低温发送器和包括其的半导体存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190037084A KR20200114788A (ko) 2019-03-29 2019-03-29 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20200114788A true KR20200114788A (ko) 2020-10-07

Family

ID=72605953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190037084A KR20200114788A (ko) 2019-03-29 2019-03-29 반도체 메모리 장치

Country Status (3)

Country Link
US (1) US11481127B2 (ko)
KR (1) KR20200114788A (ko)
CN (1) CN111755040A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6275441B1 (en) * 1999-06-11 2001-08-14 G-Link Technology Data input/output system for multiple data rate memory devices
US6351150B1 (en) * 2000-09-11 2002-02-26 Intel Corporation Low switching activity dynamic driver for high performance interconnects
KR100861291B1 (ko) 2002-08-28 2008-10-01 주식회사 하이닉스반도체 데이타 출력 버퍼의 출력 데이터 프리차지 회로
US6917537B2 (en) * 2003-08-11 2005-07-12 Northrop Grumman Corporation RSFQ Batcher-banyan switching network
US10177749B2 (en) 2016-05-04 2019-01-08 Rambus Inc. Differential cryogenic transmitter
US10996694B2 (en) * 2019-06-21 2021-05-04 Micron Technology, Inc. Regulators with offset voltage cancellation

Also Published As

Publication number Publication date
US20200310663A1 (en) 2020-10-01
CN111755040A (zh) 2020-10-09
US11481127B2 (en) 2022-10-25

Similar Documents

Publication Publication Date Title
US8610458B2 (en) Impedance control circuit and semiconductor device including the same
JP4916699B2 (ja) Ｚｑキャリブレーション回路及びこれを備えた半導体装置
KR100884226B1 (ko) 외부 집적회로 단자들의 임피던스를 제어하는 능동 종단회로 및 방법
KR100680441B1 (ko) 안정적인 승압 전압을 발생하는 승압 전압 발생기
KR100327135B1 (ko) 지연회로 및 이를 이용한 반도체 메모리 장치
KR100772533B1 (ko) 온 다이 터미네이션 회로 및 그의 구동 방법
KR20120040775A (ko) 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치
JP2002094366A (ja) 半導体装置
US10164633B2 (en) On-chip impedance network with digital coarse and analog fine tuning
US7974304B2 (en) Out of band signaling enhancement for high speed serial driver
JP6046522B2 (ja) 半導体装置及び無線通信装置
US9786355B2 (en) Signaling method using constant reference voltage and devices thereof
KR102584637B1 (ko) 반도체 메모리 장치 및 반도체 장치
US8471590B2 (en) Calibrating resistance for integrated circuit
KR20170099031A (ko) 비대칭 보상 회로를 포함하는 차동 드라이버 회로
US8144726B2 (en) Structure for out of band signaling enhancement for high speed serial driver
US7663413B2 (en) Line driver circuit having means for stabilizing output signal
KR102366974B1 (ko) 인터페이스 회로 및 인터페이스 장치
JP2536965B2 (ja) Ｅｃｌコンパチブル論理レベルを発生する高速ｃｍｏｓ論理デバイス
KR20200114788A (ko) 반도체 메모리 장치
KR102517713B1 (ko) 터미네이션 회로, 반도체 장치 및 그의 동작 방법
US7078935B2 (en) Simultaneous bi-directional transceiver
CN111313875B (zh) 低温发送器
JP4143615B2 (ja) オンダイターミネーション回路
KR20190098489A (ko) 버퍼 회로, 이를 이용하는 클럭 분주 회로 및 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal