CN111755040A - 低温发送器和包括其的半导体存储器件 - Google Patents

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Abstract

本发明公开一种低温发送器和包括其的半导体存储器件。半导体存储器件包括：存储区域，从其中顺序地读取第一数据和第二数据；以及数据输出电路，其适用于当通过数据焊盘顺序地输出与第一数据和第二数据相对应的第一输出数据和第二输出数据时，在输出禁止时段期间根据第一数据与第二数据之间的逻辑关系而选择性地在数据焊盘上执行复位操作，所述输出禁止时段在对应于第一输出数据的第一输出使能时段与对应于第二输出数据的第二输出使能时段之间。

Description

低温发送器和包括其的半导体存储器件
相关申请的交叉引用
本申请要求2019年3月29日提交的申请号为10-2019-0037084的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
各个实施例涉及半导体设计技术，并且更具体地，涉及低温发送器和包括该发送器的半导体存储器件。
背景技术
相关技术即美国专利公开号US 2017-0324019包括使用约瑟夫森结(Josephsonjunction)的发送器。通过利用约瑟夫森结的迟滞特性，根据现有技术的发送器在低温环境中有效地发送信号。
然而，根据该相关技术的发送器具有以下问题。
在根据该相关技术的发送器中，改变被供应到发送器的供电电压以调整在约瑟夫森结中流动的电流。通常，为了稳定供电电压的电平，将去耦电容器耦接到供电电压端子。因此，当改变供电电压的电平时，由于RC延迟而需要大量的时间，并且由于去耦电容器的充电/放电操作而需要大的功耗。
发明内容
各种实施例针对包括低功率且高速的低温发送器的半导体器件。
根据一个实施例，一种半导体存储器件包括：存储区域，从其中顺序地读取第一数据和第二数据；数据输出电路，其适用于当通过数据焊盘顺序地输出与第一数据和第二数据相对应的第一输出数据和第二输出数据时，在对应于第一输出数据的第一输出使能时段与对应于第二输出数据的第二输出使能时段之间的输出禁止时段期间，根据第一数据与第二数据之间的逻辑关系，选择性地在数据焊盘上进行复位操作。
所述数据输出电路可以在输出禁止时段期间通过将电源电压从目标电平转变为复位电平来执行所述复位操作，或者可以在输出禁止时段期间通过将电源电压保持在目标电平来跳过所述复位操作，并且所述电源电压可以包括在输出第一输出数据和第二输出数据时使用的电压，并且所述电源电压在第一输出使能时段和第二输出使能时段期间具有目标电平。
所述数据输出电路可以在输出禁止时段期间通过将内部电流的路径的电阻值从低电阻值调整到高电阻值来执行所述复位操作，或者可以在输出禁止时段期间通过将内部电流的路径的电阻值保持为所述低电阻值来跳过所述复位操作，所述内部电流可以包括成为输出第一输出数据和第二输出数据时的基础的输出电流，以及所述内部电流的路径的电阻值可以在第一输出使能时段和第二输出使能时段期间具有所述低电阻值。
根据一个实施例，一种半导体存储器件包括：存储区域，从其中顺序地读取第一数据和第二数据；储存电路，其适用于储存第一数据，并在读取第二数据时将所储存的第一数据输出为第三数据；控制电路，其适用于基于所述第一数据至第三数据来产生复位控制信号和输入数据控制信号；供电电路，其适用于响应于所述复位控制信号而在第一输出使能时段和第二输出使能时段期间产生各自具有目标电平的高电压和低电压，并且在第一输出使能时段和第二输出使能时段之间的输出禁止时段期间，根据第二数据与第三数据之间的逻辑关系，将所述高电压和低电压各自从所述目标电平转变为复位电平或将所述高电压和低电压各自保持在所述目标电平；以及输出电路，其适用于接收所述高电压和低电压，并且基于所述输入数据控制信号，在第一输出使能时段期间将与第一数据相对应的第一输出数据输出至数据焊盘，并且在第二输出使能时段期间将与第二数据相对应的第二输出数据输出至所述数据焊盘。
当第二数据的逻辑电平等于第三数据的逻辑电平时，所述供电电路可以将所述高电压和低电压各自保持在所述目标电平，并且当第二数据的逻辑电平等于第三数据的逻辑电平时，所述输出电路可以在输出禁止时段期间跳过在所述数据焊盘上的复位操作。
当第二数据的逻辑电平与第三数据的逻辑电平不同时，所述供电电路可以将所述高电压和低电压各自从所述目标电平转变为所述复位电平，并且当第二数据的逻辑电平与第三数据的逻辑电平不同时，所述输出电路在输出禁止时段期间对所述数据焊盘执行复位操作。
所述控制电路可以在第一输出使能时段和第二输出使能时段期间将所述复位控制信号去激活。在输出禁止时段期间，当第二数据的逻辑电平等于第三数据的逻辑电平时，所述控制电路可以将所述复位控制信号去激活，并且当第二数据的逻辑电平与第三数据的逻辑电平不同时，所述控制电路可以将所述复位控制信号激活。
所述控制电路可以在第一输出使能时段期间根据第一数据来确定是否将所述输入数据控制信号激活。当第二数据的逻辑电平等于第三数据的逻辑电平时，所述控制电路可以在第二输出使能时段期间不管第二数据如何都将所述输入数据控制信号去激活，并且当第二数据的逻辑电平不同于第三数据的逻辑电平时，所述控制电路可以在第二输出使能时段期间根据第二数据来确定是否将所述输入数据控制信号激活。所述控制电路可以在输出禁止时段期间将所述输入数据控制电路去激活。
所述控制电路可以包括：比较电路，其适用于将第二数据与第三数据进行比较，并产生与比较结果相对应的比较信号；输入数据控制电路，其适用于基于第一数据和第二数据以及所述比较信号来产生所述输入数据控制信号；以及复位控制电路，其适用于根据所述比较信号来产生所述复位控制信号。
输出电路可以包括一个或更多个约瑟夫森结。
根据一个实施例，一种半导体存储器件包括：存储区域，从其中顺序地读取第一数据和第二数据；储存电路，其适用于储存第一数据，并在读取第二数据时将所储存的第一数据输出为第三数据；控制电路，其适用于基于所述第一数据至第三数据来产生复位控制信号和输入数据控制信号；供电电路，其适用于产生各自具有恒定电压电平的高电压和低电压；以及输出电路，其适用于接收高电压和低电压，并且响应于所述复位控制信号和输入数据控制信号，在第一输出使能时段和第二输出使能时段期间通过控制内部电流，将分别与第一数据和第二数据相对应的第一输出数据和第二输出数据顺序地输出至数据焊盘，并且在第一输出使能时段和第二输出使能时段之间的输出禁止时段期间通过调整所述内部电流的路径的电阻值，执行或跳过在所述数据焊盘上的复位操作。
所述内部电流可以在所述输出电路中产生，并成为输出第一输出数据和第二输出数据时的基础。
所述输出电路可以在第一输出使能时段和第二输出使能时段期间将所述电阻值调整为相对地低。在输出禁止时段期间，当第一数据的逻辑电平与第二数据的逻辑电平不同时，所述输出电路可以通过将所述电阻值调整为相对地高来执行所述复位操作，并且当第一数据的逻辑电平等于第二数据的逻辑电平时，所述输出电路可以通过保持所述电阻值为相对地低来跳过所述复位操作。
所述控制电路可以在第一输出使能时段和第二输出使能时段期间将所述复位控制信号去激活。在输出禁止时段期间，当第二数据的逻辑电平等于第三数据的逻辑电平时，所述控制电路可以将所述复位控制信号去激活，并且当第二数据的逻辑电平与第二数据的逻辑电平不同时，所述控制电路可以将所述复位控制信号激活。
所述控制电路可以在第一输出使能时段期间根据第一数据来确定是否将所述输入数据控制信号激活。当第二数据的逻辑电平等于第三数据的逻辑电平时，所述控制电路可以在第二输出使能时段期间不管第二数据如何都将所述输入数据控制信号去激活，并且当第二数据的逻辑电平与第三数据的逻辑电平不同时，所述控制电路可以在第二输出使能时段期间根据第二数据来确定是否将所述输入数据控制信号激活。所述控制电路可以在输出禁止时段期间将所述输入数据控制电路去激活。
所述控制电路可以包括：比较电路，其适用于将第二数据与第三数据进行比较，并产生与比较结果相对应的比较信号；输入数据控制电路，其适用于基于第一数据和第二数据以及所述比较信号来产生所述输入数据控制信号；复位控制电路，其适用于根据所述比较信号产生所述复位控制信号。
所述输出电路可以包括一个或更多个约瑟夫森结。
所述输出电路可以包括：固定电阻元件，其耦接在所述高电压的供电端子与第一供电节点之间；以及可变电阻元件，其耦接在所述低电压的供电端子与第二供电节点之间，并且具有响应于所述复位控制信号而变化的电阻值；第一电流路径，其耦接在第一供电节点与第二供电节点之间，并且包括一个或更多个串联耦接的第一约瑟夫森结以及第一电阻元件；第二电流路径，其耦接在第一供电节点与第二供电节点之间，并且包括一个或更多个串联耦接的第二约瑟夫森结以及第二电阻元件。可以通过每个第一约瑟夫森结与第一电阻元件之间的输入节点来输入所述输入数据控制信号。可以通过第二约瑟夫森结与第二电阻元件之间的输出节点来输出第一输出数据和第二输出数据。
所述输出电路可以包括：可变电阻元件，其耦接在所述高电压的供电端子与第一供电节点之间，并且具有响应于所述复位控制信号而变化的电阻值；以及固定电阻元件，其耦接在所述低电压的供电端子与第二供电节点之间；第一电流路径，其耦接在第一供电节点与第二供电节点之间，并且包括一个或更多个串联耦接的第一约瑟夫森结以及第一电阻元件；第二电流路径，其耦接在第一供电节点与第二供电节点之间，并且包括一个或更多个串联耦接的第二约瑟夫森结以及第二电阻元件。可以通过第一约瑟夫森结与第一电阻元件之间的输入节点来输入所述输入数据控制信号。可以通过第二约瑟夫森结与第二电阻元件之间的输出节点来输出第一输出数据和第二输出数据。
所述输出电路可以包括：第一可变电阻元件，其耦接在所述高电压的供电端子与第一供电节点之间，并且具有响应于所述复位控制信号而变化的电阻值；以及第二可变电阻元件，其耦接在所述低电压的供电端子与第二供电节点之间，并且具有响应于所述复位控制信号而变化的电阻值；第一电流路径，其耦接在第一供电节点与第二供电节点之间，并且包括一个或更多个串联耦接的第一约瑟夫森结以及第一电阻元件；第二电流路径，其耦接在第一供电节点与第二供电节点之间，并且包括一个或更多个串联耦接的第二约瑟夫森结以及第二电阻元件。可以通过第一约瑟夫森结与第一电阻元件之间的输入节点来输入所述输入数据控制信号。可以通过第二约瑟夫森结与第二电阻元件之间的输出节点来输出第一输出数据和第二输出数据。
根据一个实施例，一种发送器，包括：输出电路，其被配置为根据第一数据和第二数据的值而在超导状态或电压状态下，在第一输出使能时段期间输出第一数据至数据输出端子并且在第二输出使能时段期间输出第二数据至数据输出端子；以及供电电路，其被配置为在第一输出使能时段和第二输出使能时段期间向所述输出电路供应具有目标电平的高电压和低电压。当第一数据和第二数据具有不同的值时，在第一输出使能时段与第二输出使能时段之间的输出禁止时段期间，所述高电压和低电压可以具有复位电平。当第一数据和第二数据具有相同的值时，在输出禁止时段期间，所述高电压和低电压可以保持目标电平。
所述传输电路可以包括：输入电流路径，其包括串联耦接的第一约瑟夫森结和第一电阻元件；以及输出电流路径，其包括串联耦接的第二约瑟夫森结和第二电阻元件。
所述发送器还可以包括：储存电路，其被配置为顺序地储存输入的数据并顺序地输出所储存的数据作为第一数据和第二数据；比较电路，其被配置为比较第一数据和第二数据的值以产生比较信号；以及复位控制电路，其被配置为根据所述比较信号产生复位控制信号，并将所述复位控制信号提供给所述供电电路，其中，当所述第一数据与所述第二数据具有相同的值时，在输出禁止时段期间所述复位控制信号被去激活。
所述发送器还可以包括：输入数据控制电路，其被配置为基于第一数据和第二数据以及所述比较信号来产生输入数据控制信号，并且将所述输入数据控制信号提供给所述输出电路。
根据一个实施例，一种发送器，包括：传输电路，其被配置为根据第一数据和第二数据的值而在超导状态或电压状态下，在第一输出使能时段期间输出第一数据至输出端子并且在第二输出使能时段期间输出第二数据至输出端子；以及可变电阻元件，其被耦接到所述传输电路的第一供电电压端子和第二供电电压端子中的至少一个，并且被配置为响应于复位控制信号，而在第一数据输出使能时段和第二数据输出使能时段期间具有第一电阻值从而至少允许具有恒定目标电平的供电电压被供应到所述传输电路，并且在第一输出使能时段和第二输出使能时段之间的输出禁止时段期间具有第二电阻值从而阻止所述供电电压供应到所述传输电路。当第一数据和第二数据具有相同的值时，在输出禁止时段期间复位控制信号可以被去激活从而至少允许所述供电电压被供应到所述传输电路。
所述传输电路可以包括：输入电流路径，其包括串联耦接的第一约瑟夫森结和第一电阻元件；以及输出电流路径，其包括串联耦接的第二约瑟夫森结和第二电阻元件。
所述发送器还可以包括：储存电路，其被配置为顺序地储存输入的数据并顺序地输出所储存的数据作为第一数据和第二数据；比较电路，其被配置为比较第一数据和第二数据的值以产生比较信号；复位控制电路，其被配置为根据所述比较信号产生所述复位控制信号，并将所述复位控制信号提供给所述可变电阻元件，其中，当第一数据和第二数据具有相同的值时，在输出禁止时段期间所述复位控制信号被去激活。
所述发送器还可以包括：输入数据控制电路，其被配置为基于第一数据和第二数据以及所述比较信号来产生输入数据控制信号，并且将输出控制信号提供给所述传输电路。
附图说明
图1是示出根据本发明实施例的半导体存储器件的框图。
图2是图1所示的数据输出电路的详图。
图3是图2所示的控制电路的详图。
图4是图2所示的输出电路的详图。
图5至图8是用于描述图1所示的半导体存储器件的操作的时序图。
图9是示出根据本发明实施例的半导体存储器件的框图。
图10是图9所示的数据输出电路的详图。
图11是图10所示的控制电路的详图。
图12是示出图10所示的输出电路的示例的详图。
图13是示出图10所示的输出电路的另一示例的详图。
图14是示出图10所示的输出电路的又一示例的详图。
图15至图18是用于描述图9中所示的半导体存储器件的操作的时序图。
具体实施方式
下面参考附图更详细地描述本发明的各个实施例。然而，本发明可以以不同的形式体现，并且不应被解释为局限于本文阐述的实施例。相反，提供这些实施例是为了使本公开透彻和完整，并将本发明的范围充分传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相似的附图标记指代类似的部分。
注意，对“一个实施例”、“另一实施例”等的引用不一定意味着仅一个实施例，并且对任何这样的短语的不同的引用不一定针对相同的实施例。
将理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
将进一步理解的是，当在本说明书中使用时，术语“包括”、“包括有”，“包含”和“包含有”指定存在所述元件并且不排除存在或增加一个或更多个其他元件。如本文所使用的，术语“和/或”包括一个或更多个相关联的所列项目的任何组合和所有组合。
除非上下文明确地指出，否则本文所用的单数形式也可以包括复数形式，反之亦然。除非不这样说明或从上下文清楚地说明是针对单数形式，否则在本申请和所附权利要求书中使用的冠词“一”和“一个”通常应被解释为意指“一个或更多个”。
图1是示出根据本发明实施例的半导体存储器件的框图。
参考图1，半导体存储器件可以包括存储区域100和数据输出电路200(即，低温发送器)。
存储区域100可以基于时钟信号CLK来储存数据并输出具有预定突发长度的数据D。当突发长度被设置为“4”时，存储区域100可以顺序地输出4比特的数据D。在下文中，为了便于描述，将以顺序地输出2比特的数据D为例进行描述。在2比特的数据“D”之中首先被输出的数据被称为“第一数据D1”，并且接下来被输出的数据被称为“第二数据D2”。
数据输出电路200可以基于时钟信号CLK将对应于数据D的差分输出数据DOUT和DOUTB输出至数据焊盘(即数据输出端子)TX+和TX-。例如，数据输出电路200可以在第一比特区间AA1期间将与第一数据D1相对应的第一差分数据作为差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-，然后在第二比特区间AA2期间将与第二数据D2相对应的第二差分数据作为差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。
当将第一差分数据和第二差分数据顺序地输出至数据焊盘TX+和TX-时，数据输出电路200可以根据第一数据D1和第二数据D2之间的逻辑关系，在输出禁止时段CC1期间执行或跳过在数据焊盘TX+和TX-上的复位操作。第一比特区间AA1可以包括其中第一差分数据被大体输出的第一输出使能时段BB1，第二比特区间AA2可以包括其中第二差分数据被大体输出的第二输出使能时段BB2，以及输出禁止时段CC1可以包括第一输出使能时段BB1与第二输出使能时段BB2之间的时段。输出禁止时段CC1可以包括第一比特区间AA1与第二比特区间AA2之间的边界时段(参考图5至图8)。
例如，根据第一数据D1和第二数据D2之间的逻辑关系，数据输出电路200可以通过将电源电压从目标电平转变为复位电平来执行在数据焊盘TX+和TX-上的复位操作，或者可以通过将电源电压保持在目标电平来跳过所述复位操作。电源电压可以包括高电压+Vs和低电压-Vs，它们被用作用于输出差分输出数据DOUT和DOUTB的供电电压(即电源)。下面将描述高电压+Vs和低电压-Vs。
图2是图1所示的数据输出电路200的详图。
参考图2，数据输出电路200可以包括储存电路210、控制电路220、供电电路230和输出电路240。
基于时钟信号CLK，储存电路210可以储存第一数据D1，并且将所储存的第一数据作为第三数据D3输出到控制电路220。可以在读取第二数据D2时输出第三数据D3。换言之，储存电路210可以顺序地储存第一数据D1和第二数据D2，并且当在其中储存第二数据D2时，将首先储存的第一数据作为第三数据D3输出到控制电路220。第一数据D1的逻辑电平可以等于第三数据D3的逻辑电平。
控制电路220可以基于第一数据至第三数据D1、D2和D3来产生复位控制信号RST和输入数据控制信号/TXD。例如，控制电路220可以根据第二数据D2和第三数据D3之间的逻辑关系来产生复位控制信号RST，并且基于所述逻辑关系以及第一数据D1和第二数据D2来产生输入数据控制信号/TXD。在下面的表1中示出了取决于第二数据D2和第三数据D3之间的逻辑关系的、复位控制信号RST的逻辑电平和输入数据控制信号/TXD的逻辑电平。表1示出了根据本发明构思的在输出禁止时段CC1中的复位控制信号RST的逻辑电平和在第二输出使能时段BB2中的输入数据控制信号/TXD的逻辑电平。
[表1]
D3(＝D1) D2 RST /TXD
0 0 0 0
0 1 1 0
1 0 1 1
1 1 0 0
参考表1，当第三数据D3的逻辑电平等于第二数据D2的逻辑电平时，控制电路220可以在输出禁止时段CC1期间将复位控制信号RST去激活到逻辑低电平(例如，“0”)。另一方面，当第三数据D3的逻辑电平与第二数据D2的逻辑电平不同时，控制电路220可以在输出禁止时段CC1期间将复位控制信号RST激活到逻辑高电平(例如，“1”)。
继续参考表1，当第三数据D3的逻辑电平等于第二数据D2的逻辑电平时，控制电路220可以在第二输出使能时段BB2期间将输入数据控制信号/TXD去激活到逻辑低电平(“0”)，而不管第二数据D2的逻辑电平如何。另一方面，当第三数据D3的逻辑电平与第二数据D2的逻辑电平不同时，控制电路220可以在第二输出使能时段BB2期间根据第二数据D2来确定是否将输入数据控制信号/TXD激活。例如，当第三数据D3的逻辑电平与第二数据D2的逻辑电平不同时，控制电路220可以在第二数据D2具有逻辑高电平(“1”)的情况下将输入数据控制信号/TXD去激活到逻辑低电平(“0”)，并且可以在第二数据D2具有逻辑低电平(“0”)的情况下将输入数据控制信号/TXD激活到逻辑高电平(“1”)。
供电电路230可以响应于复位控制信号RST而产生高电压+Vs和低电压-Vs。例如，供电电路230可以在第一输出使能时段BB1和第二输出使能时段BB2期间产生具有相应目标电平的高电压+Vs和低电压-Vs，并且可以在输出禁止时段CC1期间产生已经从相应目标电平转变到复位电平的高电压+Vs和低电压-Vs，或者可以在输出禁止时段CC1期间产生保持相应目标电平的高电压+Vs和低电压-Vs。
输出电路240可以从供电电路230接收高电压+Vs和低电压-Vs。基于输入数据控制信号/TXD，输出电路240可以在第一输出使能时段BB1期间输出与第一数据D1相对应的差分输出数据DOUT和DOUTB，然后在第二输出使能时段BB2期间输出与第二数据D2相对应的差分输出数据DOUT和DOUTB。当第二数据D2的逻辑电平不同于第三数据D3的逻辑电平时，输出电路240可以在输出禁止时段CC1期间执行在数据焊盘TX+和TX-上的复位操作。当第二数据D2的逻辑电平等于第三数据D3的逻辑电平时，输出电路240可以在输出禁止时段CC1期间跳过在数据焊盘TX+和TX-上的复位操作。
图3是图2所示的控制电路220的详图。
参考图3，控制电路220可以包括比较电路221、输入数据控制电路223和复位控制电路225。
比较电路221可以将第二数据D2与第三数据D3进行比较，并产生与比较结果相对应的比较信号COM。例如，当第二数据D2的逻辑电平等于第三数据D3的逻辑电平时，比较电路221可以产生处于逻辑低电平的比较信号COM，并且当第二数据D2的逻辑电平不同于第三数据D3的逻辑电平时，比较电路221可以产生处于逻辑高电平的比较信号COM。
输入数据控制电路223可以基于第一数据D1、第二数据D2和比较信号COM来产生输入数据控制信号/TXD。输入数据控制电路223可以在第一输出使能时段BB1期间根据第一数据D1来确定是否将输入数据控制信号/TXD激活。例如，在第一输出使能时段BB1期间，输入数据控制电路223可以根据具有逻辑高电平的第一数据D1将输入数据控制信号/TXD去激活，或者根据具有逻辑低电平的第一数据D1将输入数据控制信号/TXD激活。输入数据控制电路223可以在第二输出使能时段BB2期间基于第二数据D2和比较信号COM来确定是否将输入数据控制信号/TXD激活。例如，在第二输出使能时段BB2期间，输入数据控制电路223可以在比较信号COM具有逻辑低电平时不管第二数据D2如何都将输入数据控制信号/TXD去激活，在比较信号COM和第二数据D2具有逻辑高电平时将输入数据控制信号/TXD去激活，并且在比较信号COM具有逻辑高电平且第二数据D2具有逻辑低电平时将输入数据控制信号/TXD激活。输入数据控制电路223可以在输出禁止时段CC1期间将输入数据控制信号/TXD去激活。
复位控制电路225可以根据比较信号COM来产生复位控制信号RST。例如，在输出禁止时段CC1期间，复位控制电路225可以根据具有逻辑低电平的比较信号COM将复位控制信号RST去激活，并且可以根据具有逻辑高电平的比较信号COM将复位控制信号RST激活。复位控制电路225可以在第一输出使能时段BB1和第二输出使能时段BB2期间将复位控制信号RST去激活。
图4是图2所示的输出电路240的详图。
参考图4，输出电路240可以包括第一电阻元件R1、第二电阻元件R2、第一传输电路TC1、第三电阻元件R3、第四电阻元件R4和第二传输电路TC2。
第一电阻元件R1可以耦接在高电压+Vs的供电端子与第一高电压供电节点HN1之间。第一电阻元件R1可以用作头电流源(即，源头电流源)。
第二电阻元件R2可以耦接在低电压-Vs的供电端子与第一低电压供电节点LN1之间。第二电阻元件R2可以用作尾电流源(即，吸收电流源)。
第一传输电路TC1可以耦接在第一高电压供电节点HN1与第一低电压供电节点LN1之间。基于输入数据控制信号/TXD，第一传输电路TC1可以在第一输出使能时段BB1期间产生与第一数据D1相对应的差分输出数据DOUT和DOUTB的取反输出数据(即，互补输出数据)DOUTB，并且可以在第二输出使能时段BB2期间产生与第二数据D2相对应的差分输出数据DOUT和DOUTB的取反输出数据DOUTB。例如，第一传输电路TC1可以包括第一输入电流路径和第一输出电流路径。
第一输入电流路径可以耦接在第一高电压供电节点HN1与第一低电压供电节点LN1之间。第一输入电流路径可以包括多个第一约瑟夫森结JJ1、和第五电阻元件RR1。多个第一约瑟夫森结JJ1可以串联耦接在第一高电压供电节点HN1与第一输入节点IN1之间。第一输入节点IN1可以是输入数据控制信号/TXD被输入到其的节点。第五电阻元件RR1可以耦接在第一输入节点IN1与第一低电压供电节点LN1之间。
作为参考，约瑟夫森结可以根据流过其中的电流的大小而具有超导状态(状态X)或电压状态(状态Y)。超导状态(状态X)是指当等于或小于阈值的电流流过约瑟夫森结时约瑟夫森结的电阻值为“零”的状态，以及电压状态(状态Y)是指当大于阈值的电流流过约瑟夫森结时约瑟夫森结的电阻值为“非零”的状态。
第一输出电流路径可以耦接在第一高电压供电节点HN1与第一低电压供电节点LN1之间。第一输出电流路径可以包括第六电阻元件RR2和多个第二约瑟夫森结JJ2。第六电阻元件RR2可以耦接在第一高电压供电节点HN1与第一输出节点ON1之间。第一输出节点ON1可以是取反输出数据DOUTB通过其被输出的节点。多个第二约瑟夫森结JJ2可以串联耦接在第一输出节点ON1和第一低电压供电节点LN1之间。
第一传输电路TC1还可以包括第七电阻元件RR3，第七电阻元件RR3耦接在第一输入节点IN1与接地电压GND的供电端子之间。
第三电阻元件R3可以耦接在高电压+Vs的供电端子与第二高电压供电节点HN2之间。第三电阻元件R3可以用作头电流源。
第四电阻元件R4可以耦接在低电压-Vs的供电端子与第二低电压供电节点LN2之间。第四电阻元件R4可以用作尾电流源。
第二传输电路TC2可以耦接在第二高电压供电节点HN2与第二低电压供电节点LN2之间。基于输入数据控制信号/TXD，第二传输电路TC2可以在第一输出使能时段BB1期间产生与第一数据D1相对应的差分输出数据DOUT和DOUTB的输出数据DOUT，并且可以在第二输出使能时段BB2期间产生与第二数据D2相对应的差分输出数据DOUT和DOUTB的输出数据DOUT。例如，第二传输电路TC2可以包括第二输入电流路径和第二输出电流路径。
第二输入电流路径可以耦接在第二高电压供电节点HN2与第二低电压供电节点LN2之间。第二输入电流路径可以包括多个第三约瑟夫森结JJ3、和第八电阻元件RR4。多个第三约瑟夫森结JJ3可以串联耦接在第二高电压供电节点HN2与第二输入节点IN2之间。第二输入节点IN2可以是输入数据控制信号/TXD被输入到其的节点。第八电阻元件RR4可以耦接在第二输入节点IN2与第二低电压供电节点LN2之间。
第二输出电流路径可以耦接在第二高电压供电节点HN2与第二低电压供电节点LN2之间。第二输出电流路径可以包括多个第四约瑟夫森结JJ4、和第九电阻元件RR5。多个第四约瑟夫森结JJ4可以串联耦接在第二高电压供电节点HN2与第二输出节点ON2之间。第二输出节点ON2可以是输出数据DOUT通过其被输出的节点。第九电阻元件RR5可以耦接在第二输出节点ON2与第二低电压供电节点LN2之间。
第二传输电路TC2还可以包括耦接在第二输入节点IN2与接地电压GND的供电端子之间的第十电阻元件RR6。例如，电阻元件R1、R2、R3、R4、RR1、RR2、RR3、RR4、RR5和RR6中的每个可以由无源电阻器或MOS晶体管来实现。
在下文中，将参考图5至图8描述具有上述配置的半导体存储器件的操作。
预先描述图5至图8中的附图标记，每个附图标记在图5至图8中被应用为相同的表示。第一比特区间AA1和第二比特区间AA2分别是指用于传输第一数据D1和第二数据D2所需的时间。第一比特区间AA1与第二比特区间AA2可以彼此连续。第一比特区间AA1可以包括第一输出使能时段BB1。第一输出使能时段BB1可以包括用于接收器(未示出)接收1比特数据所需的最小时间量，即，接收窗口。第二比特区间AA2可以包括第二输出使能时段BB2。第二输出使能时段BB2可以包括用于接收器接收1比特数据的最小时间量，即接收窗口。输出禁止时段CC1可以被包括在第一输出使能时段BB1与第二输出使能时段BB2之间。输出禁止时段CC1指的是其中执行或跳过在数据焊盘TX+和TX-上的复位操作的时段。第一输出使能时段BB1、输出禁止时段CC1和第二输出使能时段BB2可以彼此连续。
图5是用于描述当第一数据D1的逻辑电平和第二数据D2的逻辑电平为“10”时半导体存储器件的操作的时序图。
参考图5，在从存储区域100读取数据D之前，数据输出电路200可以执行在数据焊盘TX+和TX-上的复位操作。例如，数据输出电路200可以在第一比特区间AA1的初始时段期间产生处于与接地电压GND相对应的电平的高电压+Vs和低电压-Vs，从而将差分输出数据DOUT和DOUTB复位到与接地电压GND相对应的电平。数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以被复位到超导状态(状态X)。
在这种状态下，存储区域100可以从基于读取命令和地址所选择的第一存储单元和第二存储单元中顺序地读出第一数据D1和第二数据D2。
在第一输出使能时段BB1期间，数据输出电路200可以将与第一数据D1相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第一输出使能时段BB1期间(具体地，在第一输出使能时段BB1的SFQ区间1期间)，输入数据控制信号/TXD可以响应于具有逻辑高电平(即，“1”)的第一数据D1而被去激活，因此可以输出与具有逻辑高电平(“1”)的第一数据D1相对应的差分输出数据DOUT和DOUTB(具体地，在第一输出使能时段BB1的TX区间期间)。数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以保持超导状态(状态X)。
在第二输出使能时段BB2期间，数据输出电路200可以将与第二数据D2相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第二输出使能时段BB2期间(具体地，在第二输出使能时段BB2的SFQ区间0期间)，输入数据控制信号/TXD可以响应于具有逻辑低电平(即，“0”)的第二数据D2而被激活，并且因此可以输出与具有逻辑低电平(“0”)的第二数据D2相对应的差分输出数据DOUT和DOUTB(具体地，在第二输出使能时段BB2的TX区间期间)。数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以具有电压状态(状态Y)。在图中，“+VSFQ”表示输入数据控制信号/TXD的脉冲的幅值；“+VH”和“-VL”表示与数据值“1”和“0”相对应的输出数据DOUT的幅值；“+VS，TARGET”和“-VS，TARGET”表示高电压+Vs和低电压-Vs的目标电平。
由于第一数据D1的逻辑电平(即“1”)与第二数据D2的逻辑电平(即“0”)不同，所以数据输出电路200可以在输出禁止时段CC1期间执行在数据焊盘TX+和TX-上的复位操作。换言之，在输出禁止时段CC1期间，差分输出数据DOUT和DOUTB可以被复位到与接地电压GND相对应的电平。
图6是用于描述当第一数据D1的逻辑电平和第二数据D2的逻辑电平为“11”时半导体存储器件的操作的时序图。
参考图6，在从存储区域100读取数据D之前，数据输出电路200可以执行在数据焊盘TX+和TX-上的复位操作。例如，数据输出电路200可以在第一比特区间AA1的初始时段期间产生处于与接地电压GND相对应的电平的高电压+Vs和低电压-Vs，从而将差分输出数据DOUT和DOUTB复位到与接地电压GND相对应的电平。数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以被复位到超导状态(状态X)。
在这种状态下，存储区域100可以从基于读取命令和地址所选择的第一存储单元和第二存储单元中顺序地读出第一数据D1和第二数据D2。
在第一输出使能时段BB1期间，数据输出电路200可以将与第一数据D1相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第一输出使能时段BB1期间，输入数据控制信号/TXD可以响应于具有逻辑高电平(即，“1”)的第一数据D1而被去激活，并且因此可以输出与具有逻辑高电平(“1”)的第一数据D1相对应的差分输出数据DOUT和DOUTB。数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以保持超导状态(状态X)。
在第二输出使能时段BB2期间，数据输出电路200可以将与第二数据D2相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第二输出使能时段BB2期间，输入数据控制信号/TXD可以响应于具有逻辑高电平(即，“1”)的第二数据D2而被去激活，并且因此可以输出与具有逻辑高电平(“1”)的第二数据D2相对应的差分输出数据DOUT和DOUTB。数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以保持超导状态(状态X)。
由于第一数据D1的逻辑电平(即，“1”)等于第二数据D2的逻辑电平(即，“1”)，所以数据输出电路200可以在输出禁止时段CC1期间跳过在数据焊盘TX+和TX-上的复位操作。换言之，即使在输出禁止时段CC1中，也可以相同地保持第一输出使能时段BB1中的差分输出数据DOUT和DOUTB的电压电平。
图7是用于描述当第一数据D1的逻辑电平和第二数据D2的逻辑电平为“01”时半导体存储器件的操作的时序图。
参考图7，在从存储区域100读取数据D之前，数据输出电路200可以在数据焊盘TX+和TX-上执行复位操作。例如，数据输出电路200可以在第一比特区间AA1的初始时段期间产生处于与接地电压GND相对应的电平的高电压+Vs和低电压-Vs，从而将差分输出数据DOUT和DOUTB复位到与接地电压GND相对应的电平。数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以被复位到超导状态(状态X)。
在这种状态下，存储区域100可以从基于读取命令和地址所选择的第一存储单元和第二存储单元中顺序地读出第一数据D1和第二数据D2。
在第一输出使能时段BB1期间，数据输出电路200可以将与第一数据D1相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第一输出使能时段BB1期间，输入数据控制信号/TXD可以响应于具有逻辑低电平(即，“0”)的第一数据D1而被激活，并且因此可以输出与具有逻辑低电平(“0”)的第一数据D1相对应的差分输出数据DOUT和DOUTB。数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以具有电压状态(状态Y)。
在第二输出使能时段BB2期间，数据输出电路200可以将与第二数据D2相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第二输出使能时段BB2期间，输入数据控制信号/TXD可以响应于具有逻辑高电平(即，“1”)的第二数据D2而被去激活，并且因此可以输出与具有逻辑高电平(“1”)的第二数据D2相对应的差分输出数据DOUT和DOUTB。在输出禁止时段CC1期间，数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以被复位到超导状态(状态X)，并因此保持超导状态(状态X)。
由于第一数据D1的逻辑电平(即“0”)与第二数据D2的逻辑电平(即“1”)不同，所以数据输出电路200可以在输出禁止时段CC1期间执行在数据焊盘TX+和TX-上的复位操作。换言之，在输出禁止时段CC1期间，差分输出数据DOUT和DOUTB可以被复位到与接地电压GND相对应的电平。在输出禁止时段CC1期间，数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以从电压状态(状态Y)被复位到超导状态(状态X)。
图8是用于描述当第一数据D1的逻辑电平和第二数据D2的逻辑电平为“00”时半导体存储器件的操作的时序图。
参考图8，在从存储区域100读取数据D之前，数据输出电路200可以执行在数据焊盘TX+和TX-上的复位操作。例如，数据输出电路200可以在第一比特区间AA1的初始时段期间产生处于与接地电压GND相对应的电平的高电压+Vs和低电压-Vs，从而将差分输出数据DOUT和DOUTB复位到与接地电压GND相对应的电平。数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以被复位到超导状态(状态X)。
在此状态下，存储区域100可以从基于读取命令和地址所选择的第一存储单元和第二存储单元中顺序地读出第一数据D1和第二数据D2。
在第一输出使能时段BB1期间，数据输出电路200可以将与第一数据D1相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第一输出使能时段BB1期间，输入数据控制信号/TXD可以响应于具有逻辑低电平(即，“0”)的第一数据D1而被激活，并且因此可以输出与具有逻辑低电平(“0”)的第一数据D1相对应的差分输出数据DOUT和DOUTB。数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以具有电压状态(状态Y)。
在第二输出使能时段BB2期间，数据输出电路200可以将与第二数据D2相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第二输出使能时段BB2期间，输入数据控制信号/TXD可以响应于具有逻辑低电平(即，“0”)的第二数据D2而被去激活，并且因此可以输出与具有逻辑低电平(“0”)的第二数据D2相对应的差分输出数据DOUT和DOUTB。数据输出电路200中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以保持电压状态(状态Y)。作为参考，在第二输出使能时段BB2期间，输入数据控制信号/TXD必须响应于具有逻辑低电平(“0”)的第二数据D2而被激活。然而，由于第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4已经具有在第一输出使能时段BB1中的电压状态(状态Y)，因此不需要将输入数据控制信号/TXD激活。
由于第一数据D1的逻辑电平(即，“0”)等于第二数据D2的逻辑电平(即，“0”)，所以数据输出电路200可以在输出禁止时段CC1期间跳过在数据焊盘TX+和TX-上的复位操作。换言之，即使在输出禁止时段CC1中，也可以相同地保持第一输出使能时段BB1中的差分输出数据DOUT和DOUTB的逻辑电平。
根据实施例，当第一数据与第二数据具有特定的逻辑关系时，半导体存储器件可以跳过在数据焊盘上的复位操作而无需转变电源电压，从而降低了功耗。此外，当第一数据与第二数据具有特定的逻辑关系时，半导体存储器件不需要将输入数据控制信号激活，从而进一步降低了功耗。
图9是示出根据本发明实施例的半导体存储器件的框图。
参考图9，半导体存储器件可以包括存储区域300和数据输出电路400(即，低温发送器)。
存储区域300可以基于时钟信号CLK来读取具有预定突发长度的数据D。当突发长度被设置为“4”时，存储区域300可以顺序地输出4比特的数据D。在下文中，为了方便说明，将以顺序地输出2比特的数据D为例进行描述。在2比特的数据D之中首先被输出的数据被称为“第一数据D1”，并且接下来被输出的数据被称为“第二数据D2”。
数据输出电路400可以基于时钟信号CLK而将与数据D相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，数据输出电路400可以在第一比特区间AA1期间将与第一数据D1相对应的第一差分数据作为差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-，然后在第二比特区间AA2期间将与第二数据D2相对应的第二差分数据作为差分输出数据DOUT和DOUTB输出到数据焊盘TX+和TX-。
当将第一差分数据和第二差分数据顺序地输出至数据焊盘TX+和TX-时，数据输出电路400可以根据第一数据D1和第二数据D2之间的逻辑关系而在输出禁止时段CC1期间执行或跳过在数据焊盘TX+和TX-上的复位操作。第一比特区间AA1可以包括其中第一差分数据被大体输出的第一输出使能时段BB1，第二比特区间AA2可以包括其中第二差分数据被大体输出的第二输出使能时段BB2，以及输出禁止时段CC1可以包括第一输出使能时段BB1与第二输出使能时段BB2之间的时段。输出禁止时段CC1可以包括第一比特区间AA1与第二比特区间AA2之间的边界时段(参考图15至图18)。
例如，根据第一数据D1和第二数据D2之间的逻辑关系，数据输出电路400可以通过将内部电流的路径的电阻值从低电阻值调整到高电阻值来执行所述复位操作，或者可以通过将内部电流的路径的电阻值保持为低电阻值来跳过所述复位操作。所述内部电流可以是输出差分输出数据DOUT和DOUTB时所基于的输出电流，并且可以是流经第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4的电流，其将在下面进行描述。
图10是图9所示的数据输出电路400的详图。
参考图10，数据输出电路400可以包括储存电路410、控制电路420、供电电路430和输出电路440。
基于时钟信号CLK，储存电路410可以储存第一数据D1，并且将所储存的第一数据作为第三数据D3输出到控制电路420。可以在读取第二数据D2时输出第三数据D3。换言之，储存电路410可以顺序地储存第一数据D1和第二数据D2，并且当在其中储存第二数据D2时，可以将首先储存的第一数据作为第三数据D3输出到控制电路420。第一数据D1的逻辑电平可以等于第三数据D3的逻辑电平。
控制电路420可以基于第一数据至第三数据D1、D2和D3来产生复位控制信号RST和输入数据控制信号/TXD。例如，控制电路420可以根据第二数据D2和第三数据D3之间的逻辑关系来产生复位控制信号RST，并且可以基于该逻辑关系以及第一数据D1和第二数据D2来产生输入数据控制信号/TXD。在下面的表2中示出了取决于第二数据D2和第三数据D3之间的逻辑关系的复位控制信号RST的逻辑电平和输入数据控制信号/TXD的逻辑电平。表2示出了根据本发明构思的在输出禁止时段CC1中的复位控制信号RST的逻辑电平和在第二输出使能时段BB2中的输入数据控制信号/TXD的逻辑电平。
[表2]
D3(＝D1) D2 RST /TXD
0 0 0 0
0 1 1 0
1 0 1 1
1 1 0 0
参考表2，当第三数据D3的逻辑电平等于第二数据D2的逻辑电平时，控制电路420可以在输出禁止时段CC1期间将复位控制信号RST去激活到逻辑低电平(例如，“0”)。另一方面，当第三数据D3的逻辑电平与第二数据D2的逻辑电平不同时，控制电路420可以在输出禁止时段CC1期间将复位控制信号RST激活到逻辑高电平(例如，“1”)。
继续参考表2，当第三数据D3的逻辑电平等于第二数据D2的逻辑电平时，控制电路420可以在第二输出使能时段BB2期间将输入数据控制信号/TXD去激活到逻辑低电平(“0”)，而不管第二数据D2的逻辑电平如何。另一方面，当第三数据D3的逻辑电平与第二数据D2的逻辑电平不同时，控制电路420可以在第二输出使能时段BB2期间根据第二数据D2来确定是否将输入数据控制信号/TXD激活。例如，当第三数据D3的逻辑电平不同于第二数据D2的逻辑电平时，控制电路420可以在第二数据D2具有逻辑高电平(“1”)时将输入数据控制信号/TXD去激活到逻辑低电平(“0”)，并且可以在第二数据具有逻辑低电平(“0”)时将输入数据控制信号/TXD激活到逻辑高电平(“1”)。
供电电路430可以产生高电压+Vs和低电压-Vs。例如，高电压+Vs可以具有恒定的正电压电平，而低电压-Vs可以具有恒定的负电压电平。在本实施例中，作为示例描述了在半导体存储器件内部产生高电压+Vs和低电压-Vs。然而，本实施例不限于此，并且可以从外部设备(例如，控制器)提供高电压+Vs和低电压-Vs。
输出电路440可以从供电电路430接收高电压+Vs和低电压-Vs。响应于复位控制信号RST和输入数据控制信号/TXD，输出电路440可以在第一输出使能时段BB1期间输出与第一数据D1相对应的差分输出数据DOUT和DOUTB，然后在第二输出使能时段BB2期间输出与第二数据D2相对应的差分输出数据DOUT和DOUTB。例如，输出电路440可以在第一输出使能时段BB1和第二输出使能时段BB2期间，通过基于输入数据控制信号/TXD而控制内部电流，来顺序地输出与第一数据D1和第二数据D2相对应的差分输出数据DOUT和DOUTB。
响应于复位控制信号RST，当第二数据D2的逻辑电平与第三数据D3的逻辑电平不同时，输出电路440可以在输出禁止时段CC1期间执行在数据焊盘TX+和TX-上的复位操作。当第二数据D2的逻辑电平等于第三数据D3的逻辑电平时，输出电路440可以在输出禁止时段CC1期间跳过在数据焊盘TX+和TX-上的复位操作。例如，响应于复位控制信号RST，输出电路440可以通过调整内部电流的路径的电阻值来执行或跳过所述复位操作。
图11是图10所示的控制电路420的详图。
参考图11，控制电路420可以包括比较电路421、输入数据控制电路423和复位控制电路425。
比较电路421可以将第二数据D2与第三数据D3进行比较，并产生与比较结果相对应的比较信号COM。例如，当第二数据D2的逻辑电平等于第三数据D3的逻辑电平时，比较电路421可以产生处于逻辑低电平的比较信号COM，并且当第二数据D2的逻辑电平不同于第三数据D3的逻辑电平时，比较电路421可以产生处于逻辑高电平的比较信号COM。
输入数据控制电路423可以基于第一数据D1、第二数据D2和比较信号COM来产生输入数据控制信号/TXD。输入数据控制电路423可以在第一输出使能时段BB1期间根据第一数据D1来确定是否将输入数据控制信号/TXD激活。例如，在第一输出使能时段BB1期间，输入数据控制电路423可以根据具有逻辑高电平的第一数据D1而将输入数据控制信号/TXD去激活，或者根据具有逻辑低电平的第一数据D1而将输入数据控制信号/TXD激活。输入数据控制电路423可以在第二输出使能时段BB2期间基于第二数据D2和比较信号COM来确定是否将输入数据控制信号/TXD激活。例如，在第二输出使能时段BB2期间，输入数据控制电路423可以在比较信号COM具有逻辑低电平时不管第二数据D2如何都将输入数据控制信号/TXD去激活，可以在比较信号COM和第二数据D2具有逻辑高电平时将输入数据控制信号/TXD去激活，并且可以在比较信号COM具有逻辑高电平而第二数据D2具有逻辑低电平时将输入数据控制信号/TXD激活。输入数据控制电路423可以在输出禁止时段CC1期间将输入数据控制信号/TXD去激活。
复位控制电路425可以根据比较信号COM来产生复位控制信号RST。例如，在输出禁止时段CC1期间，复位控制电路425可以根据具有逻辑低电平的比较信号COM将复位控制信号RST去激活，并且可以根据具有逻辑高电平的比较信号COM将复位控制信号RST激活。复位控制电路425可以在第一输出使能时段BB1和第二输出使能时段BB2期间将复位控制信号RST去激活。
图12是图10所示的输出电路440的示例的详图。
参考图12，输出电路440可以包括第一电阻元件R1、第一可变电阻元件RS2、第一传输电路TC1、第二电阻元件R3、第二可变电阻元件RS4和第二传输电路TC2。
第一电阻元件R1可以耦接在高电压+Vs的供电端子与第一高电压供电节点HN1之间。第一电阻元件R1可以用作头电流源。
第一可变电阻元件RS2可以耦接在低电压-Vs的供电端子与第一低电压供电节点LN1之间。第一可变电阻元件RS2可以用作尾电流源。例如，响应于复位控制信号RST，第一可变电阻元件RS2可以在第一输出使能时段BB1和第二输出使能时段BB2期间具有低电阻值，并且可以在输出禁止时段CC1期间具有低电阻值或高电阻值。
第一传输电路TC1可以耦接在第一高电压供电节点HN1与第一低电压供电节点LN1之间。基于输入数据控制信号/TXD，第一传输电路TC1可以在第一输出使能时段BB1期间产生与第一数据D1相对应的差分输出数据DOUT和DOUTB的取反输出数据DOUTB，并且可以在第二输出使能时段BB2期间产生与第二数据D2相对应的差分输出数据DOUT和DOUTB的取反输出数据DOUTB。例如，第一传输电路TC1可以包括第一输入电流路径和第一输出电流路径。
第一输入电流路径可以耦接在第一高电压供电节点HN1与第一低电压供电节点LN1之间。第一输入电流路径可以包括多个第一约瑟夫森结JJ1、和第五电阻元件RR1。多个第一约瑟夫森结JJ1可以串联耦接在第一高电压供电节点HN1与第一输入节点IN1之间。第一输入节点IN1可以是输入数据控制信号/TXD被输入到其的节点。第五电阻元件RR1可以耦接在第一输入节点IN1与第一低电压供电节点LN1之间。
作为参考，约瑟夫森结可以根据流过其中的电流的大小而具有超导状态(状态X)或电压状态(状态Y)。超导状态(状态X)是指当等于或小于阈值的电流流过约瑟夫森结时约瑟夫森结的电阻值为“零”的状态，以及电压状态(状态Y)是指当大于阈值的电流流过约瑟夫森结时约瑟夫森结的电阻值为“非零”的状态。
第一输出电流路径可以耦接在第一高电压供电节点HN1与第一低电压供电节点LN1之间。第一输出电流路径可以包括第六电阻元件RR2与多个第二约瑟夫森结JJ2。第六电阻元件RR2可以耦接在第一高电压供电节点HN1与第一输出节点ON1之间。第一输出节点ON1可以是取反输出数据DOUTB通过其被输出的节点。多个第二约瑟夫森结JJ2可以串联耦接在第一输出节点ON1与第一低电压供电节点LN1之间。
第一传输电路TC1还可以包括第七电阻元件RR3，第七电阻元件RR3耦接在第一输入节点IN1与接地电压GND的供电端子之间。
第二电阻元件R3可以耦接在高电压+Vs的供电端子与第二高电压供电节点HN2之间。第二电阻元件R3可以用作头电流源。
第二可变电阻元件RS4可以耦接在低电压-Vs的供电端子与第二低电压供电节点LN2之间。第二可变电阻元件RS4可以用作尾电流源。例如，响应于复位控制信号RST，第二可变电阻元件RS4可以在第一输出使能时段BB1和第二输出使能时段BB2期间具有低电阻值，并且可以在输出禁止时段CC1期间具有低电阻值或高电阻值。
第二传输电路TC2可以耦接在第二高电压供电节点HN2与第二低电压供电节点LN2之间。基于输入数据控制信号/TXD，第二传输电路TC2可以在第一输出使能时段BB1期间产生与第一数据D1相对应的差分输出数据DOUT和DOUTB的输出数据DOUT，并且可以在第二输出使能时段BB2期间产生与第二数据D2相对应的差分输出数据DOUT和DOUTB的输出数据DOUT。第二传输电路TC2可以包括第二输入电流路径和第二输出电流路径。
第二输入电流路径可以耦接在第二高电压供电节点HN2与第二低电压供电节点LN2之间。第二输入电流路径可以包括多个第三约瑟夫森结JJ3、和第八电阻元件RR4。多个第三约瑟夫森结JJ3可以串联耦接在第二高电压供电节点HN2与第二输入节点IN2之间。第二输入节点IN2可以是输入数据控制信号/TXD被输入到其的节点。第八电阻元件RR4可以耦接在第二输入节点IN2与第二低电压供电节点LN2之间。
第二输出电流路径可以耦接在第二高电压供电节点HN2与第二低电压供电节点LN2之间。第二输出电流路径可以包括多个第四约瑟夫森结JJ4、和第九电阻元件RR5。多个第四约瑟夫森结JJ4可以串联耦接在第二高电压供电节点HN2与第二输出节点ON2之间。第二输出节点ON2可以是输出数据DOUT通过其被输出的节点。第九电阻元件RR5可以耦接在第二输出节点ON2与第二低电压供电节点LN2之间。
第二传输电路TC2还可以包括耦接在第二输入节点IN2与接地电压GND的供电端子之间的第十电阻元件RR6。
图13是图10所示的输出电路440的另一示例的详图。
参考图13，输出电路440可以包括第一可变电阻元件RS1、第一电阻元件R2、第一传输电路TC1、第二可变电阻元件RS3、第二电阻元件R4和第二传输电路TC2。
由于在输出电路440中包括的第一传输电路TC1和第二传输电路TC2与图12的那些相同，因此将省略其详细描述。
第一可变电阻元件RS1可以被耦接在高电压+Vs的供电端子与第一高电压供电节点HN1之间。第一可变电阻元件RS1可以用作头电流源。例如，响应于复位控制信号RST，第一可变电阻元件RS1可以在第一输出使能时段BB1和第二输出使能时段BB2期间具有低电阻值，并且可以在输出禁止时段CC1期间具有低电阻值或高电阻值。
第一电阻元件R2可以耦接在低电压-Vs的供电端子与第一低电压供电节点LN1之间。第一电阻元件R2可以用作尾电流源。
第二可变电阻元件RS3可以耦接在高电压+Vs的供电端子与第二高电压供电节点HN2之间。第二可变电阻元件RS3可以用作头电流源。例如，响应于复位控制信号RST，第二可变电阻元件RS3可以在第一输出使能时段BB1和第二输出使能时段BB2期间具有低电阻值，并且可以在输出禁止时段CC1期间具有低电阻值或高电阻值。
第二电阻元件R4可以耦接在低电压-Vs的供电端子与第二低电压供电节点LN2之间。第二电阻元件R4可以用作尾电流源。
图14是图10所示的输出电路440的又一示例的详图。
参考图14，输出电路440可以包括第一可变电阻元件RS1、第二可变电阻元件RS2、第一传输电路TC1、第三可变电阻元件RS3、第四可变电阻元件RS4和第二传输电路TC2。可变电阻元件RS1至RS4中的每个可以由NMOS晶体管来实现。
由于在输出电路440中包括的第一传输电路TC1和第二传输电路TC2与图12的那些相同，因此，将省略其详细描述。
第一可变电阻元件RS1可以被耦接在高电压+Vs的供电端子与第一高电压供电节点HN1之间。第一可变电阻元件RS1可以用作头电流源。例如，响应于复位控制信号RST，第一可变电阻元件RS1可以在第一输出使能时段BB1和第二输出使能时段BB2期间具有低电阻值，并且可以在输出禁止时段CC1期间具有低电阻值或高电阻值。
第二可变电阻元件RS2可以耦接在低电压-Vs的供电端子与第一低电压供电节点LN1之间。第二可变电阻元件RS2可以用作尾电流源。例如，响应于复位控制信号RST，第二可变电阻元件RS2可以在第一输出使能时段BB1和第二输出使能时段BB2期间具有低电阻值，并且可以在输出禁止时段CC1期间具有低电阻值或高电阻值。
第三可变电阻元件RS3可以耦接在高电压+Vs的供电端子与第二高电压供电节点HN2之间。第三可变电阻元件RS3可以用作头电流源。例如，响应于复位控制信号RST，第三可变电阻元件RS3可以在第一输出使能时段BB1和第二输出使能时段BB2期间具有低电阻值，并且可以在输出禁止时段CC1期间具有低电阻值或高电阻值。
第四电阻元件RS4可以耦接在低电压-Vs的供电端子与第二低电压供电节点LN2之间。第四电阻元件RS4可以用作尾电流源。例如，响应于复位控制信号RST，第四电阻元件RS4可以在第一输出使能时段BB1和第二输出使能时段BB2期间具有低电阻值，并且可以在输出禁止时段CC1期间具有低电阻值或高电阻值。
在下文中，将参考图15至图18描述具有上述结构的半导体存储器件的操作。为了便于描述，将代表性地描述包括图12中所示的输出电路440的半导体存储器件的操作。
预先描述图15至图18中的附图标记，每个附图标记在图15至18中被应用为相同的表示。第一比特区间AA1和第二比特区间AA2分别是指用于传输第一数据D1和第二数据D2所需的时间。第一比特区间AA1和第二比特区间AA2可以彼此连续。第一比特区间AA1可以包括第一输出使能时段BB1。第一输出使能时段BB1可以包括用于接收器(未示出)接收1比特数据的最小时间量，即接收窗。第二比特区间AA2可以包括第二输出使能时段BB2。第二输出使能时段BB2可以包括用于接收器接收1比特数据的最小时间量，即，接收窗。输出禁止时段CC1可以被包括在第一输出使能时段BB1与第二输出使能时段BB2之间。输出禁止时段CC1指的是其中执行或跳过在数据焊盘TX+和TX-上的复位操作的时段。第一输出使能时段BB1、输出禁止时段CC1和第二输出使能时段BB2可以彼此连续。
图15是用于描述当第一数据D1的逻辑电平和第二数据D2的逻辑电平为“10”时半导体存储器件的操作的时序图。
参考图15，供电电路430可以向输出电路440恒定地供应处于相应预定电平(即，目标电平；“+VS，TARGET”和“-VS，TARGET”)的高电压+Vs和低电压-Vs。数据输出电路400可以使用高电压+Vs和低电压-Vs来执行输出操作。
在从存储区域300读取数据D之前，数据输出电路400可以执行在数据焊盘TX+和TX-上的复位操作。例如，数据输出电路400可以在第一比特区间AA1的初始时段期间产生处于与接地电压GND相对应的电平的高电压+Vs和低电压-Vs，从而将差分输出数据DOUT和DOUTB复位到与接地电压GND相对应的电平。基于被激活的复位控制信号RST，第一可变电阻元件RS1和第二可变电阻元件可以具有高电阻值。因此，当等于或小于阈值的内部电流流过第一传输电路TC1和第二传输电路TC2时，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以被复位到超导状态(状态X)。
在这种状态下，存储区域300可以从基于读取命令和地址所选择的第一存储单元和第二存储单元中顺序地读出第一数据D1和第二数据D2。
在第一输出使能时段BB1期间，数据输出电路400可以将与第一数据D1相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第一输出使能时段BB1期间，输入数据控制信号/TXD可以响应于具有逻辑高电平(“1”)的第一数据D1而被去激活，并且因此可以输出与具有逻辑高电平(“1”)的第一数据D1相对应的差分输出数据DOUT和DOUTB。第一可变电阻元件RS1和第二可变电阻元件RS2可以基于被去激活的复位控制信号RST而具有低电阻值，并且输入数据控制信号/TXD可以被去激活。因此，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以保持超导状态(状态X)。
在第二输出使能时段BB2期间，数据输出电路400可以将与第二数据D2相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第二输出使能时段BB2期间，输入数据控制信号/TXD可以响应于具有逻辑低电平(即，“0”)的第二数据D2而被激活，并且因此可以输出与具有逻辑低电平(即，“0”)的第二数据D2相对应的差分输出数据DOUT和DOUTB。第一可变电阻元件RS1和第二可变电阻元件RS2可以基于被去激活的复位控制信号RST而具有低电阻值，并且输入数据控制信号/TXD可以被激活。因此，当等于或高于阈值的内部电流流过第一传输电路TC1和第二传输电路TC2时，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以具有电压状态(状态Y)。
由于第一数据D1的逻辑电平(即，“1”)与第二数据D2的逻辑电平(即，“0”)不同，所以数据输出电路400可以在输出禁止时段CC1期间执行在数据焊盘TX+和TX上的复位操作。换言之，在输出禁止时段CC1期间，差分输出数据DOUT和DOUTB可以被复位到与接地电压GND相对应的电平。基于被激活的复位控制信号RST，第一可变电阻元件RS1和第二可变电阻元件RS2可以具有高电阻值。因此，当低于阈值的内部电流流过第一传输电路TC1和第二传输电路TC2时，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以被复位到超导状态(状态X)。
图16是用于描述当第一数据D1的逻辑电平和第二数据D2的逻辑电平为“11”时半导体存储器件的操作的时序图。
参考图16，供电电路430可以向输出电路440恒定地供应处于相应预定电平的高电压+Vs和低电压-Vs。数据输出电路400可以使用高电压+Vs和低电压-Vs来执行输出操作。
在从存储区域300读取数据D之前，数据输出电路400可以执行在数据焊盘TX+和TX-上的复位操作。例如，数据输出电路400可以在第一比特区间AA1的初始时段期间产生处于与接地电压GND相对应的电平的高电压+Vs和低电压-Vs，从而将差分输出数据DOUT和DOUTB复位到与接地电压GND相对应的电平。基于被激活的复位控制信号RST，第一可变电阻元件RS1和第二可变电阻元件RS2可以具有高电阻值。因此，当等于或小于阈值的内部电流流过第一传输电路TC1和第二传输电路TC2时，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以被复位到超导状态(状态X)。
在此状态下，存储区域300可以从基于读取命令和地址所选择的第一存储单元和第二存储单元中顺序地读出第一数据D1和第二数据D2。
在第一输出使能时段BB1期间，数据输出电路400可以将与第一数据D1相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第一输出使能时段BB1期间，输入数据控制信号/TXD可以响应于具有逻辑高电平(即，“1”)的第一数据D1而被去激活，并且因此可以输出与具有逻辑高电平(“1”)的第一数据D1相对应的差分输出数据DOUT和DOUTB。基于被去激活的复位控制信号RST，第一可变电阻元件RS1和第二可变电阻元件RS2可以具有低电阻值，并且输入数据控制信号/TXD可以被去激活。因此，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以保持超导状态(状态X)。
在第二输出使能时段BB2期间，数据输出电路400可以将与第二数据D2相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第二输出使能时段BB2期间，输入数据控制信号/TXD可以响应于具有逻辑高电平(即，“1”)的第二数据D2而被去激活，并且因此可以输出与具有逻辑高电平(“1”)的第二数据D2相对应的差分输出数据DOUT和DOUTB。第一可变电阻元件RS1和第二可变电阻元件RS2可以基于被去激活的复位控制信号RST而保持低电阻值，并且输入数据控制信号/TXD可以被去激活。因此，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以保持超导状态(状态X)。
由于第一数据D1的逻辑电平(即，“1”)等于第二数据D2的逻辑电平(即，“1”)，所以数据输出电路400可以在输出禁止时段CC1期间跳过在数据焊盘TX+和TX-上的复位操作。换言之，即使在输出禁止时段CC1中，也可以相同地保持第一输出使能时段BB1中的差分输出数据DOUT和DOUTB的电压电平。
图17是用于描述当第一数据D1的逻辑电平和第二数据D2的逻辑电平为“01”时半导体存储器件的操作的时序图。
参考图17，供电电路430可以向输出电路440恒定地供应处于相应预定电平的高电压+Vs和低电压-Vs。数据输出电路400可以使用高电压+Vs和低电压–Vs来执行输出操作。
在从存储区域300中读取数据D之前，数据输出电路400可以执行在数据焊盘TX+和TX-上的复位操作。例如，数据输出电路400可以在第一比特区间AA1的初始时段期间产生处于与接地电压GND相对应的电平的高电压+Vs和低电压-Vs，从而将差分输出数据DOUT和DOUTB复位到与接地电压GND相对应的电平。基于被激活的复位控制信号RST，第一可变电阻元件RS1和第二可变电阻元件RS2可以具有高电阻值。因此，当等于或小于阈值的内部电流流过第一传输电路TC1和第二传输电路TC2时，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以被复位到超导状态(状态X)。
在这种状态下，存储区域300可以从基于读取命令和地址所选择的第一存储单元和第二存储单元中顺序地读出第一数据D1和第二数据D2。
在第一输出使能时段BB1期间，数据输出电路400可以将与第一数据D1相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第一输出使能时段BB1期间，输入数据控制信号/TXD可以响应于具有逻辑低电平(即，“0”)的第一数据D1而被激活，并且因此可以输出与具有逻辑低电平(“0”)的第一数据D1相对应的差分输出数据DOUT和DOUTB。第一可变电阻元件RS1和第二可变电阻元件RS2可以基于被去激活的复位控制信号RST而具有低电阻值，并且输入数据控制信号/TXD可以被激活。因此，当等于或高于阈值的内部电流流过第一传输电路TC1和第二传输电路TC2时，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以具有电压状态(状态Y)。
在第二输出使能时段BB2期间，数据输出电路400可以将与第二数据D2相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第二输出使能时段BB2期间，输入数据控制信号/TXD可以响应于具有逻辑高电平(即，“1”)的第二数据D2而被激活，并且因此可以输出与具有逻辑高电平(“1”)的第二数据D2相对应的差分输出数据DOUT和DOUTB。第一可变电阻元件RS1和第二可变电阻元件RS2可以基于被去激活的复位控制信号RST而具有低电阻值，并且输入数据控制信号/TXD可以被去激活。因此，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以在输出禁止时段CC1期间被复位到超导状态(状态X)，从而在第二输出使能时段BB2期间保持超导状态(状态X)。
由于第一数据D1的逻辑电平(即，“0”)与第二数据D2的逻辑电平(即，“1”)不同，所以数据输出电路400可以在输出禁止时段CC1期间执行在数据焊盘TX+和TX-上的复位操作。换言之，在输出禁止时段CC1期间，差分输出数据DOUT和DOUTB可以被复位到与接地电压GND相对应的电平。基于被激活的复位控制信号RST，第一可变电阻元件RS1和第二可变电阻元件RS2可以具有高电阻值。因此，当等于或小于阈值的内部电流流过第一传输电路TC1和第二传输电路TC2时，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以被复位到超导状态(状态X)。
图18是用于描述当第一数据D1的逻辑电平和第二数据D2的逻辑电平为“00”时半导体存储器件的操作的时序图。
参考图18，供电电路430可以向输出电路440恒定地供应处于相应预定电平的高电压+Vs和低电压-Vs。数据输出电路400可以使用高电压+Vs和低电压-Vs来执行输出操作。
在从存储区域100读取数据D之前，数据输出电路400可以执行在数据焊盘TX+和TX-上的复位操作。例如，数据输出电路400可以在第一比特区间AA1的初始时段产生处于与接地电压GND相对应的电平的高电压+Vs和低电压-Vs，从而将差分输出数据DOUT和DOUTB复位到与接地电压GND相对应的电平。第一可变电阻元件RS1和第二可变电阻元件RS2可以基于被激活的复位信号RST而具有高电阻值。因此，当等于或小于阈值的内部电流流过第一传输电路TC1和第二传输电路TC2时，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以被复位到超导状态(状态X)。
在此状态下，存储区域300可以从基于读取命令和地址所选择的第一存储单元和第二存储单元中顺序地读出第一数据D1和第二数据D2。
在第一输出使能时段BB1期间，数据输出电路400可以将与第一数据D1相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第一输出使能时段BB1期间，输入数据控制信号/TXD可以响应于具有逻辑低电平(即，“0”)的第一数据D1而被激活，并且因此可以输出与具有逻辑低电平(“0”)的第一数据D1相对应的差分输出数据DOUT和DOUTB。第一可变电阻元件RS1和第二可变电阻元件RS2可以基于被去激活的复位控制信号RST而具有低电阻值，并且输入数据控制信号/TXD可以被激活。因此，当高于阈值的内部电流流过第一传输电路TC1和第二传输电路TC2时，第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以具有电压状态(状态Y)。
在第二输出使能时段BB2期间，数据输出电路400可以将与第二数据D2相对应的差分输出数据DOUT和DOUTB输出至数据焊盘TX+和TX-。例如，在第二输出使能时段BB2期间，输入数据控制信号/TXD可以响应于具有逻辑低电平(即，“0”)的第二数据D2而被去激活，并且因此可以输出与具有逻辑低电平(“0”)的第二数据D2相对应的差分输出数据DOUT和DOUTB。第一可变电阻元件RS1和第二可变电阻元件RS2可以基于被去激活的复位控制信号RST而具有低电阻值，并且数据输出电路400中包括的第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4可以保持电压状态(状态Y)。在第二输出使能时段BB2期间，输入数据控制信号/TXD必须响应于具有逻辑低电平(“0”)的第二数据D2而被激活。然而，由于第一至第四约瑟夫森结JJ1、JJ2、JJ3和JJ4已经具有在第一输出使能时段BB1中的电压状态(状态Y)，因此不需要将输入数据控制信号/TXD激活。
由于第一数据D1的逻辑电平(即，“0”)等于第二数据D2的逻辑电平(即，“0”)，所以数据输出电路400可以在输出禁止时段CC1期间跳过在数据焊盘TX+和TX-上的复位操作。换言之，即使在输出禁止时段CC1中，也可以相同地保持在第一输出使能时段BB1中的差分输出数据DOUT和DOUTB的电压电平。
根据实施例，当第一数据和第二数据具有特定的逻辑关系时，半导体存储器件可以跳过在数据焊盘上的复位操作而无需转变电源电压，从而降低了功耗。此外，当第一数据和第二数据具有特定的逻辑关系时，半导体存储器件不需要将输入数据控制信号激活，从而进一步降低了功耗。另外，半导体存储器件可以在不改变电源电压的情况下改变电阻值，从而减少了改变电源电压时所需的时间和功率。
从以上描述显而易见的是，根据实施例的半导体存储器件可以低功率和高速地传输信号。
尽管已经针对特定实施例示出和描述了本发明，但是所公开的实施例不是意在限制。此外，应注意，在不背离本发明的精神和/或范围的情况下，如本领域技术人员根据本公开将认识到的那样，可以通过替代、改变和修改以各种方式来实现本发明。本发明旨在涵盖落入所附权利要求的范围内的所有这样的替代、改变和修改。例如，尽管将发送器描述为差分类型，但是本发明可以应用于单端发送器。

Claims (28)

1.一种半导体存储器件，包括：
存储区域，从其中顺序地读取第一数据和第二数据；和
数据输出电路，其适用于：当通过数据焊盘顺序地输出与所述第一数据和所述第二数据相对应的第一输出数据和第二输出数据时，在对应于所述第一输出数据的第一输出使能时段与对应于所述第二输出数据的第二输出使能时段之间的输出禁止时段期间，根据所述第一数据和所述第二数据之间的逻辑关系来选择性地在所述数据焊盘上执行复位操作。
2.根据权利要求1所述的半导体存储器件，其中，所述数据输出电路在所述输出禁止时段期间通过将电源电压从目标电平转变为复位电平来执行所述复位操作，或者在所述输出禁止时段期间通过将所述电源电压保持在所述目标电平来跳过所述复位操作，以及
所述电源电压包括在输出所述第一输出数据和所述第二输出数据时使用的电压，并且所述电源电压在所述第一输出使能时段和所述第二输出使能时段期间具有所述目标电平。
3.根据权利要求1所述的半导体存储器件，其中，所述数据输出电路在所述输出禁止时段期间通过将内部电流的路径的电阻值从低电阻值调整到高电阻值来执行所述复位操作，或者在所述输出禁止时段期间通过将所述内部电流的路径的电阻值保持为所述低电阻值来跳过所述复位操作，
所述内部电流包括输出电流，所述输出电流成为所述第一输出数据和所述第二输出数据被输出时的基础，并且
所述内部电流路径的电阻值在所述第一输出使能时段和所述第二输出使能时段期间具有所述低电阻值。
4.一种半导体存储器件，包括：
存储区域，从其中顺序地读取第一数据和第二数据；
储存电路，其适用于：储存所述第一数据，并且在所述第二数据被读取时将储存的所述第一数据输出为第三数据；
控制电路，其适用于基于所述第一数据至所述第三数据来产生复位控制信号和输入数据控制信号；
供电电路，其适用于：响应于所述复位控制信号而在第一输出使能时段和第二输出使能时段期间产生各自具有目标电平的高电压和低电压，并且在所述第一输出使能时段和所述第二输出使能时段之间的输出禁止时段期间，根据所述第二数据与所述第三数据之间的逻辑关系，而将所述高电压和所述低电压中的每个从所述目标电平转变为复位电平，或将所述高电压和所述低电压中的每个保持在所述目标电平；和
输出电路，其适用于：接收所述高电压和所述低电压，并且基于所述输入数据控制信号，而在所述第一输出使能时段期间将与所述第一数据相对应的第一输出数据输出至数据焊盘，以及在所述第二输出使能时段期间将与所述第二数据相对应的第二输出数据输出至所述数据焊盘。
5.根据权利要求4所述的半导体存储器件，其中，当所述第二数据的逻辑电平等于所述第三数据的逻辑电平时，所述供电电路将所述高电压和所述低电压中的每个保持在所述目标电平，以及
当所述第二数据的逻辑电平等于所述第三数据的逻辑电平时，所述输出电路在所述输出禁止时段期间跳过在所述数据焊盘上的复位操作。
6.根据权利要求4所述的半导体存储器件，其中，当所述第二数据的逻辑电平与所述第三数据的逻辑电平不同时，所述供电电路将所述高电压和所述低电压中的每个从所述目标电平转变为所述复位电平，以及
当所述第二数据的逻辑电平与所述第三数据的逻辑电平不同时，所述输出电路在所述输出禁止时段期间在所述数据焊盘上执行复位操作。
7.根据权利要求4所述的半导体存储器件，
其中，所述控制电路在所述第一输出使能时段和所述第二输出使能时段期间将所述复位控制信号去激活，
其中，在所述输出禁止时段期间，当所述第二数据的逻辑电平等于所述第三数据的逻辑电平时，所述控制电路将所述复位控制信号去激活，而当所述第二数据的逻辑电平与所述第三数据的逻辑电平不同时，所述控制电路将所述复位控制信号激活。
8.根据权利要求4所述的半导体存储器件，其中，
所述控制电路在所述第一输出使能时段期间根据所述第一数据来确定是否将所述输入数据控制信号激活，
其中，当所述第二数据的逻辑电平等于所述第三数据的逻辑电平时，所述控制电路在所述第二输出使能时段期间不管所述第二数据如何都将所述输入数据控制信号去激活，而当所述第二数据的逻辑电平与所述第三数据的逻辑电平不同时，所述控制电路在所述第二输出使能期间根据所述第二数据来确定是否将所述输入数据控制信号激活，
其中，所述控制电路在所述输出禁止时段期间将所述输入数据控制电路去激活。
9.根据权利要求4所述的半导体存储器件，其中，所述控制电路包括：
比较电路，其适用于：比较所述第二数据与所述第三数据，并产生与比较结果相对应的比较信号；
输入数据控制电路，其适用于基于所述第一数据和所述第二数据以及所述比较信号来产生所述输入数据控制信号；和
复位控制电路，其适用于根据所述比较信号来产生所述复位控制信号。
10.根据权利要求4所述的半导体存储器件，其中，所述输出电路包括一个或更多个约瑟夫森结。
11.一种半导体存储器件，包括：
存储区域，从其中顺序地读取第一数据和第二数据；
储存电路，其适用于储存所述第一数据，并在所述第二数据被读取时将储存的所述第一数据输出为第三数据；
控制电路，其适用于基于所述第一数据至所述第三数据来产生复位控制信号和输入数据控制信号；
供电电路，其适用于产生各自具有恒定电压电平的高电压和低电压；和
输出电路，其适用于：接收所述高电压和所述低电压，并且响应于所述复位控制信号和所述输入数据控制信号，在第一输出使能时段和第二输出使能时段期间通过控制内部电流而分别将与所述第一数据和所述第二数据相对应的第一输出数据和第二输出数据顺序地输出至数据焊盘，以及在所述第一输出使能时段和所述第二输出使能时段之间的输出禁止时段期间通过调整所述内部电流的路径的电阻值来执行或跳过在所述数据焊盘上的复位操作。
12.根据权利要求11所述的半导体存储器件，其中，所述内部电流在所述输出电路中产生，并且成为所述第一输出数据和第二输出数据被输出时的基础。
13.根据权利要求11所述的半导体存储器件，
其中，所述输出电路在所述第一输出使能时段和所述第二输出使能时段期间将所述电阻值调整得相对地低，
其中，在所述输出禁止时段期间，当所述第一数据的逻辑电平与所述第二数据的逻辑电平不同时，所述输出电路通过将所述电阻值调整得相对地高来执行所述复位操作，而当所述第一数据的逻辑电平等于所述第二数据的逻辑电平时，所述输出电路通过将所述电阻值保持为相对地低来跳过所述复位操作。
14.根据权利要求11所述的半导体存储器件，
其中，所述控制电路在所述第一输出使能时段和所述第二输出使能时段期间将所述复位控制信号去激活，
其中，在所述输出禁止时段期间，当所述第二数据的逻辑电平等于所述第三数据的逻辑电平时，所述控制电路将所述复位控制信号去激活，而当所述第二数据的逻辑电平与所述第三数据的逻辑电平不同时，所述控制电路将所述复位控制信号激活。
15.根据权利要求11所述的半导体存储器件，
其中，所述控制电路在所述第一输出使能时段期间根据所述第一数据来确定是否将所述输入数据控制信号激活，
其中，当所述第二数据的逻辑电平等于所述第三数据的逻辑电平时，所述控制电路在所述第二输出使能时段期间不管所述第二数据如何都将所述输入数据控制信号去激活，而当所述第二数据的逻辑电平与所述第三数据的逻辑电平不同时，所述控制电路在所述第二输出使能时段期间根据所述第二数据来确定是否将所述输入数据控制信号激活，
其中，所述控制电路在所述输出禁止时段期间将所述输入数据控制电路去激活。
16.根据权利要求11所述的半导体存储器件，其中，所述控制电路包括：
比较电路，其适用于比较所述第二数据与所述第三数据，并产生与比较结果相对应的比较信号；
输入数据控制电路，其适用于基于所述第一数据和所述第二数据以及所述比较信号来产生所述输入数据控制信号；和
复位控制电路，其适用于根据所述比较信号来产生所述复位控制信号。
17.根据权利要求11所述的半导体存储器件，其中，所述输出电路包括一个或更多个约瑟夫森结。
18.根据权利要求11所述的半导体存储器件，其中，所述输出电路包括：
固定电阻元件，其耦接在所述高电压的供电端子与第一供电节点之间；
可变电阻元件，其耦接在所述低电压的供电端子与第二供电节点之间，并且具有响应于所述复位控制信号而变化的电阻值；
第一电流路径，其耦接在所述第一供电节点与所述第二供电节点之间，并且包括第一电阻元件以及一个或更多个串联耦接的第一约瑟夫森结；和
第二电流路径，其耦接在所述第一供电节点与所述第二供电节点之间，并且包括第二电阻元件以及一个或更多个串联耦接的第二约瑟夫森结，
其中，通过每个所述第一约瑟夫森结与所述第一电阻元件之间的输入节点来输入所述输入数据控制信号，以及
通过所述第二约瑟夫森结与所述第二电阻元件之间的输出节点来输出所述第一输出数据和所述第二输出数据。
19.根据权利要求11所述的半导体存储器件，其中，所述输出电路包括：
可变电阻元件，其耦接在所述高电压的供电端子与第一供电节点之间，并且具有响应于所述复位控制信号而变化的电阻值；
固定电阻元件，其耦接在所述低电压的供电端子与第二供电节点之间；
第一电流路径，其耦接在所述第一供电节点与所述第二供电节点之间，并且包括第一电阻元件以及一个或更多个串联耦接的第一约瑟夫森结；和
第二电流路径，其耦接在所述第一供电节点与所述第二供电节点之间，并且包括第二电阻元件以及一个或更多个串联耦接的第二约瑟夫森结，
其中，通过所述第一约瑟夫森结与所述第一电阻元件之间的输入节点来输入所述输入数据控制信号，以及
通过所述第二约瑟夫森结与所述第二电阻元件之间的输出节点来输出所述第一输出数据和所述第二输出数据。
20.根据权利要求11所述的半导体存储器件，其中，所述输出电路包括：
第一可变电阻元件，其耦接在所述高电压的供电端子与第一供电节点之间，并且具有响应于所述复位控制信号而变化的电阻值；
第二可变电阻元件，其耦接在所述低电压的供电端子与第二供电节点之间，并且具有响应于所述复位控制信号而变化的电阻值；
第一电流路径，其耦接在所述第一供电节点与所述第二供电节点之间，并且包括第一电阻元件以及一个或更多个串联耦接的第一约瑟夫森结；和
第二电流路径，其耦接在所述第一供电节点与所述第二供电节点之间，并且包括第二电阻元件以及一个或更多个串联耦接的第二约瑟夫森结，
其中，通过所述第一约瑟夫森结与所述第一电阻元件之间的输入节点来输入所述输入数据控制信号，以及
通过所述第二约瑟夫森结与所述第二电阻元件之间的输出节点来输出所述第一输出数据和所述第二输出数据。
21.一种发送器，包括：
输出电路，其被配置为：根据第一数据和第二数据的值而在超导状态或电压状态下，在第一输出使能时段期间输出所述第一数据至数据输出端子并且在第二输出使能时段期间输出所述第二数据至所述数据输出端子；和
供电电路，其被配置为在所述第一输出使能时段和所述第二输出使能时段期间向所述输出电路供应具有目标电平的高电压和低电压，
其中，当所述第一数据和所述第二数据具有不同的值时，在所述第一输出使能时段与所述第二输出使能时间段之间的输出禁止时段期间，所述高电压和所述低电压具有复位电平，以及
当所述第一数据和所述第二数据具有相同的值时，在所述输出禁止时段期间所述高电压和所述低电压保持目标电平。
22.根据权利要求21所述的发送器，其中，所述传输电路包括：
输入电流路径，其包括串联耦接的第一约瑟夫森结与第一电阻元件；和
输出电流路径，其包括串联耦接的第二约瑟夫森结与第二电阻元件。
23.根据权利要求22所述的发送器，还包括：
储存电路，其被配置为顺序地储存输入的数据，并顺序地输出储存的所述数据作为所述第一数据和所述第二数据；
比较电路，其被配置为比较所述第一数据和所述第二数据的值以产生比较信号；和
复位控制电路，其被配置为根据所述比较信号来产生复位控制信号，并将所述复位控制信号提供给所述供电电路，其中，当所述第一数据和所述第二数据具有相同的值时，在所述输出禁止时段期间所述复位控制信号被去激活。
24.根据权利要求23所述的发送器，还包括：
输入数据控制电路，其被配置为基于所述第一数据和所述第二数据以及所述比较信号来产生输入数据控制信号，并将所述输入数据控制信号提供给所述输出电路。
25.一种发送器，包括：
传输电路，其被配置为：根据第一数据和第二数据的值而在超导状态或电压状态下，在第一输出使能时段期间输出所述第一数据至输出端子并且在第二输出使能时段期间输出所述第二数据至输出端子；和
可变电阻元件，其被耦接到所述传输电路的第一供电电压端子和第二供电电压端子中的至少一个，并且被配置为：响应于复位控制信号，在所述第一数据输出使能时段和所述第二数据输出使能时段期间具有第一电阻值以至少允许具有恒定目标电平的供电电压被供应到所述传输电路，并且在所述第一数据输出使能时段和所述第二输出使能时段之间的输出禁止时段期间具有第二电阻值以阻止所述供电电压供应到所述传输电路，
其中，当所述第一数据和所述第二数据具有相同的值时，在所述输出禁止时段期间将所述复位控制信号去激活以至少允许所述供电电压被供应到所述传输电路。
26.根据权利要求25所述的发送器，其中，所述传输电路包括：
输入电流路径，其包括串联耦接的第一约瑟夫森结和第一电阻元件；和
输出电流路径，其包括串联耦接的第二约瑟夫森结和第二电阻元件。
27.根据权利要求26所述的发送器，还包括：
储存电路，其被配置为顺序地储存输入的数据，并顺序地输出储存的所述数据作为所述第一数据和所述第二数据；
比较电路，其被配置为比较所述第一数据和所述第二数据的值以产生比较信号；和
复位控制电路，其被配置为根据所述比较信号来产生所述复位控制信号，并将所述复位控制信号提供给所述可变电阻元件，其中，当所述第一数据和所述第二数据具有相同的值时，在所述输出禁止时段期间所述复位控制信号被去激活。
28.根据权利要求27所述的发送器，还包括：
输入数据控制电路，其被配置为基于所述第一数据和所述第二数据以及所述比较信号来产生输入数据控制信号，并将所述输出控制信号提供给所述传输电路。
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