KR20200113008A - 실리콘 제어 백플레인 상에 통합된 수직 이미터 - Google Patents

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KR20200113008A
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아르나우드 라플라퀴리
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애플 인크.
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Abstract

제조 방법은, III-V 반도체 기판(20) 상의 다수의 에피택셜 층들의 퇴적에 의해 수직 이미터들(32)의 어레이(22)를 제조하는 단계, 및 실리콘 기판(26) 상에 수직 이미터들을 위한 제어 회로들(30)을 제조하는 단계를 포함한다. 수직 이미터들의 각각의 전면들(52)이 제어 회로들과 정렬하여 실리콘 기판에 접합된다. 각각의 전면을 접합한 후에, III-V 반도체 기판은 수직 이미터들의 각각의 배면들(50)로부터 박형화되고, 금속 트레이스들(78)은 수직 이미터들을 제어 회로들에 연결하기 위해 수직 이미터들 위에 퇴적된다.

Description

실리콘 제어 백플레인 상에 통합된 수직 이미터{VERTICAL EMITTERS INTEGRATED ON SILICON CONTROL BACKPLANE}
관련 출원에 대한 상호 참조
본 출원은 본 명세서에 참고로 포함된 2016년 9월 19일자로 출원된, 미국 가출원 제62/396,253호에 대한 우선권을 주장한다.
기술분야
본 발명은 일반적으로 반도체 디바이스에 관한 것으로, 특히 광전자 디바이스 및 그 제조 방법에 관한 것이다.
수직-공동 표면-방출 레이저(vertical-cavity surface-emitting laser, VCSEL)와 같은 종래의 상부-방출 광전자 디바이스에서, 반도체 기판은 이미터의 제조를 위한 베이스뿐만 아니라, 제조 후에 이미터 디바이스의 기계적 지지 캐리어로서의 역할을 한다. 용어 "상부" 및 "전면"은 본 명세서 및 청구범위에서, (전형적으로 에피택셜 층 성장 및 에칭에 의해) VCSEL이 형성되는 반도체 기판의 면을 지칭하기 위해, 이들 용어가 당업계에서 사용되는 종래의 의미에서 동의어로 사용된다. 용어 "저부(bottom)" 및 "배면(back)"은 반도체 기판의 반대 면을 지칭한다. 이러한 용어들은 임의적인데, 이는 일단 제조되면, VCSEL은 임의의 원하는 배향으로 광을 방출할 것이기 때문이다.
저부-방출 VCSEL 디바이스가 또한 당업계에 알려져 있다. 그러한 디바이스에서, 웨이퍼 기판(예를 들어, GaAs 웨이퍼) 상에 에피택셜 층들을 제조한 후에, 기판은 VCSEL들의 방출 저부 표면들 아래로 박형화된다. 상부 표면은 전형적으로 히트 싱크에 부착되며, 이는 또한 기계적 지지를 제공할 수 있다.
하기에서 기술되는 본 발명의 실시예들은 향상된 광전자 디바이스들 및 그들의 제조를 위한 방법들을 제공한다.
따라서, 본 발명의 일 실시예에 따라, III-V 반도체 기판 상의 다수의 에피택셜 층들의 퇴적에 의해 수직 이미터들의 어레이를 제조하는 단계, 및 실리콘 기판 상에 수직 이미터들을 위한 제어 회로들을 제조하는 단계를 포함하는 제조 방법이 제공된다. 수직 이미터들의 각각의 전면들이 제어 회로들과 정렬하여 실리콘 기판에 접합된다. 각각의 전면들을 접합한 후에, III-V 반도체 기판은 수직 이미터들의 각각의 배면들로부터 박형화된다. III-V 반도체 기판을 박형화한 후에, 수직 이미터들을 제어 회로들에 연결하기 위해 수직 이미터들 위에 금속 트레이스들이 퇴적된다.
일부 실시예들에서, 수직 이미터들의 어레이를 제조하는 단계는, III-V 반도체 기판을 박형화한 후에, 에피택셜 층들을 에칭하여 개별 이미터 영역들을 한정하고, 이미터 영역들을 처리하여 수직-공동 표면-방출 레이저(VCSEL)들을 생성하는 단계를 포함한다.
추가적으로 또는 대안적으로, 본 방법은 III-V 반도체 기판을 스탬프들로 다이싱하는 단계를 포함하며, 각각은 수직 이미터들 중 하나 이상을 포함하고, 각각의 전면들을 접합하는 단계는 스탬프들 각각을 실리콘 기판 상의 각각의 위치에서 정렬 및 접합하는 단계를 포함한다.
또한 추가적으로 또는 대안적으로, 어레이를 제조하는 단계는 수직 이미터들의 전면들 위에 금속 층을 퇴적하는 단계를 포함하고, 금속 층은 수직 이미터들의 전면들과 제어 회로들 사이의 제1 접점으로서의 역할을 하는 반면, 금속 트레이스들은 제어 회로들과 수직 이미터들의 배면들 사이의 제2 접점으로서의 역할을 한다.
개시된 실시예에서, 각각의 전면들을 접합하는 단계는 수직 이미터들의 전면들과 실리콘 기판 사이에 중합체 접착제를 도포하는 단계를 포함한다. 대안적으로, 어레이를 제조하는 단계는 수직 이미터들의 전면들 위에 금속 층을 퇴적하는 단계를 포함하고, 각각의 전면들을 접합하는 단계는, 수직 이미터들의 전면들 상의 금속 층을, 실리콘 기판 상에 퇴적된 추가의 금속 층에 금속-대-금속 접합으로 접합하는 단계를 포함한다. 또한 대안적으로, 각각의 전면들을 접합하는 단계는 수직 이미터들의 전면들과 실리콘 기판 사이에 산화물 접합부를 형성하는 단계를 포함한다.
일부 실시예들에서, 금속 트레이스들을 퇴적하는 단계는, 수직 이미터들에 개별 접점들을 부착하여, 수직 이미터들 각각이 제어 회로들에 의해 개별적으로 제어가능하도록 하는 단계를 포함한다. 추가적으로 또는 대안적으로, 금속 트레이스들을 퇴적하는 단계는, 각각의 공유된 접점들을 수직 이미터들의 미리정의된 그룹들에 부착하여, 그룹들 각각이 제어 회로들에 의해 집합적으로 제어가능하도록 하는 단계를 포함한다. 전형적으로, 퇴적된 금속 트레이스들 중 적어도 일부는 수직 이미터들의 배면들과 실리콘 기판 상의 제어 회로들 사이에서 연장된다.
개시된 실시예들에서, 본 방법은, 금속 트레이스들을 퇴적한 후에, 실리콘 기판을 다이싱하여 복수의 칩들을 형성하는 단계를 포함하며, 각각의 칩은 수직 이미터들 중 하나 이상 및 수직 이미터들 중 하나 이상에 연결되는 제어 회로들을 포함한다.
일부 실시예들에서, 본 방법은, 수직 이미터들의 각각의 전면들을 실리콘 기판에 접합한 후에 광검출기들이 칩들 상의 수직 이미터들과 나란히 위치되도록 선택된 위치들에서, 실리콘 기판 상에 광검출기들을 제조하는 단계를 포함한다. 개시된 실시예에서, 광검출기들을 제조하는 단계는 실리콘 기판 상에 광검출기들을 매트릭스 기하학적 구조로 배열하고, 각각의 칩으로부터 이미지 데이터를 출력하도록, 광검출기들에 결합된 판독 회로를 실리콘 기판 상에 형성하는 단계를 포함한다.
추가적으로 또는 대안적으로, 본 방법은 수직 이미터들의 배면들 상에 마이크로렌즈들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 실리콘 기판 및 실리콘 기판 상에 제조된 제어 회로들을 포함하는 광전자 디바이스가 또한 제공된다. 수직 이미터들의 어레이는 III-V 반도체 기판 상에 형성된 다수의 에피택셜 층들을 포함한다. 수직 이미터들은 제어 회로들과 정렬하여 실리콘 기판에 접합되는 각각의 전면들을 갖고, 수직 이미터들의 각각의 배면들을 통해 방사선을 방출하도록 구성된다. 금속 트레이스들은 수직 이미터들 위에 배치되고 수직 이미터들을 제어 회로들에 연결한다.
본 발명은 다음의 도면들과 함께 취해진 본 발명의 실시예들의 아래의 상세한 설명으로부터 보다 완전히 이해될 것이다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른, VCSEL-기반 프로젝터의 제조에서의 단계들을 개략적으로 도시한다.
도 2는 본 발명의 일 실시예에 따른 VCSEL 내의 층들의 개략적 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른, VCSEL 디바이스의 제조에서의 단계들을 도시하는 개략적 단면도들이다.
도 4a는 본 발명의 일 실시예에 따른, 통합된 전기 연결부들을 갖는 VCSEL들의 어레이의 개략적 단면도이다.
도 4b는 본 발명의 일 실시예에 따른, VCSEL 어레이 및 제어 회로들의 전기적 개략도이다.
도 5a 및 도 5b는 본 발명의 추가 실시예들에 따른, 통합된 전기 연결부들을 갖는 VCSEL 디바이스들의 어레이들의 개략적 단면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른, 통합된 전기 연결부들을 갖는 VCSEL 디바이스들의 어레이의 개략적 단면도이다.
도 7a 내지 도 7c는 본 발명의 또 다른 실시예들에 따른, 통합된 전기 연결부들을 갖는 VCSEL 디바이스들의 어레이들의 개략적 단면도들이다.
도 7d 내지 도 7f는 각각 도 7a 내지 도 7c의 어레이들의 개략적 평면도들이다.
도 8a 및 도 8b는 본 발명의 대안적인 실시예들에 따른, 통합된 전기 연결부들을 갖는 VCSEL 디바이스들의 어레이들의 개략적 단면도들이다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른, 공유된 전기 접점들의 개략적 평면도들이다.
도 10은 본 발명의 일 실시예에 따른, 통합된 마이크로렌즈를 갖는 VCSEL의 개략적 단면도이다.
도 11a는 본 발명의 일 실시예에 따른, VSEL 어레이에 기초한 프로젝터의 개략적 측면도이다.
도 11b 내지 도 11d는 본 발명의 대안적인 실시예들에 따른, 통합된 프로젝터 및 검출기 어레이들의 개략적 측면도들이다.
도 12는 본 발명의 대안적인 실시예에 따른, 통합된 프로젝터 및 검출기 어레이의 개략적 단면도이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른, 반도체 기판 상에 제조된 통합된 VCSEL 어레이들 및 제어 회로들을 각각 도시하는, 개략적 단면도 및 평면도이다.
반도체 광전자 디바이스들 중에서, VCSEL들과 같은 수직 이미터들은 높은 출력 전력 및 편리한 광학적 기하학적 구조뿐만 아니라 웨이퍼-레벨 제조 및 시험의 이점들을 제공한다. 그러나, 이미터들을 히트 싱크들 및 제어 회로들에 접합하기 위한 기존의 공정은 복잡하고 비용이 많이 든다.
이하에 기술되는 본 발명의 실시예들은 이미터들 및 이미터 어레이들의 웨이퍼-스케일 제조를 위한 개선된 방법뿐만 아니라, 그러한 방법들에 의해 제조된 광전자 디바이스들을 제공한다. 이미터들은 단일 칩에서 제어 회로들과 통합되는데, 단일 칩은 이미터들이 제조되는 III-V 반도체 기판을, 이미터들을 위한 제어 회로들이 제조되는 실리콘 기판과 함께 접합함으로써 형성된다.
일부 실시예들에서, 광검출기들이 또한 이미터들의 위치들과 나란히, 실리콘 기판 상에 제조된다. 판독 회로들은 이미지 데이터를 출력하기 위해 기판 상에 형성되고 광검출기에 결합될 수 있으며, 따라서 단일 칩 상의 통합된 조명기 및 카메라를 제공한다. 이러한 종류의 통합된 디바이스는 예를 들어, 패턴화된 광을 표적 상으로 투사하고 깊이 맵핑을 위해 투사된 패턴의 이미지를 캡처하는 데 사용될 수 있다.
이하에서 기술되는 실시예들에서, 구체성 및 명료함을 위해, III-V 반도체 기판은 GaAs 웨이퍼인 것으로 가정되고, 수직 이미터들은 GaAs 기판 상에 퇴적된 다수의 에피택셜 층들을 포함하는 VCSEL들인 것으로 가정된다. 또한, 당업계에 공지된 바와 같이, 제어 회로들은 CMOS 공정을 사용하여 제조되는 것으로 가정된다(이 경우에, 일부 실시예들에서 사용되는 광검출기들은 CMOS 공정에 의해 형성된 포토다이오드들을 편리하게 포함할 수 있다). 그러나, 본 발명의 원리는 대안적으로 다른 유형의 수직 이미터들을 제조하고/하거나 다른 종류의 III-V 기판들을 사용하는 데뿐만 아니라, 다른 실리콘 제조 공정들에서 적용될 수 있으며, 이는 본 명세서를 읽은 후 당업자에게 명백할 것이다. 모든 그러한 대안적인 실시예들은 본 발명의 범주 내에 있는 것으로 간주된다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른, VCSEL-기반 프로젝터(34)의 제조에서의 단계들을 개략적으로 도시한다. 본 공정은, (도 2에 상세히 도시된 바와 같이) 다수의 에피택셜 층들이 VCSEL들(32)의 어레이(22)에 대한 기초로서 그 위에 퇴적되는, GaAs 웨이퍼와 같은, III-V 반도체 기판(20)으로 시작한다. 제어 회로들을 갖는 실리콘 웨이퍼 기판에 접합하기 위한 준비에서, GaAs 웨이퍼는 각각 VCSEL들 중 하나 이상을 포함하는 "스탬프들"(24)(즉, 작은 칩들)로 다이싱된다. 대안적으로, 전체 GaAs는 임의의 다이싱 전에 실리콘 웨이퍼 상에 접합될 수 있지만, 이러한 옵션은 표준 VCSEL-공정 GaAs 웨이퍼(전형적으로 3 내지 6")와 표준 CMOS-공정 실리콘 웨이퍼(8 내지 12") 사이의 크기의 차이에 의해 제약된다. 이러한 후자의 공정 옵션은 또한 GaAs와 실리콘 사이의 열팽창 계수의 차이로 인해 추가의 주의를 필요로 한다.
별도의 단계에서, 수직 이미터들을 위한 제어 회로들(30)이, 예를 들어, CMOS 공정을 사용하여, 실리콘 기판(26) 상에 형성된다. 이어서, VCSEL 스탬프들(24)의 전면들이 실리콘 기판(26)에 접합되며, 이때 각각의 VCSEL은 그의 각자의 제어 회로들(30)과 정렬된다. 이러한 접합 단계에서 사용될 수 있는 기술이 이하에 기술된다. VCSEL 스탬프들의 전면들을 실리콘 웨이퍼에 접합한 후에, GaAs 기판은 배면들로부터 박형화되고, VCSEL들은 당업계에 알려진 바와 같이 메사(mesa)들과 같은 원하는 형상으로 추가로 에칭될 수 있다. 이어서, 금속 트레이스들이, VCSEL들을 실리콘 웨이퍼 상의 제어 회로들에 연결할 때 접점들로서의 역할을 하기 위해, VCSEL들 위에 퇴적된다. 이들 트레이스를 형성하기 위한 다양한 옵션이 하기의 도면들을 참조하여 기술된다.
금속 트레이스들을 퇴적한 후에, 실리콘 기판은 별개의 칩들(28)로 다이싱된다. 각각의 스탬프(24) 내의 VCSEL들(32)의 수에 따라, 각각의 칩은 하나 이상의 VCSEL들 및 VCSEL들에 연결되는 하나 이상의 CMOS 제어 회로들(30)을 포함한다. 이어서, 칩들(28)은 프로젝터들(34) 또는 다른 디바이스들에서 원하는 대로 개별적으로 시험되고 패키징될 수 있다. 프로젝터(34)는 원하는 공간적 및/또는 시간적 패턴으로 제어 회로들에 의해 변조될 수 있는 조명을 방출한다.
도 2는 본 발명의 일 실시예에 따른 VCSEL(36) 내의 에피택셜 층들의 개략적 단면도이다. 전면(또는 상면)(52)이 위를 향하는 반면, 배면(또는 저면)(50)은 아래를 향한다. VCSEL을 제조하는 데 있어서 예비 단계로서, GaInP의 얇은 층과 같은 에칭 정지 층(40)이 일반적으로, GaAs와 같은 적합한 반도체 재료를 포함하는 기판(20) 위에 형성된다. 이어서, 교번하는 고-굴절률 및 저-굴절률 층들(42)이 에피택셜 성장되어 제1 분포된 브래그 격자(distributed Bragg grating, DBR)(44)를 한정하고, 이어서 양자 우물(quantum well, QW) 층(46), 이어서 QW 층의 상부 면 위에 성장된 제2 DBR(48)을 한정한다. 앞서 언급된 바와 같이, VCSEL 구조체의 상면(52)은 이어서 (예를 들어, 적합한 중합체 접착제로) 실리콘 웨이퍼(26)에 접합될 것이고, 기판(20)이 박형화된 후에 저부 면(50)으로부터 방사선이 방출될 것이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른, 통합된 VCSEL 디바이스의 제조에서의 후속 단계들을 도시하는 개략적 단면도들이다. VCSEL 스탬프들(24)은, 전술된 바와 같이, 적합한 에피택셜 층들의 성장에 이어서 다이싱에 의해 형성된다. 이어서, 각각의 스탬프의 전면(52)은 VCSEL들을 구동 및 제어하기 위한 실리콘 웨이퍼 상의 제어 회로들과 정렬하여 실리콘 웨이퍼(26)에 접합된다. 이 예에서, 스탬프를 웨이퍼에 접합하는 데 중합체 접착제(54)가 사용되지만, 이하에서 기술되는 바와 같이 다른 접합 기술이 대안적으로 사용될 수 있다.
모든 VCSEL 스탬프들(24)이 실리콘 웨이퍼(26)에 접합된 후에, GaAs 기판(20)은, 전형적으로 당업계에 알려진 기계적 및 화학적 에칭 기술에 의해 모든 VCSEL들의 배면들로부터 박형화된다. 이어서, 에칭 정지 층(40)이 상이한 에칭제를 사용하여 또한 제거될 수 있다. 이러한 단계 후에, 에피택셜 VCSEL 층들만이 남아서, 그것들의 전면(52)에 의해 실리콘 웨이퍼(26)에 접합되며, 이는 이어서 다이싱되어 칩들(30)을 생성한다. VCSEL 층들의 총 두께는 전형적으로 15 μm 미만이다. 작은 디바이스 치수들에 더하여, 전면이 실리콘 웨이퍼에 견고하게 접합되어 있는 얇은 VCSEL 구조체는 VCSEL 동작 동안 실리콘 웨이퍼에 효과적인 열 발산을 가능하게 한다.
도 4a는 본 발명의 일 실시예에 따른, 통합된 전기 연결부들을 갖는 VCSEL들(32)의 어레이(60)의 개략적 단면도이다. 이 도면에서, VCSEL 스탬프(24)는, 개별 VCSEL 메사들을 한정하도록 (전면(52)을 실리콘 기판에 접합한 후에) 상부 에피택셜 층들(44)을 에칭함으로써, 개별 VCSEL들(32)의 어레이를 생성하는 데 사용된다. 이러한 단계에서, 개별 이미터 영역들은 (예를 들어, 측방향 산화, 또는 양성자 주입 또는 당업계에 알려진 다른 기술을 통한 국한(confinement)에 의해) VCSEL들(32) 내로 에칭 및 처리된다. 비아들(64)은, 아래에 놓인 실리콘 칩(30) 내의 전기 접점들(68)에 도달하기 위해 나머지 에피택셜 층들을 통해 에칭된다. 이 단계에서 에칭 패턴은 어레이 내의 VCSEL들의 원하는 밀도 및 전기 구동 구성에서 의존한다. 각각의 VCSEL은 2개의 전기 구동 접점을 필요로 하며, 하나는 전면(도 4a에 도시된 배향에서 VCSEL들의 하부 면) 상에 있고 다른 하나는 배면 상에 있다. 이러한 구동 접점들은 이하에서 기술되는 바와 같이, 다수의 VCSEL들 사이에서 공유되거나 개별적일 수 있다.
본 예에서, 실리콘 웨이퍼(26)에 접합되기 전에, 금속 층(72)이, 도 2에 도시된 에피택셜 층들 위로 VCSEL 구조체의 전면(52) 위에 형성되었다. 접합 후에, 이 금속 층(72)은 VCSEL들의 전면들과 실리콘 웨이퍼 상의 제어 회로들 사이의 공통 접점으로서의 역할을 한다. VCSEL들(32)의 전면 상의 금속 층(72)은, 예를 들어 비아(66)를 접점 단자들(70)까지 에칭하고 비아를 통해 금속 접점(74)을 퇴적함으로써, 패턴화된 실리콘 웨이퍼의 상부 금속 층 내의 적절한 접점 단자들(70)에 연결된다. 접점 단자들은 전형적으로 VCSEL 어레이(60)의 에지들 주위에 배치되지만, (VCSEL 이미터들 자체에 대해 더 적은 공간을 남기는 것을 희생하여) 어레이 내에 연결부들을 형성하는 것이 또한 가능하다.
각각의 VCSEL(32)의 배면(도 4a에서 상향으로 향함)은, 다시 실리콘 웨이퍼의 외부 금속 층 내의 접점 단자들(68)을 통해, (예를 들어, 도 4b에 도시된 바와 같은) 실리콘 칩(30) 상의 개별 드라이버 및 가능하게는 다른 제어 회로들에 연결된다. 이러한 연결은 VCSEL 구조체들의 에칭 후에 VCSEL들의 배면들 위에 금속 트레이스들(78)을 퇴적함으로써 이루어진다. 도 4a에 도시된 실시예에서, 비아들(64)은, 실리콘 웨이퍼의 상부 패시베이션 층(62) 내의 금속 접점 단자들(68)의 위치들까지, 각각의 VCSEL과 나란히 에피택셜 층들을 통해 에칭된다. 내부 산화물 라이닝 층(76)이 주변 VCSEL 및 금속 층들로부터의 절연을 위해 이들 비아 내부에 형성될 수 있다. 이어서, 나머지 내부 비아는, VCSEL의 배면과 실리콘 기판 상의 제어 회로들 사이에서 연장되는 금속 트레이스를 완성하기 위해, 금속으로 채워진다. 각각의 VCSEL의 배면에 대한 이러한 개별 접점은, 투사된 방사선의 임의의 원하는 시간적 및 공간적 패턴에 따라, 실리콘 웨이퍼 상의 제어 회로들이 VCSEL들 각각을 개별적으로 제어할 수 있게 한다.
도 4b는 본 발명의 일 실시예에 따른, 스탬프(24) 상의 VCSEL들(32)의 어레이와 칩(30) 상의 제어 회로들의 전기적 개략도이다. 이러한 종류의 회로 설계는 도 4a에 도시된 층들 및 접점들의 구조를 사용하여 실현될 수 있다. VCSEL 조명기 스탬프 상의 트레이스들(72, 78)이 실리콘 CMOS 제어 칩 상의 접점 단자들(68, 70)과 만나는 애노드 및 캐소드 연결 지점들은, 칩들 사이의 도면에서의 수평 경계를 따라 정사각형들로서 도시되어 있다. 제어 회로들은 전류 드라이버들(80)을 포함하며, 그 각각은 각각의 VCSEL 애노드를 각자의 스위치(커맨드 A, B, C, ...로 라벨링됨)를 통해 개별적으로 제어한다. 모든 VCSEL들은 공통 캐소드에 연결되며, 이때 연결은 이 경우 전류-관련 전압 강하를 최소화하기 위해 다수의 연결 지점들을 통해 이루어진다.
도 5a 및 도 5b는 본 발명의 추가 실시예들에 따른, 통합된 전기 연결부들을 갖는 VCSEL들(32)의 어레이들(81, 83)의 개략적 단면도들이다. 도 4a의 실시예와 유사하게, 도 5a 및 도 5b의 실시예들은 또한, VCSEL 스탬프가 중합체 접착제(54)로 실리콘 웨이퍼(26)에 접합되는 공정에서의 구현예에 적합하다. 도 5a에서, 각각의 VCSEL(32)은 트레이스(78)에 의해 형성된 개별 애노드 접점을 갖는 반면, 금속 층(72)에 의해 형성된 공통 캐소드는 VCSEL 메사들의 저부에서의 접점들(82)에 의해, VCSEL 어레이의 주변부 주위의 금속 층 내의 단자들(70)에 연결된다. 대조적으로, 도 5b에서, 각각의 VCSEL(32)은, 정밀한 제어를 용이하게 하기 위해, 트레이스(78)에 의해 형성된 애노드 접점과 함께, 밑에 있는 금속 층 내의 로컬 단자(86)에 그 자신의 개별 캐소드 접점(84)을 갖는다.
도 6은 본 발명의 또 다른 실시예에 따른, 통합된 전기 연결부들을 갖는 VCSEL들(32)의 어레이(90)의 개략적 단면도이다. 이러한 경우에, VCSEL 스탬프(24)의 전방 표면(52)은 실리콘 웨이퍼의 상부 표면에서의 SiO2의 층(92)에, 산화물 접합 공정에 의해, 실리콘 웨이퍼(26)에 접합된다. 전극 연결부들은 도 5b에서와 같다. 접합은 당업계에 공지된 바와 같이, SiO2-SiO2 연결에 의해 실현된다. 이러한 단계 후에, 전극들이, 밑에 있는 실리콘까지 비아들을 관통해 형성된다. SiO2가 절연체이기 때문에, 전술한 실시예에서보다 비아들을 형성하는 것이 더 용이할 수 있는데, 이는 연결을 위해 금속을 추가하기 전에 패시베이션의 라이너가 필요하지 않기 때문이다.
도 7a 내지 도 7c는, 금속-대-금속 접합이 VCSEL 스탬프들을 실리콘 웨이퍼에 부착하는 데 사용되는, 본 발명의 또 다른 실시예들에 따른, 통합된 전기 연결부들을 갖는 VCSEL들(32)의 어레이들(100, 102, 104)의 개략 단면도들이다. 도 7d 내지 도 7f는 트레이스들(78)에 의해 둘러싸인 VCSEL들(32)의 광학 개구들(108)을 각각 도시하는, 어레이들(100, 102, 104)의 개략 평면도들이다.
금속-대-금속 접합의 목적을 위해, VCSEL 스탬프들(24)이 다이싱되기 전에 수직 이미터들의 전면들(52) 위에 금속 층(106)이 퇴적된다. 이어서 금속 층(106)이 실리콘 웨이퍼(26) 상에 퇴적된 대응하는 금속 층에 금속-대-금속 접합으로 접합되고, 따라서 각각의 VCSEL(32)의 하부 면을 비아(112)를 통해 칩(30)의 금속 층 내의 개별 접점(110)에 연결한다. 예를 들어, 금속 층들은 구리를 포함할 수 있고, 이어서 이들 구리 층은 분자 접합(molecular bonding)에 의해 함께 연결된다. 이러한 종류의 접합을 수행하기 위하여, 금속 표면들은 세정되고, 낮은 거칠기, 낮은 밀도의 입자, 및 탈산화를 위해 사전-처리된다. 이어서, 표면들은 압력 하에, 전형적으로 상승된 온도에서, 함께 접합된다. 접합 공정에 사용될 수 있는 장비는 다수의 공급자들에 의해 제공된다.
도 7a 내지 도 7f의 실시예들 모두에서, 각각의 VCSEL(32)은 개별 하부 접점(110)을 갖는다. 도 7a 및 도 7d에서, 트레이스들(78)에 의해 형성된 상부 접점들은 어레이(100)의 주변부 둘레의 단자들(113)에 공통으로 연결되는 반면, 도 7b 및 도 7e에서, 어레이(102) 내의 각각의 VCSEL(32)은 개별 상부 접점(118)을 갖는다. 도 7c 및 도 7f의 실시예에서, 어레이(104) 내의 각각의 VCSEL(32)은 그 자신의 상부 접점(118)을 갖는 반면, 하부 접점들은 더 양호한 효율을 위해 공통의 공유된 플레이트(114)에 연결된다. 절연 경계부(120)가 상부 접점들(118)을 플레이트(114)로부터 분리시킨다.
VCSEL 스탬프들과 실리콘 웨이퍼 사이의 접착 및 분자 접합은 둘 모두, 특히, 실리콘 웨이퍼 상에 VCSEL 스탬프들을 저-정밀도로 배치하는 경우에도 허용가능하게 잘 작동하는 이점을 갖는다. 중합체 접착제는 또한 불균일한 접합 표면들에도 적용될 수 있다. 대안적으로, 다른 접합 기술들(도면에 도시되지 않음)이 사용될 수 있다. 예를 들어, VCSEL 스탬프 상의 금속 회로 접점들은, 실리콘 웨이퍼의 상부 표면에서 노출되고 웨이퍼 상의 제어 회로들에 연결되는 구리 필러들에 접합될 수 있다. 이러한 접근법은 VCSEL 스탬프들의 보다 정밀한 배치를 필요로 하지만, 전기 연결부들을 만드는 데 필요한 후속 공정 단계들을 감소시키거나 제거하는 데 유리하다.
도 8a 및 도 8b는 본 발명의 대안적인 실시예들에 따른, 통합된 전기 연결부들을 갖는 VCSEL들(32)의 어레이들(130, 134)의 개략적 단면도들이다. 이들 실시예에서, 공유된 접점들(136, 138)은 VCSEL들의 미리정의된 그룹들에 부착되어, 각각의 그룹이 제어 회로들에 의해 집합적으로 제어가능하도록 한다. 따라서, 이웃 VCSEL들은 공유된 애노드 접점(136)(도 8a) 또는 공유된 캐소드 접점(138)(도 8b)을 갖는다. 이러한 방식으로 전극들을 공유하는 것은 전기 트레이스들 및 제어 회로들에 의해 점유되는 칩 실면적을 감소시키고, 따라서 VCSEL 어레이의 피치를 감소시키고 단위 면적당 VCSEL들의 더 높은 밀도를 달성하는 것을 가능하게 한다. 도 8a 및 도 8b에 도시된 예들은 실리콘 웨이퍼에 대한 VCSEL 스탬프의 중합체 접착제 접합을 가정하지만, 이들 실시예의 원리들은 유사하게 다른 유형의 접합들을 사용하여 적용될 수 있다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른, 이웃하는 VCSEL들의 그룹들을 실리콘 웨이퍼 내의 제어 회로들에 부착하는 데 사용되는, 공유된 전기 접점들(144, 152)을 갖는 VCSEL들(32)의 어레이들(140, 150)의 개략 평면도들이다. 도 9a에서, 이웃하는 VCSEL들(32)의 각각의 쌍(142)이 접점(144)을 공유하는 한편, 도 9b에서는, 4개의 이웃하는 VCSEL들(32)이 동일한 접점(152)을 공유한다. 이들이 애노드 접점들이라고 가정하면, 이들 실시예에서, 예를 들어 금속-대-금속 접합에 의해 VCSEL들의 전방 표면 상의 금속 캐소드 층을 실리콘 웨이퍼 상의 대응하는 금속 층에 연결하고, 따라서 특히 콤팩트한 설계를 달성하는 것이 가능하다.
도 10은 본 발명의 일 실시예에 따른, 통합된 마이크로렌즈(160)를 갖는 VCSEL(32)의 개략적 측면도이다. 그러한 마이크로렌즈들은 VCSEL들이 실리콘 웨이퍼(26)에 접합된 후에 VCSEL들의 배면들 상에 형성되고, VCSEL에 의해 방출된 방사선의 시준을 개선하는 데 유리하다. 마이크로렌즈는 예를 들어, GaAs와 같은 투명 반도체 재료로부터 또는 중합체로부터 제조될 수 있다.
VCSEL 상에 마이크로렌즈 구조체를 생성하기 위해 GaAs를 사용하는 것은 두 가지 주목할 만한 이점을 갖는다: GaAs의 굴절률이 마이크로렌즈 구조체에서 일반적으로 사용되는 중합체 및 유리 재료들의 굴절률보다 커서, GaAs 마이크로렌즈는 유사한 치수의 중합체 또는 유리 렌즈보다 더 높은 광출력을 가질 것이다. 또한, 원하는 형상을 한정하기 위해 GaAs 재료를 에칭함으로써, VCSEL 에피택시 스택 내의 기존의 GaAs 층이 마이크로렌즈를 형성하는 데 사용될 수 있다. 이러한 종류의 에칭은 예를 들어 전사 공정에 의해 수행될 수 있으며, 여기서, 중합체 패턴이 원하는 형상의 마이크로렌즈를 이용해 형성되고, 이 패턴은 적합한 레지스트를 사용하여 웨이퍼에 적용되고, 마지막으로 패턴은 건식 에칭에 의해 GaAs 층으로 전사된다.
대안적으로, 마이크로렌즈는 중합체 레지스트 재료를 사용하여 VCSEL의 배면 상에 패턴화 및 형성될 수 있다. 이러한 종류의 마이크로렌즈는 전형적으로 GaAs에 비해 더 낮은 굴절률로 인해 더 적은 광출력을 가질 것이지만, 당업계에 공지된 기술들을 사용하여 비교적 용이하게 제조된다.
도 11a는 본 발명의 다른 실시예에 따른, 통합된 프로젝터 및 검출기 어레이(170)의 개략적 측면도이다. 이 경우에, 광학 검출기들(176)의 어레이를 포함하는 이미지 센서 칩(174)이 VCSEL 스탬프(24)와 나란히 실리콘 제어 칩(172) 상으로 접합된다. 따라서, 도 11a에 도시된 조합된 디바이스는 단일 기판 상에 프로젝터 및 이미지 센서 둘 모두를 포함한다. 이러한 종류의 디바이스는 깊이 맵핑을 위해 구조화된 광 패턴의 투사 및 이미징과 같은 다양한 응용에서 효율적으로 사용될 수 있다.
도 11b 및 도 11c는 본 발명의 대안적인 실시예들에 따른, 통합된 프로젝터 및 검출기 어레이들(180, 190)의 개략적 측면도들이다. 이들 실시예에서, CMOS 포토다이오드들과 같은 광검출기들(176)이, VCSEL 스탬프들(24)에 접합되기 전에, 제어 회로들과 함께 실리콘 칩들(182, 192) 상에 제조된다. 광검출기들(176)의 위치들은, VCSEL 스탬프들의 각각의 전면들을 실리콘 기판에 접합한 후에 광검출기들이 칩들 상의 VCSEL들(32)과 나란히 위치되도록, 선택된다. 도 11b에서, 광검출기들(176)의 매트릭스(184)는, VCSEL 스탬프(24)가 부착되는 영역과 나란히, 실리콘 칩(182)의 전용 영역에 형성된다. 한편, 도 11c에서, 광검출기들(176)은 VCSEL들(32)과 인터리빙된다.
이들 실시예에서, 이미지 센서에서와 같이, 매트릭스 기하학적 구조로 실리콘 기판 상에 광검출기들을 배열하는 것이 가능하다. 또한, 판독 회로들(도시되지 않음)이 실리콘 기판 상에 형성되고, 각각의 칩으로부터 이미지 데이터를 출력하도록 광검출기들에 결합된다.
도 12는 본 발명의 대안적인 실시예에 따른, 통합된 프로젝터 및 검출기 어레이(190)의 개략적 단면도이다. 이 도면은 도 11c에 도시된 아키텍처의 가능한 구현예의 세부 사항을 도시한다. 광검출기들(176)은 포토다이오드들의 형태를 가지며, 이들은, VCSEL들(32)이 나중에 고정될 위치들과 인터리빙되는 위치들에서, 실리콘 기판의 상부 표면에 제조된다.
마이크로렌즈들(194)은, 광 수집 효율을 개선하기 위해, 도 12에 도시된 바와 같이, 포토다이오드들의 위치들 위에 형성될 수 있다. 이들 마이크로렌즈는 칩 위에 퇴적된 중합체 층으로부터 형성될 수 있거나, 또는 이들은 전술된 방식으로 VCSEL들 사이에 남아 있는 GaAs로부터 에칭될 수 있다. 선택적으로, 추가의 마이크로렌즈들이, 예를 들어 도 10에 도시된 바와 같이, VCSEL들 위에 형성될 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른, 반도체 기판(202) 상에 제조된 통합된 VCSEL 어레이들(200) 및 제어 회로들을 각각 도시하는, 개략적 단면도 및 평면도이다. 실리콘 웨이퍼 상에 CMOS 제어 회로들을 제조하는 데 있어서, "소잉 스트리트(sawing street)들"(206)이 인접한 칩들(30)의 경계들 사이에 남고, 접합 패드들(204)은 각각의 칩의 주변부 주위에 퇴적된다. 전술된 바와 같이, VCSEL 스탬프들(24)이 CMOS 제어 회로들에 접합 및 연결된 후에, 실리콘 기판(202)은 이어서 칩들(30)을 분리시키기 위해 이들 소잉 스트리트들을 따라 다이싱된다. 앞서 설명된 바와 같이, 이 실시예에서 각각의 칩은 VCSEL들(32)의 어레이 및 VCSEL들에 연결되는 제어 회로들을 포함한다. 접합 패드들(204)은 칩(30)을, 패키지 리드, 또는 칩이 설치된 집적 디바이스 내의 다른 컴포넌트에 연결하는 데 사용된다.
전술된 실시예들은 예로서 인용되어 있고 본 발명은 위에서 구체적으로 도시되고 기술된 것으로 제한되지 않는다는 것이 이해될 것이다. 오히려, 본 발명의 범주는 위에서 기술된 다양한 특징들의 조합들 및 하위조합들 양측 모두를 포함할 뿐만 아니라, 전술된 설명을 읽을 때 당업자에게 생각이 떠오를 것이고 종래 기술에서 개시되지 않은 변형들 및 변경들도 포함한다.

Claims (19)

  1. 제조 방법으로서,
    III-V 반도체 기판 상의 다수의 에피택셜 층들의 퇴적에 의해 수직 이미터들의 어레이를 제조하는 단계 - 상기 어레이를 제조하는 단계는 상기 수직 이미터들의 전면들 위에 제1 금속 층을 퇴적하는 단계를 포함함 -;
    실리콘 기판 상에 상기 수직 이미터들을 위한 제어 회로들을 제조하는 단계;
    상기 실리콘 기판 상에 상기 제어 회로들과 접하는 제2 금속 층을 퇴적하는 단계;
    상기 제1 금속 층과 상기 제2 금속 층 사이에 금속-대-금속 접합을 형성하여 상기 수직 이미터들의 각각의 전면들을 상기 제어 회로들과 정렬하여 상기 실리콘 기판에 접합하는 단계;
    상기 각각의 전면들을 접합한 후에, 상기 수직 이미터들의 각각의 배면들로부터 상기 III-V 반도체 기판을 박형화하는 단계; 및
    상기 III-V 반도체 기판을 박형화한 후에, 상기 수직 이미터들을 상기 제어 회로들에 연결하기 위해 상기 수직 이미터들 위에 금속 트레이스들을 퇴적하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 수직 이미터들의 어레이를 제조하는 단계는, 상기 III-V 반도체 기판을 박형화한 후에, 상기 에피택셜 층들을 에칭하여 개별 이미터 영역들을 한정하고, 상기 이미터 영역들을 처리하여 수직-공동 표면-방출 레이저(vertical-cavity surface-emitting laser, VCSEL)들을 생성하는 단계를 포함하는, 방법.
  3. 제1항에 있어서, 상기 III-V 반도체 기판을 스탬프들로 다이싱하는 단계를 포함하며, 상기 스탬프들 각각은 상기 수직 이미터들 중 하나 이상을 포함하고, 상기 각각의 전면들을 접합하는 단계는 상기 스탬프들 각각을 상기 실리콘 기판 상의 각각의 위치에서 정렬 및 접합하는 단계를 포함하는, 방법.
  4. 제1항에 있어서, 상기 각각의 전면들을 접합하는 단계는 상기 수직 이미터들의 전면들과 상기 실리콘 기판 사이에 중합체 접착제를 도포하는 단계를 포함하는, 방법.
  5. 제1항에 있어서, 상기 제1 금속 층은 상기 수직 이미터들의 전면들과 상기 제어 회로들 사이의 제1 접점으로서의 역할을 하는 반면, 상기 금속 트레이스들은 상기 제어 회로들과 상기 수직 이미터들의 배면들 사이의 제2 접점으로서의 역할을 하는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 금속 트레이스들을 퇴적하는 단계는, 상기 수직 이미터들에 개별 접점들을 부착하여, 상기 수직 이미터들 각각이 상기 제어 회로들에 의해 개별적으로 제어가능하도록 하는 단계를 포함하는, 방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 금속 트레이스들을 퇴적하는 단계는, 상기 수직 이미터들의 미리정의된 그룹들에 각각의 공유된 접점들을 부착하여, 상기 그룹들 각각이 상기 제어 회로들에 의해 집합적으로 제어가능하도록 하는 단계를 포함하는, 방법.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 퇴적된 금속 트레이스들 중 적어도 일부는 상기 수직 이미터들의 배면들과 상기 실리콘 기판 상의 상기 제어 회로들 사이에서 연장되는, 방법.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 금속 트레이스들을 퇴적한 후에, 상기 실리콘 기판을 다이싱하여 복수의 칩들을 형성하는 단계를 포함하며, 각각의 칩은 상기 수직 이미터들 중 하나 이상 및 상기 수직 이미터들 중 상기 하나 이상에 연결되는 제어 회로들을 포함하는, 방법.
  10. 제9항에 있어서, 상기 수직 이미터들의 각각의 전면들을 상기 실리콘 기판에 접합한 후에 광검출기들이 상기 칩들 상의 상기 수직 이미터들과 나란히 위치되도록 선택된 위치들에서, 상기 실리콘 기판 상에 상기 광검출기들을 제조하는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 광검출기들을 제조하는 단계는, 상기 실리콘 기판 상에 상기 광검출기들을 매트릭스 기하학적 구조로 배열하고, 각각의 칩으로부터 이미지 데이터를 출력하도록, 상기 광검출기들에 결합된 판독 회로를 상기 실리콘 기판 상에 형성하는 단계를 포함하는, 방법.
  12. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 수직 이미터들의 배면들 상에 마이크로렌즈들을 형성하는 단계를 포함하는, 방법.
  13. 광전자 디바이스로서,
    실리콘 기판;
    상기 실리콘 기판 상에 제조된 제어 회로들;
    III-V 반도체 기판 상에 형성된 다수의 에피택셜 층들을 포함하는 수직 이미터들의 어레이 - 상기 수직 이미터들은 상기 제어 회로들과 정렬하여 상기 실리콘 기판에 접합되는 각각의 전면들을 갖고, 상기 수직 이미터들의 각각의 배면들을 통해 방사선을 방출하도록 구성됨 -;
    상기 수직 이미터들 위에 배치되고 상기 수직 이미터들을 상기 제어 회로들에 연결하는 금속 트레이스들; 및
    수직-공동 표면-방출 레이저(VCSEL)들의 각각의 전면들 위에 배치되고 상기 VCSEL들의 상기 전면들과 상기 제어 회로들 사이의 공통 접점으로서의 역할을 하도록 구성된 금속 층
    을 포함하는, 광전자 디바이스.
  14. 제13항에 있어서, 상기 금속 층은, 상기 VCSEL들의 상기 각각의 전면들 위에 배치된 금속 층과 상기 실리콘 기판 상의 추가의 금속 층 사이의 금속-대-금속 접합에 의해 상기 제어 회로에 연결되는, 광전자 디바이스.
  15. 제13항에 있어서, 상기 수직 이미터들은 VCSEL들로서 구성되는, 광전자 디바이스.
  16. 제13항에 있어서, 상기 III-V 반도체 기판은 상기 실리콘 기판에 접합되기 전에 박형화되는, 광전자 디바이스.
  17. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 금속 트레이스들은 상기 수직 이미터들에 대한 개별 접점들로서 구성되어, 상기 수직 이미터들 각각이 상기 제어 회로들에 의해 개별적으로 제어가능하도록 하는, 광전자 디바이스.
  18. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 금속 트레이스들은 상기 수직 이미터들의 각각의 그룹들에 부착된 공유된 접점들로서 구성되어, 상기 그룹들 각각이 상기 제어 회로들에 의해 집합적으로 제어가능하도록 하는, 광전자 디바이스.
  19. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 수직 이미터들의 각각의 전면들을 상기 실리콘 기판에 접합한 후에 광검출기들이 상기 수직 이미터들과 나란히 위치되도록 선택된 위치들에서, 상기 실리콘 기판 상에 제조되는 상기 광검출기들을 포함하는, 광전자 디바이스.
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