KR20200093636A - 전력 반도체 패치 패키징 구조 - Google Patents

전력 반도체 패치 패키징 구조 Download PDF

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Abstract

본 발명은 전력 반도체 패치 패키징 구조를 개시하는데, 기판 (100)과 기판 (100)에 피복되는 전도성 금속 층 (200)을 포함하고, 전도성 금속 층 (200)에 복수개의 전도성 필라 (201)가 일체로 성형되어 있고, 전력 반도체 패치 패키징 구조는 추가로 전도성 연결층 (300)을 통해 전도성 금속 층 (200)에 고정되고, 고정 된 후의 높이와 전도성 필라 (201)의 높이가 일치한 복수개의 반도체 칩 (400) 및 전도성 필라 (201)와 반도체 칩 (400)을 기판 (100)의 동일 측에 패키징시킨 절연층 (500)을 포함하며; 전도성 필라 (201)와 반도체 칩 (400)의 선단에 절연층 (500)을 관통하는 패드 (600)가 각각 설치되어 있다. 본 발명의 전력 반도체 패치 패키징 구조는 전도성 필라 (201)를 이용하여 반도체 칩 (400) 하면의 하나 또는 복수의 전극을 통과하는 전류를 상면에 도입하여, 반도체 칩 (400)을 패키징시킨 후, 모든 전도성 전극 패드 (600)가 동일 측에 위치하도록 하여, 프로세스가 간단하고, 프로세스 단계가 적으며 구조 설계가 합리적이고 체적이 작으며 적용 범위가 광범하고 패키징 재료 사용량이 적으며 시장 요구에 적응할 수 있다.

Description

전력 반도체 패치 패키징 구조
본 발명은 반도체 패키징 기술 분야에 관한 것으로서，특히 전력 반도체 패치 패키징 구조 (power semiconductor patch packaging structure)에 관한 것이다.
SMT (표면 실장 기술: Surface Mount Technology)는 전자 산업계의 신흥 산업 기술의 하나로서, 그 흥기와 급속한 발전은 전자 어셈블리 산업의 혁명으로서, 전자 어셈블리가 더욱더 빠르고 간단하게 하도록 하고 있다. 따라서, 각종 전자 제품은 업데이트가 점점 빨라지고 집성도가 더욱더 높으며 가격이 더욱더 저렴해지고 있다. 웨어러블 전자 장치의 흥기로 하여, 패치 패키징의 소형화에 대한 요구가 점점 높아지고 있다. 기존의 전력 반도체 소자는 주로 VDMOS, BJT 및 다이오드로 구분되는데, 모두 수직 전도성 전력 반도체 소자이다. 전력 반도체 패치 패키징 (SMT)은 모두 고정 프레임에 장착되는데, 다이 본딩, 와이어 본딩, 플라스틱 패키징, 전기 도금 및 성형 (molding)이 5 개 주요 프로세스를 통해 전력 반도체 칩을 특정된 패치 패키징 형태 중에 패키징시키는데, 기존의 패치 패키징 구조는 외형체적이 커서 웨어러블 전자 장치와 모바일 전자 기기 등 작은 공간을 요구하는 기기에 적합하지 않고 시장의 요구에 완전히 적응할 수 없으며 그 체적이 그의 적용 범위를 제한시켜 또한 크기가 커서 많은 재료를 사용하고 패키징 당 원가가 높아서 시장 판촉에 유리하지 않다.
따라서, 상기 기술적 문제를 어떻게 해결하는 것은 본 분야의 시급히 해결해야 할 기술적 문제이다.
본 발명의 주요 목적은 프로세스가 간단하고 구조 설계가 합리적이며체적이 작고 재료 사용량이 적으며 원가가 낮은 전력 반도체 패치 패키징 구조를 제공하는 것이다.
본 발명은, 기판과 기판에 피복되는 전도성 금속 층을 포함하는 전력 반도체 패치 패키징 구조에 있어서, 전도성 금속 층에 복수개의 전도성 필라가 일체로 성형되어 있고, 전력 반도체 패치 패키징 구조는 추가로 전도성 연결층을 통해 전도성 금속 층에 고정되고, 고정 된 후의 높이와 전도성 필라의 높이가 일치한 복수개의 반도체 칩 및 전도성 필라와 반도체 칩을 기판의 동일 측에 패키징시킨 절연층을 포함하며; 전도성 필라와 반도체 칩의 선단에 절연층을 관통하는 패드가 각각 설치되어 있는 전력 반도체 패치 패키징 구조를 제안한다.
바람직하게는, 패드의 두께는 1um 내지 200um로 설정된다.
바람직하게는, 기판은 금속, 실리콘, 세라믹, 사파이어 또는 유리 중 하나의 재료를 선택 사용하여 만들어진다.
바람직하게는, 절연층은 에폭시 수지, 실리카겔, 세라믹, 포토 레지스트 또는 폴리이미드 중 하나의 재료를 선택 사용하여 만들어진다.
본 발명의 전력 반도체 패치 패키징 구조는 기판에 전도성 금속 층이 피복되어 있고, 전도성 금속 층 성형 과정 중, 복수개의 융기 된 전도성 필라가 성형되어 있고, 동시에 반도체 칩은 전도성 연결 층을 통해 전도성 금속 층에 고정되어 있고, 또한 반도체 칩의 높이와 전도성 필라의 높이는 일치하며, 전도성 필라와 반도체 칩의 선단에 패드가 각각 설치되어 있고, 패드가 전도성 전극으로 설정되고, 나중에 절연층에 의해 반도체 칩과 전도성 필라를 패키징 보호하는데, 패드가 절연층을 관통한다. 본 발명의 반도체 칩과 전도성 필라는 기판의 동일 측에 설치되어 있고, 또한 반도체 칩의 높이와 전도성 필라의 높이는 일치하며, 전도성 필라는 반도체 칩 하면의 하나 또는 복수의 전극을 통과하는 전류를 상면에 도입하여, 반도체 칩이 패키징된 후 모든 전도성 전극 패드가 동일 측에 위치하도록 하여, 수직 전기 전도할 때 전력 반도체의 전극이 상하면으로 나뉘어져 설치되는 방식으로 부터 전극 패드가 동일 측에 설정되는 방식으로의 전환을 해결하였는데, 전도성 필라로 전류를 전도시켜, 종래의 와이어 본딩 프로세스와 대비하면, 본 발명의 전류 밀도가 크고, 패키징과 패드의 프로세스가 간단하며, 프로세스 단계가 적고, 구조 설계가 합리적이며, 반도체 칩의 수직 전도성을 실현하는 기초상에서 패키징 후의 체적을 크게 감소시켜, 전력 반도체 패치 패키징 구조의 패키징 외형 사이즈가 단지 반도체 칩보다 약간 크게 되어 칩 급의 패키징 사이즈에 도달되어 체적이 작고 패키징 재료 사용량이 적으며 원재료 원가를 크게 줄여서 제품 제조 원가를 줄여 제품의 시장 경쟁력을 향상시킨다.
도1은 본 발명의 전력 반도체 패치 패키징 구조의 일 실시예의 단면 구조 모식도이다.
본 발명 목적의 실현, 기능적 특성 및 우점을 실시예와 결합하여，도면을 참조하면서 추가 설명한다.
본 명세서에 설명 된 구체적 실시예는 단지 본 발명을 설명하기 위해 사용 된 것으로 본 발명을 제한하려는 것이 아님을 이해해야 한다.
도 1을 참조하면, 본 발명에 따른 전력 반도체 패치 패키징 구조의 일 실시예를 제안하는데, 기판 (100)과 기판 (100)에 피복되는 전도성 금속 층 (200)을 포함하고, 그중, 기판 (100)은 금속을 선택 사용할 수 있다. 본 실시예에서, 기판 (100)은 실리콘, 세라믹, 사파이어 또는 유리 중 하나의 재료를 선택 사용하여 만들어질 수 있는데, 구체적 요구에 따라 합리하게 선택 사용한다. 전도성 금속 층 (200)은 특수한 형태로 기판 (100)에 피복되어 있고, 본 실시예의 전도성 금속 층 (200)은 증발의 방식을 사용하여 기판 (100)에 피복될 수 있는데, 전도성 금속 층 (200)은 전기전도 역할을 한다. 전도성 금속 층 (200)의 성형 과정 중, 복수개의 융기 된 전도성 필라 (pillar) (201)가 일체로 성형되어 있고, 전도성 필라 (201)와 전도성 금속 층 (200)이 기판 (100)에 일체로 성형되어 전기전도 역할을 한다. 전도성 필라 (201)는 종래의 패키징 구조 중의 와이어 본딩 프로세스보다 높은 전류 밀도를 갖는다. 본 실시예의 전도성 금속 층 (200)은 또한 전기 도금, 무전해 도금 또는 핫 프레싱 중 하나의 방식에 의해 기판 (100)에 피복될 수 있다.
전력 반도체 패치 패키징 구조는 추가로 전도성 연결층 (300)을 통해 전도성 금속 층 (200)에 고정 된 반도체 칩 (400)을 포함하는데, 반도체 칩 (400)이 전도성 금속 층 (200)에 고정 된 후, 그 높이는 전도성 필라 (201)의 높이와 일치한다. 전도성 필라 (201)와 반도체 칩 (400)의 선단에는 패드 (600)가 각각 설치되어 있고, 패드 (600)는 솔더링 방식에 의해 전도성 필라 (201)와 반도체 칩 (400)에 성형되는데, 전극으로 사용된다. 패드 (600)의 두께는 1um 내지 200um으로 설정되고, 두께는 얇고, 체적는 작으며, 공간을 차지하지 않는다. 이와같이, 전도성 필라 (201)와 반도체 칩 (400)은 기판 (100)의 동일 측에 설치되어 있고, 또한 전도성 필라 (201)와 반도체 칩 (400)에 설치 된 패드 (600)도 동일 측에 설정되어, 수직 전기 전도할 때 전력 반도체의 패드 (600)가 상하 두면으로 나뉘어져 설치되는 방식으로 부터 패드 (600)가 동일 측에 솔더링되는 방식으로의 전환을 완벽하게 이루어질 수 있다. 이런 구조를 사용함으로써, 패키징 사이즈를 대폭 감소할 수 있고, 패키징 사이즈를 반도체 칩 (400)의 사이즈의 3 배 이하, 심지어 1.5 배 이하로 제어할 수 있으며, 체적이 작고, 패키징 재료 사용량이 적으며, 프로세스를 간소화하는 동시에 원재료 원가를 크게 줄여서 간접적으로 제품 제조 원가를 줄여 제품의 시장 경쟁력을 향상시킨다. 나중에, 절연층 (500)에 의해 전도성 필라 (201)와 반도체 칩 (400)을 기판 (100)에 패키징시키고, 패드 (600)는 절연층 (500)을 관통한다. 절연층 (500)은 전도성 필라 (201)와 반도체 칩 (400)의 측면을 보호하고 절연 보호 역할을 한다. 절연층 (500)은 에폭시 수지 재료를 선택 사용하여 만들어져 절연성이 우수하고 구조가 안정하다. 절연층 (500)은 또한 실리카겔, 세라믹, 포토 레지스트 또는 폴리이미드 중 하나의 재료를 선택 사용하여 만들어질 수 있다.
웨어러블 전자 장치의 흥기로 하여, 패치 패키징의 소형화에 대한 요구가 점점 높아지고 있고, 기존의 전력 반도체 소자는 주로 VDMOS, BJT 및 다이오드로 구분되는데, 모두 수직 전도성 전력 반도체 소자이다. 전력 반도체 패치 패키징 (SMT)은 모두 고정 프레임에 장착되고, 다이 본딩, 와이어 본딩, 플라스틱 패키징, 전기 도금 및 성형 이 5 개 주요 프로세스를 통해 전력 반도체 칩 (400)을 특정된 패치 패키징 형태 중에 패키징시키는데, 기존의 패치 패키징 구조는 외형체적이 커서 웨어러블 전자 장치와 모바일 전자 기기 등 작은 공간을 요구하는 기기에 적합하지 않고, 시장의 요구에 완전히 적응할 수 없으며 그 체적이 그의 적용 범위를 제한시켜 또한 크기가 커서 많은 재료를 사용하고 패키징 당 원가가 높아 시장 판촉에 유리하지 않다.
종래 기술의 문제점을 해결하기 위해, 본 발명의 전력 반도체 패치 패키징 구조를 제안하는데, 기판 (100), 특수한 형태로 설치된 전도성 금속 층 (200), 반도체 칩 (400), 패드 (600), 절연층 (500)을 포함하고, 전도성 금속 층 (200)은 전기 전도 역할을 하고, 또한, 그 성형 과정 중에서 복수개의 전도성 필라 (201)가 일체로 성형되어 있고, 솔더링에 의해 전도성 필라 (201)에 패드 (600)가 성형되어 있고, 전도성 필라 (201)는 반도체 칩 (400) 하면의 하나 또는 복수의 전극을 통과하는 전류를 상면에 도입하여, 수직 전기 전도가 이루어지며, 또한 전류 밀도가 기존 와이어 본딩 프로세스보다 크다. 반도체 칩 (400)은 전도성 연결 층 (300)을 통해 전도성 금속 층 (200)에 고정되고, 또한 고정 된 후의 반도체 칩 (400)과 전도성 필라 (201)의 높이는 일치하며, 솔더링에 의해 반도체 칩 (400)에 패드 (600)가 형성되어 있고, 전도성 필라 (201)와 반도체 칩 (400)은 기판 (100)의 동일 측에 설치되어 있고, 또한 전도성 필라 (201)에 설치된 패드 (600)와 반도체 칩 (400)에 설치 된 패드 (600)도 동일 측에 위치하며, 전도성 필라 (201)는 반도체 칩 (400) 하면의 하나 또는 복수의 전극을 통과하는 전류를 상면에 도입하여, 반도체 칩 (400)을 패키징시킨 후 모든 전도성 전극을 동일 측에솔더링되도록 하여, 수직 전기 전도할 때 전력 반도체의 전극이 상하면으로 나뉘어져 설치되는 방식으로 부터 전력 반도체의 전극이 동일 측에 솔더링되는 방식으로의 전환을 해결하여, 반도체 칩 (400)의 수직 전도성을 실현하는 기초상에서, 패키징 후의 체적을 감소시킨다. 본 발명은 절연층 (500)을 사용하여 반도체 칩 (400)과 전도성 필라 (201)의 측면을 패키징 보호함으로써, 패키징 후의 체적을 크게 감소시켜，전력 반도체 패치 패키징 구조의 패키징 외형 사이즈가 단지 반도체 칩 (400)보다 약간 크게 되어, 칩 급의 패키징 사이즈에 도달되어서, 체적이 작고, 웨어러블 전자 장치와 모바일 전자 기기 등 작은 공간을 요구하는 전기 기구에 적합하며, 시장의 요구에 완전히 적응할 수 있고, 적용 범위가 광범하다. 또한, 패키징 재료의 양이 적어 원재료 원가를 크게 줄여서 제품 제조 원가를 낮추게 되어 제품의 시장 경쟁력을 향상시킨다. 또한, 전도성 필라 (201)를 사용하여 전류를 전도하는 것이 종래의 와이어 본딩 프로세스와 대비하면, 본 발명의 전류 밀도가 크고, 패키징과 패드 (600)의 프로세스가 간단하고 프로세스 단계가 적으며 구조 설계가 합리적이고 실용적이다.
따라서, 본 발명은 프로세스가 간단하고, 구조 설계가 합리하며, 체적이 작고, 재료가 적으며 원가가 낮은 전력 반도체 패치 패키징 구조를 실현하였다.
상기는 본 발명의 바람직한 실시예일 뿐, 본 발명의 특허 범위를 제한하는 것은 아니다. 본 발명의 명세서 및 도면 내용을 사용하여 얻은 등가 구조 변형 또는 직접 또는 간접적으로 기타 관련 기술 분야에 사용되는 것은 모두 본 발명의 특허 보호 범위에 같은 이치로 포함된다.

Claims (4)

  1. 기판과 기판에 피복되는 전도성 금속 층을 포함하는 전력 반도체 패치 패키징 구조에 있어서,
    상기 전도성 금속 층에 복수개의 전도성 필라가 일체로 성형되어 있고, 상기 전력 반도체 패치 패키징 구조는 추가로 전도성 연결층을 통해 전도성 금속 층에 고정되고, 고정 된 후의 높이와 전도성 필라의 높이가 일치한 복수개의 반도체 칩 및 전도성 필라와 반도체 칩을 기판의 동일 측에 패키징시킨 절연층을 포함하며;
    전도성 필라와 반도체 칩의 선단에 절연층을 관통하는 패드가 각각 설치되어 있는 것을 특징으로 하는 전력 반도체 패치 패키징 구조.
  2. 제 1 항에있어서, 상기 패드의 두께는 1um 내지 200um로 설정되는 것을 특징으로 하는 전력 반도체 패치 패키징 구조.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 기판은 금속, 실리콘, 세라믹, 사파이어 또는 유리 중 하나의 재료를 선택 사용하여 만들어지는 것을 특징으로 하는 전력 반도체 패치 패키징 구조.
  4. 제 3 항에 있어서, 상기 절연층은 에폭시 수지, 실리카겔, 세라믹, 포토 레지스트 또는 폴리이미드 중 하나의 재료를 선택 사용하여 만들어지는 것을 특징으로하는 전력 반도체 패치 패키징 구조.

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