JP2021510923A - パワー半導体の表面実装パッケージ構造 - Google Patents

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Abstract

本発明はパワー半導体の表面実装パッケージ構造を提供し、該パワー半導体の表面実装パッケージ構造は、基板（１００）と、基板（１００）を被覆する導電性金属層（２００）とを備え、導電性金属層（２００）に複数の導電性ポスト（２０１）が一体成形され、パワー半導体の表面実装パッケージ構造は、導電性接続層（３００）を介して導電性金属層（２００）に固定され、且つ固定後の高さが導電性ポスト（２０１）と一致する複数の半導体チップ（４００）と、導電性ポスト（２０１）と半導体チップ（４００）を基板（１００）の同一側にパッケージ化する絶縁層（５００）とを更に備え、導電性ポスト（２０１）及び半導体チップ（４００）の頂端には、それぞれ絶縁層（５００）を貫通するパッド（６００）が設けられる。本発明のパワー半導体の表面実装パッケージ構造は、導電性ポスト（２０１）により、半導体チップ（４００）の下表面の１つ又は複数の電極を通った電流を上表面に導入、パッケージ化された半導体チップ（４００）の全ての導電性電極のパッド（６００）を同一側にする。プロセスが簡単で、工程が少なく、構造の設計が合理的で、体積が小さく、適用範囲が広く、且つパッケージ化に使用される材料が少なく、製本の製造コストが低く、市場からの要望に応えられる。【選択図】図１

Description

本発明は、半導体パッケージ技術分野に関し、特に、パワー半導体の表面実装パッケージ構造に関する。
ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）は、電子業界において新興の工業技術である。その台頭及び急速な成長は、電子組立業界における１つの革命であって、電子組立をますます急速かつ簡単にしているものとなる。それに伴って、様々な電子製品がますます速く更新されており、集積度がますます高くなっており、価格もますます低くなってくる。ウエアラブル電子機器の台頭に伴って、表面実装パッケージの小型化に求められる要件がますます高くなってくる。従来のパワー半導体装置は、主に、いずれも垂直導電性パワー半導体装置であるＶＤＭＯＳ、ＢＪＴ、ダイオードに分けられる。パワー半導体の表面実装パッケージ（ＳＭＴ）はいずれもフレームに固定される。ダイボンディング、ワイヤボンディング、モールディング、電気メッキ、成形という５つの主要工程によって、パワー半導体チップを特定の表面実装パッケージ形態にパッケージ化する。しかしながら、従来の表面実装パッケージ構造は、外形の体積が大きく、ウエアラブル電子機器及び携帯電子機器等の小スペースが要求される電子機器に適合せず、市場からの要望に完全に応えることが困難である。その体積の故に、その適用範囲が限られており、且つ体積が大きく、使用される原材料が大きく、単一のパッケージのコストが高く、市場へ普及させることに寄与しない。
従って、上記技術的課題を如何に解消するかが業界で早急に解決しなければならない技術的課題である。
本発明は、パワー半導体の表面実装パッケージ構造を提供し、プロセスが簡単で、構造の設計が合理的で、体積が小さく、使用される材料が少なく、コストが低いパワー半導体の表面実装パッケージ構造を可能にすることを目的とする。
本発明は、パワー半導体の表面実装パッケージ構造を提供し、該パワー半導体の表面実装パッケージ構造は、基板と、基板を被覆する導電性金属層とを備え、導電性金属層に複数の導電性ポストが一体成形され、パワー半導体の表面実装パッケージ構造は、導電性接続層を介して導電性金属層に固定され、且つ固定後の高さが導電性ポストと一致する複数の半導体チップと、導電性ポストと半導体チップを基板の同一側にパッケージ化する絶縁層とを更に備え、導電性ポスト及び半導体チップの頂端には、それぞれ絶縁層を貫通するパッドが設けられる。
好ましくは、パッドの厚さは１μｍから２００μｍに設定される。
好ましくは、基板は、金属、シリコン、セラミックス、サファイア又はガラスのうちのいずれかの材料からなる。
好ましくは、絶縁層は、エポキシ樹脂、シリカゲル、セラミックス、フォトレジスト又はポリイミドのうちのいずれかの材料からなる。
本発明のパワー半導体の表面実装パッケージ構造において、基板が導電性金属で被覆され、導電性金属層の成形中において、複数の突起した導電性ポストを成形されると同時に、半導体チップを、導電性接続層を介して導電性金属層に固定し、且つ、半導体チップの高さを導電性ポストの高さと一致させ、導電性ポストと半導体チップの頂端に、それぞれパッドを設け、パッドを導電性電極として設け、最後に、絶縁層により、半導体チップと導電性ポストを保護し、パッドが絶縁層を貫通するようにする。本発明において、半導体チップ及び導電性ポストは基板の同一側に設けられ、且つ半導体チップの高さが導電性ポストの高さと一致し、導電性ポストが、半導体チップの下表面の１つ又は複数の電極を通った電流を上表面に導入し、パッケージ化された半導体チップの全ての導電性電極のパッドを同一側にすることで、垂直導電性パワー半導体における電極が上下表面に設けられるが、電極パッドを同一側にすることを実現させる。導電性ポストにより電流を導通させる。従来のワイヤボンディングプロセスに比べて、本発明は、電流密度が大きく、パッケージ化及びパッドのプロセスが簡単で、工程が少なく、構造の設計が合理的で、半導体チップの垂直導電性の特性を実現できた上で、パッケージ化後の体積を大幅に低減させる。パワー半導体の表面実装パッケージ構造の外形寸法は、半導体チップよりもやや大きく、チップスケールパッケージ寸法が達成され、体積が小さく、パッケージ化に使用される材料が少ない。原材料のコストを大幅に低減させることで、製品の製造コストを低減させ、製品の市場における競争力を向上させる。
本発明のパワー半導体の表面実装パッケージ構造の一実施例の断面構成を示す概略図である。
実施例と関連付けて、図面を参照しながら、本発明の目的の実現、機能の特徴及び利点を更に説明する。
ここで説明される具体的な実施例は、本発明を解釈するためのものに過ぎず、本発明を限定するためのものではないことが理解されるべきである。
図１を参照しながら、本発明のパワー半導体の表面実装パッケージ構造の一実施例を提供する。それは、基板１００と、基板１００を被覆する導電性金属層２００とを備え、基板１００として金属からなるものを使用してもよい。本実施例において、基板１００は、シリコン、セラミックス、サファイア又はガラスのうちのいずれかの材料からなるものであってもよく、具体的なニーズに応じて合理的に用いるものである。導電性金属層２００は、異形を呈するように基板１００を被覆する。本実施例において、導電性金属層２００は、蒸発の方式で基板１００を被覆することができる。導電性金属層２００は導電の役割を果たす。導電性金属層２００の成形中、複数の突出した導電性ポスト２０１が形成され、導電性ポスト２０１と導電性金属層２００は、導電の役割を果たすように、基板１００上に一体に成形される。導電性ポスト２０１の電流密度は、従来のパッケージ構造のワイヤボンディングプロセスによる電流密度よりも大きい。本実施例において、導電性金属層２００は、電気メッキ、化学的メッキ、又はホットプレスのうちのいずれかの方式で基板１００を被覆してもよい。
パワー半導体の表面実装パッケージ構造は、導電性接続層３００を介して導電性金属層２００に固定される半導体チップ４００を更に備える。導電性金属層２００に固定された半導体チップ４００の高さは、導電性ポスト２０１の高さと一致する。導電性ポスト２０１と半導体チップ４００の頂端には、それぞれパッド６００が設けられる。パッド６００は、半田付けにより導電性ポスト２０１と半導体チップ４００上に成形され、電極として用いられる。パッド６００の厚さは、１μｍから２００μｍに設けられ、厚さが薄く、体積が小さく、スペースを取らない。これから分かるように、導電性ポスト２０１及び半導体チップ４００は基板１００の同一側に設けられ、且つ、導電性ポスト２０１と半導体チップ４００上に設けられるパッド６００も同一側に設けられることで、垂直導電性パワー半導体における上下表面に設けられるパッド６００を同一側にすることを完全に実現させる。このような構造を用いることで、パッケージ寸法を大幅に低減させ、パッケージ寸法を半導体チップ４００の寸法の３倍以下、ひいては１．５倍以下に制御することができる。体積が小さく、パッケージ化に使用される材料が少なく、工程を簡素化すると共に、原料のコストを大幅に低減させ、製品の製造コストを間接的に低減させ、製品の市場における競争力を向上させる。最後に、絶縁層５００により導電性ポスト２０１と半導体チップ４００を基板１００にパッケージ化し、パッド６００が絶縁層５００を貫通するようにする。絶縁層５００は、導電性ポスト２０１及び半導体チップ４００の側辺を保護し、絶縁保護の役割を果たす。絶縁層５００はエポキシ樹脂からなり、絶縁性が高く、構造が安定しており、確実である。絶縁層５００は、シリカゲル、セラミックス、フォトレジスト又はポリイミドのうちのいずれかの材料からなるものであってもよい。
ウエアラブル電子機器の台頭に伴って、表面実装パッケージの小型化に求められる要件がますます高くなってくる。従来のパワー半導体装置は、主に、いずれも垂直導電性パワー半導体装置であるＶＤＭＯＳ、ＢＪＴ、ダイオードに分けられる。パワー半導体表面実装パッケージ（ＳＭＴ）はいずれもフレームに固定される。ダイボンディング、ワイヤボンディング、モールディング、電気メッキ、成形という５つの主要工程によって、パワー半導体チップ４００を特定の表面実装パッケージ形態にパッケージ化する。しかしながら、従来の表面実装パッケージ構造は、外形の体積が大きく、ウエアラブル電子機器及び携帯電子機器等の小スペースが要求される電子機器に適合せず、市場からの要望に完全に応えることが困難である。その体積の故に、その適用範囲が限られており、且つ体積が大きく、使用される原材料が大きく、単一のパッケージのコストが高く、市場へ普及させることに寄与しない。
従来技術における課題を解決するために、本発明のパワー半導体の表面実装パッケージ構造を提供する。該パワー半導体の表面実装パッケージ構造は、基板１００と、異形を呈するように設けられる導電性金属層２００と、半導体チップ４００と、パッド６００と、絶縁層５００とを備え、導電性金属層２００は導電の役割を果たし、且つ成形中において、複数の導電性ポスト２０１が一体成形され、導電性ポスト２０１に半田付けによりパッド６００が形成される。導電性ポスト２０１は、半導体チップ４００の下表面の１つ又は複数の電極を通った電流を上表面に導入し、垂直導電を実現させ、且つ電流密度は従来のワイヤボンディングよりも大きい。半導体チップ４００は、導電性接続層３００を介して導電性金属層２００に固定され、且つ固定された半導体チップ４００の高さが導電性ポスト２０１の高さと一致する。半導体チップ４００には、半田付けによりパッド６００が成形される。導電性ポスト２０１及び半導体チップ４００は、基板１００の同一側に設けられ、且つ導電性ポスト２０１に設けられるパッド６００及び半導体チップ４００に設けられるパッド６００は同一側に設けられる。導電性ポスト２０１が、半導体チップ４００の下表面の１つ又は複数の電極を通った電流を上表面に導入し、パッケージ化された半導体チップ４００の全ての導電性電極のパッドを同一側にすることで、垂直導電性パワー半導体における電極が上下表面に設けられるが、電極パッドを同一側にすることを実現させる。半導体チップ４００による垂直導電を実現させた上で、パッケージ化後の体積を低減させる。本発明において、絶縁層５００により半導体チップ４００と導電性ポスト２０１の側辺をパッケージ化して保護し、パッケージ化後の体積を大幅に低減させる。パワー半導体の表面実装パッケージ構造の外形寸法は、半導体チップ４００よりもやや大きく、チップスケールパッケージ寸法が達成され、体積が小さく、ウエアラブル電子機器及び携帯電子機器等の小スペースが要求される電子機器に適合し、市場からの要望に完全に応えられ、適用範囲が広い。また、パッケージ化に使用される材料が少ない。原材料のコストを大幅に低減させることで、製品の製造コストを低減させ、製品の市場における競争力を向上させる。なお、導電性ポスト２０１により電流を導通させる。従来のワイヤボンディングプロセスに比べて、本発明は、電流密度が大きく、パッケージ化及びパッド６００のプロセスが簡単で、工程が少なく、構造の設計が合理的で実用性が高い。
従って、本発明は、プロセスが簡単で、構造の設計が合理的で、体積が小さく、使用される材料が少なく、コストが低いパワー半導体の表面実装パッケージ構造を可能にした。
以上の記載は、本発明の好適な実施例に過ぎず、本発明の請求の範囲を限定するものではなく、本発明の明細書及び図面の内容を利用して行った等価構造又はその他の関連する技術分野に直接的、間接的に使用したものは、いずれも同様に本発明の特許保護範囲内に含まれるべきである。

Claims (4)

  1. 基板と、基板を被覆する導電性金属層とを備えるパワー半導体の表面実装パッケージ構造であって、
    前記導電性金属層に複数の導電性ポストが一体成形され、前記パワー半導体の表面実装パッケージ構造は、導電性接続層を介して導電性金属層に固定され、且つ固定後の高さが導電性ポストと一致する複数の半導体チップと、導電性ポストと半導体チップを基板の同一側にパッケージ化する絶縁層とを更に備え、
    導電性ポスト及び半導体チップの頂端には、それぞれ絶縁層を貫通するパッドが設けられる、前記パワー半導体の表面実装パッケージ構造。
  2. 前記パッドの厚さは１μｍから２００μｍに設定されることを特徴とする
    請求項１に記載のパワー半導体の表面実装パッケージ構造。
  3. 前記基板は、金属、シリコン、セラミックス、サファイア又はガラスのうちのいずれかの材料からなることを特徴とする
    請求項１又は２に記載のパワー半導体の表面実装パッケージ構造。
  4. 前記絶縁層は、エポキシ樹脂、シリカゲル、セラミックス、フォトレジスト又はポリイミドのうちのいずれかの材料からなることを特徴とする
    請求項３に記載のパワー半導体の表面実装パッケージ構造。
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