KR20200032940A - 반도체 장치 - Google Patents

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    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

반도체 장치가 제공된다. 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 제1 와이어 패턴, 제1 와이어 패턴 상에서, 제1 와이어 패턴과 이격되어 제1 방향으로 연장되는 제2 와이어 패턴, 기판 상에 배치되고, 제1 와이어 패턴 및 제2 와이어 패턴을 감싸는 제1 게이트 구조체, 기판 상에서 제1 게이트 구조체와 이격되어 배치되는 제2 게이트 구조체, 제1 게이트 구조체와 제2 게이트 구조체 사이에 배치되는 제1 소오스/드레인 영역, 제1 소오스/드레인 영역의 바닥면과 기판 사이에 배치되는 제1 스페이서, 제1 소오스/드레인 영역 상의 제1 소오스/드레인 컨택 및 제1 소오스/드레인 컨택과 제1 게이트 구조체 사이의 제2 스페이서를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디를 둘러싸도록 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor), 멀티 브릿지 채널(Multi Bridge Channel) 소자 및 나노시트(nanosheet) 소자가 제안되었다. 이러한 멀티 게이트 트랜지스터, 멀티 브릿지 채널 소자 및 나노시트 소자는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 트랜지스터의 채널 영역으로 이용되는 와이어 패턴의 개수를 조정하여 전류 제어 능력을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 제1 와이어 패턴, 제1 와이어 패턴 상에서, 제1 와이어 패턴과 이격되어 제1 방향으로 연장되는 제2 와이어 패턴, 기판 상에 배치되고, 제1 및 제2 와이어 패턴을 감싸는 제1 게이트 구조체, 기판 상에서 제1 게이트 구조체와 이격되는 제2 게이트 구조체, 제1 및 제2 게이트 구조체 사이의 제1 소오스/드레인 영역, 제1 소오스/드레인 영역의 바닥면과 기판 사이의 제1 스페이서, 제1 소오스/드레인 영역 상의 제1 소오스/드레인 컨택 및 제1 소오스/드레인 컨택과 제1 게이트 구조체 사이의 제2 스페이서를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판 상에, 서로 다른 유형의 트랜지스터가 형성되는 제1 및 제2 영역, 기판의 제1 영역에, 제1 방향으로 연장되는 제1 및 제2 와이어 패턴, 기판의 제1 영역에 서로 이격되어 배치되고, 제1 및 제2 와이어 패턴을 감싸는 제1, 제2 및 제3 게이트 구조체, 제1 및 제2 게이트 구조체 사이에서 제1 와이어 패턴 상에 배치되고, 제2 와이어 패턴을 관통하는 제1 소오스/드레인 영역, 제1 및 제3 게이트 구조체 사이에서 제1 및 제2 와이어 패턴을 관통하는 제2 소오스/드레인 영역, 제1 소오스/드레인 영역과 기판의 제1 영역 사이에 배치되는 제1 스페이서, 제1 소오스/드레인 영역 상의 제1 소오스/드레인 컨택 및 제1 소오스/드레인 컨택과 상기 제1 게이트 구조체 사이의 제2 스페이서를 포함하고, 제1 스페이서와 제2 스페이서는 동일한 물질을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 제1 내지 제3 와이어 패턴, 기판 상에서 서로 이격되어 배치되고, 제1, 제2 및 제3 와이어 패턴을 감싸는 제1, 제2 및 제3 게이트 구조체, 제1 및 제2 게이트 구조체 사이에서 제1 와이어 패턴 상에 배치되고, 제2 및 제3 와이어 패턴을 관통하는 제1 소오스/드레인 영역, 제1 및 제3 게이트 구조체 사이에서 제1, 제2 및 제3 와이어 패턴을 관통하는 제2 소오스/드레인 영역, 제1 소오스/드레인 영역의 바닥면과 기판 사이에서, 제1 와이어 패턴을 감싸는 제1 스페이서, 제2 게이트 구조체와 제1 소오스/드레인 영역을 포함하는 제1 트랜지스터 및 제3 게이트 구조체와 제2 소오스/드레인 영역을 포함하는 제2 트랜지스터를 포함하고, 제1 및 제2 트랜지스터는 동일한 유형의 트랜지스터일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 A-A' 및 B-B' 선을 따라 절단한 단면도이다.
도 3은 도 1의 C-C' 및 D-D' 선을 따라 절단한 단면도이다.
도 4는 도 1의 E-E' 및 F-F' 선을 따라 절단한 단면도이다.
도 5, 도 6 및 도 7 각각은 도 1의 A-A' 및 B-B' 선을 따라 절단한 단면도이다.
도 8 내지 도 17 각각은, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
이하에서 도 1 내지 도 4를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 도 1에서는 도시의 명확성을 위해, 제1 및 제2 층간 절연막(171, 172), 제1, 제2, 제3 및 제4 소오스/드레인 컨택(181, 182, 283, 284) 등의 도시를 생략하였다. 도 1 내지 도 4를 참조하면, 기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 기판(100)의 제1 및 제2 영역(I, II)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수도 있다. 기판(100)의 제1 영역(I)과 제2 영역(II)에는 서로 다른 유형의 트랜지스터가 형성될 수 있다. 기판(100)의 제1 영역(I)에 PMOS 또는 NMOS 트랜지스터가 형성되는 경우, 기판(100)의 제2 영역(II)에는 NMOS 또는 PMOS 트랜지스터가 형성될 수 있다.
기판(100)은 제1 및 제2 핀형 패턴(149, 249)을 포함할 수 있다. 예를 들어, 제1 및 제2 핀형 패턴(149, 249)은, 기판(100)의 일부분일 수 있다. 기판(100)의 상면(U)은, 제1 및 제2 핀형 패턴(149, 249) 각각의 상면일 수 있다.
필드 절연막(105)은 제1 및 제2 핀형 패턴(149, 249)의 측벽의 적어도 일부를 감쌀 수 있다. 제1 및 제2 핀형 패턴(149, 249)은 필드 절연막(105)에 의해 정의될 수 있다.
도 3에서, 제1 및 제2 핀형 패턴(149, 249)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한 도 3에서, 기판(100)으로부터 필드 절연막(105)의 상면까지의 높이는 제1 및 제2 핀형 패턴(149, 249)의 상면까지의 높이와 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 예를 들어, 기판(100)으로부터 필드 절연막(105)의 상면까지의 높이는 제1 및 제2 핀형 패턴(149, 249)의 상면까지의 높이와 상이할 수 있음은 물론이다.
제1 및 제2 핀형 패턴(149, 249)은 기판(100)의 일부를 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 및 제2 핀형 패턴(149, 249)은 기판(100)과 동일하거나 상이한 물질을 포함할 수 있다. 제1 및 제2 핀형 패턴(149, 249)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다.
제1, 제2 및 제3 와이어 패턴(141, 142, 143)은, 기판(100)의 제1 영역(I)에서 제11 방향(X11)으로 연장될 수 있다. 제1, 제2 및 제3 와이어 패턴(141, 142, 143)은, 제13 방향(X13)으로 서로 이격될 수 있다. 제13 방향(X13)은, 예를 들어, 기판(100)의 상면(U)으로부터 수직인 방향일 수 있다. 제1 와이어 패턴(141)은 기판(100)의 상면(100U)과 이격될 수 있다. 제2 와이어 패턴(142)은, 제1 와이어 패턴(141) 상에 배치될 수 있다. 제3 와이어 패턴(143)은 제1 및 제2 와이어 패턴(141, 142) 사이에 배치될 수 있다. 제4, 제5 및 제6 와이어 패턴(244, 245, 246)은, 기판(100)의 제2 영역(II)에서 제21 방향(X21)으로 연장될 수 있다. 제4, 제5 및 제6 와이어 패턴(244, 245, 246)은, 제23 방향(X23)으로 서로 이격될 수 있다. 제23 방향(X23)은, 예를 들어, 기판(100)의 상면(U)으로부터 수직인 방향일 수 있다. 제4 와이어 패턴(244)은 기판(100)의 상면(100U)과 이격될 수 있다. 제5 와이어 패턴(245)은, 제4 와이어 패턴(244) 상에 배치될 수 있다. 제6 와이어 패턴(246)은, 제4 와이어 패턴(244)과 제5 와이어 패턴(245) 사이에 배치될 수 있다. 도 3에서, 제1 내지 제6 와이어 패턴(141, 142, 143, 244, 245, 246)의 단면은 사각형 일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 내지 제6 와이어 패턴(141, 142, 143, 244, 245, 246)의 모서리 부분은 둥그렇게 될 수 있음은 물론이다. 제1 내지 제3 와이어 패턴(141, 142, 143)은 제1 핀형 패턴(149)과 동일한 물질을 포함할 수 있다. 제4 내지 제6 와이어 패턴(244, 245, 246)은 제2 핀형 패턴(249)과 동일한 물질을 포함할 수 있다. 제1 내지 제6 와이어 패턴(141, 142, 143, 244, 245, 246)은 트랜지스터의 채널 영역으로 사용될 수 있다.
제1, 제2 및 제3 게이트 구조체(G1, G2, G3) 각각은, 기판(100)의 제1 영역(I)에서 제12 방향(X12)을 따라 연장되고, 서로 이격될 수 있다. 제4, 제5 및 제6 게이트 구조체(G4, G5, G6) 각각은, 기판(100)의 제2 영역(II)에서 제22 방향(X22)을 따라 연장되고, 서로 이격될 수 있다. 제12 방향(X12)은, 제11 방향(X11)과 교차하는 방향일 수 있다. 제22 방향(X22)은, 제21 방향(X21)과 교차하는 방향일 수 있다. 제1 내지 제3 게이트 구조체(G1, G2, G3) 각각은, 제1 내지 제3 와이어 패턴(141, 142, 143)을 감쌀 수 있다. 제1 내지 제3 와이어 패턴(141, 142, 143) 각각은, 제1 내지 제3 게이트 구조체(G1, G2, G3)를 관통할 수 있다. 제4 내지 제6 게이트 구조체(G4, G5, G6) 각각은, 제4 내지 제6 와이어 패턴(244, 245, 246)을 감쌀 수 있다. 제4 내지 제6 와이어 패턴(244, 245, 246) 각각은, 제4 내지 제6 게이트 구조체(G4, G5, G6)를 관통할 수 있다.
제1 내지 제6 게이트 구조체(G1, G2, G3, G4, G5, G6) 각각은, 제1 내지 제6 계면막(121a, 122a, 123a, 224a, 225a, 226a), 제1 내지 제6 게이트 전극(121b, 122b, 123b, 224b, 225b, 226b) 및 제1 내지 제6 게이트 절연막(121c, 122c, 123c, 224c, 225c, 226c) 각각을 포함할 수 있다. 그러나 이에 제한되는 것은 아니고, 제1 내지 제6 와이어 패턴(141, 142, 143, 244, 245, 246)에 포함되는 물질 등에 따라, 제1 내지 제6 계면막(121a, 122a, 123a, 224a, 225a, 226a)은 생략될 수도 있다. 제1 게이트 구조체(G1)에 관한 설명은 제2 내지 제6 게이트 구조체(G2, G3, G4, G5, G6)에도 적용될 수 있으므로, 이하의 설명은 제1 게이트 구조체(G1)를 중심으로 설명한다.
제1 계면막(121a)은 제1 내지 제3 와이어 패턴(141, 142, 143) 각각을 감쌀 수 있다. 예를 들어, 제1 계면막(121a)은 제1 내지 제3 와이어 패턴(141, 142, 143) 각각의 둘레에 배치될 수 있다. 제1 계면막(121a)은 제1 핀형 패턴(149) 상에 배치될 수 있다. 제1 계면막(121a)은 제1 게이트 전극(121b)과 제1 내지 제3 와이어 패턴(141, 142, 143) 각각의 사이에 배치될 수 있다. 제1 내지 제3 와이어 패턴(141, 142, 143)이 실리콘(Si)을 포함할 경우, 제1 계면막(121a)은 실리콘 산화막(SiO2)을 포함할 수 있다.
제1 게이트 전극(121b)은, 제1 내지 제3 와이어 패턴(141, 142, 143) 각각을 감쌀 수 있다. 제1 게이트 전극(121b)은 제1 계면막(121a) 상에 배치될 수 있다. 제1 게이트 전극(121b)은, 제1, 제2, 제3 및 제4 부분(121b1, 121b2, 121b3, 121b4)을 포함할 수 있다. 제1 게이트 전극(121b)의 제1 부분(121b1)은, 기판(100)과 제1 와이어 패턴(141) 사이에 배치될 수 있다. 제1 게이트 전극(121b)의 제2 부분(121b2)은, 제1 및 제3 와이어 패턴(141, 143) 사이에 배치될 수 있다. 제1 게이트 전극(121b)의 제3 부분(121b3)은, 제2 및 제3 와이어 패턴(142, 143) 사이에 배치될 수 있다. 제1 게이트 전극(121b)의 제4 부분(121b4)은, 제2 와이어 패턴(142) 상에, 제2 및 제4 스페이서(132, 134) 사이에 배치될 수 있다. 제1 게이트 전극(121b)은 도전성 물질을 포함할 수 있다. 제1 게이트 전극(121b)은 단일층으로 도시하였지만, 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 전극(121b)은 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
제1 게이트 절연막(121c)은 제1 계면막(121a)과 제1 게이트 전극(121b) 사이에서, 제1 내지 제3 와이어 패턴(141, 142, 143) 각각을 감싸도록 배치될 수 있다. 제1 게이트 절연막(121c)은 제1 게이트 전극(121b)과 기판(100) 사이, 제1 게이트 전극(121b)과 제1 스페이서(131) 사이, 제1 게이트 전극(121b)과 제4 스페이서(134) 사이, 제1 게이트 전극(121b)과 제3 스페이서(133) 사이, 및 제1 게이트 전극(121b)과 제2 스페이서(132) 사이에 배치될 수 있다. 제1 게이트 절연막(121c)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 상술한 것과 같이, 제1 계면막(121a)이 생략되는 경우, 제1 게이트 절연막(121c)은 고유전체 물질뿐만 아니라, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 등을 포함할 수도 있다.
제1 및 제2 소오스/드레인 영역(151, 152)은, 제1 게이트 구조체(G1)를 중심으로 양측에 배치될 수 있다. 제1 소오스/드레인 영역(151)은 제1 및 제2 게이트 구조체(G1, G2) 사이에 배치될 수 있다. 제1 소오스/드레인 영역(151)은 예를 들어, 제2 및 제3 와이어 패턴(142, 143)을 관통할 수 있다. 제1 소오스/드레인 영역(151)은 제1 와이어 패턴(141) 상에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 영역(151)의 바닥면(151b)은, 제1 와이어 패턴(141) 상에, 제1 와이어 패턴(141)과 이격되어 위치할 수 있다. 제1 소오스/드레인 영역(151)은, 제1 및 제2 와이어 패턴(141, 142) 사이의 하부(151L)와 제2 와이어 패턴(142) 상의 상부(151U)를 포함할 수 있다. 제1 소오스/드레인 영역(151)의 상부(151U)는, 제1 소오스/드레인 영역(151)의 하부(151L)와 제1 소오스/드레인 컨택(181) 사이의 부분일 수 있다. 제2 소오스/드레인 영역(152)은 제1 및 제3 게이트 구조체(G1, G3) 사이에 배치될 수 있다. 제2 소오스/드레인 영역(152)은 예를 들어, 제1 내지 제3 와이어 패턴(141, 142, 143)을 관통할 수 있다. 제2 소오스/드레인 영역(152)의 바닥면(152b)은 기판(100) 내, 예를 들어, 제1 핀형 패턴(149) 내에 위치할 수 있다.
제1 소오스/드레인 영역(151)의 바닥면(151b)은, 기판(100)의 상면(U)을 기준으로, 제2 소오스/드레인 영역(152)의 바닥면(152b)보다 높게 위치할 수 있다. 제1 소오스/드레인 영역(151)의 상면부터 바닥면(151b)까지의 제1 깊이(d1)는, 제2 소오스/드레인 영역(152)의 상면부터 바닥면(152b)까지의 제2 깊이(d2)보다 작을 수 있다.
제1 소오스/드레인 영역(151)은 예를 들어, 제2 및 제3 와이어 패턴(142, 143)과 제11 방향(X11)으로 중첩될 수 있다. 제1 소오스/드레인 영역(151)은 제1 와이어 패턴(141)과는 제11 방향(X11)으로 중첩되지 않을 수 있다. 예를 들어, 제1 소오스/드레인 영역(151)은, 제2 및 제3 와이어 패턴(142, 143)과 접하고, 제1 와이어 패턴(141)과는 접하지 않을 수 있다. 제2 소오스/드레인 영역(152)은 예를 들어, 제1, 제2 및 제3 와이어 패턴(141, 142, 143)과 제11 방향(X11)으로 중첩될 수 있다. 예를 들어, 제2 소오스/드레인 영역(152)은, 제1, 제2 및 제3 와이어 패턴(141, 142, 143)과 접할 수 있다.
제1 및 제2 소오스/드레인 영역(151, 152)이 제11 방향(X11)으로 중첩되는 와이어 패턴 개수에 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 소오스/드레인 영역(151)이 제11 방향(X11)으로 중첩되는 와이어 패턴의 개수와, 제2 소오스/드레인 영역(152)이 제11 방향(X11)으로 중첩되는 와이어 패턴의 개수는 서로 다를 수 있다.
제3 및 제4 소오스/드레인 영역(253, 254)은, 제4 게이트 구조체(G4)를 중심으로 양측에 배치될 수 있다. 제3 소오스/드레인 영역(253)은 제4 및 제5 게이트 구조체(G4, G5) 사이에 배치될 수 있다. 제3 소오스/드레인 영역(253)은 예를 들어, 제5 및 제6 와이어 패턴(245, 246)을 관통할 수 있다. 제3 소오스/드레인 영역(253)은 제4 와이어 패턴(244) 상에 배치될 수 있다. 제3 소오스/드레인 영역(253)의 바닥면(253b)은, 제4 와이어 패턴(244) 상에, 제4 와이어 패턴(244)과 이격되어 위치할 수 있다. 제3 소오스/드레인 영역(253)은, 제4 및 제5 와이어 패턴(244, 245) 사이의 하부(253L)와 제5 와이어 패턴(245) 상의 상부(253U)를 포함할 수 있다. 제3 소오스/드레인 영역(253)의 상부(253U)는, 제3 소오스/드레인 영역(253)의 하부(253L)와 제3 소오스/드레인 컨택(283) 사이의 부분일 수 있다. 제4 소오스/드레인 영역(254)은 제4 및 제6 게이트 구조체(G4, G6) 사이에 배치될 수 있다. 제4 소오스/드레인 영역(254)은 예를 들어, 제4 내지 제6 와이어 패턴(244, 245, 246)을 관통할 수 있다. 제4 소오스/드레인 영역(254)의 바닥면(254b)은 기판(100) 내, 예를 들어, 제2 핀형 패턴(249) 내에 위치할 수 있다.
제3 소오스/드레인 영역(253)의 바닥면(253b)은, 기판(100)의 상면(U)을 기준으로, 제4 소오스/드레인 영역(254)의 바닥면(254b)보다 높게 위치할 수 있다. 제3 소오스/드레인 영역(253)의 상면부터 바닥면(253b)까지의 제3 깊이(d3)는, 제4 소오스/드레인 영역(254)의 상면부터 바닥면(254b)까지의 제4 깊이(d4)보다 작을 수 있다.
제3 소오스/드레인 영역(253)은 예를 들어, 제5 및 제6 와이어 패턴(245, 246)과 제21 방향(X21)으로 중첩될 수 있다. 제3 소오스/드레인 영역(253)은 제4 와이어 패턴(244)과는 제21 방향(X21)으로 중첩되지 않을 수 있다. 예를 들어, 제3 소오스/드레인 영역(253)은 제5 및 제6 와이어 패턴(246)과 접하고, 제4 와이어 패턴(244)과는 접하지 않을 수 있다. 제4 소오스/드레인 영역(254)은 예를 들어, 제4, 제5 및 제6 와이어 패턴(244, 245, 246)과 제21 방향(X21)으로 중첩될 수 있다. 예를 들어, 제4 소오스/드레인 영역(254)은, 제4, 제5 및 제6 와이어 패턴(244, 245, 246)과 접할 수 있다.
제3 및 제4 소오스/드레인 영역(253, 254)이 제21 방향(X21)으로 중첩되는 와이어 패턴 개수에 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다만, 제3 소오스/드레인 영역(253)이 제21 방향(X21)으로 중첩되는 와이어 패턴의 개수와, 제4 소오스/드레인 영역(254)이 제21 방향(X21)으로 중첩되는 와이어 패턴의 개수는 서로 다를 수 있다.
도면에서, 제1, 제2, 제3 및 제4 소오스/드레인 영역(151, 152, 253, 254) 각각이 제1 내지 제5 게이트 전극(121b, 122b, 123b, 224b, 225b, 226b)의 상면보다 아래 부분까지 형성되는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제1, 제2, 제3 및 제4 소오스/드레인 영역(151, 152, 253, 254)은, 채널 영역으로 사용될 수 있는 제2 및 제5 와이어 패턴(142, 245) 보다 높이 형성될 수 있다.
기판(100)의 제1 영역(I)에 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 제1 및 제2 소오스/드레인 영역(151, 152)은 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제2 소오스/드레인 영역(151, 152)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 기판(100)의 제2 영역(II)에 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 제3 및 제4 소오스/드레인 영역(253, 254)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 제3 및 제4 소오스/드레인 영역(253, 254)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치는, 트랜지스터의 채널 영역으로 이용되는 와이어 패턴의 개수를 조정하여, 전류 제어 능력을 향상시킬 수 있다. 예를 들어, 제1 트랜지스터는 제2 게이트 구조체(G2)와 제1 소오스/드레인 영역(151)을 포함할 수 있고, 제2 트랜지스터는 제3 게이트 구조체(G3)와 제2 소오스/드레인 영역(152)을 포함할 수 있다. 다시 말해서, 제1 트랜지스터는, 제2 게이트 구조체(G2)의 일측에 배치되는 제1 소오스/드레인 영역(151)과, 타측에 배치되는 소오스/드레인 영역을 이용하여 구동될 수 있다. 또한, 제2 트랜지스터는, 제3 게이트 구조체(G3)의 타측에 배치되는 제2 소오스/드레인 영역(152)과, 일측에 배치되는 소오스/드레인 영역을 이용하여 구동될 수 있다. 몇몇 실시예에서, 제1 및 제2 소오스/드레인 영역(151, 152) 각각이 제11 방향(X11)으로 중첩되는 와이어 패턴의 개수는 다를 수 있다. 동일한 유형의 제1 및 제2 트랜지스터에서, 채널 영역으로 이용되는 와이어 패턴의 개수를 조정함으로써, 제1 트랜지스터의 전류량과 제2 트랜지스터의 전류량을 상이하게 할 수 있다. 제5 게이트 구조체(G5) 및 제3 소오스/드레인 영역(253)을 포함하는 제3 트랜지스터와, 제6 게이트 구조체(G6) 및 제4 소오스/드레인 영역(254)을 포함하는 제4 트랜지스터에 대해서도, 제1 및 제2 트랜지스터에 대한 설명이 적용될 수 있다.
제1 스페이서(131)는, 제1 소오스/드레인 영역(151)의 바닥면(151b)과 기판(100)의 제1 영역(I) 사이에 배치될 수 있다. 제1 스페이서(131)는 제1 와이어 패턴(141)을 감쌀 수 있다. 제1 스페이서(131)는 제1 및 제2 게이트 구조체(G1, G2) 각각과 접할 수 있다. 제1 스페이서(131)는 제1 및 제2 부분(131a, 131b)을 포함할 수 있다. 제1 스페이서(131)의 제1 부분(131a)은, 기판(100)과 제1 와이어 패턴(141) 사이의 부분일 수 있다. 제1 스페이서(131)의 제2 부분(131b)은, 제1 와이어 패턴(141)과 제1 소오스/드레인 영역(151) 사이의 부분일 수 있다. 제1 스페이서(131)의 제2 부분(131b)은, 제1 소오스/드레인 영역(151)과 제1 게이트 구조체(G1) 사이 및 제1 소오스/드레인 영역(151)과 제2 게이트 구조체(G2) 사이의 부분을 포함할 수 있다. 예를 들어, 제1 스페이서(131)의 제2 부분(131b)은, 제1 소오스/드레인 영역(151)의 바닥면(151b)을 정의할 수 있다. 한편, 제2 소오스/드레인 영역(152)과 기판(100) 사이에는 스페이서가 배치되지 않을 수 있다.
제2 및 제4 스페이서(132, 134)는, 제1 게이트 전극(121b)의 제4 부분(121b4)의 양 측벽에 배치될 수 있다. 제2 스페이서(132)는 제1 소오스/드레인 컨택(181)과 제1 게이트 구조체(G1) 사이에 배치될 수 있다. 제2 스페이서(132)는, 제1 소오스/드레인 컨택(181)과 제1 게이트 전극(121b)의 제4 부분(121b4) 사이에 배치될 수 있다. 제2 스페이서(132)는 제1 소오스/드레인 영역(151)의 상부(151U)와 제1 게이트 전극(121b)의 제4 부분(121b4) 사이에 배치될 수 있다. 제2 스페이서(132)는 제2 와이어 패턴(142) 상에 배치될 수 있다. 제4 스페이서(134)는 제2 소오스/드레인 컨택(182)과 제1 게이트 구조체(G1) 사이에 배치될 수 있다. 제4 스페이서(134)는 제2 소오스/드레인 영역(152)과 제1 게이트 구조체(G1) 사이에 개재될 수 있다. 예를 들어, 제4 스페이서(134)는 제2 소오스/드레인 영역(152)과 제1 게이트 전극(121b)의 제1 부분(121b1) 사이, 제2 소오스/드레인 영역(152)과 제1 게이트 전극(121b)의 제2 부분(121b2) 사이, 제2 소오스/드레인 영역(152)과 제1 게이트 전극(121b)의 제3 부분(121b3) 사이, 및 제2 소오스/드레인 영역(152)과 제1 게이트 전극(121b)의 제4 부분(121b4) 사이에 개재될 수 있다. 제4 스페이서(134)는 제1, 제2 및 제3 와이어 패턴(141, 142, 143) 각각을 감쌀 수 있다.
제3 스페이서(133)는 제1 소오스/드레인 영역(151)과 제1 게이트 구조체(G1) 사이에 배치될 수 있다. 예를 들어, 제3 스페이서(133)는 제1 게이트 전극(121b)의 제3 부분(121b3)과, 제1 소오스/드레인 영역(151)의 하부(151L) 사이에 개재될 수 있다. 또한, 제3 스페이서(133)는 제1 와이어 패턴(141)과 제2 와이어 패턴(142) 사이에 배치될 수 있다. 예를 들어, 제2 와이어 패턴(142)은, 제2 및 제3 스페이서(132, 133) 사이에 개재될 수 있다. 제3 스페이서(133)는 예를 들어, 제1 소오스/드레인 영역(151), 및 제2 와이어 패턴(142)과 제3 와이어 패턴(143) 사이의 제1 게이트 절연막(121c) 각각과 접할 수 있다.
제5 스페이서(235)는, 제3 소오스/드레인 영역(253)의 바닥면(253b)과 기판(100)의 제2 영역(II) 사이에 배치될 수 있다. 제5 스페이서(235)는 제4 와이어 패턴(244)을 감쌀 수 있다. 제5 스페이서(235)는 예를 들어, 제4 및 제5 게이트 구조체(G4, G5) 각각과 접할 수 있다. 제5 스페이서(235)는 제1 및 제2 부분(235a, 235b) 을 포함할 수 있다. 제5 스페이서(235)의 제1 부분(235a)은, 기판(100)과 제4 와이어 패턴(244) 사이에 배치되는 부분일 수 있다. 제5 스페이서(235)의 제2 부분(235b)은, 제4 와이어 패턴(244)과 제3 소오스/드레인 영역(253) 사이에 배치되는 부분일 수 있다. 제5 스페이서(235)의 제2 부분(235b)은, 제3 소오스/드레인 영역(253)과 제4 게이트 구조체(G4) 사이 및 제3 소오스/드레인 영역(253)과 제5 게이트 구조체(G5) 사이의 부분을 포함할 수 있다. 예를 들어, 제5 스페이서(235)의 제2 부분(235b)은, 제3 소오스/드레인 영역(253)의 바닥면(253b)을 정의할 수 있다. 한편, 제4 소오스/드레인 영역(254)과 기판(100) 사이에는, 스페이서가 배치되지 않을 수 있다.
제6 스페이서(236)와 제8 스페이서(238)는, 제4 게이트 전극(224b)의 제4 부분(224b4)의 양 측벽에 배치될 수 있다. 제6 스페이서(236)는 제3 소오스/드레인 컨택(283)과 제4 게이트 구조체(G4) 사이에 배치될 수 있다. 제6 스페이서(236)는, 제3 소오스/드레인 컨택(283)과 제4 게이트 전극(224b)의 제4 부분(224b4) 사이에 배치될 수 있다. 제6 스페이서(236)는 제3 소오스/드레인 영역(253)의 상부(253U)와 제4 게이트 전극(224b)의 제4 부분(224b4) 사이에 배치될 수 있다. 제6 스페이서(236)는 제5 와이어 패턴(245) 상에 배치될 수 있다. 제6 스페이서(236)는 예를 들어, 제11 스페이서(263)와 제5 와이어 패턴(245) 사이에도 배치될 수 있다. 제8 스페이서(238)는 제4 소오스/드레인 컨택(284)과 제4 게이트 구조체(G4) 사이에 배치될 수 있다. 제8 스페이서(238)는 제4 소오스/드레인 영역(254)과 제4 게이트 구조체(G4) 사이에 개재될 수 있다. 예를 들어, 제8 스페이서(238)는 제4 소오스/드레인 영역(254)과 제4 게이트 전극(224b)의 제1 부분(224b1) 사이, 제4 소오스/드레인 영역(254)과 제4 게이트 전극(224b)의 제2 부분(224b2) 사이, 제4 소오스/드레인 영역(254)과 제4 게이트 전극(224b)의 제3 부분(224b3) 사이, 및 제4 소오스/드레인 영역(254)과 제4 게이트 전극(224b)의 제4 부분(224b4) 사이에 개재될 수 있다. 제8 스페이서(238)는 제4, 제5 및 제6 와이어 패턴(244, 245, 246) 각각을 감쌀 수 있다.
제7 스페이서(237)는 제3 소오스/드레인 영역(253)과 제4 게이트 구조체(G4) 사이에 배치될 수 있다. 예를 들어, 제7 스페이서(237)는 제4 게이트 전극(224b)의 제3 부분(224b3)과, 제3 소오스/드레인 영역(253)의 하부(253L) 사이에 개재될 수 있다. 또한, 제7 스페이서(237)는 제4 및 제6 와이어 패턴(244, 246) 사이에 배치될 수 있다. 제7 스페이서(237)는 예를 들어, 제3 소오스/드레인 영역(253), 및 제5 와이어 패턴(245)과 제6 와이어 패턴(246) 사이의 제4 게이트 절연막(224c) 각각과 접할 수 있다.
제1 내지 제8 스페이서(131, 132, 133, 134, 235, 236, 237, 238)는, 동일한 물질을 포함할 수 있다. 예를 들어, 제1 내지 제8 스페이서(131, 132, 133, 134, 235, 236, 237, 238)는 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1, 제2 및 제4 스페이서(131, 132, 134)가 동일한 물질을 포함할 수 있다. 또한, 제1 스페이서(131)는 제1 소오스/드레인 영역(151) 아래에 배치될 수 있다. 반도체 장치의 제조 공정에서 제1 내지 제4 스페이서(131, 132, 133, 134)를 형성한 후 제1 및 제2 소오스/드레인 영역(151, 152)을 형성하는 경우, 제1, 제2 및 제4 스페이서(131, 132, 134)는 동일한 물질을 포함할 수 있다. 또한 공정 순서로 인해 제1 스페이서(131)는 제1 소오스/드레인 영역(151) 아래에 배치될 수 있다.
반도체 장치의 제조 공정에서 제1 내지 제4 스페이서(131, 132, 133, 134)를 형성한 후 제1 및 제2 소오스/드레인 영역(151, 152)을 형성하면, 제1 및 제2 소오스/드레인 영역(151, 152)을 형성하기 위한 과정에서 채널 영역(제1, 제2 및 제3 와이어 패턴(141, 142, 143))의 노출을 방지할 수 있다. 이러한 효과는, 제5 내지 제8 스페이서(235, 236, 237, 238), 제3 소오스/드레인 영역(253) 및 제4 소오스/드레인 영역(254)에 대해서도 적용될 수 있다.
제9 스페이서(161)는 제2 스페이서(132)와 제1 소오스/드레인 컨택(181) 사이에 배치될 수 있다. 제9 스페이서(161)는 제2 스페이서(132)의 측벽 상에 배치될 수 있다. 제9 스페이서(161)는 제1 소오스/드레인 영역(151) 상에 배치될 수 있다. 제9 스페이서(161)는 연장 부분(161b)을 포함할 수 있다. 제9 스페이서(161)의 연장 부분(161b)은, 제1 소오스/드레인 영역(151)의 상면을 따라 연장되는 부분일 수 있다. 그러나, 제9 스페이서(161)가 연장 부분(161b)을 포함하는 것에 본 발명의 기술적 사상이 제한되는 것은 아니다. 예를 들어, 공정에 따라, 제1 소오스/드레인 컨택(181) 형성 시 제9 스페이서(161)의 연장 부분(161b)은 제거될 수도 있음은 물론이다.
제10 스페이서(162)는 제4 스페이서(134)와 제2 소오스/드레인 컨택(182) 사이에 배치될 수 있다. 제10 스페이서(162)는 제4 스페이서(134)의 측벽 상에 배치될 수 있다. 제10 스페이서(162)는 제2 소오스/드레인 영역(152) 상에 배치될 수 있다. 제10 스페이서(162)는 연장 부분(162b)을 포함할 수 있다. 제10 스페이서(162)의 연장 부분(162b)은, 제2 소오스/드레인 영역(152)의 상면을 따라 연장되는 부분일 수 있다. 그러나, 제10 스페이서(162)가 연장 부분(162b)을 포함하는 것에 본 발명의 기술적 사상이 제한되는 것은 아니다. 예를 들어, 공정에 따라, 제2 소오스/드레인 컨택(182) 형성 시, 제10 스페이서(162)의 연장 부분(162b)은 제거될 수도 있음은 물론이다.
제11 스페이서(263)는, 제6 스페이서(236)와 제3 소오스/드레인 컨택(283) 사이, 및 제3 소오스/드레인 영역(253)과 제6 스페이서(236) 사이에 배치될 수 있다. 제11 스페이서(263)는 제6 스페이서(236)의 측벽 상에 배치될 수 있다. 제12 스페이서(264)는, 제8 스페이서(238)와 제4 소오스/드레인 컨택(284) 사이 및 제4 소오스/드레인 영역(254)과 제8 스페이서(238) 사이에 배치될 수 있다. 제12 스페이서(264)는 제8 스페이서(238)의 측벽 상에 배치될 수 있다.
몇몇 실시예에서, 제9 내지 제12 스페이서(161, 162, 263, 264)는, 제1 내지 제8 스페이서(131, 132, 133, 134, 235, 236, 237, 238)와 동일한 물질을 포함할 수 있다. 몇몇 실시예에서, 제9 내지 제12 스페이서(161, 162, 263, 264)는, 제1 내지 제8 스페이서(131, 132, 133, 134, 235, 236, 237, 238)와 유전율이 상이한 물질을 포함할 수 있다. 예를 들어, 제1 내지 제8 스페이서(131, 132, 133, 134, 235, 236, 237, 238)는 제9 내지 제12 스페이서(161, 162, 263, 264)에 포함되는 물질의 유전율보다 작은 유전율을 갖는 물질을 포함할 수도 있다. 이 경우, 각 게이트 전극과 소오스/드레인 영역 사이의 기생 캐패시턴스(parasitic capacitance)를 줄여줄 수 있다. 제1 내지 제8 스페이서(131, 132, 133, 134, 235, 236, 237, 238)가 제9 내지 제12 스페이서(161, 162, 263, 264)에 포함되는 물질의 유전율보다 작은 유전율을 갖는 물질을 포함하는 경우, 제1 내지 제8 스페이서(131, 132, 133, 134, 235, 236, 237, 238)는 예를 들어, 저유전율 유전 물질, SiN, SiCN, SiON, SiBN, SiOCN, SiBCN, SiOC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
제1 층간 절연막(171)은 제1, 제2, 제3 및 제4 소오스/드레인 영역(151, 152, 253, 254) 상에서, 제9 내지 제12 스페이서(161, 162, 263, 264) 각각의 측벽을 감쌀 수 있다. 제2 층간 절연막(172)은 제1 층간 절연막(171) 상에, 제1 내지 제5 게이트 구조체(G1, G2, G3, G4, G5), 및 제2, 제4, 제6, 제8, 제9 내지 제12 스페이서(132, 134, 236, 238, 161, 162, 263, 264)의 상면을 덮도록 배치될 수 있다. 제1 및 제2 층간 절연막(171, 172)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
제1 내지 제4 소오스/드레인 컨택(181, 182, 283, 284) 각각은 제1 내지 제4 소오스/드레인 영역(151, 152, 253, 254) 각각 상에 배치될 수 있다. 제1 소오스/드레인 컨택(181)은, 제1 층간 절연막(171), 제2 층간 절연막(172) 및 제9 스페이서(161)를 관통하여, 제1 소오스/드레인 영역(151)과 직접 접할 수 있다. 제2 소오스/드레인 컨택(182)은, 제1 층간 절연막(171), 제2 층간 절연막(172) 및 제10 스페이서(162)를 관통하여, 제1 소오스/드레인 영역(151)과 직접 접할 수 있다. 제3 및 제4 소오스/드레인 컨택(283, 284) 각각은, 제1 층간 절연막(171) 및 제2 층간 절연막(172)을 관통하여, 제3 및 제3 소오스/드레인 영역(253, 254) 각각과 직접 접할 수 있다.
도면에서 제1, 제2, 제3 및 제4 소오스/드레인 컨택(181, 182, 283, 284)이 단일막인 것으로 도시되었으나, 이에 제한되는 것은 아니다. 예를 들어, 제1, 제2, 제3 및 제4 소오스/드레인 컨택(181, 182, 283, 284)은 배리어 막 등 필요에 따른 추가적인 막질을 더 포함할 수 있음은 물론이다.
이하에서, 도 1, 도 3, 도 4, 및 도 5를 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 간략히하거나 생략한다. 도 1, 도 3, 도 4, 및 도 5를 참조하면, 제1 및 제2 와이어 패턴(141, 142) 사이에서, 제1 소오스/드레인 영역(151)은 제1 및 제2 게이트 구조체(G1, G2) 각각과 직접 접하고, 제2 소오스/드레인 영역(152)은 제1 및 제3 게이트 구조체(G1, G3) 각각과 직접 접할 수 있다. 도 5의 기판(100)의 제2 영역(II)의 반도체 장치는, 도 2의 기판(100)의 제2 영역(II)의 반도체 장치와 동일할 수 있다.
제1 소오스/드레인 영역(151)은 제1 측벽(151S1)과 제2 측벽(151S2)을 포함할 수 있다. 제1 소오스/드레인 영역(151)의 제1 측벽(151S1)은, 제1 게이트 구조체(G1)와 직접 접할 수 있다. 예를 들어, 제1 소오스/드레인 영역(151)의 제1 측벽(151S1)은, 제1 게이트 전극(121b), 제1 계면막(121a) 및 제1 게이트 절연막(121c)과 직접 접할 수 있다. 예를 들어, 제2 및 제3 와이어 패턴(142, 143) 사이에서, 제1 소오스/드레인 영역(151)과 제1 게이트 구조체(G1) 사이에 스페이서는 배치되지 않을 수 있다. 다시 말해서, 도 2를 참조하여 설명한 제3 스페이서(133)는 배치되지 않을 수 있다. 이 경우, 제1 소오스/드레인 영역(151) 형성을 위한 에피 공정이 원활하게 진행될 수 있다. 제1 소오스/드레인 영역(151)의 제2 측벽(151S2)은, 제2 게이트 구조체(G2)와 직접 접할 수 있다. 예를 들어, 제1 소오스/드레인 영역(151)의 제2 측벽(151S2)은, 제2 게이트 전극(122b), 제2 계면막(122a) 및 제2 게이트 절연막(122c)과 직접 접할 수 있다. 예를 들어, 제2 및 제3 와이어 패턴(142, 143) 사이에서, 제1 소오스/드레인 영역(151)과 제2 게이트 구조체(G2) 사이에 스페이서는 배치되지 않을 수 있다.
제2 소오스/드레인 영역(152)은 제1 측벽(152S1)과 제2 측벽(152S2)을 포함할 수 있다. 제2 소오스/드레인 영역(152)의 제1 측벽(152S1)은, 제3 게이트 구조체(G3)와 직접 접할 수 있다. 예를 들어, 제2 소오스/드레인 영역(152)의 제1 측벽(152S1)은, 제3 게이트 전극(123b), 제3 계면막(123a) 및 제3 게이트 절연막(123c)과 직접 접할 수 있다. 예를 들어, 제1 및 제3 와이어 패턴(141, 143) 사이와, 제2 및 제3 와이어 패턴(142, 143) 사이에서, 제2 소오스/드레인 영역(152)과 제3 게이트 구조체(G3) 사이에 스페이서는 배치되지 않을 수 있다. 제2 소오스/드레인 영역(152)의 제2 측벽(152S2)은, 제1 게이트 구조체(G1)와 직접 접할 수 있다. 예를 들어, 제2 소오스/드레인 영역(152)의 제2 측벽(152S2)은, 제1 게이트 전극(121b), 제1 계면막(121a) 및 제1 게이트 절연막(121c)과 직접 접할 수 있다. 예를 들어, 제1 및 제3 와이어 패턴(141, 143) 사이와, 제2 및 제3 와이어 패턴(142, 143) 사이에서, 제2 소오스/드레인 영역(152)과 제1 게이트 구조체(G1) 사이에 스페이서는 배치되지 않을 수 있다. 다만, 제1 게이트 전극(121b)의 제4 부분(121b4)과 제2 소오스/드레인 영역(152) 사이 및 제1 게이트 전극(121b)의 제4 부분(121b4)과 제2 소오스/드레인 컨택(182) 사이의 제4 스페이서(134)는 배치될 수 있다.
도면에서 소오스/드레인 영역의 각 측벽들이 곡선인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 공정에 따라, 소오스/드레인 영역의 각 측벽들은 다양한 형상을 가질 수 있음은 물론이다.
이하에서, 도 1, 도 3, 도 4, 및 도 6을 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 간략히하거나 생략한다. 도 1, 도 3, 도 4, 및 도 6을 참조하면, 제4 와이어 패턴(244) 및 제5 와이어 패턴(245) 사이에서, 제3 소오스/드레인 영역(253)은 제4 및 제5 게이트 구조체(G4, G5) 각각과 직접 접하고, 제4 소오스/드레인 영역(254)은 제4 및 제6 게이트 구조체(G4, G6) 각각과 직접 접할 수 있다. 도 6의 기판(100)의 제1 영역(I)의 반도체 장치는, 도 2의 기판(100)의 제1 영역(I)의 반도체 장치와 동일할 수 있다.
제3 소오스/드레인 영역(253)은 제1 측벽(253S1)과 제2 측벽(253S2)을 포함할 수 있다. 제3 소오스/드레인 영역(253)의 제1 측벽(253S1)은, 제4 게이트 구조체(G4)와 직접 접할 수 있다. 예를 들어, 제3 소오스/드레인 영역(253)의 제1 측벽(253S1)은, 제4 게이트 전극(224b), 제4 계면막(224a) 및 제4 게이트 절연막(224c)과 직접 접할 수 있다. 예를 들어, 제5 및 제6 와이어 패턴(245, 246) 사이에서, 제3 소오스/드레인 영역(253)과 제4 게이트 구조체(G4) 사이에 스페이서는 배치되지 않을 수 있다. 예를 들어, 도 2를 참조하여 설명한 제7 스페이서(237)는 배치되지 않을 수 있다. 제3 소오스/드레인 영역(253)의 제2 측벽(253S2)은, 제5 게이트 구조체(G5)와 직접 접할 수 있다. 예를 들어, 제3 소오스/드레인 영역(253)의 제2 측벽(253S2)은, 제5 게이트 전극(225b), 제5 계면막(225a) 및 제5 게이트 절연막(245c)과 직접 접할 수 있다. 예를 들어, 제5 및 제6 와이어 패턴(245, 246) 사이에서, 제3 소오스/드레인 영역(253)과 제5 게이트 구조체(G5) 사이에 스페이서는 배치되지 않을 수 있다.
제4 소오스/드레인 영역(254)은 제1 측벽(254S1)과 제2 측벽(254S2)을 포함할 수 있다. 제4 소오스/드레인 영역(254)의 제1 측벽(254S1)은, 제6 게이트 구조체(G6)와 직접 접할 수 있다. 예를 들어, 제4 소오스/드레인 영역(254)의 제1 측벽(254S1)은, 제6 게이트 전극(226b), 제6 계면막(226a) 및 제6 게이트 절연막(226c)과 직접 접할 수 있다. 예를 들어, 제4 및 제6 와이어 패턴(244, 246) 사이와, 제5 및 제6 와이어 패턴(245, 246) 사이에서, 제4 소오스/드레인 영역(254)과 제6 게이트 구조체(G6) 사이에 스페이서는 배치되지 않을 수 있다. 제4 소오스/드레인 영역(254)의 제2 측벽(254S2)은, 제4 게이트 구조체(G4)와 직접 접할 수 있다. 예를 들어, 제4 소오스/드레인 영역(254)의 제2 측벽(254S2)은, 제4 게이트 전극(224b), 제4 계면막(224a) 및 제4 게이트 절연막(224c)과 직접 접할 수 있다. 예를 들어, 제4 및 제6 와이어 패턴(244, 246) 사이와, 제5 및 제6 와이어 패턴(245, 246) 사이에서, 제4 소오스/드레인 영역(254)과 제4 게이트 구조체(G4) 사이에 스페이서는 배치되지 않을 수 있다. 다만, 제4 게이트 전극(224b)의 제4 부분(224b4)과 제4 소오스/드레인 영역(254) 사이 및 제4 게이트 전극(224b)의 제4 부분(224b4)과 제4 소오스/드레인 컨택(284) 사이의 제8 스페이서(238)는 배치될 수 있다.
이하에서, 도 1, 도 3, 도 4, 및 도 7을 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 간략히하거나 생략한다. 도 1, 도 3, 도 4, 및 도 7을 참조하면, 제1 와이어 패턴(141) 및 제2 와이어 패턴(142) 사이에서, 제1 소오스/드레인 영역(151)은 제1 및 제2 게이트 구조체(G1, G2) 각각과 직접 접하고, 제2 소오스/드레인 영역(152)은 제1 및 제3 게이트 구조체(G1, G3) 각각과 직접 접할 수 있다. 제4 와이어 패턴(244) 및 제5 와이어 패턴(245) 사이에서, 제3 소오스/드레인 영역(253)은 제4 및 제5 게이트 구조체(G4, G5) 각각과 직접 접하고, 제4 소오스/드레인 영역(254)은 제4 및 제6 게이트 구조체(G4, G6) 각각과 직접 접할 수 있다.
도 7의 기판(100)의 제1 영역(I)의 반도체 장치는, 도 5의 기판(100)의 제1 영역(I)의 반도체 장치와 동일할 수 있다. 도 7의 기판(100)의 제2 영역(II)의 반도체 장치는, 도 6의 기판(100)의 제2 영역(II)의 반도체 장치와 동일할 수 있다.
이하에서, 도 8 내지 도 17을 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 간략히하거나 생략한다. 도 8을 참조하면, 기판(100)의 제1 영역(I) 상에, 제1 희생막(301), 제1 와이어 패턴(141), 제2 희생막(302), 제3 와이어 패턴(143), 제3 희생막(303) 및 제2 와이어 패턴(142)이 순차적으로 적층될 수 있다. 기판(100)의 제2 영역(II) 상에, 제4 희생막(304), 제4 와이어 패턴(244), 제5 희생막(405), 제6 와이어 패턴(246), 제6 희생막(406) 및 제5 와이어 패턴(245)이 순차적으로 적층될 수 있다. 제2 와이어 패턴(142) 상에, 제1, 제2 및 제3 더미 게이트 전극(311a, 311b, 311c)이 서로 이격되어 배치될 수 있다. 제1 내지 제3 더미 게이트 전극(311a, 311b, 311c) 각각 상에, 제1, 제2 및 제3 하드 마스크(312a, 312b, 312c) 각각이 배치될 수 있다. 제5 와이어 패턴(245) 상에, 제4, 제5 및 제6 더미 게이트 전극(411a, 411b, 411c)이 서로 이격되어 배치될 수 있다. 제4 내지 제6 더미 게이트 전극(411a, 411b, 411c) 각각 상에, 제4, 제5 및 제6 하드 마스크(412a, 412b, 412c) 각각이 배치될 수 있다. 제1 내지 제6 희생막(301, 302, 303, 404, 405, 406)은, 실리콘 저마늄(SiGe)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 내지 제6 희생막(301, 302, 303, 404, 405, 406)은, 제1 내지 제6 와이어 패턴(141, 142, 143, 244, 245, 246)과 식각 선택성이 있는 물질을 포함할 수 있다.
도 9를 참조하면, 기판(100)의 제1 영역(I)에, 제1, 제2 및 제3 희생막(301, 302, 303)의 일부가 제거되어, 제1 리세스(r1)가 형성될 수 있다. 제1 리세스(r1)는, 제1 내지 제3 희생막(301, 302, 303)과 제1 내지 제3 와이어 패턴(141, 142, 143) 중, 제1 내지 제3 희생막(301, 302, 303)이 선택적으로 제거되어 형성될 수 있다. 제1 리세스(r1)는, 제1 내지 제3 더미 게이트 전극(311a, 311b, 311c), 및 제1 내지 제3 하드 마스크(312a, 312b, 312c)와 제13 방향(X13)으로 중첩되지 않는, 제1 내지 제3 희생막(301, 302, 303)의 부분이 제거되어 형성될 수 있다. 기판(100)의 제2 영역(II)에, 제4, 제5 및 제6 희생막(404, 405, 406)의 일부가 제거되어, 제2 리세스(r2)가 형성될 수 있다. 제2 리세스(r2)는, 제4 내지 제6 희생막(404, 405, 406)과 제4 내지제6 와이어 패턴(244, 245, 246) 중, 제4 내지 제6 희생막(404, 405, 406)이 선택적으로 제거되어 형성될 수 있다. 제2 리세스(r2)는, 제4 내지 제6 더미 게이트 전극(411a, 411b, 411c), 및 제4 내지 제6 하드 마스크(412a, 412b, 412c)와 제23 방향(X23)으로 중첩되지 않는, 제4 내지 제6 희생막(404, 405, 406)의 부분이 제거되어 형성될 수 있다.
도 10을 참조하면, 제1 스페이서 물질(130)은 제1 리세스(r1)를 채울 수 있다. 제1 스페이서 물질(130)은, 제2 와이어 패턴(142) 상에 형성될 수 있다. 제1 스페이서 물질(130)은, 제1 내지 제3 더미 게이트 전극(311a, 311b, 311c) 각각의 측벽 상에 형성될 수 있다. 제1 스페이서 물질(130)은, 제1 내지 제3 하드 마스크(312a, 312b, 312c) 각각의 상면 및 측벽 상에 형성될 수 있다. 제1 스페이서 물질(130)은, 제1 내지 제6 부분(130a, 130b, 130c, 130d, 130e, 130f)을 포함할 수 있다. 제1 스페이서 물질(130)의 제1 부분(130a)은 제1 더미 게이트 전극(311a)의 일측벽 및 제1 하드 마스크(312a)의 일측벽 상에 형성되는 부분일 수 있다. 제1 스페이서 물질(130)의 제2 부분(130b)은 제3 더미 게이트 전극(311c)의 타측벽 및 제3 하드 마스크(312c)의 타측벽 상에 형성되는 부분일 수 있다. 제1 스페이서 물질(130)의 제3 부분(130c)은, 제1 및 제2 부분(130a, 130b) 사이에서, 제2 와이어 패턴(142)의 상면을 따라 연장되는 부분일 수 있다. 제1 스페이서 물질(130)의 제4 부분(130d)은 제1 더미 게이트 전극(311a)의 타측벽 및 제1 하드 마스크(312a)의 타측벽 상에 형성되는 부분일 수 있다. 제1 스페이서 물질(130)의 제5 부분(130e)은, 제2 더미 게이트 전극(311b)의 일측벽 및 제2 하드 마스크(312b)의 일측벽 상에 형성되는 부분일 수 있다. 제1 스페이서 물질(130)의 제6 부분(130f)은, 제4 및 제5 부분(130d, 130e) 사이에서, 제2 와이어 패턴(142)의 상면을 따라 연장되는 부분일 수 있다.
제2 스페이서 물질(230)은 제2 리세스(r2)를 채울 수 있다. 제2 스페이서 물질(230)은, 제5 와이어 패턴(245) 상에 형성될 수 있다. 제2 스페이서 물질(230)은, 제4 내지 제6 더미 게이트 전극(411a, 411b, 411c) 각각의 측벽 상에 형성될 수 있다. 제2 스페이서 물질(230)은, 제4 내지 제6 하드 마스크(412a, 412b, 412c) 각각의 상면 및 측벽 상에 형성될 수 있다.
제2 스페이서 물질(230)은, 제1 내지 제6 부분(230a, 230b, 230c, 230d, 230e, 230f)을 포함할 수 있다. 제2 스페이서 물질(230)의 제1 부분(230a)은 제4 더미 게이트 전극(411a)의 일측벽 및 제4 하드 마스크(411b)의 일측벽 상에 형성되는 부분일 수 있다. 제2 스페이서 물질(230)의 제2 부분(230b)은 제6 더미 게이트 전극(411c)의 타측벽 및 제6 하드 마스크(412c)의 타측벽 상에 형성되는 부분일 수 있다. 제2 스페이서 물질(230)의 제3 부분(230c)은, 제1 및 제2 부분(230a, 230b) 사이에서, 제5 와이어 패턴(245)의 상면을 따라 연장되는 부분일 수 있다. 제2 스페이서 물질(230)의 제4 부분(230d)은 제4 더미 게이트 전극(411a)의 타측벽 및 제4 하드 마스크(412b)의 타측벽 상에 형성되는 부분일 수 있다. 제2 스페이서 물질(230)의 제5 부분(230e)은, 제5 더미 게이트 전극(411b)의 일측벽 및 제5 하드 마스크(412b)의 일측벽 상에 형성되는 부분일 수 있다. 제1 스페이서 물질(130)의 제6 부분(230f)은, 제4 및 제5 부분(230d, 230e) 사이에서, 제5 와이어 패턴(245)의 상면을 따라 연장되는 부분일 수 있다.
제1 및 제2 스페이서 물질(130, 230)은, 도 2를 참조하여 설명한 제1 내지 제8 스페이서(131, 132, 133, 134, 235, 236, 237, 238)에 포함되는 물질과 동일한 물질을 포함할 수 있다.
도 11을 참조하면, 기판(100)의 제1 영역(I)에 제1 트렌치(T1)가 형성될 수 있다. 제1 트렌치(T1)가 형성되는 동안, 제1 더미 게이트 전극(311a)의 일부, 제1 하드 마스크(312a)의 일부, 제1 스페이서 물질(130)의 제4 부분(130d), 제1 스페이서 물질(130)의 제5 부분(130e), 제1 스페이서 물질(130)의 제6 부분(130f), 제2 더미 게이트 전극(311b) 및 제2 하드 마스크(312b)는, 제1 마스크(M1)에 의해 덮여질 수 있다. 또한, 제1 트렌치(T1)가 형성되는 동안, 기판(100)의 제2 영역(II)은 제2 마스크(M2)에 의해 덮여질 수 있다.
제1 트렌치(T1)는 제1 더미 게이트 전극(311a)과 제3 더미 게이트 전극(311c) 사이에 형성될 수 있다. 제1 트렌치(T1)는 제1 스페이서 물질(130)의 제3 부분(130c)과 제13 방향(X13)으로 중첩되는, 제1 내지 제3 와이어 패턴(141, 142, 143)과, 제2 및 제3 와이어 패턴(142, 143) 사이의 제1 스페이서 물질(130)과, 제1 및 제3 와이어 패턴(141, 143) 사이의 제1 스페이서 물질(130)과, 제1 와이어 패턴(141) 및 기판(100) 사이의 제1 스페이서 물질(130)을 제거하여 형성될 수 있다. 제1 트렌치(T1)의 측벽은, 제1 내지 제3 와이어 패턴(141, 142, 143) 및 제4 스페이서(134)에 의해 정의될 수 있다. 제1 트렌치(T1)의 바닥면(T1b)은, 기판(100)에 의해 정의될 수 있다. 제1 트렌치(T1)에 의해 제1 스페이서 물질(130)의 제1 부분(130a)과 제13 방향(X13)으로 중첩되는 제1 스페이서 물질(130)이 노출되어, 제4 스페이서(134)가 형성될 수 있다.
도 12를 참조하면, 기판(100)의 제1 영역(I)에 제2 트렌치(T2)가 형성될 수 있다. 제1 트렌치(T1)가 형성된 후, 제1 마스크(M1)는 제거될 수 있다. 제2 트렌치(T2)가 형성되는 동안, 제1 더미 게이트 전극(311a)의 일부, 제1 하드 마스크(312a)의 일부, 제1 스페이서 물질(130)의 제1 부분(130a), 제1 스페이서 물질(130)의 제2 부분(130b), 제3 더미 게이트 전극(311c) 및 제3 하드 마스크(312c)는, 제3 마스크(M3)에 의해 덮여질 수 있다. 제3 마스크(M3)는, 제1 트렌치(T1)를 채울 수 있다.
제2 트렌치(T2)는 제1 및 제2 더미 게이트 전극(311a, 311b) 사이에 형성될 수 있다. 제2 트렌치(T2)는 제1 스페이서 물질(130)의 제6 부분(130f)과 제13 방향(X13)으로 중첩되는, 제2 및 제3 와이어 패턴(142, 143)과, 제2 및 제3 와이어 패턴(142, 143) 사이의 제1 스페이서 물질(130)과, 제1 및 제3 와이어 패턴(141, 143) 사이의 제1 스페이서 물질(130)의 일부를 제거하여 형성될 수 있다. 제2 트렌치(T2)의 측벽의 적어도 일부는, 제2 및 제3 와이어 패턴(142, 143) 및 제3 스페이서(133)에 의해 정의될 수 있다. 제2 트렌치(T2)의 바닥면(T2b)은, 제1 스페이서(131)의 제2 부분(131b)에 의해 정의될 수 있다.
제2 트렌치(T2)에 의해, 제1 스페이서 물질(130)의 제4 부분(130d)과 제13 방향(X13)으로 중첩되는 제1 스페이서 물질(130)이 노출되어, 제3 스페이서(133)가 형성될 수 있다. 제2 트렌치(T2)에 의해, 제1 스페이서(131)의 제1 부분(131a) 및 제2 부분(131b)이 형성될 수 있다.
도 13을 참조하면, 제2 마스크(M2) 및 제3 마스크(M3)는 제거될 수 있다. 제1 및 제2 소오스/드레인 영역(151, 152) 각각은, 제2 및 제1 트렌치(T2, T1) 내에 형성될 수 있다.
제3 스페이서 물질(160)은, 제1 및 제2 소오스/드레인 영역(151, 152)이 형성된 후, 기판(100)의 제1 영역(I)을 덮을 수 있다. 제4 스페이서 물질(260)은 기판(100)의 제2 영역(II)을 덮을 수 있다. 예를 들어, 제4 스페이서 물질(260)은, 제2 스페이서 물질(230) 상에 형성될 수 있다. 제4 스페이서 물질(260)은 제1 내지 제6 부분(260a, 260b, 260c, 260d, 260e, 260f)을 포함할 수 있다. 제4 스페이서 물질(260)의 제1 부분(260a)은 제4 더미 게이트 전극(411a)의 일측벽 및 제4 하드 마스크(412a)의 일측벽 상에 형성되는 부분일 수 있다. 제4 스페이서 물질(260)의 제2 부분(260b)은, 제6 더미 게이트 전극(411c)의 타측벽 및 제6 하드 마스크(412c)의 타측벽 상에 형성되는 부분일 수 있다. 제4 스페이서 물질(260)의 제3 부분(260c)은, 제1 및 제2 부분(260a, 260b) 사이에서, 제5 와이어 패턴(245)의 상면을 따라 연장되는 부분일 수 있다. 제4 스페이서 물질(260)의 제4 부분(260d)은 제4 더미 게이트 전극(411a)의 타측벽 및 제4 하드 마스크(412a)의 타측벽 상에 형성되는 부분일 수 있다. 제4 스페이서 물질(260)의 제5 부분(260e)은, 제5 더미 게이트 전극(411b)의 일측벽 및 제5 하드 마스크(412b)의 일측벽 상에 형성되는 부분일 수 있다. 제4 스페이서 물질(260)의 제6 부분(260f)은, 제4 및 제5 부분(260d, 260e) 사이에서, 제5 와이어 패턴(245)의 상면을 따라 연장되는 부분일 수 있다. 제3 및 제4 스페이서 물질(160, 260)은, 도 2를 참조하여 설명한 제9 내지 제12 스페이서(161, 162, 263, 264)에 포함되는 물질과 동일한 물질을 포함할 수 있다.
도 14를 참조하면, 기판(100)의 제2 영역(II)에 제3 트렌치(T3)가 형성될 수 있다. 제3 트렌치(T3)가 형성되는 동안, 제4 더미 게이트 전극(411a)의 일부, 제4 하드 마스크(412a)의 일부, 제4 스페이서 물질(260)의 제4 부분(260d), 제4 스페이서 물질(260)의 제5 부분(260e), 제4 스페이서 물질(260)의 제6 부분(260f), 제5 더미 게이트 전극(411b) 및 제5 하드 마스크(412b)는, 제5 마스크(M5)에 의해 덮여질 수 있다. 또한, 제3 트렌치(T3)가 형성되는 동안, 기판(100)의 제1 영역(I)은 제4 마스크(M4)에 의해 덮여질 수 있다.
제3 트렌치(T3)는 제4 더미 게이트 전극(411a)과 제6 더미 게이트 전극(411c) 사이에 형성될 수 있다. 제3 트렌치(T3)는 제4 스페이서 물질(260)의 제3 부분(260c)과 제23 방향(X23)으로 중첩되는, 제4, 제5 및 제6 와이어 패턴(244, 245, 246)과, 제4 및 제6 와이어 패턴(244, 246) 사이의 제4 스페이서 물질(260)과, 제5 및 제6 와이어 패턴(245, 246) 사이의 제4 스페이서 물질(260)과, 제4 와이어 패턴(244) 및 기판(100) 사이의 제4 스페이서 물질(260)을 제거하여 형성될 수 있다. 제3 트렌치(T3)의 측벽은, 제4 내지 제6 와이어 패턴(244, 245, 246) 및 제8 스페이서(238)에 의해 정의될 수 있다. 제3 트렌치(T3)의 바닥면(T3b)은, 기판(100)에 의해 정의될 수 있다. 제3 트렌치(T3)에 의해 제4 스페이서 물질(260)의 제1 부분(260a)과 제23 방향(X23)으로 중첩되는 제4 스페이서 물질(260)이 노출되어, 제8 스페이서(238)가 형성될 수 있다.
도 15를 참조하면, 기판(100)의 제2 영역(II)에 제4 트렌치(T4)가 형성될 수 있다. 제3 트렌치(T3)가 형성된 후, 제5 마스크(M5)는 제거될 수 있다. 제4 트렌치(T4)가 형성되는 동안, 제4 더미 게이트 전극(411a)의 일부, 제4 하드 마스크(412a)의 일부, 제4 스페이서 물질(260)의 제1 부분(260a), 제4 스페이서 물질(260)의 제2 부분(260b), 제6 더미 게이트 전극(411c) 및 제6 하드 마스크(412c)는, 제6 마스크(M6)에 의해 덮여질 수 있다. 제6 마스크(M6)는, 제3 트렌치(T3)를 채울 수 있다.
제4 트렌치(T4)는 제4 더미 게이트 전극(411a)과 제5 더미 게이트 전극(411b) 사이에 형성될 수 있다. 제4 트렌치(T4)는 제4 스페이서 물질(260)의 제6 부분(260f)과 제23 방향(X23)으로 중첩되는, 제5 및 제6 와이어 패턴(245, 246)과, 제5 및 제6 와이어 패턴(245, 246) 사이의 제4 스페이서 물질(260)과, 제2 스페이서 물질(230)의 제6 부분(230f)의 일부를 제거하여 형성될 수 있다. 제4 트렌치(T4)의 측벽의 적어도 일부는, 제5 및 제6 와이어 패턴(245, 246) 및 제7 스페이서(237)에 의해 정의될 수 있다. 제4 트렌치(T4)의 바닥면(T4b)은, 제5 스페이서(235)의 제2 부분(235b)에 의해 정의될 수 있다. 제4 트렌치(T4)에 의해 제4 스페이서 물질(260)의 제4 부분(260d)과 제23 방향(X23)으로 중첩되는, 제4 스페이서 물질(260)이 노출되어, 제7 스페이서(237)가 형성될 수 있다. 제4 트렌치(T4)에 의해, 제5 스페이서(235)의 제1 및 제2 부분(235a, 235b)이 형성될 수 있다.
도 16을 참조하면, 제4 및 제6 마스크(M4, M6)는 제거될 수 있다. 제3 및 제4 소오스/드레인 영역(253, 254) 각각은, 제4 및 제3 트렌치(T4, T3) 각각 내에 형성될 수 있다.
도 17을 참조하면, 제1 내지 제6 하드 마스크(312a, 312b, 312c, 412a, 412b, 412c)는 평탄화 공정 등에 의해 제거될 수 있다 이 때, 제1 내지 제6 하드 마스크(312a, 312b, 312c, 412a, 412b, 412c) 각각의 상면 및 측벽 상에 형성되어 있던, 제1 내지 제4 스페이서 물질(130, 230, 160, 260)도 제거될 수 있다. 또한, 제1 내지 제6 하드 마스크(312a, 312b, 312c, 412a, 412b, 412c)가 제거되어 노출된 제1 내지 제6 더미 게이트 전극(311a, 311b, 311c, 412a, 412b, 412c)이 제거될 수 있다. 제1 및 제2 게이트 리세스(gr1, gr2)는, 남아있는 제1 내지 제6 희생막(301, 302, 303, 404, 405, 406)이 제거되어 형성될 수 있다.
제1 내지 제3 하드 마스크(312a, 312b, 312c)와 제1 내지 제3 더미 게이트 전극(311a, 311b, 311c)이 제거됨에 따라, 제2 와이어 패턴(142) 상의 제2 및 제4 스페이서(132, 134)와, 제1 소오스/드레인 영역(151) 상의 제9 스페이서(161)와, 제2 소오스/드레인 영역(152) 상의 제10 스페이서(162)가 정의될 수 있다. 제4 내지 제6 하드 마스크(412a, 412b, 412c)와 제4 내지 제6 더미 게이트 전극(411a, 411b, 411c)이 제거됨에 따라, 제5 와이어 패턴(245) 상의 제6 및 제8 스페이서(236, 238)와 제3 소오스/드레인 영역(253) 상의 제11 스페이서(263)와, 및 제4 소오스/드레인 영역(254) 상의 제12 스페이서(264)가 정의될 수 있다. 제1 내지 제3 게이트 구조체(G1, G2, G3)는 제1 게이트 리세스(gr1)에 형성되고, 제4 내지 제6 게이트 구조체(G4, G5, G6)는 제2 게이트 리세스(gr2)에 형성될 수 있다.
도 5의 기판(100)의 제1 영역(I) 및 도 6의 기판(100)의 제2 영역(II)에 형성된 반도체 장치는, 필요에 따라, 제1 내지 제4 트렌치(T1, T2, T3, T4)를 이용하거나, 또는 제1 및 제2 게이트 리세스(gr1, gr2)를 이용하여 제1 및 제2 스페이서 물질(130, 230)을 제거하여 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 141: 제1 와이어 패턴
G1: 제1 게이트 구조체 151: 제1 소오스/드레인 영역
131: 제1 스페이서 181: 제1 소오스/드레인 컨택
132: 제2 스페이서

Claims (10)

  1. 기판 상에, 제1 방향으로 연장되는 제1 와이어 패턴;
    상기 제1 와이어 패턴 상에서, 상기 제1 와이어 패턴과 이격되어 상기 제1 방향으로 연장되는 제2 와이어 패턴;
    상기 기판 상에 배치되고, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴을 감싸는 제1 게이트 구조체;
    상기 기판 상에서 상기 제1 게이트 구조체와 이격되어 배치되는 제2 게이트 구조체;
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 배치되는 제1 소오스/드레인 영역;
    상기 제1 소오스/드레인 영역의 바닥면과 상기 기판 사이에 배치되는 제1 스페이서;
    상기 제1 소오스/드레인 영역 상의 제1 소오스/드레인 컨택; 및
    상기 제1 소오스/드레인 컨택과 상기 제1 게이트 구조체 사이의 제2 스페이서를 포함하는 반도체 장치.
  2. 제 1항에 있어서, 상기 제1 와이어 패턴은, 상기 제2 게이트 구조체를 관통하도록 상기 제1 방향으로 연장되고, 상기 제1 스페이서는 상기 제1 와이어 패턴을 감싸는 반도체 장치.
  3. 제 1항에 있어서, 상기 기판 상에서 상기 제1 및 제2 게이트 구조체와 이격되어 배치되고, 상기 제1 및 제2 와이어 패턴을 감싸는 제3 게이트 구조체; 및
    상기 제1 게이트 구조체와 상기 제3 게이트 구조체 사이에 배치되고, 상기 제1 및 제2 와이어 패턴을 관통하는 제2 소오스/드레인 영역을 더 포함하고,
    상기 제1 소오스/드레인 영역의 상면부터 상기 제1 소오스/드레인 영역의 바닥면까지의 제1 깊이는, 상기 제2 소오스/드레인 영역의 상면부터 상기 제2 소오스/드레인 영역의 바닥면까지의 제2 깊이보다 작은 반도체 장치.
  4. 제 3항에 있어서, 상기 제1 및 제2 와이어 패턴 사이에서, 상기 제1 소오스/드레인 영역은, 상기 제1 및 제2 게이트 구조체 각각과 접하고,
    상기 제1 및 제2 와이어 패턴 사이에서, 상기 제2 소오스/드레인 영역은, 상기 제1 및 제3 게이트 구조체 각각과 접하는 반도체 장치.
  5. 제 3항에 있어서, 상기 제1 소오스/드레인 영역과 상기 제1 게이트 구조체 사이에 개재되고, 상기 제1 및 제2 와이어 패턴 사이에 배치되는 제3 스페이서; 및
    상기 제2 소오스/드레인 영역과 상기 제1 게이트 구조체 사이에 개재되고, 상기 제1 및 제2 와이어 패턴을 감싸는 제4 스페이서를 더 포함하는 반도체 장치.
  6. 기판 상에, 서로 다른 유형의 트랜지스터가 형성되는 제1 및 제2 영역;
    상기 기판의 제1 영역 상에, 제1 방향으로 연장되는 제1 와이어 패턴;
    상기 제1 와이어 패턴 상에서, 상기 제1 와이어 패턴과 이격되어 상기 제1 방향으로 연장되는 제2 와이어 패턴;
    상기 기판의 제1 영역에 서로 이격되어 배치되고, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴을 감싸는 제1, 제2 및 제3 게이트 구조체;
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에서 상기 제1 와이어 패턴 상에 배치되고, 상기 제2 와이어 패턴을 관통하는 제1 소오스/드레인 영역;
    상기 제1 게이트 구조체와 상기 제3 게이트 구조체 사이에서 상기 제1 및 제2 와이어 패턴을 관통하는 제2 소오스/드레인 영역;
    상기 제1 소오스/드레인 영역과 상기 기판의 제1 영역 사이에 배치되는 제1 스페이서;
    상기 제1 소오스/드레인 영역 상의 제1 소오스/드레인 컨택; 및
    상기 제1 소오스/드레인 컨택과 상기 제1 게이트 구조체 사이의 제2 스페이서를 포함하고,
    상기 제1 스페이서와 상기 제2 스페이서는 동일한 물질을 포함하는 반도체 장치.
  7. 제 6항에 있어서, 상기 제1 스페이서는 상기 제1 와이어 패턴을 감싸고,
    상기 제1 및 제2 와이어 패턴 사이에서, 상기 제1 소오스/드레인 영역은 상기 제1 및 제2 게이트 구조체 각각과 접하고,
    상기 제1 및 제2 와이어 패턴 사이에서, 상기 제2 소오스/드레인 영역은 상기 제1 및 제3 게이트 구조체 각각과 접하는 반도체 장치.
  8. 제 7항에 있어서, 상기 기판의 제2 영역 상에, 제2 방향으로 연장되는 제3 와이어 패턴;
    상기 제3 와이어 패턴 상에서, 상기 제3 와이어 패턴과 이격되어 상기 제2 방향으로 연장되는 제4 와이어 패턴;
    상기 기판의 제2 영역에 서로 이격되어 배치되고, 상기 제3 및 제4 와이어 패턴을 감싸는 제4, 제5 및 제6 게이트 구조체;
    상기 제4 및 제5 게이트 구조체 사이에서 상기 제3 와이어 패턴 상에 배치되고, 상기 제4 와이어 패턴을 관통하는 제3 소오스/드레인 영역;
    상기 제4 게이트 구조체와 상기 제6 게이트 구조체 사이에서 상기 제3 및 제4 와이어 패턴을 관통하는 제4 소오스/드레인 영역;
    상기 제3 소오스/드레인 영역과 상기 기판의 제2 영역 사이에 배치되는 제3 스페이서;
    상기 제3 소오스/드레인 영역 상의 제3 소오스/드레인 컨택; 및
    상기 제3 소오스/드레인 컨택과 상기 제4 게이트 구조체 사이의 제4 스페이서를 더 포함하는 반도체 장치.
  9. 제 6항에 있어서, 상기 제1 소오스/드레인 영역과 상기 제1 게이트 구조체 사이의 제3 스페이서; 및
    상기 제2 소오스/드레인 영역과 상기 제1 게이트 구조체 사이에 배치되고, 상기 제1 및 제2 와이어 패턴을 감싸는 제4 스페이서를 더 포함하고,
    상기 제1 스페이서는 상기 제1 와이어 패턴을 감싸고,
    상기 제2 와이어 패턴은 상기 제2 및 제3 스페이서 사이에 개재되는 반도체 장치.
  10. 제 9항에 있어서, 상기 기판의 제2 영역 상에, 제2 방향으로 연장되는 제3 와이어 패턴;
    상기 제3 와이어 패턴 상에서, 상기 제3 와이어 패턴과 이격되어 상기 제2 방향으로 연장되는 제4 와이어 패턴;
    상기 기판의 제2 영역에 서로 이격되어 배치되고, 상기 제3 및 제4 와이어 패턴을 감싸는 제4, 제5 및 제6 게이트 구조체;
    상기 제4 및 제5 게이트 구조체 사이에서 상기 제3 와이어 패턴 상에 배치되고, 상기 제4 와이어 패턴을 관통하는 제3 소오스/드레인 영역;
    상기 제4 및 제6 게이트 구조체 사이에서 상기 제3 및 제4 와이어 패턴을 관통하는 제4 소오스/드레인 영역;
    상기 제3 소오스/드레인 영역과 상기 기판의 제2 영역 사이에 배치되는 제5 스페이서;
    상기 제3 소오스/드레인 영역 상의 제3 소오스/드레인 컨택; 및
    상기 제3 소오스/드레인 컨택과 상기 제4 게이트 구조체 사이의 제6 스페이서를 더 포함하는 반도체 장치.
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