KR20200029683A - 표시장치 및 그 제조방법 - Google Patents

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Abstract

표시장치는 표시패널, 제1 연성회로기판, 제2 연성회로기판, 및 실링부재를 포함한다. 표시패널은 제1 패드행과 제2 패드행을 포함한다. 상기 제1 연성회로기판은 상기 제1 패드행에 연결되고, 상기 제2 연성회로기판은 상기 제2 패드행에 연결된다. 상기 제2 패드행은 상기 표시패널의 엣지로부터 상기 제1 패드행보다 멀리 이격된다. 상기 실링부재는 상기 제1 연결회로기판과 상기 제2 연결회로기판 사이에 배치되고, 상기 제1 연결회로기판과 상기 표시패널 사이의 갭을 실링한다.

Description

표시장치 및 그 제조방법{DISPLAY DEVICE AND FABRECATING MATHOD OF THE SAME}
본 발명은 표시장치 및 그 제조방법에 관한 것으로, 좀 더 상세히는 슬림한 베젤영역을 구비한 표시장치 및 그 제조방법에 관한 것이다.
일반적으로, 표시패널이 제조된 후 표시패널에 회로기판을 연결한다. 예컨대, TAB(Tape Automated Bonding) 실장 방식은 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 이용하여 회로기판을 표시패널에 본딩한다.
최근 들어 베젤영역(또는 비표시영역)을 감소시키기 위한 표시패널의 설계안들이 다양히 연구되고 있다.
본 발명은 본딩영역의 불량이 방지된 표시장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 표시장치의 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 표시패널, 제1 연성회로기판, 제2 연성회로기판, 제1 실링부재, 및 제2 실링부재를 포함한다. 상기 표시패널은 절연층, 제1 방향으로 나열되고 상기 절연층으로부터 노출된 제1 패드들, 및 상기 제1 패드들과 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배치되고, 상기 제1 방향으로 나열되고 상기 절연층으로부터 노출된 제2 패드들을 포함한다. 상기 제2 패드들은 상기 제2 방향 내에서 상기 표시패널의 엣지로부터 상기 제1 패드들보다 멀리 이격된다.
상기 제1 연결회로기판은 상기 제1 패드들 및 상기 메인 회로기판에 전기적으로 연결된다. 상기 제2 연결회로기판은 상기 제2 패드들 및 상기 메인 회로기판에 전기적으로 연결되고, 상기 제1 연결회로기판 상측에 배치된다.
상기 제1 실링부재는 상기 제1 연결회로기판과 상기 제2 연결회로기판 사이에 배치되고, 상기 제1 연결회로기판과 상기 절연층 사이의 제1 갭을 실링한다. 상기 제2 실링부재는 상기 제2 연결회로기판과 상기 절연층 사이의 제2 갭을 실링한다.
상기 제2 실링부재는 실리콘 수지를 포함할 수 있다.
상기 제1 실링부재는 상기 제1 연결회로기판에 접착하는 제1 접착층, 상기 제1 접착층 상에 배치된 베이스층, 상기 베이스층 상에 배치되고 상기 제2 연결회로기판에 접착하는 제2 접착층을 포함할 수 있다.
상기 베이스층은 실리콘 수지를 포함할 수 있다.
상기 제1 실링부재와 상기 제2 실링부재는 동일한 물질을 포함할 수 있다.
상기 제2 실링부재는 상기 제1 실링부재보다 큰 두께를 가질 수 있다.
상기 제1 실링부재는 상기 제1 회로기판의 엣지 중 상기 표시패널에 중첩하는 영역을 커버할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 제1 연결회로기판에 실장된 제1 구동칩 및 상기 제2 연결회로기판에 실장된 제2 구동칩을 더 포함할 수 있다.
상기 제1 연결회로기판의 상기 제1 구동칩에 중첩하는 부분의 상기 제1 방향의 너비는 상기 제1 연결회로기판의 상기 제1 패드들에 중첩하는 부분의 상기 제1 방향의 너비보다 작을 수 있다.
상기 제1 연결회로기판과 상기 절연층 사이에 배치되어 상기 제1 연결회로기판과 상기 절연층을 결합하고, 상기 제1 패드들보다 상기 표시패널의 엣지에 더 인접한 제3 실링부재를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시기판은 서로 다른 패드행을 이루는 제1 패드행 및 제2 패드행이 배치된 제1 패드영역 및 서로 다른 패드행을 이루는 제3 패드행 및 제4 패드행이 배치된 제2 패드영역을 포함할 수 있다.
제1 연결회로기판은 상기 제1 패드영역과 상기 메인 회로기판을 연결하고, 상기 제1 패드행에 전기적으로 접속된된다. 상기 제2 연결회로기판은 상기 제1 패드영역과 상기 메인 회로기판을 연결하고, 상기 제2 패드행에 전기적으로 접속되며, 상기 제1 연결회로기판의 상측에 배치된다. 상기 제3 연결회로기판은 상기 제2 패드영역과 상기 메인 회로기판을 연결하고, 상기 제3 패드행에 전기적으로 접속된다.
제4 연결회로기판은 상기 제2 패드영역과 상기 메인 회로기판을 연결하고, 상기 제3 패드행에 전기적으로 접속되며, 상기 제3 연결회로기판의 상측에 배치된다. 상기 제1 외측 실링부재는 상기 제1 연결회로기판과 상기 제2 연결회로기판 사이에 배치되고, 상기 제1 연결회로기판과 상기 제1 패드영역 사이의 갭을 실링할 수 있다. 상기 제2 외측 실링부재는 상기 제3 연결회로기판과 상기 제4 연결회로기판 사이에 배치되고, 상기 제3 연결회로기판과 상기 제2 패드영역 사이의 갭을 실링하할 수 있다.
상기 제1 외측 실링부재와 상기 제2 외측 실링부재는 이격될 수 있다. 상기 제1 외측 실링부재와 상기 제2 외측 실링부재는 서로 연결되어 외측 실링부재를 정의할 수 있다.
상기 외측 실링부재의 상기 제1 외측 실링부재와 상기 제2 외측 실링부재를 연결하는 연결부분은 상기 상기 제1 외측 실링부재보다 큰 두께를 가질 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 제2 연결회로기판과 상기 제1 패드영역 사이의 갭을 실링하는 제1 내측 실링부재 및 상기 제4 연결회로기판과 상기 제2 패드영역 사이의 갭을 실링하는 제2 내측 실링부재를 더 포함할 수 있다.
상기 제1 내측 실링부재와 상기 제2 내측 측 실링부재는 서로 연결되어 내측 실링부재를 정의할 수 있다.
상기 내측 실링부재의 상기 제1 내측 실링부재와 상기 제2 내측 실링부재를 연결하는 연결부분은 상기 제1 내측 실링부재와 실질적으로 동일한 두께를 가질 수 있다.
본 발명의 일 실시예에 따른 표시장치는 이방성 도전 필름들을 더 포함할 수 있다. 상기 이방성 도전 필름들은 상기 제1 패드행과 상기 제1 연결회로기판 사이, 상기 제2 패드행과 상기 제2 연결회로기판 사이, 상기 제3 패드행과 상기 제3 연결회로기판 사이, 상기 제4 패드행과 상기 제4 연결회로기판 사이에 각각 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 이방성 도전 필름을 더 포함할 수 있다. 상기 이방성 도전 필름은, 상기 제1 패드행과 상기 제1 연결회로기판 사이에 배치되고, 상기 제3 패드행과 상기 제3 연결회로기판 사이에 배치된될 수 있다.
본 발명의 일 실시예에 따른 표시장치의 제조방법은 서로 다른 패드행에 배치된 제1 패드들 및 제2 패드들이 배치된 패드영역을 포함하는 표시패널을 제공하는 단계, 상기 제2 패드들보다 상기 표시패널의 엣지에 더 인접한 상기 제1 패드들과 제1 연결회로기판을 전기적으로 접속하는 단계 및 상기 제2 패드들과 제2 연결회로기판을 전기적으로 접속하는 단계를 포함할 수 있다
상기 제2 패드행과 제2 연결회로기판을 전기적으로 접속하는 단계는 상기 제2 패드들과 그에 대응하는 상기 제2 연결회로기판의 패드들 사이에 전도성 접착부재를 배치하는 단계, 상기 제1 패드들과 상기 제1 연결회로기판 사이에 예비 실링부재를 배치하는 단계 및 히팅블록으로 상기 제2 연결회로기판 상에서 상기 전도성 접착부재와 상기 예비 실링부재를 가압하는 단계를 포함할 수 있다.
상술한 바에 따르면, 실링부재의 외측에서 본딩영역을 향하여 침투하는 수분은 실링부재에 의해 차단될 수 있다. 따라서 표시패널의 제1 패드 및 연성회로기판의 제1 패드가 산화되는 것을 방지할 수 있다.
실링부재는 연결회로기판과 표시패널을 접착할 수도 있다. 연결회로기판과 표시패널의 결합력이 향상되므로 이방성 도전필름이 박리되는 것을 방지할 수 있다.
도 1a는 본 발명의 실시예에 따른 표시장치의 사시도이다.
도 1b는 본 발명의 실시예에 따른 표시장치의 단면도이다.
도 2는 본 발명의 실시예에 따른 표시장치의 평면도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 표시패널의 표시영역의 단면도이다.
도 4a는 본 발명의 실시예에 따른 표시장치의 확대된 평면도이다.
도 4b는 본 발명의 실시예에 따른 표시패널의 확대된 평면도이다.
도 4c는 본 발명의 실시예에 따른 연결회로기판의 배면도이다.
도 5a는 본 발명의 실시예에 따른 표시장치의 단면도이다.
도 5b는 본 발명의 실시예에 따른 표시장치의 본딩영역의 확대된 평면도이다.
도 5c 및 도 5d는 도 5a의 AA 영역에 대한 확대된 단면도이다.
도 5e는 도 5a의 BB 영역에 대한 확대된 단면도이다.
도 5f 및 도 5g는 본 발명의 실시예에 따른 표시장치의 본딩영역의 확대된 평면도이다.
도 6a 내지 도 6e는 본 발명의 실시예에 따른 표시장치의 본딩영역의 확대된 평면도이다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 표시장치의 제조 공정을 도시한 단면도이다.
도 8a는 본 발명의 실시예에 따른 표시장치의 단면도이다.
도 8b는 본 발명의 실시예에 따른 표시장치의 본딩영역의 확대된 평면도이다.
도 8c는 도 8a의 CC 영역에 대한 확대된 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대 또는 축소하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들 의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a는 본 발명의 실시예에 따른 표시장치(DD)의 사시도이다. 도 1b는 본 발명의 실시예에 따른 표시장치(DD)의 단면도이다. 도 2는 본 발명의 실시예에 따른 표시장치(DD)의 평면도이다.
도 1a 내지 도 2를 참조하면, 표시장치(DD)는 표시패널(DP), 연결회로기판(FPCB1, FPCB2), 및 메인 회로기판(MPCB)을 포함한다. 본 실시예에서 연결회로기판(FPCB1, FPCB2)에 구동칩(DC)이 실장된 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 구동칩(DC)은 연결회로기판(FPCB1, FPCB2)에 실장되지 않을 수 있고, 표시패널(DP) 또는 메인 회로기판(MPCB)에 실장될 수도 있다.
별도로 도시하지 않았으나, 표시장치(DD)는 샤시부재 또는 몰딩부재를 더 포함할 수 있고, 표시패널(DP)의 종류에 따라 백라이트 유닛을 더 포함할 수 있다.
표시패널(DP)은 액정 표시 패널(liqid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel) 및 일렉트로웨팅 표시 패널(electrowetting display panel), 및 유기발광표시패널(organic light emitting display panel) 중 어느 하나 일 수 있고, 특별히 제한되지 않는다.
표시패널(DP)은 제1 표시기판(100) 및 제1 표시기판(100) 마주하며 이격된 제2 표시기판(200)을 포함할 수 있다. 제1 표시기판(100)과 제2 표시기판(200) 사이에는 소정의 셀갭이 형성될 수 있다. 셀갭은 제1 표시기판(100)과 제2 표시기판(200)을 결합하는 실런트(SLM)에 의해 유지될 수 있다. 제1 표시기판(100)과 제2 표시기판(200) 사이에는 이미지 생성을 위한 계조표시층이 배치될 수 있다. 계조표시층은 표시패널의 종류에 따라 액정층, 유기발광층, 전기영동층을 포함할 수 있다.
도 1a에 도시된 것과 같이, 표시패널(DP)은 표시면(DP-IS)을 통해 이미지를 표시할 수 있다. 표시면(DP-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DP-IS)은 표시영역(DA)과 비표시영역(NDA)을 포함할 수 있다. 비표시영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의된다. 표시영역(DA)은 비표시영역(NDA)에 의해 에워싸일수 있다. 본 발명의 일 실시예에서 비표시영역(NDA)은 연결회로기판(FPCB2, FPCB2)에 인접한 일측 영역에만 배치될 수도 있다.
표시면(DP-IS)의 법선 방향, 즉 표시패널(DP)의 두께 방향은 제3 방향축(DR3)이 지시한다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 정의되고, 동일한 도면 부호를 참조한다.
본 발명의 일 실시예에서 평면형 표시면을 구비한 표시패널(DP)을 도시하였으나, 이에 제한되지 않는다. 표시장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시영역들을 포함할 수도 있다.
메인 회로기판(MPCB)에는 신호 제어부(SC)가 실장될 수 있다. 신호 제어부(SC)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어신호를 수신한다. 신호 제어부(SC)는 표시패널(DP)에 제어신호를 제공할 수 있다.
연결회로기판(FPCB2, FPCB2)은 표시패널(DP) 및 메인 회로기판(MPCB)에 각각 전기적으로 연결된다. 연결회로기판(FPCB2, FPCB2)은 메인 회로기판(MPCB)으로부터 구동칩(DC)에 신호를 전달하고, 구동칩(DC)으로부터 표시패널(DP)에 신호를 전달할 수 있다. 본 실시예에서 구동칩(DC)은 데이터 구동회로일 수 있다. 본 발명의 일 실시예에서 연결회로기판(FPCB2, FPCB2)은 신호 제어부(SC)로부터 표시패널(DP)에 신호를 전달할 수 있다.
연결회로기판(FPCB1, FPCB2)은 전도성 접착부재에 의해 표시패널(DP) 및 메인 회로기판(MPCB) 각각에 접속될 수 있다. 전도성 접착부재는 이방성 도전 필름(ACF)을 포함할 수 있다. 이하, 이방성 도전 필름(ACF)으로 설명된다.
본 실시예에서 연결회로기판(FPCB1, FPCB2)은 2종의 회로기판을 포함할 수 있다. 2종의 연결회로기판(FPCB1, FPCB2)은 하나의 패드영역(PDA)에 배치된 서로 다른 패드행에 접속된다. 본 실시예에서 패드영역(PDA)은 제1 표시기판(100)에 배치되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 본 발명의 일 실시예에서 패드영역(PDA)은 제2 표시기판(200)에 배치될 수도 있다.
도 2는 신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D) 및 화소들(PX11~PXnm)의 평면상 배치관계를 도시하였다. 신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D)은 복수 개의 게이트 라인들(GL1~GLn), 복수 개의 데이터 라인들(DL1~DLm) 및 보조 신호라인들(PL-G, PL-D)을 포함할 수 있다.
복수 개의 게이트 라인들(GL1~GLn) 은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 나열되고, 복수 개의 데이터 라인들(DL1~DLm)은 복수 개의 게이트 라인들(GL1~GLn)과 절연 교차한다. 복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm)은 표시영역(DA)에 중첩하게 배치된다. 보조 신호라인들(PL-G, PL-D)은 비표시영역(NDA)에 중첩하게 배치되고, 복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm)에 연결된다.
복수 개의 게이트 라인들(GL1~GLn)에 연결되는 제1 보조 신호라인들(PL-G)은 복수 개의 게이트 라인들(GL1~GLn)과 동일한 층 상에 배치되고 일체의 형상을 이룰 수 있다. 본 실시예에서 복수 개의 게이트 라인들(GL1~GLn)과 제1 보조 신호라인들(PL-G)이 구분되는 것으로 설명하였으나, 서로 연결된 게이트 라인과 제1 보조 신호라인은 하나의 신호라인으로 정의될 수도 있다. 이때 서로 연결된 게이트 라인과 제1 보조 신호라인은 하나의 신호라인의 서로 다른 부분으로 정의될 수 있다.
데이터 라인들(DL1~DLm)에 연결되는 제2 보조 신호라인들(PL-D)은 복수 개의 데이터 라인들(DL1~DLm)과 다른 층 상에 배치될 수 있다. 컨택홀(CH)을 통해 데이터 라인들(DL1~DLm)은 제2 보조 신호라인들(PL-D) 중 대응하는 신호라인들이 전기적으로 연결될 수 있다. 컨택홀(CH)은 데이터 라인들(DL1~DLm)과 제2 보조 신호라인들(PL-D) 사이에 배치된 적어도 하나의 절연층을 관통한다. 도 2에는 2개의 컨택홀(CH)을 예시적으로 도시하였다.
본 발명의 일 실시예에서 컨택홀(CH)은 생략될 수 있다. 데이터 라인들(DL1~DLm)과 제2 보조 신호라인들(PL-D)은 동일한 층 상에 배치될 수도 있다. 이때, 데이터 라인들(DL1~DLm)과 제2 보조 신호라인들(PL-D) 중 연결된 데이터 라인과 제2 보조 신호라인은 하나의 신호라인으로 정의될 수도 있다. 이때 서로 연결된 데이터 라인과 제2 보조 신호라인은 하나의 신호라인의 서로 다른 부분으로 정의될 수 있다.
화소들(PX11~PXnm) 각각은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인과 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11~PXnm) 각각은 화소 구동회로 및 표시소자를 포함할 수 있다.
매트릭스 형태의 화소들(PX11~PXnm)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 화소들(PX11~PXnm)은 펜타일 형태로 배치될 수 있다. 화소들(PX11~PXnm)은 다이아몬드 형태로 배치될 수 있다.
도 2에 도시된 것과 같이, 패드영역들(PDA) 각각에는 2개의 패드행(PD1, PD2)이 배치된다. 2개의 패드행(PD1, PD2) 각각은 제1 방향(DR1)으로 나열된 복수 개의 패드들을 포함한다. 제1 패드행(PD1)은 제2 패드행(PD2)과 제1 방향과 교차하는 방향으로 이격되어 배치된다. 제2 방향(DR2)에서 제2 패드행(PD2)은 제1 패드행(PD1)보다 표시패널(DP)의 엣지(E-DP)에 더 멀리 이격되어 배치되고, 표시영역(DA)에 더 인접하게 배치된다. 제1 패드행(PD1) 및 제2 패드행(PD2)의 패드들은 제2 보조 신호라인들(PL-D)에 각각 연결된다.
게이트 구동회로(GDC)는 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphose silicon gate driver circuit) 공정을 통해 표시패널(DP)에 집적화될 수 있다. 제1 보조 신호라인들(PL-G)은 게이트 구동회로(GDC)로부터 게이트 신호를 수신한다.
도 3a 및 도 3b은 본 발명의 실시예에 따른 표시패널(DP)의 표시영역(DA)의 단면도이다. 도 3a는 액정표시패널의 화소(PX)에 대응하는 단면을 도시하였고, 도 3b는 유기발광표시패널의 화소(PX)에 대응하는 단면을 도시하였다.
액정표시패널의 화소(PX)는 트랜지스터(TR), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
트랜지스터(TR)는 게이트 라인에 연결된 제어전극(GE), 제어전극(GE)에 중첩하는 활성화부(AL), 데이터 라인에 연결된 입력전극(SE), 및 입력전극(SE)와 이격되어 배치된 출력전극(DE)을 포함한다. 액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
제1 베이스 기판(BS1)의 일면 상에 제어전극(GE) 및 스토리지 라인(STL)이 배치된다. 제1 베이스 기판(BS1)은 유리기판 또는 플라스틱기판일 수 있다. 제1 베이스 기판(BS1)의 일면 상에 상기 제어전극(GE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10) 상에 제어전극(GE)과 중첩하는 활성화부(AL)가 배치된다. 활성화부(AL)는 반도체층(SCL)과 오믹 컨택층(OCL)을 포함할 수 있다. 제1 절연층(10) 상에 상기 반도체층(SCL)이 배치되고, 반도체층(SCL) 상에 상기 오믹 컨택층(OCL)이 배치된다.
반도체층(SCL)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 반도체층(SCL)은 금속 산화물 반도체를 포함할 수 있다. 오믹 컨택층(OCL)은 반도체층보다 고밀도로 도핑된 도펀트를 포함할 수 있다. 오믹 컨택층(OCL)은 이격된 2개의 부분을 포함할 수 있다. 본 발명의 일 실시예에서 오믹 컨택층(OCL)은 일체의 형상을 가질 수 있다.
활성화부(AL) 상에 출력전극(DE)과 입력전극(SE)이 배치된다. 출력전극(DE)과 입력전극(SE)은 서로 이격되어 배치된다. 제1 절연층(10) 상에 활성화부(AL), 출력전극(DE), 및 입력전극(SE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20) 상에 제3 절연층(30)이 배치된다 제2 절연층(20) 및 제3 절연층(30)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공하는 단층의 유기층일 수 있다. 본 실시예에서 제3 절연층(30)은 복수 개의 컬러필터들을 포함할 수 있다. 제3 절연층(30) 상에 제4 절연층(40)이 배치된다. 제4 절연층(40)은 컬러필터들을 커버하는 무기층일 수 있다.
도 3a에 도시된 것과 같이, 제4 절연층(40) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20), 제3 절연층(30), 및 제4 절연층(40)을 관통하는 컨택홀(CH10)을 통해 상기 출력전극(DE)에 연결된다. 제4 절연층(40) 상에 상기 화소전극(PE)을 커버하는 배향막(미 도시)이 배치될 수 있다.
제2 베이스 기판(BS2)은 유리기판 또는 플라스틱기판일 수 있다. 제2 베이스 기판(BS2)의 하면 상에 블랙매트릭스층(BM)이 배치된다. 즉, 블랙매트릭스층(BM)에는 화소영역들에 대응하는 개구부들이 정의될 수 있다. 블랙매트릭스층(BM)에 중첩하게 스페이서(CS)가 배치될 수 있다.
제2 베이스 기판(BS2)의 하면 상에 블랙매트릭스층(BM)을 커버하는 절연층들이 배치된다. 도 5a에는 평탄면을 제공하는 제5 절연층(50)이 예시적으로 도시되었다. 제5 절연층(50)은 유기물질을 포함할 수 있다.
도 3a에 도시된 것과 같이, 제2 베이스 기판(BS2)의 하면 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다.
한편, 도 3a에 도시된 화소(PX)의 단면은 하나의 예시에 불과하다. 제1 표시기판(100)과 제2 표시기판(200)은 제3 방향(DR3)에서 뒤집어 질 수 있다. 컬러필터들은 제2 표시기판(200)에 배치될 수도 있다.
도 3a를 참조하여 VA(Vertical Alignment)모드의 액정 표시패널을 예시적으로 설명하였으나, 본 발명의 일 실시예에서 IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드, SVA(Super Vertical Alignment) 모드, SS-VA(Surface-Stabilized Vertical Alignment) 모드의 액정 표시패널이 적용될 수 있다.
도 3b에 도시된 것과 같이, 유기발광표시패널의 화소(PX)는 스위칭 트랜지스터(T1), 구동 트랜지스터(T2), 및 발광소자(OLED)를 포함할 수 있다.
유기발광표시패널은 표시기판(100)과 봉지기판(200)을 포함한다. 표시기판(100)은 제1 베이스 기판(BS1), 제1 베이스 기판(BS1) 상에 배치된 회로 소자층(DP-CL), 회로 소자층(DP-CL) 상에 배치된 표시 소자층(DP-OLED), 및 표시 소자층(DP-OLED) 상에 배치된 커버층(CL)을 포함한다. 봉지기판(200)은 제2 베이스 기판(BS2), 제2 베이스 기판(BS2) 상에 배치된 블랙매트릭스층(BM) 및 컬러변환층(CCL)을 포함할 수 있다.
제1 베이스 기판(BS1)은 합성수지기판 또는 유리기판을 포함할 수 있다. 회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층층의 패터닝 공정을 통해 회로 소자층(DP-CL)이 형성될 수 있다.
본 실시예에서 회로 소자층(DP-CL)은 버퍼막(BFL), 제1 절연층(10), 제2 절연층(20), 제3 절연층(30)을 포함할 수 있다. 제1 절연층(10) 및 제2 절연층(20)은 무기막이고, 제3 절연층(30)은 유기막일 수 있다.
도 3b에는 스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2)를 구성하는 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2), 제1 제어전극(GE1), 제2 제어전극(GE2), 제1 입력전극(DE1), 제1 출력전극(SE1), 제2 입력전극(DE2), 제2 출력전극(SE2)의 배치관계가 예시적으로 도시되었다. 제1, 제2, 제3, 및 제4 관통홀(CH1, CH2, CH3, CH4) 역시 예시적으로 도시되었다.
표시 소자층(DP-OLED)은 발광소자(OLED)를 포함한다. 표시 소자층(DP-OLED)은 발광소자로써 유기발광 다이오드를 포함할 수 있다. 표시 소자층(DP-OLED)은 화소 정의막(PDL)을 포함한다. 예컨대, 화소 정의막(PDL)은 유기층일 수 있다
중간 유기막(30) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 중간 유기막(30)을 관통하는 제5 관통홀(CH5)을 통해 제2 출력전극(SE2)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)의 개구부(OP)는 다른 개구부들과 구분하기 위해 발광 개구부로 명명된다.
도 3b에 도시된 것과 같이, 표시패널(DP)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을수 있다. 본 실시예에서 발광영역(PXA)은 발광 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 본 발명의 일시예에서 발광층(EML)은 발광영역(PXA)에 배치되고, 비발광영역(NPXA)에 미배치될 수 있다. 발광층(EML)은 유기물질 및/또는 무기물질을 포함할 수 있다. 발광층(EML)은 소정의 제1 색광 예컨대 블루광을 생성할 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 복수 개의 화소들에 공통적으로 배치된다. 제2 전극(CE) 상에 제2 전극(CE)을 보호하는 커버층(CL)이 배치될 수 있다. 커버층(CL)은 유기물질 또는 무기물질을 포함할 수 있다.
제2 베이스기판(BS2)은 커버층(CL)과 이격되어 배치된다. 제2 베이스기판(BS2)은 합성수지기판 또는 유리기판을 포함할 수 있다. 컬러변환층(CCL)은 화소(PX)에 따라 제1 색광을 투과시키거나, 제1 색광을 제2 색광 또는 제3 색광으로 변환시킬 수 있다. 컬러변환층(CCL)은 양자점을 포함할 수 있다.
본 발명의 일 실시예에서 봉지기판(200)은 박막 봉지층으로 대체될 수 있다. 이때, 블랙매트릭스층(BM) 및 컬러변환층(CCL)은 박막 봉지층 상에 배치될 수 있다.
도 4a는 본 발명의 실시예에 따른 표시장치(DD)의 확대된 평면도이다. 도 4b는 본 발명의 실시예에 따른 표시패널(DP)의 확대된 평면도이다. 도 4c는 본 발명의 실시예에 따른 연결회로기판(FPCB1)의 배면도이다.
이하, 표시패널(DP)의 패드영역(PDA)과 연결회로기판(FPCB1, FPCB2)이 전기적으로 접속된 영역은 표시장치(DD)의 본딩영역(BDA)으로 정의된다. 연결회로기판(FPCB1, FPCB2)의 출력 패드가 표시패널(DP)의 패드영역(PDA)에 중첩된다.
도 4a 및 도 4b에 도시된 것과 같이, 패드영역(PDA)에 서로 다른 행을 이루는 제1 패드행(PD1) 및 제2 패드행(PD2)이 배치된다. 제1 패드행(PD1)은 복수 개의 제1 패드들(PD1-P)을 포함하고, 제2 패드행(PD2)은 복수 개의 제2 패드들(PD2-P)을 포함한다. 제1 연결회로기판(FPCB1)은 제1 패드행(PD1)과 전기적으로 접속되고, 제2 연결회로기판(FPCB2)은 제2 패드행(PD2)과 전기적으로 접속된다.
제1 연결회로기판(FPCB1)과 제2 연결회로기판(FPCB2)은 크기와 모양이 일부 상이하지만 매우 유사한 구조를 갖는다. 도 4c에는 제1 연결회로기판(FPCB1)을 예시적으로 도시하였다. 제1 연결회로기판(FPCB1)과 제2 연결회로기판(FPCB2)은 절연층(미 도시), 복수 개의 패드들(CPD, P-O, P-I), 및 복수 개의 신호라인들(SL-F)을 포함한다. 복수 개의 패드들(CPD, P-O, P-I), 및 복수 개의 신호라인들(SL-F)은 절연층 상에 배치된다. 절연층은 폴리 이미드층을 포함할 수 있다.
복수 개의 패드들(CPD, P-O, P-I)은 구동칩(DC)의 접속 단자들에 접속되는 접속 패드들(CPD), 표시패널(DP)에 접속되는 제1 패드들(P-O, 이하 출력 패드들로 정의됨), 및 메인 회로기판에 접속되는 제2 패드들(P-I, 이하 입력 패드들로 정의됨)을 포함할 수 있다. 복수 개의 신호라인들(SL-F)은 접속 패드들(CPD)과 출력 패드들(P-O)을 연결하고, 접속 패드들(CPD)과 입력 패드들(P-I)을 연결한다. 구동칩(DC)이 생략되는 경우, 신호라인들(SL-F)은 출력 패드들(P-O)과 입력 패드들(P-I)을 연결할 수 있다.
제1 연결회로기판(FPCB1)과 제2 연결회로기판(FPCB2)은 솔더 레지스트층을 더 포함할 수 있다. 솔더 레지스트층은 복수 개의 패드들(CPD, P-O, P-I)의 주변을 더 커버하되, 복수 개의 패드들(CPD, P-O, P-I) 각각을 노출시킨다. 솔더 레지스트층에는 복수 개의 패드들(CPD, P-O, P-I)에 대응하는 개구부들이 형성될 수 있다.
제1 연결회로기판(FPCB1)과 제2 연결회로기판(FPCB2)은 제1 방향의 너비에 따라 구분되는 3개의 부분들을 포함할 수 있다. 출력 패드들(P-O)이 배치된 제1 부분(P1), 입력 패드들(P-I)이 배치된 제2 부분(P2) 및 제1 부분(P1)과 제2 부분(P2)을 연결하는 제3 부분(P3)을 포함할 수 있다. 제1 부분(P1)은 제2 부분(P2)보다 큰 너비를 갖는다. 제3 부분(P3)은 제1 부분(P1)으로부터 제2 부분(P2)으로 갈수록 너비가 감소될 수 있다. 제2 부분(P2)에 구동칩(DC)이 실장될 수 있다.
도 4a에 도시된 것과 같이, 제1 연결회로기판(FPCB1)의 제1 부분과 제2 연결회로기판(FPCB2)의 제1 부분은 서로 중첩할 수 있다. 제2 연결회로기판(FPCB2)이 제1 연결회로기판(FPCB1)보다 큰 면적을 가질 수 있고, 평면 상에서 제1 연결회로기판(FPCB1)의 제1 부분은 제2 연결회로기판(FPCB2)의 제1 부분의 내측에 배치될 수 있다. 제1 연결회로기판(FPCB1)의 제3 부분과 제2 연결회로기판(FPCB2)의 제3 부분은 서로 비중첩할 수 있다. 그에 따라 메인 회로기판(MPCB)에 접속된 제1 연결회로기판(FPCB1)의 제3 부분과 제2 연결회로기판(FPCB2)의 제3 부분은 평면 상에서 서로 이격되어 배치된다.
도 5a는 본 발명의 실시예에 따른 표시장치(DD)의 확대된 단면도이다. 도 5b는 본 발명의 실시예에 따른 표시장치(DD)의 본딩영역(BDA)의 확대된 평면도이다. 도 5c 및 도 5d는 도 5a의 AA 영역에 대한 확대된 단면도이다. 도 5e는 도 5a의 BB 영역에 대한 확대된 단면도이다. 도 5f 및 도 5g는 본 발명의 실시예에 따른 표시장치의 본딩영역(BDA)의 확대된 평면도이다.
도 5a에 도시된 것과 같이, 제2 연결회로기판(FPCB2)은 제1 연결회로기판(FPCB1)의 상측에 배치된다. 제1 연결회로기판(FPCB1)은 제1 패드행(PD1)에 접속되고, 제2 연결회로기판(FPCB2)은 제2 패드행(PD2)에 접속된다.
도 5b에 도시된 것과 같이, 제1 실링부재(SM1)는 제1 패드행(PD1)에 인접하게 배치된다. 제1 실링부재(SM1)는 평면 상에서 제1 패드행(PD1)에 중첩할 수 있다. 제1 실링부재(SM1)는 평면 상에서 제1 연결회로기판(FPCB1)의 엣지(E-1)를 커버할 수 있다. 커버된 엣지는 제1 부분(P1, 도 4c 참조)에 대응하는 엣지일 수 있다. 제1 부분(P1)의 엣지(E-1)의 제1 방향(DR1)으로 연장된 부분을 완전히 커버할 수 있다. 제1 부분(P1)의 엣지(E-1)의 제2 방향(DR2)으로 연장된 부분을 일부 커버할 수 있다.
제2 실링부재(SM2)는 제2 패드행(PD2)에 인접하게 배치된다. 제2 실링부재(SM2)는 평면 상에서 제2 패드행(PD2)에 중첩할 수 있다. 제2 실링부재(SM2)는 평면 상에서 제2 연결회로기판(FPCB2)의 엣지(E-2)를 커버할 수 있다. 커버된 엣지는 제1 부분(P1, 도 4c 참조)에 대응하는 엣지일 수 있다. 제1 부분(P1)의 엣지(E-2)의 제1 방향(DR1)으로 연장된 부분을 완전히 커버할 수 있다. 제1 부분(P1)의 엣지(E-2)의 제2 방향(DR2)으로 연장된 부분을 일부 커버할 수 있다.
도 5c에서 제1 표시기판(100)은 도 3a에 도시된 액정표시패널을 기준으로 도시하였다. 제1 패드(PD1-P)는 제1 내지 제4 절연층(10 내지 40)을 관통하는 컨택홀(CH-P)을 통해 보조 신호라인(PL-D)에 연결된다. 제1 패드(PD1-P)는 제1 내지 제4 절연층(10 내지 40)으로부터 노출된다. 제1 패드(PD1-P)가 생략되는 경우, 보조 신호라인(PL-D)의 말단부분이 제1 내지 제4 절연층(10 내지 40)으로부터 노출될 수도 있다.
도 5c에서 절연층(IL-F), 신호라인(SL-F), 솔더레지스트층(SR-F), 및 출력 패드(P-O)를 포함하는 제1 연결회로기판(FPCB1)이 예시적으로 도시되었다. 제2 연결회로기판(FPCB2)은 간략히 도시되었다. 솔더레지스트층(SR-F)으로부터 노출된 출력 패드(P-O)는 이방성 도전 필름(ACF)을 통해 제1 패드(PD1-P)에 전기적으로 접속된다.
도 5c에 도시된 것과 같이, 제1 실링부재(SM1)는 제1 연결회로기판(FPCB1)과 제2 연결회로기판 사이에 배치되고, 제1 연결회로기판(FPCB1)과 제4 절연층(40) 사이의 제1 갭(GP1)을 실링한다. 제1 실링부재(SM1)의 일부는 제1 갭(GP1)에 충진될 수 있다. 도 5c를 기준으로 제1 실링부재(SM1)의 좌측에서 제1 패드(PD1-P)를 향하여 침투하는 수분은 제1 실링부재(SM1)에 의해 차단될 수 있다. 제1 실링부재(SM1)는 제1 연결회로기판(FPCB1)과 제4 절연층(40)을 접착할 수도 있다.
제1 실링부재(SM1)는 합성 수지를 포함할 수 있다. 제1 실링부재(SM1)는 내습성이 높은 실리콘 수지를 포함할 수 있다.
도 5d에 도시된 것과 같이, 제1 실링부재(SM1)는 다층구조를 가질 수 있다. 본 실시예에서 제1 실링부재(SM1)는 양면 접착 테이프 또는 양면 점착 테이프일 수 있다.
제1 실링부재(SM1)는 제1 연결회로기판(FPCB1)에 접착하는 제1 접착층(S-1), 제1 접착층(S-1) 상에 배치된 베이스층(S-2), 및 베이스층(S-2) 상에 배치되고 제2 연결회로기판(FPCB2)에 접착하는 제2 접착층(S-3)을 포함할 수 있다. 베이스층(S-2)은 통상의 합성수지층일 수 있고, 접착층(S-1, S-3)는 통상의 바인더를 포함할 수 있다. 베이스층(S-2)은 내습성이 높은 실리콘 필름을 포함할 수 있다. 베이스층(S-2)은 PET(polyethylene terephthalate) 필름을 포함할 수 있다. 본 발명의 일 실시예에서 제1 및 제2 접착층(S-1, S-3) 중 어느 하나는 생략될 수 있다.
본 발명의 일 실시예에서 제1 실링부재(SM1)는 베이스층을 포함하지 않는 점착 테이프일 수 있다. 제1 실링부재(SM1)는 고분자 아크릴 점착층 및 고분자 아크릴 점착층의 양면에 배치된 저분자 아크릴 점착층을 포함할 수 있다.
도 5d에 간략히 도시된 제1 실링부재(SM1)와 달리, 열 변형된 제1 실링부재(SM1)는 제1 접착층(S-1), 베이스층(S-2), 제2 접착층(S-3)의 경계가 뚜렷하지 않을 수 있다. 제1 실링부재(SM1)의 일부는 제1 갭(GP1)에 충진될 수 있다.
도 5e에 도시된 것과 같이, 제2 패드(PD2-P)는 제1 내지 제4 절연층(10 내지 40)을 관통하는 컨택홀(CH-P)을 통해 보조 신호라인(PL-D)에 연결된다. 도 5e에는 제1 연결회로기판(FPCB1)과 유사한 단면구조의 제2 연결회로기판(FPCB2)이 도시되었다. 솔더레지스트층(SR-F)으로부터 노출된 출력 패드(P-O)는 이방성 도전 필름(ACF)을 통해 제2 패드(PD2-P)에 전기적으로 접속된다.
도 5e에 도시된 것과 같이, 제2 실링부재(SM2)는 제2 연결회로기판(FPCB2)과 제4 절연층(40) 사이의 제2 갭(GP2)을 실링한다. 제2 실링부재(SM2)의 일부는 제2 갭(GP2)에 충진될 수 있다. 도 5e를 기준으로 제2 실링부재(SM2)의 좌측에서 제2 패드(PD2-P)를 향하여 침투하는 수분은 제2 실링부재(SM2)에 의해 차단될 수 있다. 제2 실링부재(SM2)는 도 5c에 도시된 제1 실링부재(SM1)와 동일한 물질을 포함할 수 있다. 제2 실링부재(SM2)는 합성 수지를 포함할 수 있다. 제2 실링부재(SM2)는 내습성이 높은 실리콘 수지를 포함할 수 있다.
제2 실링부재(SM2)는 제1 실링부재(SM1) 보다 큰 두께를 가질 수 있다. 제1 실링부재(SM1)는 제2 연결회로기판(FPCB2)에 의해 압착되었던 것과 달리, 제1 실링부재(SM1)는 외부에 노출된 상태로 경화되었기 때문이다.
도 5f 및 도 5g에 도시된 것과 같이, 제1 실링부재(SM1)의 형상은 다양하게 변형될 수 있다. 도 5f 및 도 5g에 도시된 것과 같이, 제1 실링부재(SM1)는 제1 연결회로기판(FPCB1)의 엣지(E-1)의 제1 표시기판(100)과 중첩하는 영역을 완전히 커버할 수 있다.
도 5f 및 도 5g의 도면 상에서 제1 실링부재(SM1)의 좌측, 우측, 상측으로부터 제1 패드(PD1-P)를 향하여 침투하는 수분은 제1 실링부재(SM1)에 의해 차단될 수 있다.
도 5f에 도시된 것과 같이, 제1 실링부재(SM1)는 제1 표시기판(100)에 중첩하는 제1 연결회로기판(FPCB1)의 일부 영역을 완전히 커버할 수 있다. 도 5g에 도시된 것과 같이, 제1 실링부재(SM1)는 제1 표시기판(100)에 중첩하는 제1 연결회로기판(FPCB1)의 일부 영역을 미 커버할 수도 있다.
도 6a 내지 도 6e는 본 발명의 실시예에 따른 표시장치(DD)의 본딩영역(BDA)의 확대된 평면도이다. 도 6a 내지 도 6e는 2개의 본딩영역(BDA)을 기준으로 도시하였다.
도 6a 및 도 6b는 이방성 도전 필름의 형태를 비교 도시하였다. 도 6a에 도시된 것과 같이, 이방성 도전 필름(ACF)은 제1 및 제2 패드영역들(PDA1, PDA2)의 제1 내지 제4 패드행들(PD1, PD2, PD3, PD4)마다 독립적으로 배치될 수 있다. 이방성 도전 필름들(ACF)은 서로 분리될 수 있다. 제1 패드영역(PDA1)에 제1 및 제2 연결회로기판(FPCB1, FPCB2)이 연결되고, 제2 패드영역(PDA2)에 제3 및 제4 연결회로기판(FPCB3, FPCB4)이 연결된다.
도 6b에 도시된 것과 같이, 제1 이방성 도전 필름(ACF1)은 제1 패드영역(PDA1)의 제1 패드행(PD1)과 제2 패드영역(PDA2)의 제3 패드행(PD3)에 공통적으로 배치될 수 있다. 제2 이방성 도전 필름(ACF2)은 제1 패드영역(PDA1)의 제2 패드행(PD2)과 제2 패드영역(PDA2)의 제4 패드행(PD4)에 공통적으로 배치될 수 있다. 제1 및 제2 이방성 도전 필름(ACF1, ACF2) 중 어느 하나는 도 6a에 도시된 이방성 도전 필름(ACF)과 같이 변형될 수 있다.
도 6c 내지 도 6e는 실링부재들의 형태를 비교 도시하였다. 본 실시예에서 도 5c에 도시된 제1 실링부재(SM1)에 대응하는 실링부재는 외측 실링부재로 정의되고, 제2 실링부재(SM2)에 대응하는 실링부재는 내측 실링부재로 정의된다.
도 6c에 도시된 것과 같이, 제1 외측 실링부재(SM1-O1), 제2 외측 실링부재(SM1-O2), 제1 내측 실링부재(SM2-I1), 제2 내측 실링부재(SM2-I2)는 제1 내지 제4 패드행들(PD1 내지 PD4)에 대응하게 배치될 수 있다. 1 외측 실링부재(SM1-O1), 제2 외측 실링부재(SM1-O2), 제1 내측 실링부재(SM2-I1), 제2 내측 실링부재(SM2-I2)는 서로 이격되어 배치될 수 있다.
도 6d에 도시된 것과 같이, 제1 및 제3 패드행들(PD1 및 PD3)에 하나의 외측 실링부재(SM1-O)가 배치되고, 제2 및 제4 패드행들(PD2 및 PD4)에 하나의 내측 실링부재(SM2-I)가 배치될 수도 있다. 외측 실링부재(SM1-O)는 도 6c의 제1 외측 실링부재(SM1-O1) 및 제2 외측 실링부재(SM1-O2)에 대응하는 제1 부분(SM1-OP1) 및 제2 부분(SM1-OP2)을 포함할 수 있다.
외측 실링부재(SM1-O)는 제1 부분(SM1-OP1)과 제2 부분(SM1-OP2)을 연결하는 제3 부분(SM1-OP3, 또는 연결부분)을 포함할 수 있다. 제3 부분(SM1-OP3)은 제1 부분(SM1-OP1)과 제2 부분(SM1-OP2)보다 큰 두께를 가질 수 있다. 제3 부분(SM1-OP3)은 제2 연결회로기판(FPCB2)에 의해 압착되지 않기 때문이다.
내측 실링부재(SM1-I) 역시 3개의 부분(SM1-IP1, SM1-IP2, SM1-IP3) 으로 구분될 수 있다. 제1 부분(SM2-IP1), 제2 부분(SM2-IP2), 및 제3 부분(SM2-IP3, 또는 연결부분)은 실질적으로 동일한 두께를 가질 수 있다. 동일한 공정에 의해 형성되고, 외부의 압력에 의해 압착되지 않기 때문이다.
도 6e에 도시된 것과 같이, 제1 및 제3 패드행들(PD1 및 PD3)에 대응하게 제1 외측 실링부재(SM1-O1) 및 제2 외측 실링부재(SM1-O2)가 배치되고, 제2 및 제4 패드행들(PD2 및 PD4)에 대응하게 하나의 내측 실링부재(SM2-I)가 배치될 수 있다. 별도로 도시하지 않았으나, 제1 및 제3 패드행들(PD1 및 PD3)에 대응하게 하나의 외측 실링부재가 배치되고, 제2 및 제4 패드행들(PD2 및 PD4)에 대응하게 분리된 내측 실링부재들이 배치될 수도 있다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 표시장치(DD)의 제조 공정을 도시한 단면도이다. 이하, 도 1 내지 도 6e를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 7a에 도시된 것과 같이, 표시패널(DP)을 제공한다. 먼저 제1 패드행(PD1)과 제1 연결회로기판(FPCB1)을 전기적으로 접속한다. 이방성 도전 필름(ACF)을 제1 패드행(PD1)과 제1 연결회로기판(FPCB1) 사이에 배치시킨다. 이방성 도전 필름(ACF)은 제1 패드행(PD1)에 접착되거나, 제1 연결회로기판(FPCB1)의 출력패드들(P-O, 도 4c 참조)에 중첩하게 제1 연결회로기판(FPCB1)에 접착될 수 있다.
제1 패드행(PD1)과 출력패드들(P-O)을 얼라인한 후 히팅블록(HB)으로 제1 연결회로기판(FPCB1)을 가압한다. 히팅블록(HB)은 발열성 가압부재면 충분하고 그 종류는 제한되지 않는다. 열 압착된 이방성 도전 필름(ACF)은 제1 패드행(PD1)과 출력패드들(P-O)을 전기적으로 연결시킨다.
다음, 도 7b 및 도 7c에 도시된 것과 같이, 제2 패드행(PD2)과 제2 연결회로기판(FPCB2)을 전기적으로 접속한다.
먼저, 도 7b에 도시된 것과 같이, 이방성 도전 필름(ACF), 예비 실링부재(SM1-P), 제2 연결회로기판(FPCB2)을 제공한다. 이방성 도전 필름(ACF)을 제2 패드행(PD2)과 제2 연결회로기판(FPCB2) 사이에 배치시킨다. 이방성 도전 필름(ACF)은 제2 패드행(PD2)에 접착되거나, 제2 연결회로기판(FPCB2)의 출력패드들(P-O)에 중첩하게 제2 연결회로기판(FPCB2)에 접착될 수 있다.
도 6a에 도시된 형태의 이방성 도전 필름(ACF)은 표시패널(DP)에 접착시키거나, 제2 연결회로기판(FPCB2)에 접착시킬 수 있고, 도 6b에 도시된 형태의 이방성 도전 필름(ACF)은 표시패널(DP)에 접착시킨다.
또한, 예비 실링부재(SM1-P)를 제1 연결회로기판(FPCB1)과 제2 연결회로기판(FPCB2) 사이에 배치시킨다. 도 6c에 도시된 형태의 제1 실링부재(SM1)를 형성하기 위해 제1 연결회로기판(FPCB1)의 상면에 양면 접착 테이프를 접착시키거나 제1 연결회로기판(FPCB1) 상면에 합성수지층을 형성할 수 있다. 양면 접착 테이프를 제2 연결회로기판(FPCB2)의 하면에 접착시키거나, 합성수지층을 제2 연결회로기판(FPCB2)의 하면에 형성할 수도 있다. 도 6d에 도시된 형태의 제1 실링부재(SM1)를 형성하기 위해서 양면 접착 테이프 또는 합성수지층을 제1 연결회로기판(FPCB1) 및 표시패널(DP) 상에 배치시킬 수 있다.
도 7c에 도시된 것과 같이, 제2 패드행(PD2)과 출력패드들(P-O)을 얼라인한 후 히팅블록(HB)으로 제2 연결회로기판(FPCB2)을 가압한다. 열 압착된 이방성 도전 필름(ACF)은 제2 패드행(PD2)과 출력패드들(P-O)을 전기적으로 연결시킨다.
히팅블록(HB)은 제2 연결회로기판(FPCB2)을 가압하여 예비 실링부재(SM1-P)를 용융시킨다. 제1 연결회로기판(FPCB1)의 상면과 제2 연결회로기판(FPCB2)의 하면 사이에서 압착된 예비 실링부재(SM1-P)는 주변으로 퍼져나간다. 압착된 예비 실링부재(SM1-P)는 표시패널(DP)의 상면(예컨대, 패드영역 및/또는 패드영역의 주변영역)으로 펴져나간다. 그에 따라 도 5c 및 도 5d를 참조하여 설명한 형태의 제1 실링부재(SM1)가 형성된다.
도 7d에 도시된 것과 같이, 제2 실링부재(SM2)를 형성할 수 있다. 실링제 공급기(SS)는 인쇄 방식 또는 주사 방식으로 합성수지를 표시패널(DP) 상에 형성할 수 있다. 합성수지는 모세관 현상에 의해 도 5e에 도시된 제2 갭(GP2)으로 스며들 수 있다. 합성수지가 경화되어 제2 실링부재(SM2)를 이룰수 있다.
도 8a는 본 발명의 실시예에 따른 표시장치(DD)의 단면도이다. 도 8c는 본 발명의 실시예에 따른 표시장치(DD)의 본딩영역(BDA)의 확대된 평면도이다. 도 8b는 도 8a의 CC 영역에 대한 확대된 단면도이다. 이하, 도 1 내지 도 7d를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
본 실시예에 따른 표시장치(DD)는 제3 실링부재(SM3)를 더 포함할 수 있다. 제3 실링부재(SM3)는 제1 패드행(PD1)보다 표시패널(DP)의 엣지(E-DP)에 더 인접하게 배치된다.
제3 실링부재(SM3)는 단면상에서 제1 연결회로기판(FPCB1)과 표시패널(DP) 사이에 배치된다. 제3 실링부재(SM3)는 제1 연결회로기판(FPCB1)과 표시패널(DP)을 결합할 수 있다. 제3 실링부재(SM3)는 표시패널(DP)의 엣지로부터 제1 패드행(PD1)으로 침투하는 수분을 차단할 수 있다. 제3 실링부재(SM3)는 도 5c에 도시된 제1 실링부재(SM1)와 같이 합성 수지를 포함할 수 있다. 제3 실링부재(SM3)는 내습성이 높은 실리콘 수지를 포함할 수 있다. 제3 실링부재(SM3)는 도 5d에 도시된 것과 같이 다층구조를 가질 수 있다.
본 발명의 실시예에 따른 표시장치(DD)를 제조하기 위해, 도 7a에 도시된 단계에서 예비 실링부재를 추가로 준비한다. 예비 실링부재는 제1 연결회로기판(FPCB1)과 표시패널(DP) 사이에 배치된다. 제1 연결회로기판(FPCB1) 상에서 히팅블록(HB)을 이용하여 예비 실링부재를 가압한다. 경화과정을 거쳐 제3 실링부재(SM3)가 형성된다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100: 제1 표시기판 200: 봉지기판, 제2 표시기판
ACF: 이방성 도전 필름 FPCB1: 제1 연결회로기판
FPCB2: 제2 연결회로기판 PD1: 제1 패드행
PD2: 제2 패드행 PD3: 제3 패드행
PD4: 제4 패드행 SM1-I, SM2-I: 내측 실링부재
SM1-O, SM2-O: 외측 실링부재

Claims (20)

  1. 절연층, 제1 방향으로 나열되고 상기 절연층으로부터 노출된 제1 패드들, 및 상기 제1 패드들과 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배치되고, 상기 제1 방향으로 나열되고 상기 절연층으로부터 노출된 제2 패드들을 포함하는 표시패널;
    메인 회로기판;
    상기 제1 패드들 및 상기 메인 회로기판에 전기적으로 연결된 제1 연결회로기판;
    상기 표시패널의 엣지로부터 상기 제1 패드들보다 멀리 이격된 상기 제2 패드들 및 상기 메인 회로기판에 전기적으로 연결되고, 상기 제1 연결회로기판 상측에 배치된 제2 연결회로기판;
    상기 제1 연결회로기판과 상기 제2 연결회로기판 사이에 배치되고, 상기 제1 연결회로기판과 상기 절연층 사이의 제1 갭을 실링하는 제1 실링부재; 및
    상기 제2 연결회로기판과 상기 절연층 사이의 제2 갭을 실링하는 제2 실링부재를 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 제2 실링부재는 실리콘 수지를 포함하는 표시장치.
  3. 제1 항에 있어서,
    상기 제1 실링부재는
    상기 제1 연결회로기판에 접착하는 제1 접착층;
    상기 제1 접착층 상에 배치된 베이스층; 및
    상기 베이스층 상에 배치되고 상기 제2 연결회로기판에 접착하는 제2 접착층을 포함하는 표시장치.
  4. 제3 항에 있어서,
    상기 베이스층은 실리콘 수지를 포함하는 표시장치.
  5. 제1 항에 있어서,
    상기 제1 실링부재와 상기 제2 실링부재는 동일한 물질을 포함하는 표시장치.
  6. 제5 항에 있어서,
    상기 제2 실링부재는 상기 제1 실링부재보다 큰 두께를 갖는 표시장치.
  7. 제1 항에 있어서,
    상기 제1 실링부재는 상기 제1 회로기판의 엣지 중 상기 표시패널에 중첩하는 영역을 커버하는 표시장치.
  8. 제1 항에 있어서,
    상기 제1 연결회로기판에 실장된 제1 구동칩; 및
    상기 제2 연결회로기판에 실장된 제2 구동칩을 더 포함하는 표시장치.
  9. 제8 항에 있어서,
    상기 제1 연결회로기판의 상기 제1 구동칩에 중첩하는 부분의 상기 제1 방향의 너비는 상기 제1 연결회로기판의 상기 제1 패드들에 중첩하는 부분의 상기 제1 방향의 너비보다 작은 표시장치.
  10. 제1 항에 있어서,
    상기 제1 연결회로기판과 상기 절연층 사이에 배치되어 상기 제1 연결회로기판과 상기 절연층을 결합하고, 상기 제1 패드들보다 상기 표시패널의 엣지에 더 인접한 제3 실링부재를 더 포함하는 표시장치.
  11. 서로 다른 패드행을 이루는 제1 패드행 및 제2 패드행이 배치된 제1 패드영역 및 서로 다른 패드행을 이루는 제3 패드행 및 제4 패드행이 배치된 제2 패드영역을 포함하는 표시기판;
    메인 회로기판;
    상기 제1 패드영역과 상기 메인 회로기판을 연결하고, 상기 제1 패드행에 전기적으로 접속된 제1 연결회로기판;
    상기 제1 패드영역과 상기 메인 회로기판을 연결하고, 상기 제2 패드행에 전기적으로 접속되며, 상기 제1 연결회로기판의 상측에 배치된 제2 연결회로기판;
    상기 제2 패드영역과 상기 메인 회로기판을 연결하고, 상기 제3 패드행에 전기적으로 접속된 제3 연결회로기판;
    상기 제2 패드영역과 상기 메인 회로기판을 연결하고, 상기 제3 패드행에 전기적으로 접속되며, 상기 제3 연결회로기판의 상측에 배치된 제4 연결회로기판;
    상기 제1 연결회로기판과 상기 제2 연결회로기판 사이에 배치되고, 상기 제1 연결회로기판과 상기 제1 패드영역 사이의 갭을 실링하는 제1 외측 실링부재; 및
    상기 제3 연결회로기판과 상기 제4 연결회로기판 사이에 배치되고, 상기 제3 연결회로기판과 상기 제2 패드영역 사이의 갭을 실링하는 제2 외측 실링부재를 포함하는 표시장치.
  12. 제11 항에 있어서,
    상기 제1 외측 실링부재와 상기 제2 외측 실링부재는 이격된 표시장치.
  13. 제11 항에 있어서,
    상기 제1 외측 실링부재와 상기 제2 외측 실링부재는 서로 연결되어 외측 실링부재를 정의하는 표시장치.
  14. 제13 항에 있어서,
    상기 외측 실링부재의 상기 제1 외측 실링부재와 상기 제2 외측 실링부재를 연결하는 연결부분은 상기 상기 제1 외측 실링부재보다 큰 두께를 갖는 표시장치.
  15. 제11 항에 있어서,
    상기 제2 연결회로기판과 상기 제1 패드영역 사이의 갭을 실링하는 제1 내측 실링부재; 및
    상기 제4 연결회로기판과 상기 제2 패드영역 사이의 갭을 실링하는 제2 내측 실링부재를 더 포함하는 표시장치.
  16. 제15 항에 있어서,
    상기 제1 내측 실링부재와 상기 제2 내측 측 실링부재는 서로 연결되어 내측 실링부재를 정의하는 표시장치.
  17. 제16 항에 있어서,
    상기 내측 실링부재의 상기 제1 내측 실링부재와 상기 제2 내측 실링부재를 연결하는 연결부분은 상기 제1 내측 실링부재와 실질적으로 동일한 두께를 갖는 표시장치.
  18. 제11 항에 있어서,
    이방성 도전 필름들을 더 포함하고,
    상기 이방성 도전 필름들은 상기 제1 패드행과 상기 제1 연결회로기판 사이, 상기 제2 패드행과 상기 제2 연결회로기판 사이, 상기 제3 패드행과 상기 제3 연결회로기판 사이, 상기 제4 패드행과 상기 제4 연결회로기판 사이에 각각 배치된 표시장치.
  19. 제11 항에 있어서,
    이방성 도전 필름을 더 포함하고,
    사이 이방성 도전 필름은, 상기 제1 패드행과 상기 제1 연결회로기판 사이에 배치되고, 상기 제3 패드행과 상기 제3 연결회로기판 사이에 배치된 표시장치.
  20. 서로 다른 패드행에 배치된 제1 패드들 및 제2 패드들이 배치된 패드영역을 포함하는 표시패널을 제공하는 단계;
    상기 제2 패드들보다 상기 표시패널의 엣지에 더 인접한 상기 제1 패드들과 제1 연결회로기판을 전기적으로 접속하는 단계; 및
    상기 제2 패드들과 제2 연결회로기판을 전기적으로 접속하는 단계를 포함하고,
    상기 제2 패드행과 제2 연결회로기판을 전기적으로 접속하는 단계는
    상기 제2 패드들과 그에 대응하는 상기 제2 연결회로기판의 패드들 사이에 전도성 접착부재를 배치하는 단계;
    상기 제1 패드들과 상기 제1 연결회로기판 사이에 예비 실링부재를 배치하는 단계; 및
    히팅블록으로 상기 제2 연결회로기판 상에서 상기 전도성 접착부재와 상기 예비 실링부재를 가압하는 단계를 포함하는 표시장치의 제조방법.
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