KR20200027118A - 전자 장치 및 이의 제조 방법 - Google Patents

전자 장치 및 이의 제조 방법 Download PDF

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Abstract

전자 장치는 서로 대향하는 전면 및 배면을 포함하고, 전면 및 상기 배면을 관통하는 모듈 홀이 정의된 베이스 기판, 베이스 기판 상에 배치된 박막 트랜지스터, 상기 박막 트랜지스터에 연결된 제1 전극, 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 제2 전극 사이에 배치된 발광층을 포함하는 발광 소자, 발광 소자를 커버하는 봉지층, 베이스 기판 상에 배치되고, 복수의 제1 도전 패턴들, 제1 도전 패턴들 상에 배치된 제2 도전 패턴들을 포함하는 입력 감지 유닛, 및 제1 도전 패턴들과 제2 도전 패턴들 사이에 배치된 절연층을 포함하고, 봉지층은 상기 제1 도전 패턴들과 제2 도전 패턴들 사이에 배치된다.

Description

전자 장치 및 이의 제조 방법{ELECTRONIC APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 장치 및 이의 제조 방법에 관한 것으로, 상세하게는 공정이 단순화된 전자 장치 및 이의 제조 방법에 관한 것이다.
전자 장치는 전기적 신호에 따라 활성화된다. 전자 장치는 영상을 표시하는 표시 유닛이나, 외부 입력을 감지하는 입력 감지 유닛과 같이 다양한 전자 부품들로 구성된 장치들을 포함할 수 있다. 전자 부품들은 다양하게 배열된 신호 라인들에 의해 전기적으로 서로 연결될 수 있다.
표시 유닛은 영상을 생성하는 발광 소자를 포함한다. 입력 감지 유닛은 외부 입력을 감지하기 위한 감지 전극들을 포함할 수 있다. 표시 유닛과 입력 감지 유닛을 하나의 패널 내에 포함하는 전자 장치는 두께가 증가되고 공정 비용이 증가될 수 있다.
따라서, 본 발명은 표시 유닛과 입력 감지 유닛의 집적도를 향상시키고 공정을 단순화시킬 수 있는 전자 장치 및 이의 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 전자 장치는 서로 대향하는 전면 및 배면을 포함하고, 상기 전면 및 상기 배면을 관통하는 모듈 홀이 정의된 베이스 기판, 상기 베이스 기판 상에 배치된 박막 트랜지스터, 상기 박막 트랜지스터에 연결된 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 발광 소자, 상기 발광 소자를 커버하는 봉지층, 상기 베이스 기판 상에 배치되고, 복수의 제1 도전 패턴들, 상기 제1 도전 패턴들 상에 배치된 제2 도전 패턴들을 포함하는 입력 감지 유닛, 및 상기 제1 도전 패턴들과 상기 제2 도전 패턴들 사이에 배치된 절연층을 포함하고, 상기 봉지층은 상기 제1 도전 패턴들과 상기 제2 도전 패턴들 사이에 배치된다.
상기 제2 도전 패턴들은, 제1 방향을 따라 연장된 제1 감지 전극, 상기 제1 방향과 교차하는 방향을 따라 연장되고 상기 제1 감지 전극과 정전 용량을 형성하는 제2 전극을 포함할 수 있다.
상기 제1 도전 패턴들과 상기 제2 도전 패턴들은 상기 봉지층을 관통하는 컨택홀을 통해 서로 연결될 수 있다.
상기 제1 도전 패턴들은 상기 제2 전극과 평면상에서 중첩하고, 상기 컨택홀은 상기 제2 전극을 관통하는 전자 장치.
본 발명의 일 실시예에 따른 전자 장치는 상기 컨택홀 측면을 커버하는 내부 절연막을 더 포함하고, 상기 제2 전극과 상기 제2 도전 패턴들은 상기 내부 절연막에 의해 전기적으로 절연될 수 있다.
상기 제1 전극, 상기 발광층, 및 상기 제2 전극은 복수로 구비되고, 상기 제2 전극들은 상기 발광층들 각각에 중첩하여 배치될 수 있다.
상기 제1 도전 패턴들은 평면상에서 상기 제2 전극들로부터 이격될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 제1 전극들에 인접하는 보조 전극을 더 포함하고, 상기 제2 전극들은 상기 보조 전극에 접속될 수 있다.
상기 제1 도전 패턴들과 상기 제2 도전 패턴들은 평면상에서 서로 이격될 수 있다.
상기 절연층은 상기 제1 전극과 상기 제2 전극 사이에 배치된 유기층을 포함하고, 상기 유기층은 상기 제1 도전 패턴들을 전면적으로 커버할 수 있다.
상기 절연층은 상기 제1 도전 패턴들 각각을 커버하는 복수의 절연 패턴들을 더 포함하고, 상기 유기층은 상기 절연 패턴들을 커버할 수 있다.
상기 절연 패턴들은 상기 제1 도전 패턴들 각각의 상면들 및 측면들을 커버할 수 있다.
상기 봉지층은 제1 무기층, 상기 제1 무기층 상에 배치된 제2 무기층, 및 상기 제1 무기층과 상기 제2 무기층 사이에 배치된 유기층을 포함하고, 상기 모듈 홀은 상기 제1 무기층 및 상기 제2 무기층을 관통할 수 있다.
상기 모듈 홀의 가장자리를 따라 정의되고, 상기 베이스 기판의 상기 전면으로부터 함몰된 함몰부를 더 포함하고, 상기 제1 무기층 및 상기 제2 무기층은 상기 함몰부의 측면을 커버할 수 있다.
상기 함몰부 내에 배치된 유기 패턴을 더 포함하고, 상기 유기 패턴은 상기 제1 무기층 및 상기 제2 무기층에 의해 커버될 수 있다.
상기 유기 패턴은 상기 절연층 및 상기 제2 전극 중 적어도 어느 하나와 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치 제조 방법은 홀 영역 및 상기 홀 영역에 인접한 액티브 영역을 포함하는 베이스 기판에 박막 트랜지스터를 형성하는 단계, 상기 액티브 영역에 상기 박막 트랜지스터에 접속하는 제1 전극을 형성하는 단계, 상기 제1 전극의 적어도 일부를 노출시키는 개구부가 정의된 절연층을 형성하는 단계, 상기 베이스 층 중 상기 홀 영역의 적어도 일부를 노출시키는 개구부를 포함하는 제1 마스크 층을 형성하는 단계, 상기 제1 마스크 층의 상기 개구부를 통해 상기 베이스 기판에 함몰부를 형성하는 단계, 상기 제1 마스크 층을 패터닝하여 상기 개구부로부터 이격된 복수의 제1 도전 패턴들을 형성하는 단계, 상기 개구부에 발광 패턴을 형성하는 단계, 상기 발광 패턴 및 상기 제1 도전 패턴들과 평면상에서 중첩하는 유기층을 형성하는 단계, 상기 유기층 상에 제2 전극을 형성하는 단계, 상기 제2 전극 상에 봉지층을 형성하는 단계, 및 상기 봉지층 상에 복수의 제2 도전 패턴들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 전자 장치 제조 방법은 상기 봉지층 및 상기 제2 전극을 관통하는 복수의 컨택홀들을 형성하는 단계, 및 상기 컨택홀들의 내면들을 커버하고, 상기 제1 도전 패턴들 중 적어도 일부의 상면들을 노출시키는 내부 절연막을 형성하는 단계를 더 포함하고, 상기 제2 도전 패턴들 중 적어도 일부는 상기 컨택홀들을 통해 상기 노출된 상기 제1 도전 패턴들의 상면들에 접촉하여 형성될 수 있다.
상기 발광 패턴은 복수로 제공되고, 상기 제2 전극을 형성하는 단계는 상기 발광 패턴들 각각에 중첩하는 복수의 패턴들을 형성하는 단계를 더 포함할 수 있다.
상기 베이스 기판은, 베이스 층 및 상기 베이스 층의 전면(front surface)을 커버하는 보조층을 포함하고, 상기 함몰부는 상기 보조층을 관통하고 상기 베이스 층의 상기 전면으로부터 함몰되어 형성될 수 있다.
본 발명에 따르면, 입력 감지 유닛의 일부 구성이 표시 유닛의 구성들 사이에 배치될 수 있고, 구성들 사이의 전기적 간섭 등의 문제가 해소될 수 있다. 이에 따라, 전자 장치의 두께가 감소되고 복수의 유닛들 사이의 단면상에서의 집적도가 향상될 수 있다.
또한, 본 발명에 따르면, 입력 감지 유닛의 일부 구성을 표시 유닛 제조 공정 단계에서 형성할 수 있다. 이에 따라, 공정 단계가 감소되고 비용이 절감될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치를 도시한 사시도이다.
도 2a는 도 1에 도시된 전자 장치의 분해 사시도이다.
도 2b는 도 1에 도시된 전자 장치의 블록도이다.
도 3a는 도 2a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 3b는 도 3a에 도시된 일부 구성을 간략히 도시한 등가 회로도이다.
도 4a는 도 2a에 도시된 Ⅱ-Ⅱ'를 따라 자른 단면도이다.
도 4b 및 도 4c는 도 2a에 도시된 XX'영역을 도시한 평면도들이다.
도 5a는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역을 도시한 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역을 도시한 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역을 도시한 평면도이다.
도 6b는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역을 도시한 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 전자 패널의 단면도들이다.
도 8a 내지 도 8m은 본 발명의 일 실시예에 따른 전자 패널의 제조 공정을 도시한 단면도들이다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 전자 패널의 제조 공정을 도시한 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치를 도시한 사시도이다. 도 2a는 도 1에 도시된 전자 장치의 분해 사시도이다. 도 2b는 도 1에 도시된 전자 장치의 블록도이다. 이하, 도 1 내지 도 2b를 참조하여 본 발명의 일 실시예에 따른 전자 장치에 대해 설명하기로 한다.
전자 장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(EA)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(EA)는 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등을 포함할 수 있다. 본 실시예에서, 전자 장치(EA)는 스마트 폰으로 예시적으로 도시되었다.
도 1에 도시된 것과 같이, 전자 장치(EA)는 전면에 이미지(IM)를 표시할 수 있다. 전면은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면에 평행하게 정의될 수 있다. 전면은 투과 영역(TA) 및 투과 영역(TA)에 인접한 베젤 영역(BZA)을 포함한다.
전자 장치(EA)는 투과 영역(TA)에 이미지(IM)를 표시한다. 도 1에서 이미지(IM)의 일 예로 인터넷 검색창이 도시되었다. 투과 영역(TA)은 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 사각 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
전면의 법선 방향은 전자 장치(EA)의 두께 방향(DR3, 이하, 제3 방향)과 대응될 수 있다. 본 실시예에서는 이미지(IM)가 표시되는 방향을 기준으로 각 부재들의 전면(또는 전면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향된다.
한편, 제1 내지 제3 방향들(DR1, DR2 DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
한편, 본 발명에 따른 전자 장치(EA)는 외부에서 인가되는 사용자의 입력(TC)을 감지할 수 있다. 사용자의 입력(TC)은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 본 실시예에서, 사용자의 입력(TC)은 전면에 인가되는 사용자의 손으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 상술한 바와 같이 사용자의 입력(TC)은 다양한 형태로 제공될 수 있고, 또한, 전자 장치(EA)는 전자 장치(EA)의 구조에 따라 전자 장치(EA)의 측면이나 배면에 인가되는 사용자의 입력(TC)을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 1 및 도 2a에 도시된 것과 같이, 전자 장치(EA)는 전자 패널(EP), 윈도우 부재(WM), 전자 모듈(EM), 및 수납 부재(BM)를 포함한다. 한편, 도 2b에 도시된 것과 같이, 전자 장치(EA)는 전자 패널(EP) 외에, 제1 전자 모듈(EM1), 제2 전자 모듈(EM2), 및 전원공급 모듈(PM)을 더 포함할 수 있다. 도 2a에는 도 2b에 도시된 구성들 중 일부 구성들을 생략하여 도시하였다. 이하, 도 1내지 도 2b를 참조하여 전자 장치(EA)에 대해 상세히 설명한다.
전자 패널(EP)은 이미지(IM)를 표시하고 외부 입력(TC)을 감지할 수 있다. 예를 들어, 전자 패널(EP)은 이미지(IM)를 표시하는 표시 유닛(DPU) 및 외부 입력을 감지하는 입력 감지 유닛(ISU)을 포함할 수 있다. 본 실시예에서, 입력 감지 유닛(ISU)은 윈도우 부재(WM)에 인가되는 입력을 감지할 수 있다.
전자 패널(EP)은 평면상에서 구분되는 액티브 영역(AA), 주변 영역(NAA), 및 홀 영역(PA)을 포함할 수 있다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다.
본 실시예에서, 액티브 영역(AA)은 이미지(IM)가 표시되는 영역이며, 동시에 외부 입력(TC)이 감지되는 영역일 수 있다. 다만, 이는 예시적으로 도시한 것이고, 액티브 영역(AA) 내에서 이미지(IM)가 표시되는 영역과 외부 입력(TC)이 감지되는 영역이 서로 분리될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 액티브 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.
본 실시예에서, 전자 패널(EP)은 액티브 영역(AA) 및 주변 영역(NAA)이 윈도우 부재(WM)를 향하는 평탄한 상태로 조립된다. 다만 이는 예시적으로 도시한 것이고, 전자 패널(EP)중 주변 영역(NAA)의 일부는 휘어질 수 있다. 이 때, 주변 영역(NAA) 중 일부는 전자 장치(EA)의 배면을 향하게 되어, 전자 장치(EA) 전면에서의 베젤 영역(BZA)이 감소될 수 있다. 또는, 전자 패널(EP)은 액티브 영역(AA)의 일부도 휘어진 상태로 조립될 수도 있다. 또는, 본 발명의 일 실시예에 따른 전자 패널(EP)에 있어서 주변 영역(NAA)은 생략될 수도 있다.
홀 영역(PA)의 가장자리는 액티브 영역(AA)에 의해 에워싸일 수 있다. 평면상에서 홀 영역(PA)은 액티브 영역(AA)을 사이에 두고 주변 영역(NAA)으로부터 이격될 수 있다.
홀 영역(PA)은 모듈 홀(MH)이 정의된 영역일 수 있다. 이에 따라, 모듈 홀(MH)은 이미지(IM)가 표시되는 액티브 영역(AA)에 의해 평면상에서 에워싸일 수 있다.
본 발명의 일 실시예에 따른 전자 패널(EP)에는 제3 방향(DR3)을 따라 전자 패널(EP)을 관통하는 적어도 하나의 모듈 홀(MH)이 정의될 수 있다. 모듈 홀(MH)은 전자 패널(EP)의 전면으로부터 배면까지 연결된 관통 홀일 수 있다. 전자 패널(EP)의 배면에 배치되어 모듈 홀(MH)과 중첩하는 구성은 전자 패널(EP)의 전면에서 모듈 홀(MH)을 통해 시인될 수 있다. 한편, 본 실시예에서, 모듈 홀(MH)은 제3 방향(DR3)에서의 높이를 가진 원통 형상으로 도시되었으나, 이에 한정되지 않고, 모듈 홀(MH)은 다각 기둥, 타원 기둥, 뿔 대 등 다양한 형상으로 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
모듈 홀(MH)은 전자 모듈(EM)과 평면상에서 중첩한다. 전자 모듈(EM)은 모듈 홀(MH)을 통해 입력되는 신호를 수신하여 전자 패널(EP)에 제공한다. 전자 모듈(EM)은 모듈 홀(MH)을 통해 외부 입력을 수신할 수 있다. 전자 모듈(EM)은 모듈 홀(MH) 내에 수용되는 크기를 갖거나, 적어도 모듈 홀(MH)과 유사한 크기를 가진 수용부를 포함하는 모듈일 수 있다. 전자 모듈(EM)에 대한 상세한 설명은 후술하기로 한다.
윈도우 부재(WM)는 전자 장치(EA)의 전면을 제공한다. 윈도우 부재(WM)는 전자 패널(EP)의 전면에 배치되어 전자 패널(EP)을 보호할 수 있다. 예를 들어, 윈도우 부재(WM)는 유리 기판, 사파이어 기판, 또는 플라스틱 필름을 포함할 수 있다. 윈도우 부재(WM)는 다층 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우 부재(WM)는 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판과 플라스틱 필름의 적층 구조를 가질 수도 있다.
윈도우 부재(WM)는 투과 영역(TA) 및 베젤 영역(BZA)으로 구분될 수 있다. 투과 영역(TA)은 입사되는 광을 투과시키는 영역일 수 있다. 투과 영역(TA)은 액티브 영역(AA)과 대응되는 형상을 가질 수 있다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 전자 패널(EP)의 액티브 영역(AA)에 표시되는 이미지(IM)는 투과 영역(TA)을 통해 외부에서 시인될 수 있다.
베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다.
베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 전자 패널(EP)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시예에 따른 윈도우 부재(WM)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.
수납 부재(BM)는 윈도우 부재(WM)와 결합될 수 있다. 수납 부재(BM)는 전자 장치(EA)의 배면을 제공한다. 수납 부재(BM)는 윈도우 부재(WM)와 결합되어 내부 공간을 정의한다.
수납 부재(BM)는 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 수납 부재(BM)는 글라스, 플라스틱, 메탈로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 수납 부재(BM)는 내부 공간에 수용된 전자 장치(EA)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다. 수납 부재(BM)가 제공하는 내부 공간에는 전자 패널(EP) 및 도 2b에 도시된 각종 구성들이 수용될 수 있다.
도 2b를 참조하면, 전자 장치(EA)는 전원공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)을 포함할 수 있다. 전원공급 모듈(PM)은 전자 장치(EA)의 전반적인 동작에 필요한 전원을 공급한다. 전원공급 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.
제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 전자 장치(EA)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 제1 전자모듈(EM1)은 전자 패널(EP)과 전기적으로 연결된 마더보드에 직접 실장되거나 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.
제1 전자모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(PMIF)를 포함할 수 있다. 상기 모듈들 중 일부는 마더보드에 실장되지 않고, 연성회로기판을 통해 마더보드에 전기적으로 연결될 수도 있다.
제어 모듈(CM)은 전자 장치(EA)의 전반적인 동작을 제어한다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어, 제어 모듈(CM)은 전자 패널(EP)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(CM)은 전자 패널(EP)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.
무선통신 모듈(TM)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함한다.
영상입력 모듈(IIM)은 영상 신호를 처리하여 전자 패널(EP)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력받아 전기적인 음성 데이터로 변환한다.
외부 인터페이스(PMIF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.
제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 상기 구성들은 마더보드에 직접 실장되거나, 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 전자 패널(EP)과 전기적으로 연결되거나, 제1 전자 모듈(EM1)과 전기적으로 연결될 수 있다.
음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력한다.
발광 모듈(LM)은 광을 생성하여 출력한다. 발광 모듈(LM)은 적외선을 출력할 수 있다. 발광 모듈(LM)은 LED 소자를 포함할 수 있다. 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LM)에서 생성된 적외광이 출력된 후, 외부 물체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다. 카메라 모듈(CMM)은 외부의 이미지를 촬영한다.
도 2a에 도시된 전자 모듈(EM)은 모듈 홀(MH)을 통해 전달되는 외부 입력을 수신하거나 모듈 홀(MH)을 통해 출력을 제공할 수 있다. 전자 모듈(EM)은 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)을 구성하는 모듈들 중 어느 하나일 수 있다. 예를 들어, 전자 모듈(EM)은 카메라, 스피커, 또는 광이나 열 등의 감지 센서일 수 있다. 전자 모듈(EM)은 모듈 홀(MH)을 통해 수신되는 외부 피사체를 감지하거나 모듈 홀(MH)을 통해 음성 등의 소리 신호를 외부에 제공할 수 있다. 이때, 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2) 중 나머지 구성들은 다른 위치에 배치되어 미 도시될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 전자 모듈(EM)은 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)을 구성하는 모듈들 중 복수를 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다. 한편, 도시되지 않았으나, 본 발명의 일 실시예에 따른 전자 장치(EA)는 전자 모듈(EM)과 전자 패널(EP) 사이에 배치되는 투명 부재를 더 포함할 수도 있다. 모듈 홀(MH)을 통해 전달되는 외부 입력이 투명 부재를 통과하여 전자 모듈(EM)에 전달되도록 투명 부재는 광학적으로 투명한 필름일 수 있다. 투명 부재는 전자 패널(EP)의 배면에 부착되거나 별도의 점착층 없이 전자 패널(EP)과 전자 모듈(EM) 사이에 배치될 수 있다. 본 발명의 일 실시예에 따른 전자 장치(EA)는 다양한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명에 있어서, 전자 패널(EP)은 모듈 홀(MH)을 포함함으로써, 주변 영역(NAA)의 외 측에 전자 모듈(EM)을 위해 제공되는 별도의 공간이 생략될 수 있다. 또한, 모듈 홀(MH)을 액티브 영역(AA)에 의해 에워싸인 홀 영역(PA)에 정의함으로써, 전자 모듈(EM)을 베젤 영역(BZA)이 아닌 투과 영역(TA)에 중첩하도록 배치할 수 있다. 이에 따라, 베젤 영역(BZA)의 면적이 감소되어 네로우 베젤을 가진 전자 장치(EA)가 구현될 수 있다. 또한, 전자 모듈(EM)이 모듈 홀(MH) 내에 수용되는 경우, 박형의 전자 장치(EA)가 구현될 수 있다.
도 3a는 도 2a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다. 도 3b는 도 3a에 도시된 일부 구성을 간략히 도시한 등가 회로도이다. 이하, 도 3a 및 도 3b를 참조하여 본 발명에 대해 설명한다.
전자 패널(EP)은 베이스 기판(BSS), 회로층(DP-C), 표시 소자층(DP-D), 봉지층(DP-E), 및 입력 감지 유닛(ISU)을 포함할 수 있다. 회로층(DP-C) 및 표시 소자층(DP-D)은 화소(PX)의 구성들을 포함할 수 있다.
화소(PX)는 액티브 영역(AA)에 배치될 수 있다. 화소(PX)는 광을 생성하여 상술한 이미지(IM)를 구현한다. 화소(PX)는 복수로 구비되어 액티브 영역(AA)에 배열될 수 있다.
도 3b를 참조하면, 화소(PX)는 복수의 신호 라인들과 연결될 수 있다. 본 실시예에서는 신호 라인들 중 게이트 라인(GL), 데이터 라인(DL), 및 전원 라인(VDD)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 신호 라인들에 추가적으로 연결될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
화소(PX)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 제2 박막 트랜지스터(TR2), 및 발광 소자(OD)를 포함할 수 있다. 제1 박막 트랜지스터(TR1)는 화소(PX)의 온-오프를 제어하는 스위칭 소자일 수 있다. 제1 박막 트랜지스터(TR1)는 게이트 라인(GL)을 통해 전달된 게이트 신호에 응답하여 데이터 라인(DL)을 통해 전달된 데이터 신호를 전달 또는 차단할 수 있다.
커패시터(CAP)는 제1 박막 트랜지스터(TR1)와 전원 라인(VDD)에 연결된다. 커패시터(CAP)는 제1 박막 트랜지스터(TR1)로부터 전달된 데이터 신호와 전원 라인(VDD)에 인가된 제1 전원전압 사이의 차이에 대응하는 전하량을 충전한다.
제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 발광 소자(OD)에 연결된다. 제2 박막 트랜지스터(TR2)는 커패시터(CAP)에 저장된 전하량에 대응하여 발광 소자(OD)에 흐르는 구동전류를 제어한다. 커패시터(CAP)에 충전된 전하량에 따라 제2 박막 트랜지스터(TR2)의 턴-온 시간이 결정될 수 있다. 제2 박막 트랜지스터(TR2)는 턴-온 시간 동안 전원 라인(VDD)을 통해 전달된 제1 전원전압을 발광 소자(OD)에 제공한다.
발광 소자(OD)는 제2 박막 트랜지스터(TR2)와 전원 단자(VSS)에 연결된다. 발광 소자(OD)는 제2 박막 트랜지스터(TR2)를 통해 전달된 신호와 전원 단자(VSS)를 통해 수신된 제2 전원전압 사이의 차이에 대응하는 전압으로 발광한다. 발광 소자(OD)는 제2 박막 트랜지스터(TR2)의 턴-온 시간 동안 발광할 수 있다.
발광 소자(OD)는 발광 물질을 포함한다. 발광 소자(OD)는 발광 물질에 대응하는 컬러의 광을 생성할 수 있다. 발광 소자(OD)에서 생성된 광의 컬러는 적색, 녹색, 청색, 백색 중 어느 하나일 수 있다.
도 3a에는 화소(PX)의 구성들 중 하나의 박막 트랜지스터(TR-P, 이하 화소 트랜지스터)와 발광 소자(OD)를 예시적으로 도시하였다. 화소 트랜지스터(TR-P)는 도 3b에 도시된 제2 박막 트랜지스터(TR2)와 대응될 수 있다.
화소 트랜지스터(TR-P)는 복수의 절연층들 중 제1 내지 제3 절연층들(10, 20, 30)과 함께 회로층(DP-C)을 구성할 수 있다. 제1 내지 제3 절연층들(10, 20, 30) 각각은 유기물 및/또는 무기물을 포함할 수 있으며, 단층 또는 적층 구조를 가질 수 있다. 회로층(DP-C)은 베이스 기판(BSS) 상에 배치된다.
베이스 기판(BSS)은 베이스 층(BS) 및 보조층(BL)을 포함한다. 베이스 층(BS)은 절연 기판일 수 있다. 베이스 층(BS)은 플렉서블한 상태로 제공될 수 있다. 예를 들어, 베이스 층(BS)은 폴리 이미드(Polyimide, PI)를 포함할 수 있다. 또는, 베이스 층(BS)은 리지드한 상태로 제공될 수도 있다. 예를 들어, 베이스 층(BS)은 유리, 플라스틱 등 다양한 물질로 구성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
보조층(BL)은 베이스 층(BS) 상에 배치된다. 보조층(BL)은 베이스 층(BS) 상에 직접 형성되어 베이스 층(BS)의 전면(front surface)을 커버할 수 있다. 이에 따라, 보조층(BL)의 전면은 베이스 기판(BSS)의 전면으로 제공되고, 베이스 층(BS)의 배면은 베이스 기판(BSS)이 배면으로 제공될 수 있다.
보조층(BL)은 무기물을 포함한다. 보조층(BL)은 배리어층(barrier layer) 및/또는 버퍼층(buffer layer)을 포함할 수 있다. 이에 따라, 보조층(BL)은 베이스 층(BS)을 통해 유입되는 산소나 수분이 회로층(DP-C)이나 표시 소자층(DP-D)에 침투되는 것을 방지하거나, 회로층(DP-C)이 베이스 기판(BSS) 상에 안정적으로 형성되도록 베이스 기판(BSS)의 표면 에너지를 감소시킬 수 있다.
한편, 베이스 기판(BSS)에 있어서, 베이스 층(BS) 및 보조층(BL) 중 적어도 어느 하나는 복수로 제공되어 서로 교번하여 적층될 수도 있다. 또는, 보조층(BL)을 구성하는 배리어층 및 버퍼층의 적어도 어느 하나는 복수로 제공될 수도 있고 생략될 수도 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 베이스 기판(BSS)은 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
화소 트랜지스터(TR-P)는 반도체 패턴(SP), 제어 전극(CE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다. 반도체 패턴(SP)은 베이스 기판(BSS) 상에 배치된다. 반도체 패턴(SP)은 반도체 물질을 포함할 수 있다. 제어 전극(CE)은 제1 제1 절연층(10)을 사이에 두고 반도체 패턴(SP)으로부터 이격된다. 제어 전극(CE)은 상술한 제1 박막 트랜지스터(TR1) 및 커패시터(CAP)의 일 전극과 연결될 수 있다.
입력 전극(IE)과 출력 전극(OE)은 제2 절연층(20)을 사이에 두고 제어 전극(CE)으로부터 이격된다. 화소 트랜지스터(TR-P)의 입력 전극(IE)과 출력 전극(OE)은 제1 절연층(10) 및 제2 절연층(20)을 관통하여 반도체 패턴(SP)의 일 측 및 타 측에 각각 접속된다.
제3 절연층(30)은 제2 절연층(20) 상에 배치되어 입력 전극(IE) 및 출력 전극(OE)을 커버한다. 한편, 화소 트랜지스터(TR-P)에 있어서, 반도체 패턴(SP)이 제어 전극(CE) 상에 배치될 수도 있다. 또는, 반도체 패턴(SP)이 입력 전극(IE)과 출력 전극(OE) 상에 배치될 수도 있다. 또는, 입력 전극(IE)과 출력 전극(OE)은 반도체 패턴(SP)과 동일 층 상에 배치되어 반도체 패턴(SP)에 직접 접속될 수도 있다. 본 발명의 일 실시예에 따른 화소 트랜지스터(TR-P)는 다양한 구조들로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
발광 소자(OD)는 회로층(DP-C) 상에 배치된다. 발광 소자(OD)는 복수의 절연층들 중 제4 절연층(40)과 함께 표시 소자층(DP-D)을 구성할 수 있다. 발광 소자(OD)는 제1 전극(E1), 발광 패턴(EP), 유기층(EL), 및 제2 전극(E2)을 포함한다. 제4 절연층(40)은 유기물 및/또는 무기물을 포함할 수 있으며, 단층 또는 적층 구조를 가질 수 있다.
제1 전극(E1)은 제3 절연층(30)을 관통하여 박막 트랜지스터(TR)에 접속될 수 있다. 한편, 도시되지 않았으나, 표시 패널(100)은 제1 전극(E1)과 박막 트랜지스터(TR) 사이에 배치되는 별도의 연결 전극을 더 포함할 수도 있고, 이때, 제1 전극(E1)은 연결 전극을 통해 박막 트랜지스터(TR)에 전기적으로 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 상에 배치된다. 제4 절연층(40)에는 개구부가 정의될 수 있다. 개구부는 제1 전극(E1)의 적어도 일부를 노출시킨다. 제4 절연층(40)은 화소 정의막일 수 있다.
발광 패턴(EP)은 개구부에 배치되어, 개구부에 의해 노출된 제1 전극(E1) 상에 배치된다. 발광 패턴(EP)은 발광 물질을 포함할 수 있다. 예를 들어, 발광 패턴(EP)은 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다. 발광 패턴(EP)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다. 발광 패턴(EP)은 제1 전극(E1) 및 제2 전극(E2) 사이의 전위 차이에 응답하여 광을 발광할 수 있다.
제어층(EL)은 제1 전극(E1)과 제2 전극(E2) 사이에 배치된다. 제어층(EL)은 발광 패턴(EP)에 인접하여 배치된다. 제어층(EL)은 전하의 이동을 제어하여 발광 소자(OL)의 발광 효율 및 수명을 향상시킨다. 제어층(EL)은 정공 수송 물질, 정공 주입 물질, 전자 수송 물질, 전자 주입 물질 중 적어도 어느 하나를 포함할 수 있다.
본 실시예에서, 제어층(EL)은 발광 패턴(EP)과 제2 전극(E2) 사이에 배치된 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제어층(EL)은 발광 패턴(EP)과 제1 전극(E1) 사이에 배치될 수도 있고, 발광 패턴(EP)을 사이에 두고 제3 방향(DR3)을 따라 적층되는 복수의 층들로 제공될 수도 있다.
제어층(EL)은 액티브 영역(AA)으로부터 주변 영역(NAA)까지 연장된 일체의 형상을 가질 수 있다. 제어층(EL)은 복수의 화소들에 공통적으로 제공될 수 있다.
제2 전극(E2)은 발광 패턴(EP) 상에 배치된다. 제2 전극(E2)은 제1 전극(E1)과 대향될 수 있다. 제2 전극(E2)은 액티브 영역(AA)으로부터 주변 영역(NAA)까지 연장된 일체의 형상을 가질 수 있다. 제2 전극(E2)은 복수의 화소들에 공통적으로 제공될 수 있다. 화소들 각각에 배치된 각각의 발광 소자(OD)는 제2 전극(E2)을 통해 공통의 전원 전압(이하, 제2 전원 전압)을 수신한다.
제2 전극(E2)은 투과형 도전 물질 또는 반 투과형 도전 물질을 포함할 수 있다. 이에 따라, 발광 패턴(EP)에서 생성된 광은 제2 전극(E2)을 통해 제3 방향(DR3)을 향해 용이하게 출사될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 발광 소자(OD)는 설계에 따라, 제1 전극(E1)이 투과형 또는 반 투과형 물질을 포함하는 배면 발광 방식으로 구동되거나, 전면과 배면 모두를 향해 발광하는 양면 발광 방식으로 구동될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
봉지층(DP-E)은 발광 소자(OD) 상에 배치되어 발광 소자(OD)를 봉지한다. 봉지층(DP-E)은 액티브 영역(AA)으로부터 주변 영역(NAA)까지 연장된 일체의 형상을 가질 수 있다. 봉지층(DP-E)은 복수의 화소들에 공통적으로 제공될 수 있다. 한편, 도시되지 않았으나, 제2 전극(E2)과 봉지층(DP-E) 사이에는 제2 전극(E2)을 커버하는 캡핑층이 더 배치될 수도 있다.
봉지층(DP-E)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 무기층(IOL1), 유기층(OL), 및 제2 무기층(IOL2)을 포함할 수 있다. 다만 이에 한정되지 않고, 봉지층(EP-E)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.
제1 무기층(IOL1)은 제2 전극(E2)을 커버할 수 있다. 제1 무기층(IOL1)은 외부 수분이나 산소가 발광 소자(OD)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(IOL1)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(IOL1)은 증착 공정을 통해 형성될 수 있다.
유기층(OL)은 제1 무기층(IOL1) 상에 배치되어 제1 무기층(IOL1)에 접촉할 수 있다. 유기층(OL)은 제1 무기층(IOL1) 상에 평탄면을 제공할 수 있다. 제1 무기층(IOL1) 상면에 형성된 굴곡이나 제1 무기층(IOL1) 상에 존재하는 파티클(particle) 등은 유기층(OL)에 의해 커버되어, 제1 무기층(IOL1)의 상면의 표면 상태가 유기층(OL) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 또한, 유기층(OL)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 유기층(OL)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.
제2 무기층(IOL2)은 유기층(OL) 상에 배치되어 유기층(OL)을 커버한다. 제2 무기층(IOL2)은 제1 무기층(IOL1) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(IOL2)은 유기층(OL)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 무기층(IOL2)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(IOL2)은 증착 공정을 통해 형성될 수 있다.
입력 감지 유닛(ISU)은 제1 도전층(MTL1) 및 제2 도전층(MTL2)을 포함할 수 있다. 제1 도전층(MTL1)은 봉지층(DP-E) 하 측에 배치될 수 있다. 구체적으로, 제1 도전층(MTL1)은 제4 절연층(40)과 제어층(EL) 사이에 배치된다.
제1 도전층(MTL1) 도전 물질을 포함할 수 있다. 예를 들어, 제1 도전층(MTL1)은 금속, 투명 전도성 산화물, 및 전도성 고분자 중 적어도 어느 하나를 포함할 수 있다.
제1 도전층(MTL1)은 복수의 제1 도전 패턴들(MP1)을 포함한다. 제1 도전 패턴들(MP1)은 발광 패턴(EP)으로부터 이격되어 배치된다. 제1 도전 패턴들(MP1)은 발광 패턴(EP)과 평면상에서 비 중첩할 수 있다. 제1 도전 패턴들(MP1)은 제4 절연층(40) 상에 배열되어 제어층(EL)에 의해 각각 커버될 수 있다.
제2 도전층(MTL2)은 봉지층(DP-E) 상에 배치된다. 본 실시예에서, 제2 도전층(MTL2)은 제2 무기층(IOL2) 상면에 직접 형성된 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제2 도전층(MTL2)과 제2 무기층(IOL2) 사이에는 버퍼층과 같은 별도의 절연층이 더 배치될 수도 있다.
제2 도전층(MTL2)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 도전층(MTL1)은 금속, 투명 전도성 산화물, 및 전도성 고분자 중 적어도 어느 하나를 포함할 수 있다.
제2 도전층(MTL2)은 복수의 제2 도전 패턴들(MP2)을 포함한다. 제2 도전 패턴들(MP2)은 발광 패턴(EP)으로부터 평면상에서 이격되어 배치된다. 제2 도전 패턴들(MP2)은 발광 패턴(EP)과 평면상에서 비 중첩할 수 있다.
본 실시예에서, 제2 도전 패턴들(MP2) 중 일부는 봉지층(DP-E)을 관통하는 컨택홀(CH)을 통해 제1 도전 패턴들(MP1)에 전기적으로 접속될 수 있다. 구체적으로, 컨택홀(CH)은 봉지층(DP-E), 제2 전극(E2), 및 제어층(EL)을 관통하여 제1 도전 패턴들(MP1)이 상면까지 연장된다. 제2 도전 패턴들(MP2) 중 적어도 일부는 컨택홀(CH)을 통해 제1 도전 패턴들(MP1) 중 대응되는 도전 패턴들에 각각 연결된다.
제1 도전 패턴들(MP1)은 브릿지 전극으로 기능할 수 있다. 이때, 제2 도전 패턴들(MP2) 중 서로 이격된 일부는 제1 도전 패턴들(MP1)을 통해 전기적으로 연결될 수 있다. 또는, 제1 도전 패턴들(MP1)은 센서 전극으로 기능할 수도 있다. 이때, 제2 도전 패턴들(MP2)과 제1 도전 패턴들(MP1)은 서로 연결되어 센서 전극의 면적을 증가시켜 외부 입력 감지 감도가 향상될 수 있다.
한편, 이는 예시적으로 도시한 것이고, 제1 도전 패턴들(MP1)과 제2 도전 패턴들(MP2)은 서로 전기적으로 절연될 수 있다. 이때, 제1 도전 패턴들(MP1)과 제2 도전 패턴들(MP2)은 서로 다른 전기적 신호를 제공 받는 센서 전극들로 기능할 수 있다. 입력 감지 유닛(ISU)은 제1 도전 패턴들(MP1)과 제2 도전 패턴들(MP2) 사이에 형성된 커패시턴스 변화를 통해 외부 입력을 감지할 수도 있다. 본 발명에 따른 입력 감지 유닛(ISU)에 있어서, 제1 도전 패턴들(MP1)과 제2 도전 패턴들(MP2)의 접속은 제1 도전 패턴들(MP1)과 제2 도전 패턴들(MP2)의 기능에 따라 다양하게 이루어질 수 있으며, 이에 대한 상세한 설명은 후술하기로 한다.
한편, 컨택홀(CH) 내에는 컨택홀(CH) 측면을 커버하는 내부 절연막(IP)이 배치될 수 있다. 내부 절연막(IP)은 컨택홀(CH) 측면에 노출된 제2 무기층(IOL2), 유기층(OL), 제1 무기층(IOL1), 제2 전극(E2), 및 제어층(EL)과 제2 도전 패턴들(MP2)의 접촉을 차단한다. 이에 따라, 제2 도전 패턴들(MP2)과 제1 도전 패턴들(MP1) 사이의 전기적 접속 외의 다른 도전 물질, 예를 들어, 컨택홀(CH) 내에서의 제2 전극(E2)과 제2 도전 패턴들(MP2) 사이의 전기적 접속을 방지할 수 있다.
본 발명에 있어서, 입력 감지 유닛(ISU)은 봉지층(EP-E)을 사이에 두고 이격된 제1 도전층(MTL1)과 제2 도전층(MTL2)을 포함한다. 또한, 제1 도전층(MTL1)과 제2 도전층(MTL2)은 표시 유닛(DPU)의 일 구성인 발광 소자(OD)의 제2 전극(E2)을 사이에 두고 서로 이격되어 배치된다.
즉, 본 발명에 따르면, 입력 감지 유닛(ISU)의 일 구성을 표시 유닛(DPU)의 구성들 사이에 형성할 수 있다. 이에 따라, 입력 감지 유닛(ISU)과 표시 유닛(DPU)을 포함하는 전자 패널(EP)에 있어서, 공정이 단순화되고 공정 비용이 절감될 수 있는 이점이 있다. 이에 대한 상세한 설명은 후술하기로 한다.
한편, 본 발명의 일 실시예에 따른 전자 패널(EP)은 주변 영역(NAA)에 배치된 박막 트랜지스터(TR-D, 이하 구동 트랜지스터), 복수의 신호 패턴들(E-VSS, E-CNT, VIN, CL), 및 복수의 댐 부들(DM1, DM2)을 더 포함할 수 있다. 구동 트랜지스터(TR-D)와 신호 패턴들(E-VSS, E-CNT, VIN, CL)은 회로층(DP-CL)을 구성할 수 있다.
구동 트랜지스터(TR-D)는 화소 트랜지스터(TR-P)와 대응되는 구조를 가진 것으로 예시적으로 도시되었다. 예를 들어, 구동 트랜지스터(TR-D)는 베이스 기판(BSS) 상에 배치된 반도체 패턴(SP), 제1 절연층(10) 상에 배치된 제어 전극(CE), 제2 절연층(20) 상에 배치된 입력 전극(IE) 및 출력 전극(OE)을 포함할 수 있다. 이에 따라, 화소 트랜지스터(TR-P)와 구동 트랜지스터(TR-D)는 동일 공정 내에서 동시에 형성될 수 있어, 공정이 단순화되고 공정 비용이 절감될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 구동 트랜지스터(TR-D)는 화소 트랜지스터(TR-P)와 상이한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
신호 패턴들(E-VSS, E-CNT, VIN, CL)은 전원 공급 라인(E-VSS), 연결 전극(E-CNT), 초기화 전압 라인(VIN), 및 구동 신호 라인(CL)을 포함할 수 있다. 전원 공급 라인(E-VSS)은 화소(PX)의 전원 단자(VSS)와 대응될 수 있다. 이에 따라, 전원 공급 라인(E-VSS)은 발광 소자(ED)에 제2 전원 전압을 공급한다. 본 실시예에서, 화소들(PX)에 공급되는 제2 전원 전압들은 모든 화소들(PX)에 대해 공통된 전압일 수 있다.
전원 공급 라인(E-VSS)은 제2 절연층(20) 상에 배치되어 회로층(DP-CL)을 구성한다. 전원 공급 라인(E-VSS)은 구동 트랜지스터(TR-D)의 입력 전극(IE)이나 출력 전극(OE)과 동일 공정 내에서 동시에 형성될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 전원 공급 라인(E-VSS)은 구동 트랜지스터(TR-D)의 입력 전극(IE)이나 출력 전극(OE)과 다른 층 상에 배치되어 별도의 공정을 통해 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
연결 전극(E-CNT)은 제3 절연층(30) 상에 배치되어 표시 소자층(DP-OLED)을 구성한다. 연결 전극(E-CNT)은 전원 공급 라인(E-VSS)에 전기적으로 접속된다. 연결 전극(E-CNT)은 제3 절연층(30) 상으로부터 연장되어 제3 절연층(30)으로부터 노출된 전원 공급 라인(E-VSS)의 상면을 커버한다.
발광 소자(ED)의 제2 전극(E2)은 표시 영역(DA)으로부터 연장되어 연결 전극(E-CNT)에 접속된다. 연결 전극(E-CNT)은 전원 공급 라인(E-VSS)으로부터 제2 전원 전압을 수신할 수 있다. 이에 따라, 제2 전원 전압은 연결 전극(E-CNT)을 통해 제2 전극(E2)에 전달되어 화소들마다 각각 제공될 수 있다.
연결 전극(E-CNT)은 발광 소자(ED)의 제1 전극(E1)과 동일한 층 상에 배치되어 제1 전극(E1)과 동시에 형성될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 연결 전극(E-CNT)은 제1 전극(E1)과 다른 층 상에 배치될 수도 있다.
구동 신호 라인(CL)은 복수로 제공되어 제2 절연층(20) 상에 배치될 수 있다. 구동 신호 라인(CL)은 주변 영역(NDA)에 배치될 수 있다. 구동 신호 라인(CL)은 패드(미 도시)와 연결되는 라우팅(routing) 배선이거나, 집적 회로(IC)를 구성하는 배선일 수도 있다. 구동 신호 라인(CL)은 제1 방향(DR1)에서 서로 이격되어 배치되며 각각 독립적으로 전기적 신호를 전달한다.
초기화 전압 라인(VIN)은 표시 영역(DA)에 배치되어 화소(PX)에 초기화 전압을 제공한다. 도시되지 않았으나, 초기화 전압 라인(VIN)은 복수로 제공되어 복수의 화소들 각각에 초기화 전압을 제공할 수 있다.
구동 신호 라인(CL)과 초기화 전압 라인(VIN)은 동일한 층 상에 배치되어 동일 공정을 통해 동시에 형성될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 구동 신호 라인(CL)과 초기화 전압 라인(VIN)은 별도의 공정을 통해 독립적으로 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
댐 부(DM1, DM2)는 주변 영역(NDA)에 배치된다. 댐 부(DM1, DM2)는 봉지층(TFE)의 유기층(OL) 형성 시, 유기층(OL)이 표시 영역(DA)으로부터 댐 부(DM1, DM2)의 외 측을 향해, 예를 들어 도 3b에서 제2 방향(DR2)의 반대 방향을 향해, 흘러 넘치는 것을 방지할 수 있다. 댐 부(DM1, DM2)는 표시 영역(DA)의 적어도 일 측에 인접하여 배치될 수 있다. 댐 부(DM1, DM2)는 평면상에서 표시 영역(DA)을 에워쌀 수 있다. 댐 부(DM1, DM2)는 복수로 제공되어 제1 댐 부(DM1) 및 제2 댐 부(DM2)를 포함할 수 있다.
제1 댐 부(DM1)는 제2 댐 부(DM2)에 비해 상대적으로 표시 영역(DA)에 가까이 배치될 수 있다. 제1 댐 부(DM1)는 전원 공급 라인(E-VSS)과 평면상에서 중첩하도록 배치될 수 있다. 본 실시예에서, 연결 전극(E-CNT)은 단면상에서 제1 댐 부(DM1)와 전원 공급 라인(E-VSS) 사이를 지날 수 있다.
본 실시예에서, 제1 댐 부(DM1)는 제4 절연층(40)과 동일한 물질을 포함하며, 하나의 마스크를 통해 제4 절연층(40)과 동시에 형성될 수 있다. 이에 따라, 제1 댐 부(DM1)를 형성하기 위한 별도의 공정을 추가하지 않을 수 있어 공정 비용이 절감되고 공정이 단순화될 수 있다.
제2 댐 부(DM2)는 제1 댐 부(DM1)에 비해 상대적으로 외 측에 배치될 수 있다. 제2 댐 부(DM2)는 전원 공급 라인(E-VSS)의 일부를 커버하는 위치에 배치될 수 있다. 본 실시예에서, 제2 댐 부(DM2)는 제1 층(DM2-L1) 및 제2 층(DM2-L2)을 포함하는 복층 구조를 가질 수 있다. 예를 들어, 제1 층(DM2-L1)은 제3 절연층(30)과 동시에 형성될 수 있고, 제2 층(DM2-L2)은 제4 절연층(40)과 동시에 형성될 수 있다. 이에 따라, 별도의 공정을 추가하지 않더라도 제2 댐 부(DM2)를 용이하게 형성할 수 있다.
본 실시예에서, 연결 전극(E-CNT)은 제2 댐 부(DM2)의 제1 층(DM2-L1) 상에 일부 중첩하여 배치될 수 있다. 연결 전극(E-CNT)의 끝 단은 제1 층(DM2-L1)과 제2 층(DM2-L2) 사이에 삽입될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 연결 전극(E-CNT)은 제2 댐 부(DM2)까지 연장되지 않을 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 무기층(IOL1) 및 제2 무기층(IOL2)은 액티브 영역(AA)으로부터 제2 댐 부(DM2)의 외 측까지 연장될 수 있다. 제1 무기층(IOL1) 및 제2 무기층(IOL2)은 제1 댐 부(DM1) 및 제2 댐 부(DM2)를 커버한다. 유기층(OL)은 제2 댐 부(DM2)의 내 측에 배치될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 유기층(OL)의 일부는 제1 댐 부(DM1)와 중첩하는 영역까지 연장되어 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 4a는 도 2a에 도시된 Ⅱ-Ⅱ'를 따라 자른 단면도이다. 도 4b 및 도 4c는 도 2a에 도시된 XX'영역을 도시한 평면도들이다. 도 4a는 실질적으로 XX'영역의 단면도와 대응될 수 있다. 한편, 도 4b 및 도 4c에는 전자 패널(EP) 중 일부 구성들을 간략히 도시하였다. 구체적으로, 도 4a에는 화소들(PX)을 도시하였고, 도 4b에는 입력 감지 유닛(ISU: 도 3b 참조)을 도시하였다. 이하, 도 4a 내지 도 4c를 참조하여 본 발명에 대해 설명한다.
홀 영역(PA)은 액티브 영역(AA)에 의해 평면상에서 에워싸일 수 있다. 도 4a 및 도 4b에는 용이한 설명을 위해 홀 영역(PA)을 점선 처리하여 도시하였다. 화소들(PX)은 모듈 홀(MH)로부터 이격되어 배치되고, 화소들(PX) 중 홀 영역(PA)에 인접하여 배치된 일부는 홀 영역(PA)의 가장자리를 따라 배치될 수 있다.
도 4a를 참조하면, 모듈 홀(MH)은 홀 영역(PA)에 형성된다. 모듈 홀(MH)은 홀 영역(PA)의 중심에 정의될 수 있다. 모듈 홀(MH)은 전자 패널(EP)을 관통하는 관통 홀일 수 있다. 모듈 홀(MH)은 베이스 기판(BSS)의 전면 및 배면을 관통한다. 구체적으로, 모듈 홀(MH)은 베이스 기판(BSS)의 전면에 배치된 층들 중 홀 영역(PA)에 배치된 구성들을 관통한다. 이에 따라, 홀 영역(PA)까지 연장된 제1 절연층(10), 제2 절연층(20), 제3 절연층(30), 제어층(EL), 제1 무기층(IOL1), 및 제2 무기층(IOL2)은 관통되어 모듈 홀(MH)의 측면을 정의할 수 있다.
한편, 본 실시예에 따른 전자 패널(EP)은 홀 영역(PA)에 정의된 함몰 패턴(GV)을 더 포함할 수 있다. 함몰 패턴(GV)은 모듈 홀(MH)의 가장 자리를 따라 정의될 수 있다. 본 실시예에서, 함몰 패턴(GV)은 모듈 홀(MH)을 에워싸는 폐라인으로 도시되었으며, 모듈 홀(MH)의 형상과 유사한 원 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 함몰 패턴(GV)은 모듈 홀(MH)과 상이한 형상을 갖거나, 다각형, 타원, 또는 적어도 일부의 곡선을 포함하는 폐라인 형상을 갖거나, 또는 부분적으로 단절된 복수의 패턴들을 포함하는 형상으로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
함몰 패턴(GV)은 전자 패널(EP)의 전면으로부터 함몰된 패턴으로, 전자 패널(EP)의 구성들 중 일부를 제거하여 형성될 수 있다. 한편, 함몰 패턴(GV)은 모듈 홀(MH)과 달리 전자 패널(EP)을 관통하지 않는다. 이에 따라, 함몰 패턴(GV)과 중첩하는 베이스 기판(BSS)의 배면은 함몰 패턴(GV)에 의해 오픈 되지 않는다.
함몰 패턴(GV)은 베이스 층(BS)의 일 부분만을 남기고 나머지 구성들을 관통하여 형성될 수 있다. 본 실시예에서, 함몰 패턴(GV)은 보조층(BL)에 형성된 관통부와 베이스 층(BS)에 형성된 함몰부가 연결되어 형성될 수 있다. 함몰 패턴(GV)의 내면은 제1 무기막(IOL1)및 제2 무기막(IOL2)에 의해 커버될 수 있다.
한편, 함몰 패턴(GV)은 내측을 향해 돌출된 팁 부(TP)를 포함하는 언더 컷 형상을 가질 수 있다. 본 실시예에서의 팁 부(TP)는 보조층(BL)의 일부가 베이스 층(BS)보다 함몰 패턴(GV)의 내 측으로 돌출되어 형성될 수 있다. 한편, 본 발명의 일 실시예에 따른 전자 패널(EP)은 함몰 패턴(GV1)에 팁 부(TP)가 형성될 수 있다면, 다양한 층 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
한편, 전자 패널(EP)은 함몰 패턴(GV) 내에 배치된 소정의 유기 패턴(EL-P)을 더 포함할 수 있다. 유기 패턴(EL-P)은 제어층(EL)과 동일한 물질을 포함할 수 있다. 또는 유기 패턴(EL-P)은 제2 전극(E2)과 동일한 물질을 더 포함할 수 있다. 유기 패턴(EL-P)은 단층 또는 다층 구조를 가질 수 있다.
유기 패턴(EL-P)은 제어층(EL) 및 제2 전극(E2)으로부터 이격되어 함몰 패턴(GV) 내에 배치될 수 있다. 제1 무기층(IOL1)에 의해 커버되어 외부로 노출되지 않을 수 있다.
본 발명에 따르면, 함몰 패턴(GV)은 모듈 홀(MH) 측면에서부터 액티브 영역(AA)까지 연결되는 제어층(EL)의 연속성을 차단한다. 제어층(EL)은 함몰 패턴(GV)과 중첩하는 영역에서 단절될 수 있다. 제어층(EL)은 수분이나 공기 등의 외부 오염의 이동 경로가 될 수 있다. 모듈 홀(MH)에 의해 노출된 층, 예를 들어 제어층(EL)으로부터 유입될 수 있는 수분이나 공기가 홀 영역(HA)을 지나 액티브 영역(AA)으로 유입되는 경로가 함몰 패턴(GV)에 의해 차단될 수 있다. 이에 따라, 모듈 홀(MH)이 형성된 전자 패널(EP)의 신뢰성이 향상될 수 있다.
한편, 본 발명의 일 실시예에 따른 전자 패널(EP)에 있어서, 함몰 패턴(GV)은 제2 방향(DR2)을 따라 서로 이격되어 배열된 복수로 구비될 수도 있고, 유기층(OL)의 일부가 연장되어 함몰 패턴(GV)의 일부를 충진할 수도 있다. 또는, 본 발명의 일 실시예에 따른 전자 패널(EP)에 있어서, 함몰 패턴(GV)은 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
상술한 바와 같이, 화소들(PX) 및 입력 감지 유닛(ISU)은 모듈 홀(MH)과 평면상에서 이격되어 배치된다. 이하, 도 4b 및 도 4c를 참조하여, 모듈 홀(MH) 및 모듈 홀(MH) 주변에서의 화소들(PX)과 입력 감지 유닛(ISU)에 대해 설명한다.
도 4b를 참조하면, 화소들(PX)은 홀 영역(HA)을 에워싸며 배열될 수 있다. 화소들(PX) 중 일부는 홀 영역(HA)의 가장자리를 따라 배열된다. 화소들(PX)은 모듈 홀(MH)로부터 평면상에서 이격될 수 있다.
홀 영역(HA)에는 화소들(PX)에 연결된 복수의 신호 라인들(SL1, SL2)이 배치될 수 있다. 신호 라인들(SL1, SL2)은 홀 영역(HA)을 경유하여 화소들(PX)에 접속된다. 도 4a에는 용이한 설명을 위해 화소들(PX)에 연결된 복수의 신호 라인들 중 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)을 예시적으로 도시하였다.
제1 신호 라인(SL1)은 제1 방향(DR1)을 따라 연장된다. 제1 신호 라인(SL1)은 화소들(PX) 중 제1 방향(DR1)을 따라 배열된 동일 열 내의 화소들에 연결된다. 제1 신호 라인(SL1)은 데이터 라인(DL, 도 3b 참조)과 대응될 수 있다.
제1 신호 라인(SL1)에 연결된 화소들 중 일부는 모듈 홀(MH)을 중심으로 상 측에 배치되고, 다른 일부는 모듈 홀(MH)을 중심으로 하 측에 배치된다. 이에 따라, 제1 신호 라인(SL1)에 연결된 동일 열 내의 화소들은 모듈 홀(MH)을 중심으로 일부의 화소가 생략되더라도, 동일한 라인을 통해 데이터 신호를 수신할 수 있다.
제2 신호 라인(SL2)은 제2 방향(DR2)을 따라 연장된다. 제2 신호 라인(SL2)은 화소들(PX) 중 제2 방향(DR2)을 따라 배열된 동일 행 내의 화소들에 연결된다. 제2 신호 라인(SL2)은 게이트 라인(GL, 도 3b 참조)과 대응될 수 있다.
제2 신호 라인(SL2)에 연결된 화소들 중 일부는 모듈 홀(MH)을 중심으로 좌 측에 배치되고, 다른 일부는 모듈 홀(MH)을 중심으로 우 측에 배치된다. 이에 따라, 제2 신호 라인(SL2)에 연결된 동일 행 내의 화소들은 모듈 홀(MH)을 중심으로 일부의 화소가 생략되더라도, 실질적으로 동일한 게이트 신호에 의해 온/오프 될 수 있다.
한편, 본 발명의 일 실시예에 따른 전자 패널(EP)은 홀 영역(HA)에 배치된 연결 패턴을 더 포함할 수도 있다. 이때, 제1 신호 라인(SL1)은 홀 영역(HA)과 중첩하는 영역에서 단절될 수 있다. 제1 신호 라인(SL)의 단절된 부분들은 연결 패턴을 통해 연결될 수 있다. 마찬가지로, 제2 신호 라인(SL2)은 홀 영역(HA)과 중첩하는 영역에서 단절될 수 있고, 제2 신호 라인의 단절된 부분들을 연결하는 연결 패턴이 더 제공될 수도 있다.
도 4c를 참조하면, 입력 감지 유닛(ISU)은 제1 방향(DR1)을 따라 연장된 제1 감지 전극과 제2 방향(DR2)을 따라 연장된 제2 감지 전극을 포함할 수 있다. 입력 감지 유닛(ISU)은 제1 감지 전극과 제2 감지 전극 사이의 정전 용량 변화를 통해 외부 입력의 위치나 세기 정보를 수신한다. 본 실시예에서, 제1 감지 전극은 제1 감지 패턴(S1)과 제1 브릿지 패턴(B1)을 포함하고, 제2 감지 전극은 제2 감지 패턴(S2)과 제2 브릿지 패턴(B2)을 포함할 수 있다.
제1 감지 패턴(S1)은 복수로 제공되어 서로 이격되어 배열될 수 있다. 제1 감지 패턴(S1)은 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 복수의 메쉬선들(MSL)을 포함할 수 있다. 메쉬선들(MSL)은 일 방향을 따라 연장된 제1 메쉬선(MSL1) 및 제1 메쉬선(MSL)에 교차하는 방향을 따라 연장된 제2 메쉬선(MSL2)을 포함한다. 제1 메쉬선(MSL1)과 제2 메쉬선(MSL2)은 연결되어 그물 형상의 제1 감지 패턴(S1)을 형성한다.
제1 브릿지 패턴(B1)은 제1 방향(DR1)을 따라 연장된다. 제1 브릿지 패턴(B1)은 복수로 배열되어 제1 방향(DR1)을 따라 인접하여 배열된 두 개의 제1 감지 패턴들을 연결한다. 제1 감지 패턴(S1)은 제1 브릿지 패턴(B1)을 통해 연결되어 제1 방향(DR1)을 따라 연장된 제1 감지 전극으로 기능할 수 있다.
제2 감지 패턴(S2)은 제1 감지 패턴(S1)으로부터 이격된다. 제2 감지 패턴(S2)은 복수로 제공되어 서로 이격되어 배열될 수 있다. 제2 감지 패턴(S2)은 제1 감지 패턴(S1)과 동일한 형상을 가질 수 있다. 구체적으로, 제2 감지 패턴(S2)은 제1 메쉬선(MSL1)과 제2 메쉬선(MSL2)을 포함하는 복수의 메쉬선들(MSL)을 포함할 수 있다. 본 발명의 일 실시예에 따른 입력 감지 유닛(ISU)은 메쉬선들(MSL)로 제1 감지 패턴(S1)과 제2 감지 패턴(S2)을 형성함으로써, 향상된 유연성을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제2 감지 패턴(S2)은 제1 감지 패턴(S1)과 상이한 형상을 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 브릿지 패턴(B2)은 제2 방향(DR2)을 따라 연장된다. 제2 브릿지 패턴(B2)은 복수로 배열되어 제2 방향(DR2)을 따라 인접하여 배열된 두 개의 제2 감지 패턴들을 연결한다. 제2 감지 패턴(S2)은 제2 브릿지 패턴(B2)을 통해 연결되어 제2 방향(DR2)을 따라 연장된 제2 감지 전극으로 기능할 수 있다.
한편, 본 실시예에서, 제1 감지 패턴(S1), 제2 감지 패턴(S2), 및 제2 브릿지 패턴(B2)은 동일 층 상에 배치되고, 제1 감지 패턴(B1)은 다른 층 상에 배치될 수 있다. 이에 따라, 제1 감지 패턴(S1), 제2 감지 패턴(S2), 및 제2 브릿지 패턴(B2)은 동일한 마스크를 통해 동시에 형성될 수 있다. 제1 브릿지 패턴(B1)과 제2 브릿지 패턴(B2)은 서로 상이한 층에 배치되므로, 평면상에서 교차하여 배치되더라도 전기적으로 절연될 수 있다. 제1 감지 패턴(S1)은 제1 브릿지 패턴(B1)과 소정의 컨택홀을 통해 연결되고, 제2 감지 패턴(S2)은 제2 브릿지 패턴(B2)에 직접 연결될 수 있다.
한편, 본 실시예에서, 제1 감지 전극과 제2 감지 전극 중 일부는 모듈 홀(MH)을 중심으로 단절될 수 있다. 예를 들어, 제1 감지 전극 중 일부는 모듈 홀(MH)을 중심으로 상 측 부분과 하 측 부분으로 분리될 수 있다. 제1 감지 패턴(S1) 중 일부는 홀 영역(HA)과 중첩하는 부분이 제거된 형상을 가질 수 있다. 또는, 예를 들어, 제2 감지 전극 중 일부는 모듈 홀(MH)을 중심으로 좌 측 부분과 우 측 부분으로 분리될 수 있다. 제2 감지 패턴(S2) 중 일부는 홀 영역(HA)과 중첩하는 부분이 제거된 형상을 가질 수 있다.
본 발명의 일 실시예에 따른 전자 패널(EP)에 있어서, 입력 감지 유닛(ISU)은 제1 브릿지 라인(BL1) 및 제2 브릿지 라인(BL2)을 더 포함할 수 있다. 제1 브릿지 라인(BL1) 및 제2 브릿지 라인(BL2)은 홀 영역(HA)을 경유하여 단절된 감지 전극들을 전기적으로 연결한다. 구체적으로, 제1 브릿지 라인(BL1)은 상 측 및 하 측 부분들로 분리된 제1 감지 전극을 연결하고, 제2 브릿지 라인(BL2)은 좌 측 및 우 측 부분들로 분리된 제2 감지 전극을 연결한다.
제1 브릿지 라인(BL1) 및 제2 브릿지 라인(BL2)은 서로 상이한 층 상에 배치될 수 있다. 본 실시예에서, 제1 브릿지 라인(BL1)은 제1 브릿지 패턴(B1)과 동일한 층 상에 배치되고, 제2 브릿지 라인(BL2)은 제2 브릿지 패턴(B2)과 동일 층 상에 배치된 것으로 도시되었다. 이에 따라, 제1 브릿지 라인(BL1)은 소정의 컨택홀(CH-B)을 통해 제1 감지 패턴(S1)에 연결되고, 제2 브릿지 라인(BL2)은 제2 감지 패턴(S2)에 직접 연결될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 입력 감지 유닛(ISU)은 다양한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 실시예에서, 메쉬선들(MSL), 브릿지 패턴(B1), 제2 브릿지 패턴(B2), 제1 브릿지 라인(BL1), 및 제2 브릿지 라인(BL2) 각각은 도전 패턴들(MP1, MP2)과 대응될 수 있다. 구체적으로, 제1 도전 패턴들(MP1) 및 제2 도전 패턴들(MP2) 각각은 제1 메쉬선(MSL1) 또는 제2 메쉬선(MSL2)일 수 있다. 또는, 제1 도전 패턴들(MP1) 및 제2 도전 패턴들(MP2) 각각은 제1 브릿지 라인(BL1)이거나 제2 브릿지 라인(BL2)일 수 있다.
본 발명에 따른 전자 패널(EP)은 모듈 홀(MH)을 중심으로 인격된 화소들(PX)이나 감지 패턴들(S1, S2)을 신호 라인들(SL1, SL2)이나 브릿지 라인들(BL1, BL2)을 통해 연결시킴으로써, 모듈 홀(MH)을 중심으로 인격된 화소들(PX)이나 감지 패턴들(S1, S2) 사이의 유기적 결합을 유지시켜 화소들(PX)에 대한 전기적 제어를 용이하게 할 수 있다. 이에 따라, 모듈 홀(MH)이 액티브 영역(AA)에 의해 에워싸인 영역에 형성되더라도, 액티브 영역(AA)의 안정적인 구동이 가능한 전자 패널(EP)이 제공될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역을 도시한 평면도이다. 도 5b는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역을 도시한 단면도이다. 도 5a에는 전자 장치(EP)의 전면에서 바라본 평면도를 도시하였다. 또한, 용이한 설명을 위해, 도 5a 및 도 5b에서 일부 구성들은 생략하여 도시하였다.
도 5a 및 도 5b에 도시된 것과 같이, 전자 패널(EP)의 전면상에서 최 상층에 배치되는 제2 도전층(MTL2)이 도시된다. 제2 도전층(MTL2)은 서로 이격된 제1 감지 패턴(S1) 및 제2 감지 패턴(S2)을 포함한다. 제1 감지 패턴(S1) 및 제2 감지 패턴(S2) 각각은 서로 교차하는 제1 메쉬 패턴(MS1) 및 제2 메쉬 패턴(MS2)을 포함할 수 있다. 제1 메쉬 패턴(MS1) 및 제2 메쉬 패턴(MS2)은 제2 도전 패턴들(MP2)에 각각 대응될 수 있다.
제1 메쉬 패턴(MS1) 및 제2 메쉬 패턴(MS2)은 발광 패턴들(EP1, EP2, EP3)로부터 평면상에서 이격될 수 있다. 도 5b에 도시된 발광 패턴(EP)은 제1 발광 패턴(EP1), 제2 발광 패턴(EP2), 및 제3 발광 패턴(EP3) 중 어느 하나일 수 있다. 즉, 제2 도전 패턴들(MP2)은 발광 패턴들(EP1, EP2, EP3)과 평면상에서 비 중첩한다.
본 발명에 따르면, 제2 도전층(MTL2)은 광학적으로 불 투명하게 형성되더라도 제2 도전층(MTL2)이 발광 패턴들(EP1, EP2, EP3)의 표시 특성에 미치는 영향이 방지될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제2 도전층(MTL2)은 발광 패턴들(EP1, EP2, EP3) 중 일부와 중첩할 수도 있고, 광학적으로 투명하게 제공되어 발광 패턴들(EP1, EP2, EP3)과 중첩하여 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
한편, 본 발명의 일 실시예에 따른 입력 감지 유닛은 더미 패턴(DP)을 더 포함할 수도 있다. 더미 패턴(DP)은 제1 감지 패턴(S1)과 제2 감지 패턴(S2) 사이의 이격 공간에 배치될 수 있다. 더미 패턴(DP)은 제1 감지 패턴(S1)과 제2 감지 패턴(S2) 사이의 경계가 용이하게 시인되는 것을 방지하여 입력 감지 유닛의 시인성을 저하시킬 수 있다.
도 5a에는 복수의 발광 패턴들을 점선 처리하여 도시하였다. 발광 패턴들은 제1 발광 패턴(EP1), 제2 발광 패턴(EP2), 및 제3 발광 패턴(EP3)을 포함한다. 제1 발광 패턴(EP1), 제2 발광 패턴(EP2), 및 제3 발광 패턴(EP3)이 발광하는 광들은 서로 상이한 컬러들을 가질 수 있다. 제1 발광 패턴(EP1), 제2 발광 패턴(EP2), 및 제3 발광 패턴(EP3)은 서로 상이한 평면상에서의 형상을 가진 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제1 발광 패턴(EP1), 제2 발광 패턴(EP2), 및 제3 발광 패턴(EP3)은 동일한 형상을 가질 수도 있고 제1 발광 패턴(EP1), 제2 발광 패턴(EP2), 및 제3 발광 패턴(EP3)이 발광하는 광의 컬러는 서로 동일할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 5a 및 도 5b를 참조하면, 제1 감지 패턴(S1)과 제2 감지 패턴(S2) 각각은 실질적으로 제1 도전층(MTL1) 및 제2 도전층(MTL2)을 포함하는 이중 층 구조를 가질 수 있다. 이에 따라, 제1 감지 패턴(S1)을 구성하는 제1 도전층(MTL1) 및 제2 도전층(MTL2)과 제2 감지 패턴(S2)을 구성하는 제1 도전층(MTL1) 및 제2 도전층(MTL2)은 동일한 형상을 가질 수 있다.
제1 도전 패턴들(MP1)은 제4 절연층(40) 중 발광 패턴(EP)이 배치되는 개구부(OP)로부터 이격되어 배치된다. 제1 감지 패턴(S1)을 구성하는 제1 도전층(MTL1) 및 제2 도전층(MTL2)과 제2 감지 패턴(S2)을 구성하는 제1 도전층(MTL1) 및 제2 도전층(MTL2)은 봉지층(DP-E)을 관통하는 컨택홀(CH)을 통해 전기적으로 연결된다.
한편, 본 실시예에서, 제2 전극(E2)은 제1 감지 패턴(S1), 제2 감지 패턴(S2), 및 발광 패턴(EP)과 평면상에서 중첩할 수 있다. 이에 따라, 컨택홀(CH)은 제2 전극(E2)도 관통할 수 있다. 내부 절연막(IP)은 컨택홀(CH) 측면을 커버하여 제2 전극(E2)과 입력 감지 유닛(ISU) 사이의 전기적 접속을 차단할 수 있다.
본 발명에 따르면, 입력 감지 유닛(ISU)은 각각 제1 도전층(MTL1) 및 제2 도전층(MTL2)을 포함하는 제1 감지 패턴(S1)과 제2 감지 패턴(S2)을 포함할 수 있다. 이에 따라, 제1 도전 패턴들(MP1) 및 제2 도전 패턴들(MP2)은 봉지층(DP-E) 및 제2 전극(E2)을 관통하는 컨택홀(CH)을 통해 서로 연결될 수 있다.
본 발명의 일 실시예에 따른 입력 감지 유닛(ISU)은 표시 유닛(DPU: 도 2b 참조)을 구성하는 제2 전극(E2) 및 봉지층(DP-E)을 사이에 두고 이격된 제1 도전층(MTL1)과 제2 도전층(MTL2)을 포함할 수 있다. 본 발명에 따르면, 입력 감지 유닛(ISU)의 구성 중 일부를 표시 유닛(DPU)의 구성들 사이에 배치시킴으로써, 전자 패널의 두께가 감소될 수 있고, 단면상에서의 집적도가 향상될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역을 도시한 평면도이다. 도 6b는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역을 도시한 단면도이다. 도 6a는 도 5a와 대응되는 영역을 도시하였고, 도 6b에는 도 5b와 대응되는 영역을 도시하였다. 이하, 도 6a 및 도 6b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 5b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
본 발명의 일 실시예에 따른 전자 패널에 있어서, 제1 감지 패턴(S1)과 제2 감지 패턴(S2)은 상이한 층 상에 배치될 수도 있다. 도 6a에는 용이한 설명을 위해 서로 상이한 층 상에 배치된 제1 감지 패턴(S1)과 제2 감지 패턴(S2)의 음영을 달리하여 표시하였다.
도 6b에 도시된 것과 같이, 제1 감지 패턴(S11)은 제1 도전층(MTL11)을 포함할 수 있다. 제1 도전층(MTL11)은 복수의 제1 도전 패턴들(MP11)을 포함한다. 제1 도전 패턴들(MP11)은 제4 절연층(40)과 제어층(EL) 사이에 배치된다. 제2 감지 패턴(S21)은 제2 도전층(MTL21)을 포함할 수 있다. 제2 도전층(MTL21)은 복수의 제2 도전 패턴들(MP21)을 포함한다. 제2 도전 패턴들(MP21)은 봉지층(DP-E) 상에 배치된다.
본 실시예에 따른 입력 감지 유닛에 있어서, 제1 감지 패턴(S1)과 제2 감지 패턴(S2)은 봉지층(DP-E) 및 제어층(EL)을 사이에 두고 이격된 도전 층들(MTL11, MTL21)로 구비될 수 있다. 이에 따라, 봉지층(DP-E)을 관통하는 컨택홀(CH: 도 5b 참조)은 생략될 수 있다.
한편, 본 실시예에서, 제2 전극은 각 발광 패턴들마다 배치되고 서로 이격된 복수의 패턴들을 포함할 수 있다. 용이한 설명을 위해 제1 패턴(E21), 제2 패턴(E22), 및 제3 패턴(E23)을 표시하였다. 제1 패턴(E21), 제2 패턴(E22), 및 제3 패턴(E23)은 각각 제1 발광 패턴(EP1), 제2 발광 패턴(EP2), 및 제3 발광 패턴(EP3)에 중첩하도록 배치된다.
도 6b에는 제1 패턴(E21)을 포함하는 발광 소자(OD1)를 도시하였다. 제1 패턴(E21)은 제어층(EL) 및 제4 절연층(40)을 관통하여 제1 전극(E1)과 이격되어 배치된 보조 전극(AE)에 접속될 수 있다. 제1 패턴(E21)은 보조 전극(AE)을 통해 제1 전극(E1)에 대향되는 전기적 신호를 수신할 수 있다. 보조 전극(AE)은 발광 패턴들(EP1, EP2, EP3) 사이를 따라 연장되어 제2 패턴(E22) 및 제3 패턴(E23)에도 접속될 수 있다. 이에 따라, 서로 분리된 제1 내지 제3 패턴들(E21, E22, E23)은 하나의 보조 전극(AE)에 연결되어 실질적으로 동일한 전기적 신호를 수신할 수 있다.
본 발명에 따르면, 봉지층(DP-E)을 사이에 두고 다른 층 상에 배치된 제1 도전층(MTL11)과 제2 도전층(MTL21)을 각각 제1 감지 패턴(S1)과 제2 감지 패턴(S2)으로 형성함으로써, 전자 패널의 두께를 절감시키고 집적도를 향상시킬 수 있다. 또한, 제2 전극을 복수의 패턴들(E21, E22, E23)로 형성함으로써, 제1 감지 패턴(S1)과 제2 감지 패턴(S2) 사이의 정전 용량에 제2 전극이 미치는 영향을 감소시킬 수 있다. 이에 따라, 외부 입력 감지에 대해 적정의 감도를 가진 전자 패널이 제공될 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 전자 패널의 단면도들이다. 도 7a 및 도 7b에는 용이한 설명을 위해 도 6b와 대응되는 영역을 도시하였다. 이하, 도 7a 및 도 7b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 6b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 7a에 도시된 것과 같이, 제1 감지 패턴(S12)은 제1 도전층(MTL12)을 포함하고 제2 감지 패턴(S12)은 제2 도전층(MTL22)을 포함한다. 제2 도전층(MTL22)은 봉지층(DP-E) 상에 배치된 복수의 제2 도전 패턴들(MP22)을 포함하며, 이는 도 6b에 도시된 제2 도전 패턴들(MP21)과 대응되므로 중복된 설명은 생략하기로 한다.
제1 도전층(MTL12)은 복수의 제1 도전 패턴들(MP12) 및 복수의 절연 패턴들(IL)을 포함할 수 있다. 절연 패턴들(IL)은 제1 도전 패턴들(MP12) 상에 배치될 수 있다. 절연 패턴들(IL)은 제1 도전 패턴들(MP12)과 접촉하고 절연 패턴들(IL)은 제1 도전 패턴들(MP12)의 상면들 각각을 커버한다. 절연 패턴들(IL)은 제1 도전 패턴들(MP12)과 인접하는 구성, 예를 들어 제2 전극(E2), 사이의 전기적 절연성을 향상시킨다.
또는, 도 7b에 도시된 것과 같이, 제1 감지 패턴(S13)은 제1 도전층(MTL13)을 포함하고 제2 감지 패턴(S13)은 제2 도전층(MTL23)을 포함한다. 제2 도전층(MTL23)은 봉지층(DP-E) 상에 배치된 복수의 제2 도전 패턴들(MP23)을 포함하며, 이는 도 6b에 도시된 제2 도전 패턴들(MP21)과 대응되므로 중복된 설명은 생략하기로 한다.
제1 도전층(MTL13)은 복수의 제1 도전 패턴들(MP13) 및 복수의 절연 패턴들(IL)을 포함할 수 있다. 절연 패턴들(IL1)은 제1 도전 패턴들(MP13) 상에 배치될 수 있다. 절연 패턴들(IL1)은 제1 도전 패턴들(MP12)과 접촉하고 절연 패턴들(IL)은 제1 도전 패턴들(MP13)의 상면들 및 측면들 각각을 커버한다.
본 발명에 따르면, 전자 패널은 제1 도전 패턴들(MP12, MP13)을 커버하는 절연 패턴들(IL, IL1)을 더 포함함으로써, 제2 전극(E2)과 제1 도전층(MTL12, MTL13) 사이의 단락이나 기생 캡 등의 불량 발생을 저하시킬 수 있다. 이에 따라, 전자 패널의 전기적 특성이 향상되고 신뢰성이 향상될 수 있다.
도 8a 내지 도 8m은 본 발명의 일 실시예에 따른 전자 패널의 제조 공정을 도시한 단면도들이다. 도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 전자 패널의 제조 공정을 도시한 단면도들이다. 도 8a 내지 도 8m에는 도 4a에 도시된 영역에서의 제조 공정에 따른 단면도들을 도시하였고, 도 9a 내지 도 9e에는 도 8m에 도시된 YY'와 대응되는 영역의 단면도들을 도시하였다. 이하, 도 8a 내지 도 9e을 참조하여 본 발명에 대해 설명한다. 한편, 도 1 내지 도 7b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 8a에 도시된 것과 같이, 베이스 기판(BSS) 상에 박막 트랜지스터(TR-P), 복수의 절연층들(10, 20, 30, 40), 및 전극(E1)을 형성한다. 베이스 기판(BSS)은 베이스 층(BS) 상에 무기물을 증착 또는 코팅하여 보조층(BL)을 형성한 상태로 제공될 수 있다. 박막 트랜지스터(TR-P)는 증착 및 패터닝 공정을 포함하는 일반적인 박막 트랜지스터 제조 공정을 통해 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 제1 전극(E1)은 제3 절연층(30)에 출력 전극(OE)을 노출시키는 관통홀 형성 후 형성될 수 있다. 이때, 홀 영역(HA)에 대응되는 영역이 제거될 수 있다. 이후, 절연 물질을 증착 또는 코팅하여 제4 절연층(40)을 형성할 수 있으며, 홀 영역(HA) 및 액티브 영역(AA) 전체에 중첩하여 형성될 수 있다.
이후, 도 8b에 도시된 것과 같이, 제4 절연층(40)을 패터닝하여 제1 전극(E1)의 일부를 노출시키는 개구부(OP)를 형성한다. 개구부(OP)는 이후 제공되는 발광 패턴이 형성되는 영역이 되며, 발광 영역과 대응될 수 있다. 이때, 홀 여역(HA)과 대응되는 영역도 함께 제거될 수 있다. 한편, 이때, 제1 절연층(10) 및 제2 절연층(20)의 일부가 제거되어 소정의 개구부가 형성될 수 있다. 개구부는 홀 영역(HA) 내에서 평면상에서 원 형상을 가지며 형성될 수 있고, 추후 그루브 패턴(GV)이 형성되는 영역이 된다.
이후, 도 8c에 도시된 것과 같이, 제4 절연층(40) 상에 제1 마스크 층(M1)을 형성한다. 제1 마스크 층(M1)은 도전 물질을 증착 또는 코팅하여 형성될 수 있다. 제1 마스크 층(M1)은 액티브 (AA) 및 홀 영역(HA)을 전체적으로 커버하여 형성될 수 있으며, 절연층들에 형성된 개구부들 내에도 형성된다. 도전 물질은 도전성을 가진 다양한 물질을 포함할 수 있다. 예를 들어, 제1 마스크 층(M1)은 금속, 투명 전도성 산화물, 및 전도성 고분자 중 적어도 어느 하나로 형성될 수 있다.
이후, 도 8d 및 도 8e에 도시된 것과 같이, 제1 마스크 층(M1) 상에 레지스트 패턴(PRP)을 형성한 후, 패터닝하여 제2 마스크 층(M2)을 형성한다. 제2 마스크 층(M2)은 제1 마스크 층(M1)에 홀 영역(HA)에 정의되는 개구부(OP-M)를 형성하여 형성될 수 있다. 제1 마스크 층(M1) 중 레지스트 패턴(PTP)으로부터 노출된 영역은 식각 공정(ET1)을 통해 제거되어 개구부(OP-M)를 형성한다. 개구부(OP-M)는 그루브 패턴(GV)이 형성되는 영역과 대응될 수 있다.
이후, 도 8f 내지 도 8h에 도시된 것과 같이, 베이스 기판(BSS)에 함몰부(HM)를 형성한다. 함몰부(HM)는 홀 영역(PA)에 형성될 수 있다. 함몰부(HM)는 제2 마스크(M2)의 개구부(OP-M)와 대응되는 영역에 형성된다.
구체적으로, 도 8f 및 도 8g에 도시된 것과 같이, 레지스트 패턴(PRP)을 제거한 후, 제2 마스크 층(M2)을 마스크로 하여 보조층(BL)에 개구부(OP-B)를 형성한다. 보조층(BL) 중 제2 마스크 층(M2)으로부터 노출된 영역, 즉 제2 마스크 층(M2)의 개구부(OP-M)에 의해 노출된 영역은 식각 공정(ET2)을 통해 제거되어 개구부(OP-B)가 형성될 수 있다.
이후, 도 8g 및 도 8h에 도시된 것과 같이, 제2 마스크 층(M2)을 마스크로 하여 베이스 층(BS)의 일부를 제거하여 함몰부(HM)를 형성한다. 베이스 층(BS) 중 보조층(BL)으로부터 노출된 영역, 즉 보조층(BL)의 개구부(OP-B)에 의해 노출된 영역은 식각 공정(ET3)을 통해 적어도 일부 제거된다. 이때, 식각 공정(ET3)의 세기나 시간을 제어함으로써, 베이스 층(BS) 중 베이스 층(BS)을 관통하지 않을 정도의 두께를 가진 일부만이 제거될 수 있다. 이에 따라, 함몰부(HM)는 보조층(BL)을 관통하고 베이스 층(BS)으로부터 함몰된 깊이로 형성될 수 있다.
한편, 함몰부(HM)의 측면은 언더-컷된 형상을 가질 수 있다. 배리어 층(BL)의 끝 단은 베이스 층(BS)의 내면보다 돌출되도록 형성된다. 이는 배리어 층(BL)과 베이스 층(BS)의 식각률 차이에 따라 나타날 수 있다. 이에 따라, 함몰부(HM)는 소정의 팁 부를 포함할 수 있다.
이후, 도 8i에 도시된 것과 같이, 제4 절연층(40) 상에 제1 도전층(MTL1)을 형성한다. 제1 도전층(MTL1)은 제2 마스크 층(M2)을 패터닝하여 복수의 제1 도전 패턴들(MP1)을 형성하여 형성될 수 있다. 본 발명에 따르면, 제2 마스크 층(M2)은 제거되지 않고 잔존하여 제1 도전층(MTL1)으로 기능한다. 이에 따라, 제2 마스크(M2) 제거 공정 등이 생략될 수 있고, 입력 감지 유닛 형성 공정 중 일부가 표시 유닛 형성 공정 중간에 이루어질 수 있다.
이후, 도 8j에 도시된 것과 같이, 발광 소자(OD)를 형성한다. 발광 소자(OD)는 제1 전극(E1) 상에 발광층(EL), 제어층(EL), 및 제2 전극(E2)을 순차적으로 형성하여 형성될 수 있다. 발광층(EL)은 발광 물질을 개구부(OP)에 프린팅 또는 젯팅하여 형성될 수 있다.
제어층(EL)은 유기 물질을 증착하여 형성될 수 있다. 제어층(EL)은 열 증착(evaporation)에 의해 형성될 수 있다. 이때, 유기 물질 중 일부는 홈 부(HM)에 증착되어 유기 패턴(EL-P)을 형성할 수 있다. 제2 전극(E2)은 도전 물질을 증착하여 형성될 수 있다. 제2 전극(E2)의 증착은 열 증착, 스퍼터링을 포함하는 물리적 증착 공정을 포함할 수 있다. 이에 따라, 도시되지 않았으나, 제2 전극(E2)의 증착 공정 중 도전 물질의 일부는 홈 부(HM)에 형성되어 패턴을 형성할 수도 있다.
이후, 도 8k에 도시된 것과 같이, 표시 소자층(DP-D) 상에 봉지층(DP-E)을 형성한다. 봉지층(EP-E)은 제1 무기층(IOL1), 유기층(OL), 및 제2 무기층(IOL2)을 순차적으로 적층하여 형성될 수 있다.
구체적으로, 제1 무기층(IOL1)은 액티브 영역(AA) 및 홀 영역(PA)에 형성될 수 있다. 제1 무기층(IOL1)은 절연물질을 증착하여 형성될 수 있다. 예를 들어, 제1 무기층(IOL1)은 무기물을 증착하여 형성될 수 있으며, 화학 기상 증착을 통해 형성될 수 있다. 이때, 제1 무기층(IOL1)은 홈 부(HM) 내면을 따라 형성될 수 있다.
유기층(OL)은 스크린 프린팅 공정이나 잉크젯 공정과 같은 용액 공정을 통해 액상의 유기 물질을 제1 무기층(IOL1) 상에 도포하여 형성될 수 있다. 액상의 유기 물질은 제1 무기층(IOL1)의 상면의 굴곡을 커버하여 상측에 평탄면을 제공한다. 한편, 본 실시예에서, 유기층(OL)은 액티브 영역(AA)에 형성된 것으로 도시되었으나, 이에 한정되지 않고, 액상의 유기 물질의 도포 량이나 퍼짐 정도에 따라, 유기층(OL)의 일부는 연장되어 홈부(HM)의 일부를 충진할 수도 있다.
제2 무기층(IOL2)은 유기층(OL) 상에 절연물질을 증착하여 형성될 수 있다. . 예를 들어, 제2 무기층(IOL2)은 무기물을 증착하여 형성될 수 있으며, 화학 기상 증착을 통해 형성될 수 있다. 제2 무기층(IOL2)은 유기층(OL) 상면 및 제1 무기층(IOL1) 중 유기층(OL)에 의해 커버되지 않은 부분을 커버한다. 제2 무기층(IOL2)은 제1 무기층(IOL1)과 접촉하도록 형성되고, 유기층(OL) 제1 무기층(IOL1) 및 제2 무기층(IOL2)에 의해 밀봉될 수 있다. 이때, 제2 무기층(IOL2)은 홈 부(HM) 내면을 따라 형성될 수 있고, 이에 따라, 그루브 패턴(GV)이 형성될 수 있다.
이후, 도 8l에 도시된 것과 같이, 홀 영역(PA)에 모듈 홀(MH)을 형성한다. 모듈 홀(MH)은 전자 패널(EP)을 관통하여 형성될 수 있다. 홀 영역(PA)에 배치된 베이스 기판(BSS), 제1 절연층(10), 제2 절연층(20), 제어층(EL), 제2 전극(E2), 제1 무기층(IOL1), 및 제2 무기층(IOL2)은 레이저 또는 드릴링에 의해 관통될 수 있다.
이후, 도 8m에 도시된 것과 같이, 봉지층(DP-E) 상에 복수의 제2 패턴들(MP2)을 형성하여 입력 감지 유닛을 형성할 수 있다. 이에 대한 설명은 도 9a 내지 도 9e를 참조하여 설명한다.
도 9a에 도시된 것과 같이, 제4 절연층(40) 상에 제1 도전 패턴(MP1)이 형성되고, 제1 도전 패턴(MP1) 상에 제어층(EL), 제2 전극(E2), 제1 무기층(IOL1), 유기층(OL), 및 제2 무기층(IOL2)이 순차적으로 적층되었다. 도 9a는 도 8l에 도시된 단계와 대응될 수 있다.
이후, 도 9b에 도시된 것과 같이, 제1 도전 패턴(MP1)을 노출시키는 컨택홀(CH)을 형성한다. 컨택홀(CH)은 소정의 식각 공정을 통해 제어층(EL), 제2 전극(E2), 제1 무기층(IOL1), 유기층(OL), 및 제2 무기층(IOL2) 중 일부를 제거하여 형성될 수 있다. 컨택홀(CH) 형성을 위한 식각 공정은 단일 또는 복수의 단계들로 이루어질 수 있고, 제어층(EL), 제2 전극(E2), 제1 무기층(IOL1), 유기층(OL), 및 제2 무기층(IOL2)마다 다른 환경에서 이루어질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
이후, 도 9c에 도시된 것과 같이, 절연층(ILL)을 형성한다. 절연층(ILL)은 절연 물질을 증착 또는 코팅하여 형성할 수 있다. 이때, 절연층(ILL)은 제2 무기막(IOL2)의 상면, 컨택홀(CH)의 내면 및 제1 도전 패턴(MP1) 중 컨택홀(CH)에 의해 노출된 부분을 커버할 수 있다.
이후, 도 9d에 도시된 것과 같이, 절연층(ILL)을 패터닝하여 내부 절연막(IP)을 형성한다. 내부 절연막(IP)은 절연층(ILL) 중 컨택홀(CH)의 내면을 커버하는 부분만 잔존시키고 나머지 부분들을 제거하여 형성할 수 있다. 구체적으로, 내부 절연막(IP)은 절연층(ILL)으로부터 제2 무기막(IOL2)의 상면을 커버하는 부분 및 제1 도전 패턴(MP1)의 상면을 커버하는 부분을 제거하여 형성할 수 있다. 이에 따라, 제1 도전 패턴(MP1)의 일부는 내부 절연막(IP)으로부터 노출되고, 제2 전극(E2)은 내부 절연막(IP)에 의해 커버될 수 있다. 한편, 도시되지 않았으마, 절연층(ILL) 중 제2 무기막(IOL2)의 상면을 커버하는 부분은 제거되지 않고, 제2 무기막(IOL2) 상에 잔존할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
이후, 도 9e에 도시된 것과 같이, 제2 도전 패턴(MP2)을 형성한다. 제2 도전 패턴(MP2)은 제2 무기막(IOL2) 상에 도전 물질을 증착 또는 코팅한 후, 이를 패터닝하여 형성될 수 있다. 제2 도전 패턴(MP2)은 내부 절연막(IP)으로부터 노출된 제1 도전 패턴(MP1)의 상면과 접촉한다.]
이에 따라, 제1 도전 패턴(MP1)과 제2 도전 패턴(MP2)이 봉지층(DP-E)을 사이에 두고 이격되어 형성되더라도 둘 사이의 접속이 용이하게 이루어질 수 있다. 또한, 제1 도전 패턴(MP1)과 제2 도전 패턴(MP2) 사이에 제2 전극(E2)이 배치되더라도 내부 절연막(IP)에 의해 커버됨으로써, 제2 전극(E2)과 제2 도전 패턴(MP2) 사이의 전기적 접속이 안정적으로 차단될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
EP: 전자 패널 DPU: 표시 유닛
ISU: 입력 감지 유닛 MP1: 제1 도전 패턴들
MP2: 제2 도전 패턴들 IP: 내부 절연막
MH: 모듈 홀

Claims (20)

  1. 서로 대향하는 전면 및 배면을 포함하고, 상기 전면 및 상기 배면을 관통하는 모듈 홀이 정의된 베이스 기판;
    상기 베이스 기판 상에 배치된 박막 트랜지스터,
    상기 박막 트랜지스터에 연결된 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 발광 소자;
    상기 발광 소자를 커버하는 봉지층;
    상기 베이스 기판 상에 배치되고, 복수의 제1 도전 패턴들, 상기 제1 도전 패턴들 상에 배치된 제2 도전 패턴들을 포함하는 입력 감지 유닛; 및
    상기 제1 도전 패턴들과 상기 제2 도전 패턴들 사이에 배치된 절연층을 포함하고,
    상기 봉지층은 상기 제1 도전 패턴들과 상기 제2 도전 패턴들 사이에 배치된 전자 장치.
  2. 제1 항에 있어서,
    상기 제2 도전 패턴들은,
    제1 방향을 따라 연장된 제1 감지 전극; 및
    상기 제1 방향과 교차하는 방향을 따라 연장되고 상기 제1 감지 전극과 정전 용량을 형성하는 제2 전극을 포함하는 전자 장치.
  3. 제2 항에 있어서,
    상기 제1 도전 패턴들 중 적어도 일부는 상기 제2 도전 패턴들 중 적어도 일부와 상기 봉지층을 관통하는 컨택홀을 통해 서로 연결된 전자 장치.
  4. 제3 항에 있어서,
    상기 제1 도전 패턴들은 상기 제2 전극과 평면상에서 중첩하고,
    상기 컨택홀은 상기 제2 전극을 관통하는 전자 장치.
  5. 제3 항에 있어서,
    상기 컨택홀 측면을 커버하는 내부 절연막을 더 포함하고,
    상기 제2 전극과 상기 제2 도전 패턴들은 상기 내부 절연막에 의해 전기적으로 절연된 전자 장치.
  6. 제1 항에 있어서,
    상기 제1 전극, 상기 발광층, 및 상기 제2 전극은 복수로 구비되고,
    상기 제2 전극들은 상기 발광층들 각각에 중첩하여 배치되는 전자 장치.
  7. 제6 항에 있어서,
    상기 제1 도전 패턴들은 평면상에서 상기 제2 전극들로부터 이격된 전자 장치.
  8. 제6 항에 있어서,
    상기 제1 전극들에 인접하는 보조 전극을 더 포함하고,
    상기 제2 전극들은 상기 보조 전극에 접속된 전자 장치.
  9. 제6 항에 있어서,
    상기 제1 도전 패턴들과 상기 제2 도전 패턴들은 평면상에서 서로 이격된 전자 장치.
  10. 제1 항에 있어서,
    상기 절연층은 상기 제1 전극과 상기 제2 전극 사이에 배치된 유기층을 포함하고,
    상기 유기층은 상기 제1 도전 패턴들을 전면적으로 커버하는 전자 장치.
  11. 제10 항에 있어서,
    상기 절연층은 상기 제1 도전 패턴들 각각을 커버하는 복수의 절연 패턴들을 더 포함하고,
    상기 유기층은 상기 절연 패턴들을 커버하는 전자 장치.
  12. 제11 항에 있어서,
    상기 절연 패턴들은 상기 제1 도전 패턴들 각각의 상면들 및 측면들을 커버하는 전자 장치.
  13. 제1 항에 있어서,
    상기 봉지층은 제1 무기층, 상기 제1 무기층 상에 배치된 제2 무기층, 및 상기 제1 무기층과 상기 제2 무기층 사이에 배치된 유기층을 포함하고,
    상기 모듈 홀은 상기 제1 무기층 및 상기 제2 무기층을 관통하는 전자 장치.
  14. 제13 항에 있어서,
    상기 모듈 홀의 가장자리를 따라 정의되고, 상기 베이스 기판의 상기 전면으로부터 함몰된 홈 부를 더 포함하고,
    상기 제1 무기층 및 상기 제2 무기층은 상기 홈 부의 측면을 커버하는 전자 장치.
  15. 제14 항에 있어서,
    상기 홈 부 내에 배치된 유기 패턴을 더 포함하고,
    상기 유기 패턴은 상기 제1 무기층 및 상기 제2 무기층에 의해 커버되는 전자 장치.
  16. 제15 항에 있어서,
    상기 유기 패턴은 상기 절연층 및 상기 제2 전극 중 적어도 어느 하나와 동일한 물질을 포함하는 전자 장치.
  17. 홀 영역 및 상기 홀 영역에 인접한 액티브 영역을 포함하는 베이스 기판에 박막 트랜지스터를 형성하는 단계;
    상기 액티브 영역에 상기 박막 트랜지스터에 접속하는 제1 전극을 형성하는 단계;
    상기 제1 전극의 적어도 일부를 노출시키는 개구부가 정의된 절연층을 형성하는 단계;
    상기 베이스 층 중 상기 홀 영역의 적어도 일부를 노출시키는 개구부를 포함하는 제1 마스크 층을 형성하는 단계;
    상기 제1 마스크 층의 상기 개구부를 통해 상기 베이스 기판에 함몰부를 형성하는 단계;
    상기 제1 마스크 층을 패터닝하여 상기 개구부로부터 이격된 복수의 제1 도전 패턴들을 형성하는 단계;
    상기 개구부에 발광 패턴을 형성하는 단계;
    상기 발광 패턴 및 상기 제1 도전 패턴들과 평면상에서 중첩하는 유기층을 형성하는 단계;
    상기 유기층 상에 제2 전극을 형성하는 단계;
    상기 제2 전극 상에 봉지층을 형성하는 단계; 및
    상기 봉지층 상에 복수의 제2 도전 패턴들을 형성하는 단계를 포함하는 전자 장치 제조 방법.
  18. 제17 항에 있어서,
    상기 봉지층 및 상기 제2 전극을 관통하는 복수의 컨택홀들을 형성하는 단계; 및
    상기 컨택홀들의 내면들을 커버하고, 상기 제1 도전 패턴들 중 적어도 일부의 상면들을 노출시키는 내부 절연막을 형성하는 단계를 더 포함하고,
    상기 제2 도전 패턴들 중 적어도 일부는 상기 컨택홀들을 통해 상기 노출된 상기 제1 도전 패턴들의 상면들에 접촉하여 형성되는 전자 장치 제조 방법.
  19. 제17 항에 있어서,
    상기 발광 패턴은 복수로 제공되고,
    상기 제2 전극을 형성하는 단계는 상기 발광 패턴들 각각에 중첩하는 복수의 패턴들을 형성하는 단계를 더 포함하는 전자 장치 제조 방법.
  20. 제17 항에 있어서,
    상기 베이스 기판은, 베이스 층 및 상기 베이스 층의 전면(front surface)을 커버하는 보조층을 포함하고,
    상기 함몰부는 상기 보조층을 관통하고 상기 베이스 층의 상기 전면으로부터 함몰되어 형성되는 전자 장치 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102060471B1 (ko) * 2017-02-01 2019-12-30 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조 방법
KR102608021B1 (ko) * 2018-09-03 2023-12-01 삼성디스플레이 주식회사 전자 장치 및 이의 제조 방법
KR102612769B1 (ko) * 2018-11-09 2023-12-11 엘지디스플레이 주식회사 표시장치 및 이의 제조방법
KR20200060002A (ko) * 2018-11-22 2020-05-29 엘지디스플레이 주식회사 표시 장치
US11063097B2 (en) * 2018-12-03 2021-07-13 Lg Display Co., Ltd. Transparent display device
KR102517734B1 (ko) * 2018-12-17 2023-04-03 엘지디스플레이 주식회사 센서패키지 모듈을 포함하는 유기발광 표시장치
CN110010668B (zh) * 2019-04-09 2021-07-27 武汉天马微电子有限公司 有机发光显示面板和显示装置
CN110444576B (zh) * 2019-08-14 2022-01-18 京东方科技集团股份有限公司 显示装置、显示面板及其制造方法
KR20210040230A (ko) * 2019-10-02 2021-04-13 삼성디스플레이 주식회사 표시 장치
WO2021217525A1 (zh) * 2020-04-29 2021-11-04 京东方科技集团股份有限公司 有机发光显示基板及其制作方法、有机发光显示装置
CN111552408A (zh) * 2020-04-29 2020-08-18 南昌欧菲显示科技有限公司 桥式触控电极及其制作方法和触控屏
WO2022064562A1 (ja) * 2020-09-23 2022-03-31 シャープ株式会社 表示装置
US20230118885A1 (en) * 2021-10-18 2023-04-20 Lg Display Co., Ltd. Touch Display Device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170063216A (ko) * 2015-11-30 2017-06-08 엘지디스플레이 주식회사 유기발광 표시장치와 그의 제조방법
CN108132732A (zh) * 2018-01-31 2018-06-08 武汉华星光电半导体显示技术有限公司 一种触摸屏及移动终端

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5811312B2 (ja) * 2013-09-04 2015-11-11 コニカミノルタ株式会社 面状発光ユニット
KR102175991B1 (ko) * 2014-12-26 2020-11-09 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
CN104731405B (zh) * 2015-03-09 2018-01-19 上海天马微电子有限公司 一种触控显示装置及其制造方法
US10205122B2 (en) * 2015-11-20 2019-02-12 Samsung Display Co., Ltd. Organic light-emitting display and method of manufacturing the same
KR102388722B1 (ko) * 2015-11-20 2022-04-21 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
KR102490891B1 (ko) * 2015-12-04 2023-01-25 삼성디스플레이 주식회사 표시 장치
KR102550322B1 (ko) 2016-03-22 2023-07-03 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102421577B1 (ko) 2016-04-05 2022-07-18 삼성디스플레이 주식회사 디스플레이 장치
KR102493607B1 (ko) * 2016-06-15 2023-02-01 삼성전자주식회사 지문 인식 기능을 지원하는 전자 장치 및 이의 운용 방법
KR102066099B1 (ko) * 2016-07-29 2020-01-14 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102586113B1 (ko) * 2016-08-31 2023-10-06 엘지디스플레이 주식회사 터치스크린 내장형 표시패널, 터치스크린 내장형 표시장치, 통합 구동 회로 및 구동 방법
KR102103962B1 (ko) 2016-09-02 2020-06-01 삼성디스플레이 주식회사 디스플레이 장치 및 제조 방법
KR102565306B1 (ko) * 2016-11-23 2023-08-10 엘지디스플레이 주식회사 표시패널 및 터치표시장치
KR20180065735A (ko) * 2016-12-08 2018-06-18 엘지디스플레이 주식회사 터치 스크린 일체형 표시장치와 그의 제조방법
KR102618350B1 (ko) 2016-12-14 2023-12-28 삼성디스플레이 주식회사 디스플레이 장치
KR20180070218A (ko) * 2016-12-16 2018-06-26 엘지디스플레이 주식회사 표시 장치 및 그 제조 방법
CN107024813B (zh) * 2017-06-06 2020-10-02 厦门天马微电子有限公司 阵列基板、液晶显示面板及显示装置
CN107132685B (zh) * 2017-06-23 2020-04-17 厦门天马微电子有限公司 一种显示基板、显示面板和显示装置
KR102418612B1 (ko) * 2018-01-03 2022-07-08 엘지전자 주식회사 이동 단말기
CN108416280B (zh) * 2018-02-26 2021-09-17 厦门天马微电子有限公司 显示模组和显示装置
KR102560100B1 (ko) 2018-03-08 2023-07-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102593459B1 (ko) * 2018-04-18 2023-10-24 엘지디스플레이 주식회사 터치 센서를 가지는 유기 발광 표시 장치
KR102609418B1 (ko) 2018-06-29 2023-12-06 삼성디스플레이 주식회사 표시 패널, 이를 포함하는 전자 장치, 및 표시 패널의 제조 방법
KR102608021B1 (ko) * 2018-09-03 2023-12-01 삼성디스플레이 주식회사 전자 장치 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170063216A (ko) * 2015-11-30 2017-06-08 엘지디스플레이 주식회사 유기발광 표시장치와 그의 제조방법
CN108132732A (zh) * 2018-01-31 2018-06-08 武汉华星光电半导体显示技术有限公司 一种触摸屏及移动终端

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US10969889B2 (en) 2021-04-06
KR102608021B1 (ko) 2023-12-01
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CN110875365A (zh) 2020-03-10

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