KR20190131596A - 시프트 레지스터, goa 회로, 및 디스플레이 디바이스 - Google Patents

시프트 레지스터, goa 회로, 및 디스플레이 디바이스 Download PDF

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Abstract

본 개시내용은 시프트 레지스터, 게이트 구동 회로 및 디스플레이 디바이스에 관한 것이다. 시프트 레지스터는 입력 회로, 풀-업 회로, 풀-다운 회로, 펄스 폭 제어 회로, 및 출력 노드를 포함하며, 입력 회로는 트리거 신호를 수신하기 위한 트리거 신호 수신단을 포함하고, 제1 제어 신호의 제어 하에, 트리거 신호에 기초하여 출력 노드에 로우레벨 신호를 출력하도록 풀-다운 회로를 제어하도록 구성되고; 펄스 폭 제어 회로는 제1 제어 신호 및 제2 제어 신호의 제어 하에 출력 노드에 하이 레벨 신호를 출력하도록 풀-업 회로를 제어하도록 구성되고, 그의 펄스 폭은 트리거 신호의 펄스 폭에 따라 변경되며, 풀-업 회로가 하이 레벨 신호를 출력하도록 제어될 때, 풀-다운 회로는 로우 레벨 신호의 출력을 중단하도록 제어되고, 풀-다운 회로가 로우 레벨 신호를 출력하도록 제어될 때, 풀-업 회로는 하이 레벨 신호의 출력을 중단하도록 제어된다. 본 개시내용의 시프트 레지스터는 더 간단한 구조를 갖기 때문에, 단일-레벨 GOA(gate driver on array) 회로의 레이아웃 면적은 더 작고, 따라서 좁은 베젤 디스플레이를 가능하게 한다.

Description

시프트 레지스터, GOA 회로, 및 디스플레이 디바이스
본 출원은 2018년 2월 24일자로 출원된 중국 특허 출원 제201810164919.2호에 대한 우선권을 주장하며, 이는 그전체가 본 명세서에 참조로 포함된다.
본 개시내용은 디스플레이 기술 분야에 관한 것으로, 더 구체적으로는, 시프트 레지스터, 게이트 구동 회로 및 디스플레이 디바이스에 관한 것이다.
디스플레이 분야에서, 디스플레이 스크린을 계속 개선하고 사용자 경험을 향상시키기 위해, 고화질(high definition), 높은 PPI(Pixels Per Inch) 및 좁은 베젤을 갖는 디스플레이가 인기있는 연구가 되었다. 그러나, 픽셀들의 수가 증가함에 따라, 하나의 프레임 동안 시프트 레지스터에 의해 스캐닝되도록 요구되는 행들의 수가 증가하고, 이는 GOA(Gate driver On Array)의 단일 스테이지의 더 작은 레이아웃 면적 및 더 간단한 회로 구조를 요구한다. 그러므로, 간단한 구조로 GOA 회로를 설계하는 방법은 해결되어야 할 긴급한 문제이다.
(게이트 구동 회로들로도 알려진) GOA 회로들 중에서, 픽셀이 광을 방출하는 지속기간을 제어하기 위해 사용되는 GOA 회로들의 타입이 존재한다. 이러한 GOA 회로들은, GOA 유닛 회로로서 시프트 레지스터를 사용하여 보통 구현되는 EMGOA 회로들로 불리며, 시프트 레지스터에 의해 출력되는 펄스의 폭은 픽셀이 광을 방출하는 지속기간을 결정한다. 그러나, 관련 기술에서의 시프트 레지스터 회로는 비교적 복잡한 구조를 가지며, 이는 GOA의 단일 스테이지의 큰 레이아웃 면적을 초래하므로, 좁은 베젤을 가진 디스플레이에 불리하다.
본 개시내용의 실시예들의 양태에 따르면, 입력 회로, 풀-업 회로, 풀-다운 회로, 펄스 폭 제어 회로, 및 출력 노드를 포함하는 시프트 레지스터가 제공된다. 입력 회로는 트리거 신호를 수신하기 위한 트리거 신호 수신 단자를 포함하고, 제1 제어 단자에서 제1 제어 신호의 제어 하에 트리거 신호에 기초하여 출력 노드에 로우 레벨 신호를 출력하도록 풀-다운 회로를 제어하도록 구성된다. 펄스 폭 제어 회로는 제2 제어 단자에서 제1 제어 신호 및 제2 제어 신호의 제어 하에 출력 노드에 하이 레벨 신호를 출력하도록 풀-업 회로를 제어하도록 구성되며, 하이 레벨 신호의 펄스 폭은 트리거 신호의 펄스 폭에 따라 변한다. 풀-업 회로가 하이 레벨 신호를 출력하도록 제어될 때, 풀-다운 회로는 로우 레벨 신호의 출력을 중단하도록 제어되고, 풀-다운 회로가 로우 레벨 신호를 출력하도록 제어될 때, 풀-업 회로는 하이 레벨 신호의 출력을 중단하도록 제어된다.
대안적으로, 입력 회로의 출력 단자 및 펄스 폭 제어 회로의 입력 단자가 제1 노드에 결합된다. 펄스 폭 제어 회로의 출력 단자와 풀-업 회로의 입력 단자는 제2 노드에 결합된다. 입력 회로는 제1 제어 신호의 제어 하에 트리거 신호에 기초하여 제1 노드에서의 전위를 제어하도록 구성되고, 펄스 폭 제어 회로는 제1 제어 신호 및 제2 제어 신호의 제어 하에 제1 노드에서의 전위에 기초하여 제2 노드에서의 전위를 제어함으로써 하이 레벨 신호를 출력하도록 풀-업 회로를 제어하도록 구성된다. 풀-업 회로가 제2 노드에 의해 하이 레벨 신호를 출력하도록 제어될 때, 풀-다운 회로는 제1 노드에 의해 로우 레벨 신호의 출력을 중단하도록 제어된다.
대안적으로, 펄스 폭 제어 회로는, 풀-업 회로가 출력 노드에 하이 레벨 신호를 출력할 때, 제1 제어 신호 및 제2 제어 신호의 제어 하에 풀-업 회로가 출력 노드에 하이 레벨 신호를 출력할 수 있게 하는 전위이도록 제2 노드에서의 전위를 유지하도록 구성된다.
대안적으로, 입력 회로는 제1 제어 신호에 결합된 게이트, 트리거 신호 단자에 결합된 제1 전극, 및 제1 노드에 결합된 제2 전극을 갖고, 제1 트랜지스터가 제1 제어 신호의 제어 하에 턴온될 때 트리거 신호의 전위를 제1 노드에 송신하도록 구성된 제1 트랜지스터를 포함한다.
대안적으로, 펄스 폭 제어 회로는 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 및 제5 트랜지스터를 포함한다. 제2 트랜지스터는 제1 노드에 결합된 게이트, 제1 노드에 결합된 제1 전극, 및 제1 기준 전위 단자에 결합된 제2 전극을 갖는다. 제3 트랜지스터는 제1 제어 단자에 결합된 게이트, 저전위 단자에 결합된 제1 전극, 및 제3 노드에 결합된 제2 전극을 갖는다. 제4 트랜지스터는 제3 노드에 결합된 게이트, 제2 기준 전위 단자에 결합된 제1 전극, 및 제4 노드에 결합된 제2 전극을 갖는다. 제5 트랜지스터는 제2 제어 단자에 결합된 게이트, 제4 노드에 결합된 제1 전극, 및 제2 트랜지스터의 제1 전극에 결합된 제2 전극을 갖는다. 제1 기준 전위 및 제2 기준 전위는 반대 전위들이다.
대안적으로, 펄스 폭 제어 회로는 제6 트랜지스터(T6) 및 제1 커패시터를 추가로 포함한다. 제6 트랜지스터는 제1 노드에 결합된 게이트, 제1 제어 단자에 결합된 제1 전극, 및 제3 노드에 결합된 제2 전극을 갖는다. 제1 커패시터는 제2 제어 단자에 결합된 하나의 단자, 및 제3 노드에 결합된 다른 단자를 갖는다.
대안적으로, 풀-다운 회로는 제7 트랜지스터를 포함한다. 제7 트랜지스터는 제1 노드에 결합된 게이트, 저전위 단자에 결합된 제1 전극, 및 출력 노드에 결합된 제2 전극을 갖는다.
대안적으로, 풀-업 회로는 제8 트랜지스터를 포함한다. 제8 트랜지스터는 제2 노드에 결합된 게이트, 고전위 단자에 결합된 제1 전극, 및 출력 노드에 결합된 제2 전극을 갖는다.
대안적으로, 풀-다운 회로는 제9 트랜지스터 및 제2 커패시터(C2)를 추가로 포함한다. 제9 트랜지스터는 제1 노드에 결합된 게이트, 제2 제어 단자에 결합된 제1 전극, 및 제2 커패시터의 하나의 단자에 결합된 제2 전극을 갖는다. 제2 커패시터의 다른 단자는 제1 노드에 결합된다.
대안적으로, 풀-업 회로는 제3 커패시터(C3)를 추가로 포함한다. 제3 커패시터는 고전위 단자에 결합된 하나의 단자, 및 제8 트랜지스터의 게이트에 결합된 다른 단자를 갖는다.
본 개시내용의 실시예들의 다른 양태에 따르면, 위에서 설명된 임의의 시프트 레지스터를 포함하는 게이트 구동 회로가 제공된다.
본 개시내용의 실시예들의 또다른 양태에 따르면, 위에서 설명된 임의의 게이트 구동 회로를 포함하는 디스플레이 디바이스가 제공된다.
본 개시내용의 위의 및 다른 양태들은 이제 본 개시내용의 실시예들을 예시하는 첨부 도면들을 참조하여 더 상세히 설명될 것이다.
도 1은 본 개시내용의 실시예에 따른 시프트 레지스터의 개략적인 구조도이다.
도 2는 본 개시내용의 실시예에 따른 시프트 레지스터의 회로도이다.
도 3은 본 개시내용의 다른 실시예에 따른 시프트 레지스터의 회로도이다.
도 4는 본 개시내용의 실시예에 따른 시프트 레지스터의 시뮬레이션 타이밍도이다.
도 5는 본 개시내용의 실시예에 따른 게이트 구동 회로의 개략적인 구조도이다.
본 개시내용의 다양한 해결책들 및 특징들이 첨부 도면들을 참조하여 본 명세서에 설명된다. 본 개시내용의 이들 및 다른 특징들은 첨부 도면들을 참조하여 비-제한적인 예들로서 주어진 대안적 형태의 실시예들의 다음의 설명으로부터 명백해질 것이다. 본 명세서는 "하나의 실시예에서", "다른 실시예에서", "또 다른 실시예에서" 또는 "다른 실시예들에서"라는 문구들을 사용할 수 있으며, 이들 모두는 본 개시내용에 따른 동일하거나 상이한 실시예들 중하나 이상을 지칭할 수 있다. 동일하거나 유사한 요소들을 지칭하기 위해 명세서 전체에 걸쳐 동일한 참조 부호들이 사용되고, 불필요한 반복 설명은 생략된다는 점이 예시될 것이다. 또한, 특정 실시예에서, 단수 형태로 나타나는 요소들은 다수(복수) 형태로 나타나는 조건을 배제하지 않는다.
도 1은 본 개시내용의 실시예에 따른 시프트 레지스터의 개략적인 구조도이다. 도 1에 도시된 바와 같이, 시프트 레지스터는 입력 회로(10), 풀-업 회로(12), 풀-다운 회로(13), 펄스 폭 제어 회로(11) 및 출력 노드(OUT)를 포함한다. 입력 회로(10)의 출력 단자는 풀-다운 회로(13)의 입력 단자 및 펄스 폭 제어 회로(11)의 입력 단자에 각각 결합된다. 펄스 폭 제어 회로(11)가 입력 회로(10)에 결합되는 것에 더하여, 펄스 폭 제어 회로(11)는 또한 풀-업 회로(12)의 입력 단자에 결합된 출력 단자를 갖는다.
입력 회로(10)는 트리거 신호(S)를 수신하기 위한 트리거 신호 수신 단자를 포함하고, 제1 제어 단자에서 제1 제어 신호(CK1)의 제어 하에 트리거 신호(S)의 전위에 기초하여 출력 노드(OUT)에 로우 레벨 신호를 출력하도록 풀-다운 회로(13)를 제어하도록 구성된다.
펄스 폭 제어 회로(11)는, 제2 제어 단자에서 제1 제어 신호(CK1) 및 제2 제어 신호(CK2)의 제어 하에 출력 노드(OUT)에 하이 레벨 신호를 출력하도록 풀-업 회로(12)를 제어하도록 구성되며, 출력된 하이 레벨 신호의 펄스 폭은 입력 회로(10)에 의해 수신되는 트리거 신호(S)의 것에 따라 변한다. 본 명세서에서, 신호의 펄스 폭(즉, 펄스의 폭)은 신호가 활성 레벨에서 유지되는 지속기간을 지칭한다.
시프트 레지스터 회로에서, 풀-업 회로(12)가 하이 레벨 신호를 출력하도록 제어될 때 풀-다운 회로(13)는 로우 레벨 신호의 출력을 중단하도록 제어되고, 풀-다운 회로(13)가 로우 레벨 신호를 출력하도록 제어될 때 풀-업 회로(12)는 하이 레벨 신호의 출력을 중단하도록 제어된다.
이에 의해, 가변(조절가능) 펄스 폭을 갖는 신호를 출력하는 시프트 레지스터가 간단한 방식으로 실현된다. 본 개시내용의 실시예에 따른 시프트 레지스터는 종래 기술에서의 시프트 레지스터의 것보다 더 간단한 구조를 갖기 때문에, GOA의 단일 스테이지는 더 작은 레이아웃 면적을 가질 수 있고, 이는 좁은 베젤을 갖는 디스플레이를 가능하게 한다.
도 2는 본 개시내용의 실시예에 따른 시프트 레지스터의 회로도이다.
입력 회로(10)는 트리거 신호 수신 단자를 통해 트리거 신호(STV)를 수신하도록 구성되고, 입력 회로(10)의 출력 단자는 제1 노드(N1)에 결합된다. 입력 회로(10)는 제1 제어 신호(CK1)의 제어 하에서 트리거 신호(STV)의 전위에 기초하여 제1 노드(N1)에서의 전위를 제어하도록 구성된다. 제1 노드(N1)는 입력 회로(10)의 출력 단자와 풀-다운 회로(13)의 입력 단자 사이에 결합된다. 풀-다운 회로(13)는 제1 노드(N1)에서의 전위에 기초하여 출력 노드(OUT)에 로우 레벨 신호를 출력할 수 있다.
펄스 폭 제어 회로(11)의 입력 단자는 제1 노드(N1)에 결합되고, 펄스 폭 제어 회로(11)의 출력 단자는 제2 노드(N2)에 결합된다. 풀-업 회로(12)의 입력 단자는 또한 제2 노드(N2)에 결합된다. 펄스 폭 제어 회로(11)는 제1 제어 신호(CK1) 및 제2 제어 신호(CK2)의 제어 하에 제1 노드에서의 전위에 기초하여 제2 노드에서의 전위를 제어하여, 출력 노드(OUT)에 하이 레벨 신호를 출력하도록 풀-업 회로(12)를 제어하도록 구성된다. 또한, 시프트 레지스터는, 풀-업 회로(12)가 제2 노드(N2)에 의해 하이 레벨 신호를 출력하도록 제어될 때 풀-다운 회로(13)가 제1 노드(N1)에 의해 로우 레벨 신호의 출력을 중단하도록 제어되게 구성된다.
제1 노드(N1) 및 제2 노드(N2)는, 풀-업 회로와 풀-다운 회로가 출력 노드(OUT)에 하이 레벨 신호 또는 로우 레벨 신호를 출력하는 타이밍이 순차적으로 제어되도록 하는 방식으로 동작하도록 구성된다.
일 실시예에서, 펄스 폭 제어 회로(11)는, 풀-업 회로(12)가 출력 노드(OUT)에 하이 레벨 신호를 출력할 때, 풀-업 회로(12)가 제1 제어 신호(CK1) 및 제2 제어 신호(CK2)의 제어 하에 출력 노드(OUT)에 하이 레벨 신호를 출력할 수 있게 하는 전위이도록 제2 노드(N2)에서의 전위를 유지하도록 추가로 구성된다.
이에 의해, 본 실시예에서, 펄스 폭 제어 회로(11)는, 풀-업 회로가 하이 레벨 신호를 출력하도록 유지되는 지속기간이 제1 제어 신호(CK1) 및 제2 제어 신호(CK2)를 통해 조절될 수 있도록 하는 방식으로 동작하도록 추가로 구성되고, 그에 의해 조절가능한 펄스 폭을 갖는 시프트 레지스터를 실현한다.
본 개시내용의 실시예에 따른 시프트 레지스터의 예시적인 회로 구조가 도 2를 참조하여 아래 상세히 설명될 것이다. 이하의 설명에서는, 제1 제어 신호(CK1) 및 제2 제어 신호(CK2)가, 실질적으로 반전되도록 설정되는 클록 신호들인 것으로 가정한다. 또한, 간략화를 위해, 회로는 P-형 트랜지스터들을 예로 들어 설명될 것이다.
입력 회로(10)는 제1 제어 신호(CK1)를 수신하기 위해 제1 제어 단자에 결합된 게이트, 트리거 신호(STV)를 수신하기 위해 트리거 신호 단자에 결합된 제1 전극, 및 제1 노드(N1)에 결합된 제2 전극을 갖는 제1 트랜지스터(T1)를 포함할 수 있다. 제1 제어 신호(CK1)가 활성 레벨, 예를 들어, P-형 트랜지스터의 경우에 로우 레벨일 때, 제1 트랜지스터(T1)는 턴온된다. 제1 트랜지스터(T1)의 턴-온은 트리거 신호(STV)의 전위가 제1 노드(N1)로 송신되게 한다. 예를 들어, STV가 고전위에 있다면, N1 또한 고전위에 있다. 풀-다운 회로(13)의 입력 단자는 또한 제1 노드(N1)에 결합되고, 풀-다운 회로(13)가 로우 레벨 신호를 출력하는지는 제1 노드(N1)에서의 고전위 또는 저전위에 의해 제어될 수 있다.
펄스 폭 제어 회로(11)는 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)를 포함할 수 있다. 제2 트랜지스터(T2)는 제1 노드(N1)에 결합된 게이트, 제2 노드(N2)에 결합된 제1 전극, 및 제1 기준 전위 단자, 예를 들어, 고전위 단자(VGH)에 결합된 제2 전극을 갖는다. 제3 트랜지스터(T3)는 제1 제어 단자에 결합된 게이트, 제2 기준 전위 단자, 예를 들어, 저전위 단자(VGL)에 결합된 제1 전극, 및 제3 노드(N3)에 결합된 제2 전극을 갖는다. 제4 트랜지스터(T4)는 제3 노드(N3)에 결합된 게이트, 제2 기준 전위 단자, 예를 들어, 저전위 단자(VGL)에 결합된 제1 전극, 및 제4 노드(N4)에 결합된 제2 전극을 갖는다. 제5 트랜지스터(T5)는 제2 제어 단자에 결합되는 게이트, 제4 노드(N4)에 결합되는 제1 전극, 및 제2 노드(N2)에 결합되는 제2 전극을 갖는다.
위의 구조들을 갖는 입력 회로(10) 및 펄스 폭 제어 회로(11)의 경우에, 예비 위상에서, 트리거 신호(STV)가 고전위(VGH)로 점프하고, 제1 제어 신호(CK1)가 저전위(VGL)로 점프할 때, STV의 고전위를 제1 노드(N1)에 송신하기 위해 제1 트랜지스터(T1)가 턴온된다. N1이 고전위에 있을 때, 제2 트랜지스터(T2)는 턴오프된다. CK1의 저전위는 또한 제3 트랜지스터(T3)가 턴온되게 하고, 제3 노드(N3)에서의 전위가 풀다운되어, 저전위(VGL)를 제4 노드에 송신하도록 제4 트랜지스터(T4)가 턴온된다. 이때, 제2 제어 신호(CK2)가 저전위에 있다면, CK2의 저전위는 제5 트랜지스터(T5)가 턴온되게 하여, 제4 노드에서의 저전위를 제2 노드(N2)에 송신한다. 이러한 방식으로, 제2 노드(N2)에서의 전위가 풀-다운되어, 출력 노드(OUT)에서의 전위를 고전위(VGH)로 풀업하도록 풀-업 회로(12)를 제어한다.
풀-다운 회로(13)는 제7 트랜지스터(T7)를 포함할 수 있다. 제7 트랜지스터(T7)의 게이트는 제1 노드(N1)에 결합되어, 제7 트랜지스터(T7)의 턴-온은 제1 노드(N1)에 의해 제어된다. 제7 트랜지스터(T7)의 제1 전극은 저전위 단자(VGL)에 결합되고, 제7 트랜지스터(T7)의 제2 전극은 출력 노드(OUT)에 결합된다. 그러므로, P-형 트랜지스터의 경우에, 제7 트랜지스터(T7)의 제2 전극은 제1 노드(N1)가 저전위에 있을 때에만 로우 레벨 신호를 출력하고; 제1 노드(N1)가 고전위에 있을 때, 풀-다운 회로(13)는 출력 노드(OUT)에 신호를 출력하지 않는다.
풀-업 회로(12)는 제8 트랜지스터(T8)를 포함할 수 있다. 제8 트랜지스터(T8)는 제2 노드(N2)에 결합된 게이트, 고전위 단자(VGH)에 결합된 제1 전극, 및 출력 노드(OUT)에 결합된 제2 전극을 갖는다.
풀-업 회로는, 풀-업 회로(12)가 하이 레벨 신호를 출력하는지가 제2 노드(N2)에서의 전위에 의해 제어될 수 있도록 하는 방식으로 결합된다. 예를 들어, P-형 트랜지스터의 예에서, 제2 노드(N2)가 저전위에 있을 때, 풀-업 회로(12)는 노드(OUT)에 하이 레벨 신호를 출력한다.
본 개시내용의 일 실시예에 따르면, 더 간단한 구조를 갖는 시프트 레지스터가 제공되고, 이는 GOA의 단일 스테이지의 더 작은 레이아웃 면적을 가능하게 하여, 좁은 베젤을 갖는 디스플레이를 가능하게 한다.
도 3은 본 개시내용의 다른 실시예에 따른 시프트 레지스터의 회로도이며, 펄스 폭 제어 회로(11), 풀-업 회로(12), 및 풀-다운 회로(13)가 일부 추가적인 컴포넌트들을 포함한다는 것을 제외하고, 동일한 번호들에 의해 참조되는 나머지 요소들, 신호들 또는 노드들은 도 2에서의 것들과 동일하다.
도 3에 도시된 바와 같이, 일 실시예에서, 추가로, 펄스 폭 제어 회로(11)는 제6 트랜지스터(T6) 및 제1 커패시터(C1)를 추가로 포함할 수 있다. 제6 트랜지스터(T6)는 제1 노드(N1)에 결합되는 게이트, 제1 제어 단자에 결합되는 제1 전극, 및 제3 노드(N3)에 결합되는 제2 전극을 갖는다. 제1 커패시터(C1)는 제2 제어 단자(CK2)에 결합된 하나의 단자, 및 제3 노드(N3)에 결합된 다른 단자를 갖는다.
따라서, STV가 고전위에 있는 경우에, 제2 제어 신호(CK2)가 고전위(VGL)로 점프하고 제1 제어 신호(CK1)가 고전위(VGH)로 점프할 때, 제3 트랜지스터(T3)가 턴온되었기 때문에, 제3 노드(N3)는 저전위로 풀다운되고, 그러므로 제1 커패시터(C1)에 의해 음의 전위(negative potential)가 저장된다. 따라서, 제2 제어 신호(CK2)가 저전위로 점프할 때, 제3 노드(N3)는 커패시터에 의해 저전위로 풀다운될 수 있어, 제4 트랜지스터(T4)는 양호하게 턴온될 수 있고, 이에 의해 저전위 단자(VGL)에서의 저전위가 제4 노드(N4), 즉, 임계 손실 없이 제5 트랜지스터의 제1 전극에 송신된다. 제2 제어 신호(CK2)의 저전위는 제5 트랜지스터(T5)가 턴온되게 할 수 있어, 제2 노드(N2)는 풀다운된다. 이러한 위상에서, N1에서의 고전위 및 CK1의 고전위는 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)가 턴-오프 상태에 있도록 하여, 제3 노드(N3)가 중지(suspend)되고, 따라서 제2 제어 신호(CK2)로 점프할 수 있어, 제3 노드(N3)가 더 양호하게 풀다운될 수 있게 한다.
출력 노드(OUT)에서의 전위가 풀다운되고 저전위를 출력하는 위상에서, CK1이 고전위로 점프하고 CK2가 저전위로 점프할 때, 제1 노드(N1)는 커패시터(C2)의 액션 하에 더 낮은 전위로 점프할 수 있다. 이때, CK1의 고전위를 제3 노드(N3)에 송신하기 위해, T6은 여전히 턴-온 상태에 있다. 이러한 방식으로, T4는 턴오프될 수 있어, 제2 노드(N2)에서의 전위가 T5와 T4 사이의 접속의 턴-온으로 인해 풀다운되는 것을 방지하고, 그에 의해 출력 노드(OUT)가 저전위를 출력하는 상태에서 양호하게 유지되는 것을 가능하게 한다.
일 실시예에서, 추가로, 풀-다운 회로(13)는 제9 트랜지스터(T9) 및 제2 커패시터(C2)를 추가로 포함할 수 있다. 제9 트랜지스터(T9)는 제1 노드(N1)에 결합되는 게이트, 제2 제어 신호(CK2)에 결합되는 제1 전극, 및 제2 커패시터(C2)의 하나의 단자에 결합되는 제2 전극을 갖는다. 제2 커패시터(C2)의 다른 단자는 제1 노드(N1)에 결합된다.
이러한 구조를 갖는 풀-다운 회로(13)의 경우, 제1 노드(N1)가 전위로 점프한 후에, 제9 트랜지스터(T9)는 턴온되고, 제2 커패시터(C2)에 의해 음의 전위가 저장된다. 제2 제어 신호(CK2)가 저전위로 점프할 때, 제1 노드(N1)에서의 전위가 추가로 풀다운된다.
이러한 방식으로, 제7 트랜지스터(T7)의 구동 풀-다운 능력이 향상된다. 출력 노드(OUT)는 임계 손실 없이 저전위를 출력할 수도 있다. 또한, 제9 트랜지스터(T9)는 풀-다운 회로에 의해 출력되는 로우 레벨 신호가 제2 커패시터(C2)로 인해 지터할 수 없도록 구성되므로, 본 실시예에 따른 시프트 레지스터 회로를 더 안정적으로 만든다.
일 실시예에서, 추가로, 풀-업 회로(12)는 제3 커패시터(C3)를 추가로 포함할 수 있다. 제3 커패시터(C3)는 고전위 단자(VGH)에 결합된 하나의 단자, 및 제8 트랜지스터(T8)의 게이트에 결합된 다른 단자를 갖는다. 제3 커패시터(C3)는 높은 펄스가 출력될 때 고전위를 저장 및 유지하도록 기능할 수 있다.
도 3에 도시된 실시예에 따른 시프트 레지스터는 트랜지스터들(T1-T9) 및 3개의 커패시터들(C1-C3)을 포함할 수 있고, 관련된 신호들은 주로 제1 클록 신호(CK1), 제2 클록 신호(CK2), 트리거 신호(STV), 제1 기준 전위 신호(VGH) 및 제2 기준 전위 신호(VGL)를 포함한다.
본 개시내용의 실시예에 따른 시프트 레지스터에서, 풀-업 모듈은 펄스 폭 제어 모듈에 의해 제1 제어 신호 및 제2 제어 신호의 제어 하에 하이 레벨 신호를 출력하도록 제어될 수 있으며, 하이 레벨 신호의 펄스 폭은 트리거 신호의 것에 따라 변한다. 시프트 레지스터는 매우 간단한 구조를 가지며, 이는 GOA의 레이아웃 면적을 감소시키는데 유리하고, 그에 의해 좁은 베젤 설계를 달성한다.
도 4는 본 개시내용의 일 실시예에 따른 시프트 레지스터의 시뮬레이션 타이밍도이다. 설명의 편의를 위해, 타이밍은 도 3에 도시된 본 개시내용의 실시예에 따른 시프트 레지스터와 함께 설명될 것이다. 시프트 레지스터의 동작 프로세스는 주로 4 위상(t1, t2, t3, t4, 및 t5)을 포함한다. 도 4에 도시된 바와 같이, 시프트 레지스터의 동작 원리는 다음과 같이 설명될 것이다(본 예에서의 트랜지스터들은 모두 P-형 트랜지스터들이다).
제1 위상(예비 위상)(t1)에서, STV는 고전위(VGH)로 점프하고, CK1은 저전위(VGL)로 점프하고, T1은 턴온되어 STV 신호의 고전위를 제1 노드(N1)에 송신하고, 이때 T2, T6, T7은 턴오프된다. 동시에, CK1의 저전위는 T3이 턴온되게 하고, 제3 노드(N3)에서의 전위가 풀다운된다.
제2 위상(풀-업 위상)(t2)에서, CK1은 고전위(VGH)로 점프하고, CK2는 저전위(VGL)로 점프한다. T3이 위상 t1에서 턴온되기 때문에, 제3 노드(N3)는 저전위로 풀링되고, 그러므로 C1에 의해 음의 전위가 저장된다. CK2가 저전위로 점프할 때, 제3 노드(N3)는 커패시터에 의해 저전위로 풀링될 수 있고, 그러므로 T4는 양호하게 턴온될 수 있어, VGL의 저전위는 임계 손실 없이 제4 노드(N4)로 이송될 수 있다. CK2의 저전위는 T5가 턴온되게 하고, 그에 의해 N4에서의 저전위가 제2 노드(N2)가 풀다운되게 하고, T8이 턴온되어, 출력 노드(OUT)가 고전위(VGH)로 풀업되게 된다.
제3 위상(고-전위 유지보수 위상)(t3)에서, STV는 이 위상에서 여전히 고전위에 있다. CK1 및 CK2의 고전위 대 저전위/저전위 대 고전위 점프 프로세스에서, STV가 저전위로 점프할 때의 시간이 CK1이 저전위로 점프할 때의 시간과 다른 한, 위상들(t1 및 t2)은 회로의 동작 프로세스 동안 반복된다.
제4 위상(풀-다운 위상)(t4)에서, STV는 저전위에 있고 CK1은 저전위로 점프한다. 이때, T1은 턴온되고, 제1 노드(N1)는 저전위로 점프하고, T7은 턴온되고, 출력 노드(OUT)에서의 전위는 풀다운된다. 제1 노드(N1)가 저전위로 점프한 후에, T9는 턴온되고, C2에 의해 음의 전위가 저장된다. CK2가 저전위로 점프할 때, 제1 노드(N1)는 추가로 풀다운되고, 이는 T7의 구동 풀-다운 능력을 향상시킨다. 출력 노드(OUT)는 임계 손실 없이 저전위를 출력한다. 출력 노드(OUT)는, STV가 활성 전위로부터 비활성 전위로, 예를 들어, 고전위로부터 저전위로 변경된 후에만 CK1의 제어 하에 저전위를 출력하도록 변경되므로, 출력 노드(OUT)의 펄스 폭은 STV의 그것에 따라 변한다.
제5 위상(저전위 유지보수 위상)(t5)에서, STV는 항상 저전위에 있고, t4의 동작 프로세스는 CK1 및 CK2에 대해 반복되고, 제1 노드(N1) 및 제2 노드(N2)는 각각 저전위 및 고전위로 유지되어, 출력 노드(OUT)는 저전위로 양호하게 유지된다.
본 개시내용의 실시예에 따른 시프트 레지스터는 다음의 이점들을 갖는다.
첫 번째로, 구조가 간단하고, 디바이스의 수가 적고, 제어 신호가 간단하며;
두 번째로, GOA의 상이한 펄스 폭들을 갖는 출력은 트리거 신호의 펄스 폭을 조절함(즉, 시프트 레지스터의 활성 전위 유지보수 위상(t3)의 지속기간을 제어함)으로써 양호하게 실현될 수 있다.
알 수 있는 바와 같이, 도 2, 도 3 및 도 4의 실시예들에서, 각각의 트랜지스터가 p-형 트랜지스터로서 예시 및 설명되지만, n-형 트랜지스터 또한 가능하다. n-형 트랜지스터의 경우에, 게이트-온 전압은 고전위에 있고, 게이트-오프 전압은 저전위에 있다. 이때, p-형 트랜지스터를 사용하는 해결책과 비교하여, 2개의 기준 전위 단자가 대응하여 상호교환될 수 있는데, 즉, 제1 기준 전위가 저전위이고, 제2 기준 전위가 고전위이다. 다양한 실시예들에서, 트랜지스터들은, 예를 들어, 전형적으로 그들의 제1 및 제2 전극들이 상호교환가능하게 사용되도록 제조되는 박막 트랜지스터들일 수 있다. 다른 실시예들 또한 고려된다.
알 수 있는 바와 같이, 본 명세서에서 사용되는 바와 같은 "활성 전위"라는 용어는, 관여된 회로 컴포넌트(예를 들어, 트랜지스터)가 인에이블되는 전위를 지칭한다. n-형 트랜지스터의 경우, 활성 전위는 고전위이다. p-형 트랜지스터의 경우, 활성 전위는 저전위이다. 활성 전위 또는 비활성 전위는 특정 전위를 지칭하도록 의도되지 않지만, 전위들의 범위를 포함할 수 있다는 점이 이해될 것이다.
도 5는 본 개시내용의 실시예에 따른 게이트 구동 회로(500)를 예시하며, 이는 위에서 설명된 실시예들 중 임의의 것에 따른 N개의 캐스케이드형 시프트 레지스터(SR(1), SR(2), ..., SR(N-1) 및 SR(N))를 포함하고, 여기서 N은 2 이상의 정수일 수 있다. 게이트 구동기(500)에서, 제1 시프트 레지스터 회로(SR(1))를 제외하고, 시프트 레지스터 회로들 각각의 입력 단자(IN)는 인접한 이전 시프트 레지스터 회로의 출력 단자(OUT)에 결합된다. 예를 들어, SR(n)의 입력 단자(IN)는 SR(n-1)의 출력 단자(OUT)에 결합되고, 여기서 1<n<=N이다.
본 개시내용의 실시예에 따른 게이트 구동 회로는 종래 기술에서의 것들보다 구조에 있어서 더 간단하고 레이아웃 면적이 더 작다는 이점을 갖는다.
또 다른 실시예에서, 본 개시내용의 실시예에 따른 게이트 구동 회로를 포함하는 디스플레이 장치가 제공된다.
그러므로, 본 실시예에 따른 디스플레이 장치는 위에서 설명된 게이트 구동 회로의 이점들을 갖는다. 예를 들어, GOA는 간단한 구조, 및 작은 레이아웃 면적을 가지며, 그에 의해 좁은 베젤 설계를 가능하게 할 수 있다.
디스플레이 장치는 구체적으로 적어도 액정 디스플레이 장치 및 유기 발광 다이오드 디스플레이 장치를 포함할 수 있다. 예를 들어, 디스플레이 장치는 액정 디스플레이, 액정 텔레비전, 디지털 포토 프레임, 모바일 폰, 또는 태블릿 컴퓨터 등과 같은 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트일 수 있다.
본 명세서에 설명된 회로는 달리 특정되지 않는 한 TFT 회로 또는 MOS 트랜지스터 회로일 수 있다. 본 명세서에서 언급된 트랜지스터들은 모두 N-형 트랜지스터일 수 있고, 이 경우에 하이 레벨 신호는 활성 신호이고; 또는 모두 P-형 트랜지스터들일 수 있고, 이경우에 로우 레벨 신호가 활성 신호이다. 또한, 위에서 설명된 트랜지스터들 중 임의의 것의 제1 전극은 소스이고, 트랜지스터의 제2 전극은 드레인이고; 또는 제1 전극이 드레인이고, 제2 전극이 소스이다. 설명된 트랜지스터들은 비정질 실리콘(a-Si) 프로세스, 산화물 프로세스, LTPS(Low Temperature Poly-Silicon) 프로세스, HTPS(High Temperature Poly-Silicon) 프로세스 등을 사용하여 제조될 수 있다.
다양한 실시예들이 회로들을 사용하여 구현될 수 있다. 회로들의 예들은 회로 요소들(예를 들어, 트랜지스터들, 저항기들, 커패시터들, 인덕터들 등), 집적 회로들, ASIC들(Application Specific Integrated Circuits), PLD들(Programmable Logic Devices), DSP들(Digital Signal Processors), FPGA들(Field Programmable Gate Arrays), 메모리 셀들, 로직 게이트들, 레지스터들, 반도체 디바이스들 등을 포함할 수 있다.
본 명세서에서 제1, 제2, 제3 등의 용어가 다양한 요소들, 컴포넌트들 및/또는 부분들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 컴포넌트들 및/또는 부분들은 이러한 용어들에 의해 한정되지 않아야한다는 것이 이해될 것이다. 이러한 용어들은 단지 하나의 요소, 컴포넌트 또는 부분을 다른 요소, 컴포넌트 또는 부분과 구별하기 위해 사용된다. 그러므로, 아래 논의되는 제1 요소, 컴포넌트 또는 부분은 본 개시내용의 교시를 벗어나지 않고 제2 요소, 컴포넌트 또는 부분으로서 지칭될 수 있다.
본 명세서에서 사용된 용어들은 특정한 실시예들을 설명하려는 목적을 위한 것으로, 본 개시내용을 한정하도록 의도된 것은 아니다. 본 명세서에서 사용된 바와 같은, 단수 형태들("a", "an", 및 "the")은 문맥상 달리 명백하게 지시하지 않는 한 복수 형태들을 포함하도록 의도된다. "포함하다("comprise" 및/또는 "contain")라는 용어는, 본 명세서에서 사용될 때, 피처들, 정수들, 단계들, 동작들, 요소들 및/또는 컴포넌트들의 존재를 지칭하는 것으로 의도되지만, 하나 이상의 다른 피처, 정수, 단계, 동작, 요소, 컴포넌트 및/또는 그들의 그룹의 존재 또는 추가를 배제해서는 안된다는 것이 추가로 이해될 것이다. 본 명세서에서 사용된 바와 같은, "및/또는"이라는 용어는 연관된 열거 항목들 중 하나 이상 중 임의의 것 및 모든 조합들을 포함한다.
요소가 "다른 요소에 접속" 또는 "다른 요소에 결합"된 것으로 지칭될 때, 다른 요소에 직접 접속되거나 다른 요소에 직접 결합될 수 있거나, 또는 그들 사이에 중간 요소가 있을 수 있음이 이해될 것이다. 반대로, 요소가 "다른 요소에 직접 접속" 또는 "다른 요소에 직접 결합"된 것으로 지칭될 때, 그들 사이에는 중간 요소가 존재하지 않는다.
본 명세서에서 사용된 모든 용어(기술적 및 과학적 용어들을 포함함)는, 달리 정의되지 않는 한, 본 개시내용이 속하는 본 기술분야의 통상의 기술자들에 의해 흔히 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적인 사전에서 정의된 것들과 같은 용어들은 관련 기술 및/또는 본 명세서의 맥락에서의 의미와 일치하는 의미를 갖는 것으로 이해되어야 하며, 본 명세서에서 구체적으로 정의되지 않는 한 이상적이거나 과도하게 공식적인 의미로서 설명되지 않을 것이라는 점이 이해되어야 한다.
본 개시내용은 위에서 설명된 특정 실시예들에 한정되지 않고, 본 개시내용의 사상 및 본질로부터 벗어나지 않고 본 개시내용에 따라 본 기술분야의 통상의 기술자에 의해 다양한 변경들 및 변형들이 실시될 수 있지만, 이러한 대응하는 변경들 및 변형들은 본 개시내용의 첨부된 청구항들의 보호 범위 내에 있어야 한다.

Claims (12)

  1. 입력 회로, 풀-업 회로, 풀-다운 회로, 펄스 폭 제어 회로, 및 출력 노드를 포함하는 시프트 레지스터로서,
    상기 입력 회로는 트리거 신호를 수신하기 위한 트리거 신호 수신 단자를 포함하고, 상기 제1 제어 단자에서 제1 제어 신호(CK1)의 제어 하에 상기 트리거 신호에 기초하여 상기 출력 노드에 로우 레벨 신호를 출력하도록 상기 풀-다운 회로를 제어하도록 구성되고;
    상기 펄스 폭 제어 회로는 제2 제어 단자에서 상기 제1 제어 신호 및 제2 제어 신호(CK2)의 제어 하에 상기 출력 노드에 하이 레벨 신호를 출력하도록 상기 풀-업 회로를 제어하도록 구성되며, 상기 하이 레벨 신호의 펄스 폭은 상기 트리거 신호의 펄스 폭에 따라 변하고,
    상기 풀-업 회로가 상기 하이 레벨 신호를 출력하도록 제어될 때, 상기 풀-다운 회로는 상기 로우 레벨 신호의 출력을 중단하도록 제어되고, 상기 풀-다운 회로가 상기 로우 레벨 신호를 출력하도록 제어될 때, 상기 풀-업 회로는 상기 하이 레벨 신호의 출력을 중단하도록 제어되는, 시프트 레지스터.
  2. 제1항에 있어서,
    상기 입력 회로의 출력 단자 및 상기 펄스 폭 제어 회로의 입력 단자는 제1 노드에 결합되고,
    상기 펄스 폭 제어 회로의 출력 단자 및 상기 풀-업 회로의 입력 단자는 제2 노드에 결합되고,
    상기 입력 회로는 상기 제1 제어 신호(CK1)의 제어 하에 상기 트리거 신호에 기초하여 상기 제1 노드에서의 전위를 제어하도록 구성되고, 상기 펄스 폭 제어 회로는 상기 제1 제어 신호 및 상기 제2 제어 신호의 제어 하에 상기 제1 노드에서의 전위에 기초하여 상기 제2 노드에서의 전위를 제어함으로써 상기 하이 레벨 신호를 출력하도록 상기 풀-업 회로를 제어하도록 구성되고,
    상기 풀-업 회로가 상기 제2 노드에 의해 상기 하이 레벨 신호를 출력하도록 제어될 때, 상기 풀-다운 회로는 상기 제1 노드에 의해 상기 로우 레벨 신호의 출력을 중단하도록 제어되는, 시프트 레지스터.
  3. 제2항에 있어서,
    상기 펄스 폭 제어 회로는, 상기 풀-업 회로가 상기 출력 노드에 상기 하이 레벨 신호를 출력할 때, 상기 풀-업 회로가 상기 제1 제어 신호 및 상기 제2 제어 신호의 제어 하에 상기 출력 노드에 상기 하이 레벨 신호를 출력할 수 있게 하는 전위이도록 상기 제2 노드에서의 전위를 유지하도록 구성되는, 시프트 레지스터.
  4. 제2항 또는 제3항에 있어서, 상기 입력 회로는, 상기 제1 제어 신호에 결합된 게이트, 트리거 신호 단자에 결합된 제1 전극, 및 상기 제1 노드에 결합된 제2 전극을 갖는 제1 트랜지스터(T1)를 포함하고, 상기 제1 트랜지스터가 상기 제1 제어 신호의 제어 하에 턴온될 때 상기 트리거 신호의 전위를 상기 제1 노드에 송신하도록 구성되는, 시프트 레지스터.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 펄스 폭 제어 회로는 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)를 포함하며,
    상기 제2 트랜지스터는 상기 제1 노드에 결합된 게이트, 상기 제1 노드에 결합된 제1 전극, 및 제1 기준 전위 단자에 결합된 제2 전극을 갖고,
    상기 제3 트랜지스터는 상기 제1 제어 단자에 결합된 게이트, 저전위 단자에 결합된 제1 전극, 및 제3 노드에 결합된 제2 전극을 갖고,
    상기 제4 트랜지스터는 상기 제3 노드에 결합된 게이트, 제2 기준 전위 단자에 결합된 제1 전극, 및 제4 노드에 결합된 제2 전극을 갖고,
    상기 제5 트랜지스터는 상기 제2 제어 단자에 결합된 게이트, 상기 제4 노드에 결합된 제1 전극, 및 상기 제2 트랜지스터의 상기 제1 전극에 결합된 제2 전극을 갖고,
    상기 제1 기준 전위 및 상기 제2 기준 전위는 반대 전위들인, 시프트 레지스터.
  6. 제5항에 있어서, 상기 펄스 폭 제어 회로는 제6 트랜지스터(T6) 및 제1 커패시터를 추가로 포함하고,
    상기 제6 트랜지스터는 상기 제1 노드에 결합된 게이트, 상기 제1 제어 단자에 결합된 제1 전극, 및 상기 제3 노드에 결합된 제2 전극을 갖고,
    상기 제1 커패시터는 상기 제2 제어 단자에 결합된 하나의 단자, 및 상기 제3 노드에 결합된 다른 단자를 갖는, 시프트 레지스터.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 풀-다운 회로는 상기 제1 노드에 결합된 게이트, 저전위 단자에 결합된 제1 전극, 및 상기 출력 노드에 결합된 제2 전극을 갖는 제7 트랜지스터(T7)를 포함하는, 시프트 레지스터.
  8. 제2항 내지 제7항 중 어느 한 항에 있어서, 상기 풀-업 회로는 상기 제2 노드에 결합된 게이트, 고전위 단자에 결합된 제1 전극, 및 상기 출력 노드에 결합된 제2 전극을 갖는 제8 트랜지스터(T8)를 포함하는, 시프트 레지스터.
  9. 제7항에 있어서, 상기 풀-다운 회로는 제9 트랜지스터(T9) 및 제2 커패시터(C2)를 추가로 포함하며,
    상기 제9 트랜지스터는 상기 제1 노드에 결합된 게이트, 상기 제2 제어 단자에 결합된 제1 전극, 및 상기 제2 커패시터의 하나의 단자에 결합된 제2 전극을 갖고,
    상기 제2 커패시터의 다른 단자는 상기 제1 노드에 결합되는, 시프트 레지스터.
  10. 제8항에 있어서,
    상기 풀-업 회로는 상기 고전위 단자에 결합된 하나의 단자, 및 상기 제8 트랜지스터의 게이트에 결합된 다른 단자를 갖는 제3 커패시터(C3)를 추가로 포함하는, 시프트 레지스터.
  11. 제1항 내지 제10항 중 어느 한 항에 따른 시프트 레지스터를 포함하는 게이트 구동 회로.
  12. 제11항에 따른 게이트 구동 회로를 포함하는 디스플레이 디바이스.
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