JP2021515252A - シフトレジスタ、ゲート駆動回路及び表示装置 - Google Patents

Abstract

本開示は、シフトレジスタ、ゲート駆動回路および表示装置に関する。シフトレジスタは、入力回路と、プルアップ回路と、プルダウン回路と、パルス幅制御回路とを含む。入力回路は、第１の制御端子に電気的に接続されており、トリガ信号を受信し、第１の制御信号の制御によって、トリガ信号に基づいて、出力端子に第２のレベル信号を出力するようにプルダウン回路を制御するように配置される。パルス幅制御回路は、該第１の制御信号及び第２の制御信号の制御によって、出力端子にトリガ信号のパルス幅に応じてパルス幅が変化する第１のレベル信号を出力するようにプルアップ回路を制御するように配置されており、前記プルアップ回路が第１のレベル信号を出力するように制御される場合に、前記プルダウン回路は、第２のレベル信号の出力を停止するように制御されるとともに、前記プルダウン回路が第２のレベル信号を出力するように制御される場合に、前記プルアップ回路は、第１のレベル信号の出力を停止するように制御される。

Description

関連出願の参照
本出願は、２０１８年２月２４日に出願された中国特許出願Ｎｏ. ２０１８１０１６４９１９.２を基礎とする優先権を主張し、ここで、上記中国特許出願に開示の内容をすべて、本出願の一部としてとりこむものとする。

本開示は、表示の技術分野に関し、特に、シフトレジスタ、ゲート駆動回路及び表示装置に関する。

表示分野では、表示画面を改善してユーザの体験を向上させるために、高精細度、ハイｐｐｉ（ｐｉｘｅｌｓ ｐｅｒ ｉｎｃｈ、１インチあたりの画素数)、狭額縁表示が人気のある検討となる。しかし、画素数の増加に伴い、シフトレジスタが１フレーム時間内に走査する必要とする行数が増加しているため、単段ＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ、アレイ上のゲート駆動）のレイアウト面積をより小さくし、回路構成をより簡単にすることが求められている。従って、如何にして簡単な構成のＧＯＡ回路を設計するかが、解決すべき課題である。

ＧＯＡ回路（ゲート駆動回路とも呼ばれる）には、画素の発光時間を制御するためのＧＯＡ回路がある。このようなＧＯＡ回路は、ＥＭＧＯＡ回路と呼ばれ、通常、シフトレジスタを用いてＧＯＡユニット回路として実現され、シフトレジスタから出力されるパルス幅により画素の発光時間を決定している。しかし、関連技術におけるシフトレジスタの回路構成が複雑であり、単段ＧＯＡのレイアウト面積が大きくなり、狭額縁表示に不利となる。

本開示の実施例の一態様によれば、入力回路と、プルアップ回路と、プルダウン回路と、パルス幅制御回路と、出力ノードとを含むシフトレジスタを提供している。前記入力回路は、トリガ信号を受信するトリガ信号受信端子を有しており、第１の制御端子の第１の制御信号の制御によって、前記トリガ信号に基づいて、前記出力ノードにローレベル信号を出力するように前記プルダウン回路を制御するように配置されている。前記パルス幅制御回路は、前記第１の制御信号及び第２の制御端子の第２の制御信号の制御によって、前記出力ノードに前記トリガ信号のパルス幅に応じてパルス幅が変化するハイレベル信号を出力するように前記プルアップ回路を制御するように配置されている。前記プルアップ回路がハイレベル信号を出力するように制御される場合、前記プルダウン回路は、ローレベル信号の出力を停止するように制御されているとともに、前記プルダウン回路がローレベル信号を出力するように制御される場合、前記プルアップ回路は、ハイレベル信号の出力を停止するように制御されている。

好ましくは、前記入力回路の出力端子及び前記パルス幅制御回路の入力端子は、第１のノードに接続されている。前記パルス幅制御回路の出力端子及び前記プルアップ回路の入力端子は、第２のノードに接続されている。前記入力回路は、前記第１の制御信号の制御によって、前記トリガ信号に基づいて、前記第１のノードの電位を制御するように配置されており、前記パルス幅制御回路は、前記第１の制御信号及び前記第２の制御信号の制御によって、前記第１のノードの電位に基づいて、前記第２のノードの電位を制御することにより、ハイレベル信号を出力するように前記プルアップ回路を制御するように配置されている。前記第２のノードによりハイレベル信号を出力するように前記プルアップ回路を制御する期間、前記第１のノードによりローレベル信号の出力を停止するように前記プルダウン回路を制御している。

好ましくは、前記パルス幅制御回路は、前記プルアップ回路が前記出力ノードにハイレベル信号を出力する期間、前記第１の制御信号及び前記第２の制御信号の制御によって、前記第２のノードの電位を、前記プルアップ回路が前記出力ノードにハイレベル信号を出力可能な電位に維持するように配置されている。

好ましくは、前記入力回路は、ゲートが該第１の制御信号に接続され、第１の極がトリガ信号端子に接続され、第２の極が第１のノードに接続される、第１のトランジスタを含んでおり、第１のトランジスタが第１の制御信号の制御によってオンにされる場合、トリガ信号の電位を第１のノードに伝送するように配置されている。

好ましくは、前記パルス幅制御回路は、第２のトランジスタ、第３のトランジスタ、第４のトランジスタおよび第５のトランジスタを含んでいる。第２のトランジスタは、ゲートが第１のノードに接続され、第１の極が第１のノードに接続され、第２の極が第１の参照電位端子に接続されている。第３のトランジスタは、ゲートが第１の制御端子に接続され、第１の極が低電位端子に接続され、第２の極が第３のノードに接続されている。第４のトランジスタは、ゲートが第３のノードに接続され、第１の極が第２の参照電位端子に接続され、第２の極が第４のノードに接続されている。第５のトランジスタは、ゲートが第２の制御端子に接続され、第１の極が該第４のノードに接続され、第２の極が該第２のトランジスタの第１の極に接続されている。第１の参照電位と第２の参照電位とは、互いに逆となる電位である。

好ましくは、前記パルス幅制御回路は、第６のトランジスタと、第１のキャパシタとをさらに含んでいる。前記第６のトランジスタは、ゲートが第１のノードに接続され、第１の極が第１の制御端子に接続され、第２の極が第３のノードに接続されている。第１のキャパシタは、一端子が第２の制御端子に接続され、他端子が第３のノードに接続されている。

好ましくは、前記プルダウン回路は、第７のトランジスタを含んでいる。前記第７のトランジスタは、ゲートが前記第１のノードに接続され、第１の極が低電位端子に接続され、第２の極が前記出力ノードに接続されている。

好ましくは、前記プルアップ回路は、第８のトランジスタを含んでいる。前記第８のトランジスタは、ゲートが前記第２のノードに接続され、第１の極が高電位端子に接続され、第２の極が前記出力ノードに接続されている。

好ましくは、前記プルダウン回路は、第９のトランジスタと、第２のキャパシタ（Ｃ２）とをさらに含んでいる。前記第９のトランジスタは、ゲートが第１のノードに接続され、第１の極が第２の制御端子に接続され、第２の極が第２のキャパシタの一端子に接続されている。第２のキャパシタの他端子は、第１のノードに接続されている。

好ましくは、前記プルアップ回路は、第３のキャパシタ（Ｃ３）をさらに含んでいる。前記第３のキャパシタは、一端子が高電位端子に接続され、他端子が前記第８のトランジスタのゲートに接続されている。

本開示の実施例の別の態様によれば、上記のいずれか１つのシフトレジスタを含むゲート駆動回路を提供している。

本開示の実施例のさらに別の態様によれば、上記のゲート駆動回路を含む表示装置を提供している。

以降、本開示の実施例を示す図面を参照して、本開示の上記及び他の態様をより詳細に説明する。
図１は、本開示の一実施例によるシフトレジスタの構成模式図である。 図２は、本開示の一実施例によるシフトレジスタの回路模式図である。 図３は、本開示の別の実施例によるシフトレジスタの回路模式図である。 図４は、本開示の一実施例によるシフトレジスタのシミュレーションタイミングチャートである。 図５は、本開示の一実施例によるゲート駆動回路の構成模式図である。

ここで、図面を参照して、本開示の様々な態様および特徴を説明する。以下において図面を参照して非限定的な実例として与えられる実施例の好ましい形態を説明することによって、本開示のこれら及び他の特徴は明らかになるであろう。本明細書には、「一実施例において」、「別の実施例において」、「さらに別の実施例において」、又は「他の実施例において」という表現が用いられ、それらは、本開示による同じ又は異なる実施例のうち１つまたは複数を示すことができる。なお、本明細書全体において、同じ符号が同じまたは類似な素子を示し、必要としない重複説明を省略する。また、具体的な実施例において、単数形で現れる要素は複数（複数個）形で現れることを排除しない。

図１は、本開示の実施例のシフトレジスタの構成模式図である。図１に示すように、シフトレジスタは、入力回路１０、プルアップ回路１２、プルダウン回路１３、パルス幅制御回路１１及び出力ノードＯＵＴを含んでいる。入力回路１０の出力端子は、プルダウン回路１３、パルス幅制御回路１１の入力端子にそれぞれ接続されている。パルス幅制御回路１１は、入力回路１０に接続されることに加えて、その出力端子がプルアップ回路１２の入力端子にも接続されている。

入力回路１０は、トリガ信号Ｓを受信するトリガ信号受信端子を有しており、第１の制御端子の第１の制御信号ＣＫ１の制御によって、トリガ信号Ｓの電位に基づいて、出力ノードＯＵＴにローレベル信号を出力するようにプルダウン回路１３を制御するように配置されている。

パルス幅制御回路１１は、第１の制御信号ＣＫ１及び第２の制御端子の第２の制御信号ＣＫ２の制御によって、出力ノードＯＵＴにハイレベル信号を出力するようにプルアップ回路１２を制御し、かつ、出力されたハイレベル信号のパルス幅が入力回路１０により受信したトリガ信号Ｓのパルス幅に応じて変化させるように配置されている。本明細書において、信号のパルス幅（すなわち、パルスの幅）とは、信号が有効レベルを維持する継続時間という。

このシフトレジスタ回路において、プルダウン回路１３は、プルアップ回路１２がハイレベル信号を出力するように制御される場合、ローレベル信号の出力を停止するように制御されているとともに、プルアップ回路１２は、プルダウン回路１３がローレベル信号を出力するように制御される場合、ハイレベル信号の出力を停止するように制御されている。

これにより、出力信号のパルス幅が変化可能 （変調可能)なシフトレジスタを簡単な方式で実現している。本開示の実施例によるシフトレジスタが、関連技術のシフトレジスタに比べて、構成が簡単であるため、単段ＧＯＡのレイアウト面積をより小さく、狭額縁表示に有利である。

図２は、本開示の一実施例によるシフトレジスタの回路模式図である。

入力回路１０は、トリガ信号受信端子を介してトリガ信号ＳＴＶを受信しており、その出力端子が第１のノードＮ１に接続されるように配置されている。入力回路１０は、第１の制御信号ＣＫ１の制御によって、トリガ信号ＳＴＶの電位に基づいて第１のノードＮ１の電位を制御するように配置されている。第１のノードＮ１は、入力回路１０の出力端子とプルダウン回路１３の入力端子との間に接続されている。プルダウン回路１３は、第１のノードＮ１の電位に基づいて出力ノードＯＵＴにローレベル信号を出力することができる。

パルス幅制御回路１１の入力端子は、第１のノードＮ１に接続されており、パルス幅制御回路１１の出力端子は、第２のノードＮ２に接続されている。プルアップ回路１２の入力端子も第２のノードＮ２に接続されている。パルス幅制御回路１１は、第１の制御信号ＣＫ１および第２の制御信号ＣＫ２の制御によって、前記第１のノードの電位に基づいて前記第２のノードの電位を制御することにより、出力ノードＯＵＴにハイレベル信号を出力するようにプルアップ回路１２を制御するように配置されている。かつ、シフトレジスタは、第２のノードＮ２によりハイレベル信号を出力するようにプルアップ回路１２を制御する期間、第１のノードＮ１によりローレベル信号の出力を停止するようにプルダウン回路１３を制御するように配置されている。

このように動作する第１のノードＮ１および第２のノードＮ２を設けることで、プルアップ回路およびプルダウン回路が出力ノードＯＵＴにハイレベルまたはローレベル信号を出力するタイミングをきちんと制御している。

一実施例において、パルス幅制御回路１１は、プルアップ回路１２が出力ノードＯＵＴにハイレベル信号を出力する期間、第１の制御信号ＣＫ１および第２の制御信号ＣＫ２の制御によって、第２のノードＮ２の電位を、プルアップ回路１２が出力ノードＯＵＴにハイレベル信号を出力可能な電位に維持するようにさらに設計されている。

これにより、この実施例では、このように動作するパルス幅制御回路１１をさらに設けることで、第１の制御信号ＣＫ１及び第２の制御信号ＣＫ２によって、プルアップ回路がハイレベル信号の出力を維持する時間を調整することができ、パルス幅が変調可能なシフトレジスタを実現している。

以下、図２を参照して、本開示の実施例によるシフトレジスタの例示的な回路構成を詳細に説明する。以下の説明において、仮に第１の制御信号ＣＫ１および第２の制御信号ＣＫ２がクロック信号であり、かつ、ＣＫ１およびＣＫ２のクロック信号がほぼ逆相に設置されるものとする。そして、簡単化の便宜上、Ｐ型トランジスタを例として回路を説明する。

入力回路１０は、第１の制御信号ＣＫ１を受信するようにゲートが第１の制御端子に接続され、トリガ信号ＳＴＶを受信するように第１の極がトリガ信号端子に接続され、第２の極が第１のノードＮ１に接続される、第１のトランジスタＴ１を含んでも良い。第１の制御信号ＣＫ１が有効レベルであり、例えばＰ型トランジスタのシーンでローレベルであるとき、第１のトランジスタＴ１はオンにされている。第１のトランジスタＴ１のオンにより、トリガ信号ＳＴＶの電位が第１のノードＮ１に伝送されている。例えば、ＳＴＶが高電位であれば、Ｎ１も高電位である。プルダウン回路１３の入力端子も同様に第１のノードＮ１に接続されており、第１のノードＮ１の電位の高低により、プルダウン回路１３がローレベル信号を出力するか否かを制御することができる。

パルス幅制御回路１１は、第２のトランジスタＴ２、第３のトランジスタＴ３、第４のトランジスタＴ４及び第５のトランジスタＴ５を含んでも良い。第２のトランジスタＴ２は、ゲートが第１のノードＮ１に接続され、第１の極が第２のノードＮ２に接続され、第２の極が第１の参照電位端子、例えば高電位端子ＶＧＨに接続されている。第３のトランジスタＴ３は、ゲートが第１の制御端子に接続され、第１の極が第２の参照電位端子、例えば低電位端子ＶＧＬに接続され、第２の極が第３のノードＮ３に接続されている。第４のトランジスタＴ４は、ゲートが第３のノードＮ３に接続され、第１の極が第２の参照電位端子、例えば低電位端子ＶＧＬに接続され、第２の極が第４のノードＮ４に接続されている。第５のトランジスタＴ５は、ゲートが第２の制御端子に接続され、第１の極が第４のノードＮ４に接続され、第２の極が第２のノードＮ２に接続されている。

上記構成を有する入力回路１０及びパルス幅制御回路１１は、準備段階において、トリガ信号ＳＴＶが高電位ＶＧＨに遷移し、第１の制御信号ＣＫ１が低電位ＶＧＬに遷移する場合、第１のトランジスタＴ１がオンにされることで、ＳＴＶの高電位を第１のノードＮ１に伝送している。Ｎ１が高電位である場合、第２のトランジスタＴ２はオフにされている。ＣＫ１の低電位により、第３のトランジスタＴ３もオンにされて、第３のノードＮ３の電位が引き下げられることで、第４のトランジスタＴ４がオンにされて、低電位ＶＧＬを第４のノードに伝送している。このとき、第２の制御信号ＣＫ２が低電位であれば、ＣＫ２の低電位により、第５のトランジスタＴ５がオンにされることで、第４のノードの低電位を第２のノードＮ２に伝送している。これにより、第２のノードＮ２の電位が引き下げられて、出力ノードＯＵＴの電位を高電位ＶＧＨに引き上げるようにプルアップ回路１２を制御している。

プルダウン回路１３は、第７のトランジスタＴ７を含んでも良い。第７のトランジスタＴ７は、ゲートが第１のノードＮ１に接続されることで、第１のノードＮ１により第７のトランジスタＴ７のオンを制御している。第７のトランジスタＴ７は、第１の極が低電位端子ＶＧＬに接続されているが、第２の極が出力ノードＯＵＴに接続されている。したがって、Ｐ型トランジスタである場合、第１のノードＮ１が低電位であるときにのみ、第７のトランジスタＴ７の第２の極はローレベル信号を出力するのに対して、第１のノードＮ１が高電位であるときに、プルダウン回路１３は出力ノードＯＵＴに出力していない。

プルアップ回路１２は、第８のトランジスタＴ８を含んでも良い。第８のトランジスタＴ８は、ゲートが第２のノードＮ２に接続され、第１の極が高電位端子ＶＧＨに接続され、第２の極が出力ノードＯＵＴに接続されている。

このように接続されるプルアップ回路によれば、第２のノードＮ２の電位により、プルアップ回路１２がハイレベル信号を出力するか否かを制御することができる。例えば、Ｐ型トランジスタの例示として、第２のノードＮ２が低電位である場合、プルアップ回路１２は、ハイレベル信号をＯＵＴノードに出力している。

本開示の実施例によれば、構成がより簡単であり、単段ＧＯＡのレイアウト面積をより小さくすることができ、狭額縁表示に有利である、シフトレジスタを提供している。

図３は、本開示の別の実施例によるシフトレジスタの回路模式図である。なお、パルス幅制御回路１１、プルアップ回路１２およびプルダウン回路１３に含まれるいくつかの付加部品以外、ほかの同じ符号で示す素子、信号又はノードは、いずれも図２と同じである。

図３に示すように、一実施例において、付加的には、パルス幅制御回路１１は、第６のトランジスタＴ６及び第１のキャパシタＣ１をさらに含んでも良い。第６のトランジスタＴ６は、ゲートが第１のノードＮ１に接続され、第１の極が第１の制御端子に接続され、第２の極が第３のノードＮ３に接続されている。第１のキャパシタＣ１は、一端子が第２の制御端子ＣＫ２に接続され、他端子は第３のノードＮ３に接続されている。

このように、ＳＴＶが高電位である場合、第２の制御信号ＣＫ２が高電位ＶＧＬに遷移するが、第１の制御信号ＣＫ１が高電位ＶＧＨに遷移するときに、それ以前に第３のトランジスタＴ３がすでにオンにされることで、第３のノードＮ３が低電位に引き下げられるため、第１のキャパシタＣ１に負電位が蓄えられる。このように、第２の制御信号ＣＫ２が低電位に遷移するときに、第３のノードＮ３は容量によってより低い電位に引き下げられることで、第４のトランジスタＴ４が良好にオンにされることにより、低電位端ＶＧＬの低電位を、閾値の損失なく、第４のノードＮ４、即ち第５のトランジスタの第１の極に伝送している。第２の制御信号ＣＫ２の低電位により、第５のトランジスタＴ５がオンにされることで、第２のノードＮ２が引き下げられる。この段階、Ｎ１の高電位及びＣＫ１の高電位により、第３のトランジスタＴ３及び第６のトランジスタＴ６がオフ状態になり、このように、第３のノードＮ３がフローティング状態になるため、第２の制御信号ＣＫ２の遷移に応じて遷移して、第３のノードＮ３がより良好に引き下げられる。

出力ノードＯＵＴの電位が引き下げられて低電位を出力する段階において、ＣＫ１が高電位に遷移するが、ＣＫ２が低電位に遷移するときに、第１のノードＮ１がＣ２容量の作用によってより低い電位に遷移することになる。このとき、Ｔ６がオンにされたままの状態であるため、ＣＫ１の高電位を第３のノードＮ３に伝送している。これにより、Ｔ４がオフにされることで、Ｔ５、Ｔ４の通路導通による第２のノードＮ２の電位の引き下げが防止されて、出力ノードＯＵＴは低電位を出力する状態を良好に維持することができる。

一実施例において、付加的には、プルダウン回路１３は、第９のトランジスタＴ９及び第２のキャパシタＣ２をさらに含んでも良い。第９のトランジスタＴ９は、ゲートが第１のノードＮ１に接続され、第１の極が第２の制御信号ＣＫ２に接続され、第２の極が第２のキャパシタＣ２の一端子に接続されている。第２のキャパシタＣ２の他端子は、第１のノードＮ１に接続されている。

このような構成を有するプルダウン回路１３は、第１のノードＮ１が電位に遷移した後、第９のトランジスタＴ９がオンにされることで、第２のキャパシタＣ２に負電位が蓄えられる。第２の制御信号ＣＫ２が低電位に遷移するときに、第１のノードＮ１の電位がより低いものに引き下げられる。

このように、第７のトランジスタＴ７の引き下げ駆動能力が向上している。出力ノードＯＵＴは、閾値の損失ない低電位までも出力することができる。そして、第９のトランジスタＴ９の設置により、プルダウン回路から出力されるローレベル信号が第２のキャパシタＣ２により影響されて振れることなく、本実施例によるシフトレジスタ回路をより安定化させることができる。

一実施例において、付加的には、プルアップ回路１２は、第３のキャパシタＣ３をさらに含んでも良い。第３のキャパシタＣ３は、一端子が高電位端子ＶＧＨに接続され、他端子が第８のトランジスタＴ８のゲートに接続されている。第３のキャパシタＣ３は、ハイパルスを出力する時に高電位を記憶して保持する役割を果たすことができる。

図３に示す実施例のシフトレジスタは、トランジスタＴ１〜Ｔ９及びＣ１〜Ｃ３の３つのキャパシタを含んでおり、係る信号には、主に、第１及び第２のクロック信号ＣＫ１、ＣＫ２、トリガ信号ＳＴＶ、第１及び第２の参照電位信号ＶＧＨ、ＶＧＬがあっても良い。

本開示の実施例によるシフトレジスタは、第１の制御信号及び第２の制御信号の制御によって、パルス幅制御モジュールがプルアップモジュールを制御することにより、トリガ信号のパルス幅に応じてパルス幅が変化するハイレベル信号を出力することができる。その構成が非常に簡単であり、ＧＯＡのレイアウト面積を小さくすることに有利となり、狭額縁設計を実現している。

図４は、本開示の一実施例によるシフトレジスタのシミュレーションタイミングチャートである。説明の便宜上、図３に示す本開示の実施例によるシフトレジスタを組み合わせて、当該タイミングを説明する。シフトレジスタの動作過程は、主にｔ１、ｔ２、ｔ３、ｔ４、ｔ５という４つの段階を含む。図４に示すように、シフトレジスタの動作原理は以下の通りである（本例では、トランジスタはいずれもＰ型トランジスタである）。

第１の段階（準備段階）ｔ１：ＳＴＶが高電位ＶＧＨに遷移し、ＣＫ１が低電位ＶＧＬに遷移し、Ｔ１がオンにされ、ＳＴＶ信号の高電位を第１のノードＮ１に伝送し、このとき、Ｔ２、Ｔ６、Ｔ７がオフにされている。同時に、ＣＫ１の低電位により、Ｔ３がオンにされ、第３のノードＮ３の電位が引き下げられている。

第２の段階（プルアップ段階）ｔ２：ＣＫ１が高電位ＶＧＨに遷移し、ＣＫ２が低電位ＶＧＬに遷移している。ｔ１段階で、Ｔ３がオンにされ、第３のノードＮ３が低電位に引き下げられるため、Ｃ１に負電位が蓄えられる。ＣＫ２が低電位に遷移するときに、第３のノードＮ３は容量によってより低い電位に引き上げられ、これにより、Ｔ４は良好にオンにされて、ＶＧＬの低電位は、閾値の損失なく、第４のノードＮ４に伝送されている。ＣＫ２の低電位により、Ｔ５がオンにされることで、Ｎ４の低電位により、第２のノードＮ２が引き下げられ、Ｔ８がオンにされて、出力ノードＯＵＴを高電位ＶＧＨに引き上げている。

第３の段階（高電位維持段階）ｔ３：この段階では、ＳＴＶは高電位のままであり、ＣＫ１、ＣＫ２の高低遷移過程において、ＳＴＶが低に遷移するタイミングは、ＣＫ１が低に遷移するタイミングではない限り、回路の動作過程はｔ１、ｔ２の段階を繰り返すものである。

第４の段階（プルダウン段階）ｔ４：ＳＴＶは低電位であり、ＣＫ１は低電位に遷移している。このとき、Ｔ１がオンにされ、第１のノードＮ１が低電位に遷移し、Ｔ７がオンにされ、出力ノードＯＵＴの電位が引き下げられている。第１のノードＮ１が低電位に遷移した後、Ｔ９がオンにされ、Ｃ２に負電位が蓄えられる。ＣＫ２が低に遷移するときに、第１のノードＮ１がより低く引き下げられ、Ｔ７の引き下げ駆動能力が向上している。出力ノードＯＵＴは、閾値の損失ない低電位を出力している。ＳＴＶが有効電位から無効電位に、例えば高電位から低電位に変化した後のみ、出力ノードＯＵＴは、ＣＫ１の制御によって、低電位を出力することになるので、出力ノードＯＵＴのパルス幅は、ＳＴＶのパルス幅に応じて変化している。

第５の段階（低電位維持段階）ｔ５：ＳＴＶは、低電位のままであり、ＣＫ１、ＣＫ２はｔ４の動作過程を周期的に繰り返し、第１のノードＮ１と第２のノードＮ２をそれぞれ低電位と高電位に安定させ、出力ノードＯＵＴを低電位に良好に維持している。

本開示の実施例のシフトレジスタの利点は、
一、構成が簡単で、部品数が少なく、制御信号が簡単であり、
二、トリガ信号のパルス幅を調整する（すなわち、その有効電位維持段階ｔ３の時間を制御する）ことによって、異なるパルス幅のＧＯＡの出力を良好に実現することができる、
ということにある。

理解できるように、図２、図３および図４の実施例において、各トランジスタがｐ型トランジスタとして図示および説明されているが、ｎ型トランジスタであってもよい。ｎ型トランジスタの場合、ゲートオン電圧は高電位であり、ゲートオフ電圧は低電位である。このとき、ｐ型トランジスタを採用する技術案に比べて、２つの参照電位は、相応的に交換することができる。すなわち、第１の参照電位が低電位であり、第２の参照電位が高電位である。各実施例において、各トランジスタは、例えば、薄膜トランジスタの形態を用いることができ、典型的には、それらの第１および第２の極が交換に使用されるように作製されている。他の実施例も想定される。

理解できるように、本明細書で用いられる「有効電位」という用語とは、係る回路素子（例えば、トランジスタ)がオンにされる際の電位である。ｎ型トランジスタにとって、有効電位は高電位である。ｐ型トランジスタにとって、有効電位は低電位である。有効電位または無効電位は、ある具体的な電位を指すことを意図しておらず、ある電位の範囲を含んでもよいと理解されるであろう。

図５は、本開示の実施例によるゲート駆動回路５００を示しており、このゲート駆動回路５００は、カスケードされるＮ個の上記各実施例のいずれか１つによるシフトレジスタＳＲ（１），ＳＲ（２），…，ＳＲ（Ｎ−１），ＳＲ（Ｎ)を含む。Ｎは、２以上の整数であってもよい。ゲートドライバ５００において、１番目のシフトレジスタ回路ＳＲ（１）を除いて、各シフトレジスタ回路のそれぞれの入力端子ＩＮは、隣接する１つ前のシフトレジスタ回路の出力端子ＯＵＴに接続されている。例えば、ＳＲ（ｎ)の入力端子ＩＮは、ＳＲ（ｎ-１）の出力端子ＯＵＴに接続されており、ただし、１＜ｎ≦Ｎである。

本開示の実施例によるゲート駆動回路は、関連技術に比べて、構造がより簡単で、レイアウト面積がより小さいという利点がある。

本発明の別の実施例において、本開示の実施例によるゲート駆動回路を含む表示装置を提供している。

従って、本実施例の表示装置は、例えば、ＧＯＡの構成が簡単で、レイアウト面積がより小さくて、狭額縁設計が実現可能である、という上記のゲート駆動回路の利点を有する。

表示装置は、具体的には、少なくとも液晶表示装置及び有機発光ダイオード表示装置を含んでよく、例えば、当該表示装置は、液晶ディスプレイ、液晶テレビ、デジタルフォトフレーム、携帯電話又はタブレットなどの表示機能を有する任意の製品又は部品であってよい。

本明細書に記載される回路は、特に断りのない限り、ＴＦＴ回路又はＭＯＳトランジスタ回路であってよい。本明細書に言及されるトランジスタは、いずれもＮ型トランジスタであってもよく、この場合、ハイレベル信号は有効信号であり、あるいは、いずれもＰ型トランジスタであってもよく、この場合、ローレベル信号は有効信号である。また、上記いずれかのトランジスタは、第１の極がソースであり、第２の極がドレインであり、あるいは、第１の極がドレインであり、第２の極がソースである。記載されるトランジスタは、アモルファスシリコン（ａ−Ｓｉ）プロセス、酸化物（Ｑｘｉｄｅ）プロセス、低温ポリシリコン（ＬＴＰＳ）プロセス、高温ポリシリコン（ ＨＴＰＳ）プロセスなどによって作製され得る。

各実施例は、回路によって実施されることができる。回路の例示として、回路素子（例えば、トランジスタ、抵抗器、キャパシタ、インダクタなど)、集積回路、専用集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、メモリユニット、論理ゲート、レジスタ、半導体デバイスなどを含んでも良い。

本明細書において、第１、第２、第３などの用語が様々な素子、部品及び／又は部分を記載するためのものであってもよいが、これらの素子、部品及び／又は部分がこれらの用語によって限定されるべきではないと理解可能であろう。これらの用語は、ただ、ある素子、部品又は部分を別の素子、部品又は部分から区別するためのものである。したがって、以下に記載される第１の素子、部品又は部分については、本開示の教示から逸脱することなく、第２の素子、部品又は部分と呼ばれ得る。

本明細書で使用される用語は、特定な実施例を説明することを目的とし、本開示を限定することを意図していない。文脈的に別に示さない限り、本明細書で使用される単数形の「１つ」、「一」および「該」は、複数形も含んでいる。さらに、「備える」及び/又は「含む」という用語は、本明細書に用いられる場合、前記特徴、全体、ステップ、操作、素子及び/又は部品の存在を示し、１つまたは複数の他の特徴、全体、ステップ、操作、素子、部品及び/又はそれらの群の存在、または、１つまたは複数の他の特徴、全体、ステップ、操作、素子、部品及び/又はそれらの群の追加を排除するものではないと理解される。例えば、本明細書で使用される「及び/又は」という用語は、関連アイテムの１つまたは複数の任意及び全部の組み合わせを含む。

ある素子が「別の素子に接続される」あるいは「別の素子に結合される」と言われる場合、それが別の素子に直接的に接続されるか、別の素子に直接的に結合されてもよいし、または、介在素子が存在してもよいと理解される。逆に、ある要素が「別の素子に直接的に接続される」あるいは「別の素子に直接的に結合される」と言われる場合、介在素子が存在しない。

別に定義されない限り、本明細書で使用されるすべての用語（技術用語及び科学用語を含む）は、当業者が通常に理解されるのと同じ意味を有している。一般的に使用される辞書で定義されるような用語は、関連分野及び/又は本明細書の文脈における意味と一致する意味を有するように解釈されるべきであり、本明細書で明示的に定義されない限り、理想的または過度に形式的に解釈されないとさらに理解されるであろう。

本開示は、上記特定な実施例に限定されるものではなく、本開示の精神及びその本質から逸脱することなく、当業者は、本開示に基づいて各種の対応する変更及び変形を行うことができるが、これらの対応する変更及び変形は、いずれも本開示に添付される特許請求の範囲内に属すべきである。

10 入力回路
11 パルス幅制御回路
12 プルアップ回路
13 プルダウン回路

Claims (12)

1. 入力回路と、プルアップ回路と、プルダウン回路と、パルス幅制御回路と、出力ノードとを含んでおり、
   前記入力回路は、トリガ信号を受信するトリガ信号受信端子を有しており、第１の制御端子の第１の制御信号（ＣＫ１）の制御によって、前記トリガ信号に基づいて、前記出力ノードにローレベル信号を出力するように前記プルダウン回路を制御するように配置され、
   前記パルス幅制御回路は、前記第１の制御信号及び第２の制御端子の第２の制御信号（ＣＫ２）の制御によって、前記出力ノードに前記トリガ信号のパルス幅に応じてパルス幅が変化するハイレベル信号を出力するように前記プルアップ回路を制御するように配置され、
   前記プルアップ回路がハイレベル信号を出力するように制御される場合、前記プルダウン回路は、ローレベル信号の出力を停止するように制御されるとともに、前記プルダウン回路がローレベル信号を出力するように制御される場合、前記プルアップ回路は、ハイレベル信号の出力を停止するように制御される、
   ことを特徴とするシフトレジスタ。
2. 前記入力回路の出力端子及び前記パルス幅制御回路の入力端子が第１のノードに接続されており、前記パルス幅制御回路の出力端子及び前記プルアップ回路の入力端子が第２のノードに接続され、
   前記入力回路は、前記第１の制御信号（ＣＫ１）の制御によって、前記トリガ信号に基づいて前記第１のノードの電位を制御するように配置されており、前記パルス幅制御回路は、前記第１の制御信号及び前記第２の制御信号の制御によって、前記第１のノードの電位に基づいて前記第２のノードの電位を制御することにより、ハイレベル信号を出力するように前記プルアップ回路を制御するとともに、
   前記第２のノードによりハイレベル信号を出力するように前記プルアップ回路を制御する期間、前記第１のノードによりローレベル信号の出力を停止するように前記プルダウン回路を制御するように配置される、
   ことを特徴とする請求項１に記載のシフトレジスタ。
3. 前記パルス幅制御回路は、前記プルアップ回路が前記出力ノードにハイレベル信号を出力する期間、前記第１の制御信号及び前記第２の制御信号の制御によって、前記第２のノードの電位を、前記プルアップ回路が前記出力ノードにハイレベル信号を出力可能な電位に維持するように配置される、
   ことを特徴とする請求項２に記載のシフトレジスタ。
4. 前記入力回路は、
   ゲートが該第１の制御信号に接続され、第１の極がトリガ信号端子に接続され、第２の極が第１のノードに接続される、第１のトランジスタ（Ｔ１）を含んでおり、
   第１のトランジスタが第１の制御信号の制御によってオンにされる場合、トリガ信号の電位を第１のノードに伝送するように配置される、
   ことを特徴とする請求項２または３に記載のシフトレジスタ。
5. 前記パルス幅制御回路は、
   ゲートが第１のノードに接続され、第１の極が第１のノードに接続され、第２の極が第１の参照電位端子に接続される、第２のトランジスタ（Ｔ２）と、
   ゲートが第１の制御端子に接続され、第１の極が低電位端子に接続され、第２の極が第３のノードに接続される、第３のトランジスタ（Ｔ３）と、
   ゲートが第３のノードに接続され、第１の極が第２の参照電位端子に接続され、第２の極が第４のノードに接続される、第４のトランジスタ（Ｔ４）と、
   ゲートが第２の制御端子に接続され、第１の極が該第４のノードに接続され、第２の極が該第２のトランジスタの第１の極に接続される、第５のトランジスタ（Ｔ５）と、を含んでおり、
   第１の参照電位と第２の参照電位とは互いに逆となる電位である、
   ことを特徴とする請求項２乃至４のいずれか１項に記載のシフトレジスタ。
6. 前記パルス幅制御回路は、
   ゲートが第１のノードに接続され、第１の極が第１の制御端子に接続され、第２の極が第３のノードに接続される、第６のトランジスタ（Ｔ６）と、
   一端子が第２の制御端子に接続され、他端子が第３のノードに接続される、第１のキャパシタと、をさらに含む、
   ことを特徴とする請求項５に記載のシフトレジスタ。
7. 前記プルダウン回路は、
   ゲートが前記第１のノードに接続され、第１の極が低電位端子に接続され、第２の極が前記出力ノードに接続される、第７のトランジスタ（Ｔ７）を含む、
   ことを特徴とする請求項２乃至６のいずれか１項に記載のシフトレジスタ。
8. 前記プルアップ回路は、
   ゲートが前記第２のノードに接続され、第１の極が高電位端子に接続され、第２の極が前記出力ノードに接続される、第８のトランジスタ（Ｔ８）を含む、
   ことを特徴とする請求項２乃至７のいずれか１項に記載のシフトレジスタ。
9. 前記プルダウン回路は、
   ゲートが第１のノードに接続され、第１の極が第２の制御端子に接続され、第２の極が第２のキャパシタの一端子に接続される、第９のトランジスタ（Ｔ９）と、
   他端子が第１のノードに接続される、前記第２のキャパシタ（Ｃ２）と、をさらに含む、
   ことを特徴とする請求項７に記載のシフトレジスタ。
10. 前記プルアップ回路は、
    一端子が高電位端子に接続され、他端子が前記第８のトランジスタのゲートに接続される、第３のキャパシタ（Ｃ３）をさらに含む、
    ことを特徴とする請求項８に記載のシフトレジスタ。
11. 請求項１乃至１０のいずれか１項に記載のシフトレジスタを含む、
    ことを特徴とするゲート駆動回路。
12. 請求項１１に記載のゲート駆動回路を含む、
    ことを特徴とする表示装置。

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