JP2021515252A5 - - Google Patents
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Description
関連出願の参照
本出願は、PCT出願であるPCT/CN2018/112575に対応しており、当該PCT出願は、2018年2月24日に出願された中国特許出願No. 201810164919.2を基礎とする優先権を主張し、ここでとりこんで参照とする。
本出願は、PCT出願であるPCT/CN2018/112575に対応しており、当該PCT出願は、2018年2月24日に出願された中国特許出願No. 201810164919.2を基礎とする優先権を主張し、ここでとりこんで参照とする。
本開示は、表示の技術分野に関し、特に、シフトレジスタ、ゲート駆動回路及び表示装置に関する。
表示分野では、表示画面を改善してユーザの体験を向上させるために、高精細度、ハイppi(pixels per inch、1インチあたりの画素数)、狭額縁表示が人気のある検討となる。しかし、画素数の増加に伴い、シフトレジスタが1フレーム時間内に走査する必要とする行数が増加しているため、単段GOA(Gate driver On Array、アレイ上のゲート駆動)のレイアウト面積をより小さくし、回路構成をより簡単にすることが求められている。従って、如何にして簡単な構成のGOA回路を設計するかが、解決すべき課題である。
GOA回路(ゲート駆動回路とも呼ばれる)には、画素の発光時間を制御するためのGOA回路がある。このようなGOA回路は、EMGOA回路と呼ばれ、通常、シフトレジスタを用いてGOAユニット回路として実現され、シフトレジスタから出力されるパルス幅により画素の発光時間を決定している。しかし、シフトレジスタの回路構成が複雑であり、単段GOAのレイアウト面積が大きくなり、狭額縁表示に不利となる。
本開示の実施例の一態様によれば、入力回路と、プルアップ回路と、プルダウン回路と、パルス幅制御回路とを含むシフトレジスタを提供している。前記入力回路は、第1の制御端子に電気的に接続されており、トリガ信号を受信し、第1の制御端子の第1の制御信号の制御によって、前記トリガ信号に基づいて、出力端子に第2のレベル信号を出力するように前記プルダウン回路を制御するように配置されている。前記パルス幅制御回路は、第1の制御端子及び第2の制御端子に電気的に接続されており、前記第1の制御信号及び第2の制御端子の第2の制御信号の制御によって、前記出力端子に前記トリガ信号のパルス幅に応じてパルス幅が変化する第1のレベル信号を出力するように前記プルアップ回路を制御するように配置されている。前記シフトレジスタは、前記プルアップ回路が第1のレベル信号を出力するように制御される場合、前記プルダウン回路は、第2のレベル信号の出力を停止するように制御されているとともに、前記プルダウン回路が第2のレベル信号を出力するように制御される場合、前記プルアップ回路は、第1のレベル信号の出力を停止するように制御されている、ように配置されている。
例えば、前記入力回路及び前記パルス幅制御回路は、第1のノードに電気的に接続され、前記パルス幅制御回路及び前記プルアップ回路は、第2のノードに接続されており、前記入力回路は、さらに、前記第1の制御信号の制御によって、前記トリガ信号に基づいて、前記第1のノードの電位を制御するように配置されており、前記パルス幅制御回路は、さらに、前記第1の制御信号及び前記第2の制御信号の制御によって、前記第1のノードの電位により、前記第2のノードの電位を制御することにより、第1のレベル信号を出力するように前記プルアップ回路を制御するように配置されている。前記第2のノードの電位により第1のレベル信号を出力するように前記プルアップ回路を制御する期間、前記第1のノードの電位により第2のレベル信号の出力を停止するように前記プルダウン回路を制御している。
例えば、前記パルス幅制御回路は、さらに、前記プルアップ回路が前記出力端子に第1のレベル信号を出力する期間、前記第1の制御信号及び前記第2の制御信号の制御によって、前記第2のノードの電位を、前記プルアップ回路が前記出力端子に第1のレベル信号を出力可能な電位に維持するように配置されている。
例えば、前記入力回路は、ゲートが第1の制御信号を受信するように電気的に接続され、第1の極がトリガ信号を受信するように電気的に接続され、第2の極が第1のノードに電気的に接続される、第1のトランジスタを含んでいる。
例えば、前記パルス幅制御回路は、第2のトランジスタ、第3のトランジスタ、第4のトランジスタおよび第5のトランジスタを含んでいる。第2のトランジスタは、ゲートが第1のノードに電気的に接続され、第1の極が第2のノードに電気的に接続され、第2の極が第1の参照電位端子に接続されている。第3のトランジスタは、ゲートが第1の制御端子に電気的に接続され、第1の極が第2の参照電位端子に電気的に接続されている。第4のトランジスタは、ゲートが第3のトランジスタの第2の極に電気的に接続され、第1の極が第2の参照電位端子に電気的に接続されている。第5のトランジスタは、ゲートが第2の制御端子に電気的に接続され、第1の極が該第4のトランジスタの第2の極に接続され、第2の極が該第2のトランジスタの第1の極に電気的に接続されている。第1の参照電位と第2の参照電位とは、位相が互いに逆となる。
例えば、前記パルス幅制御回路は、第6のトランジスタと、第1のキャパシタとをさらに含んでいる。前記第6のトランジスタは、ゲートが第1のノードに電気的に接続され、第1の極が第1の制御端子に電気的に接続され、第2の極が第4のトランジスタのゲートに電気的に接続されている。第1のキャパシタは、第1の端子が第2の制御端子に接続され、第2の端子が第4のトランジスタのゲートに電気的に接続されている。
例えば、前記プルダウン回路は、第7のトランジスタを含んでいる。前記第7のトランジスタは、ゲートが前記第1のノードに電気的に接続され、第1の極が第2の参照電位端子に接続され、第2の極が前記出力端子に電気的に接続されている。
例えば、前記プルアップ回路は、第8のトランジスタを含んでいる。前記第8のトランジスタは、ゲートが前記第2のノードに電気的に接続され、第1の極が第1の参照電位端子に電気的に接続され、第2の極が前記出力端子に電気的に接続されている。
例えば、前記プルダウン回路は、第9のトランジスタと、第2のキャパシタ(C2)とをさらに含んでいる。前記第9のトランジスタは、ゲートが第1のノードに電気的に接続され、第1の極が第2の制御端子に電気的に接続され、第2の極が第2のキャパシタの第1の端子に電気的に接続されている。第2のキャパシタの第2の端子は、第1のノードに電気的に接続されている。
例えば、前記プルアップ回路は、第3のキャパシタをさらに含んでいる。前記第3のキャパシタは、第1の端子が第1の参照電位端子に接続され、第2の端子が前記第8のトランジスタのゲートに接続されている。
本開示の実施例の別の態様によれば、上記のいずれか1つのシフトレジスタを含むゲート駆動回路を提供している。
本開示の実施例のさらに別の態様によれば、上記のゲート駆動回路を含む表示装置を提供している。
以降、本開示の実施例を示す図面を参照して、本開示の上記及び他の態様をより詳細に説明する。
図1は、本開示の一実施例によるシフトレジスタの構成模式図である。
図2は、本開示の一実施例によるシフトレジスタの回路模式図である。
図3は、本開示の別の実施例によるシフトレジスタの回路模式図である。
図4は、本開示の一実施例によるシフトレジスタの信号タイミングチャートである。
図5は、本開示の一実施例によるゲート駆動回路の構成模式図である。
ここで、図面を参照して、本開示の様々な態様および特徴を説明する。以下において図面を参照して非限定的な実例として与えられる実施例の好ましい形態を説明することによって、本開示のこれら及び他の特徴は明らかになるであろう。本明細書には、「一実施例において」、「別の実施例において」、「さらに別の実施例において」、又は「他の実施例において」という表現が用いられ、それらは、本開示による同じ又は異なる実施例のうち1つまたは複数を示すことができる。なお、本明細書全体において、同じ符号が同じまたは類似な素子を示し、必要としない重複説明を省略する。また、具体的な実施例において、単数形で現れる要素は複数(複数個)形で現れることを排除しない。
その機能の相違に従って、本開示の実施例に採用されるトランジスタは、スイッチトランジスタを含んでもよい。スイッチトランジスタは、薄膜トランジスタ又は電界効果トランジスタ又は他の特性が同じであるデバイスであってもよい。本開示の例示において、P型駆動トランジスタが用いられる。
本開示の実施例に用いられるスイッチトランジスタのソース、ドレインは、対称であるので、そのソース、ドレインを互いに交換することができる。本開示の実施例において、その機能によって、ゲートを制御極と呼び、ソースおよびドレインの一方を第1の極と呼び、ソースおよびドレインの他方を第2の極と呼んでもよい。以下の例示において、スイッチトランジスタがN型薄膜トランジスタであることを例として説明する。当業者は、本開示の実施例をスイッチトランジスタがP型薄膜トランジスタである場合に適用されると理解することができる。
また、本開示の実施例の説明において、「第1の参照電位」または「第1のレベル」、及び、「第2の参照電位」または「第2のレベル」という用語は、2つの電位又はレベルの幅の相違を区別するためのものである。例えば、以下において、「第1の参照電位」または「第1のレベル」が相対的に高いレベルであり、「第2の参照電位」または「第2のレベル」が相対的に低いレベルであることを例として説明する。当業者は、本開示がこれに限られないと理解することができる。
図1は、本開示の実施例のシフトレジスタの構成模式図である。図1に示すように、シフトレジスタは、入力回路10、プルアップ回路12、プルダウン回路13、およびパルス幅制御回路11を含んでいる。入力回路10は、プルダウン回路13、パルス幅制御回路11にそれぞれ接続されている。パルス幅制御回路11は、入力回路10に接続されることに加えて、例えばプルアップ回路12の入力端子にも接続されている。
入力回路10は、トリガ信号Sを受信するトリガ信号受信端子を有しており、第1の制御端子の第1の制御信号CK1の制御によって、トリガ信号Sの電位に基づいて、出力端子OUTに第2のレベル信号を出力するようにプルダウン回路13を制御するように配置されている。例えば、以下、第2のレベル信号がローレベル信号であることを例として説明する。
パルス幅制御回路11は、第1の制御信号CK1及び第2の制御端子の第2の制御信号CK2の制御によって、出力端子OUTにハイレベル信号を出力するようにプルアップ回路12を制御し、かつ、出力された第1のレベル信号(例えば、ハイレベル信号)のパルス幅が入力回路10により受信したトリガ信号Sのパルス幅に応じて変化させるように配置されている。本明細書において、信号のパルス幅(すなわち、パルスの幅)とは、信号が有効レベルを維持する継続時間という。
このシフトレジスタ回路において、プルダウン回路13は、プルアップ回路12がハイレベル信号を出力するように制御される場合、ローレベル信号の出力を停止するように制御されている。そして、プルアップ回路12は、プルダウン回路13がローレベル信号を出力するように制御される場合、ハイレベル信号の出力を停止するように制御されている。
これにより、出力信号のパルス幅が変化可能 (変調可能)なシフトレジスタを簡単な方式で実現している。本開示の実施例によるシフトレジスタが、構成が簡単であるため、単段GOAのレイアウト面積をより小さく、狭額縁表示に有利である。
図2は、本開示の一実施例によるシフトレジスタの回路模式図である。
入力回路10は、トリガ信号受信端子を介してトリガ信号STVを受信しており、その出力端子が第1のノードN1に接続されている。入力回路10は、第1の制御信号CK1の制御によって、トリガ信号STVの電位に基づいて第1のノードN1の電位を制御するように配置されている。第1のノードN1は、入力回路10の出力端子とプルダウン回路13の入力端子とに接続されている。プルダウン回路13は、第1のノードN1の電位に基づいて出力端子OUTにローレベル信号を出力することができる。
パルス幅制御回路11の入力端子は、第1のノードN1に接続されており、パルス幅制御回路11の出力端子は、第2のノードN2に接続されている。プルアップ回路12の入力端子も第2のノードN2に接続されている。パルス幅制御回路11は、第1の制御信号CK1および第2の制御信号CK2の制御によって、前記第1のノードの電位に基づいて前記第2のノードの電位を制御することにより、出力端子OUTにハイレベル信号を出力するようにプルアップ回路12を制御するように配置されている。かつ、シフトレジスタは、第2のノードN2によりハイレベル信号を出力するようにプルアップ回路12を制御する期間、第1のノードN1によりローレベル信号の出力を停止するようにプルダウン回路13を制御するように配置されている。
このように動作する第1のノードN1および第2のノードN2を設けることで、プルアップ回路およびプルダウン回路が出力端子OUTにハイレベルまたはローレベル信号を順次出力するタイミングを制御している。
一実施例において、パルス幅制御回路11は、プルアップ回路12が出力端子OUTにハイレベル信号を出力する期間、第1の制御信号CK1および第2の制御信号CK2の制御によって、第2のノードN2の電位を、プルアップ回路12が出力端子OUTにハイレベル信号を出力可能な電位に維持するようにさらに設計されている。
これにより、この実施例では、このように動作するパルス幅制御回路11をさらに設けることで、第1の制御信号CK1及び第2の制御信号CK2によって、プルアップ回路がハイレベル信号の出力を維持する継続時間を調整することができ、パルス幅が変調可能なシフトレジスタを実現している。
以下、図2を参照して、本開示の実施例によるシフトレジスタの例示的な回路構成を詳細に説明する。以下の説明において、第1の制御信号CK1および第2の制御信号CK2がクロック信号であってもよく、かつ、CK1およびCK2のクロック信号がほぼ逆相に設置されるものとする。そして、簡単化の便宜上、P型トランジスタを例として回路を説明する。
入力回路10は、第1の制御信号CK1を受信するようにゲートが第1の制御端子に接続され、トリガ信号STVを受信するように第1の極がトリガ信号端子に接続され、第2の極が第1のノードN1に接続される、第1のトランジスタT1を含んでも良い。第1の制御信号CK1が有効レベルであり、例えばP型トランジスタのシーンでローレベルであるとき、第1のトランジスタT1はオンにされている。第1のトランジスタT1のオンにより、トリガ信号STVの電位が第1のノードN1に伝送されている。例えば、STVが高電位であれば、N1も高電位である。プルダウン回路13の入力端子も同様に第1のノードN1に接続されており、第1のノードN1の電位の高低により、プルダウン回路13がローレベル信号を出力するか否かを制御することができる。
パルス幅制御回路11は、第2のトランジスタT2、第3のトランジスタT3、第4のトランジスタT4及び第5のトランジスタT5を含んでも良い。第2のトランジスタT2は、ゲートが第1のノードN1に接続され、第1の極が第2のノードN2に接続され、第2の極が第1の参照電位端子、例えば高電位端子VGHに接続されている。第3のトランジスタT3は、ゲートが第1の制御端子に接続され、第1の極が第2の参照電位端子、例えば低電位端子VGLに接続され、第2の極が第3のノードN3に接続されている。第4のトランジスタT4は、ゲートが第3のノードN3に接続され、第1の極が第2の参照電位端子、例えば低電位端子VGLに接続され、第2の極が第4のノードN4に接続されている。第5のトランジスタT5は、ゲートが第2の制御端子に接続され、第1の極が第4のノードN4に接続され、第2の極が第2のノードN2に接続されている。
上記構成を有する入力回路10及びパルス幅制御回路11は、準備段階において、トリガ信号STVが高電位VGHに遷移し、第1の制御信号CK1が低電位VGLに遷移する場合、第1のトランジスタT1がオンにされることで、STVの高電位を第1のノードN1に伝送している。N1が高電位である場合、第2のトランジスタT2はオフにされている。CK1の低電位により、第3のトランジスタT3もオンにされて、第3のノードN3の電位が引き下げられることで、第4のトランジスタT4がオンにされて、低電位VGLを第4のノードに伝送している。このとき、第2の制御信号CK2が低電位であれば、CK2の低電位により、第5のトランジスタT5がオンにされることで、第4のノードの低電位を第2のノードN2に伝送している。これにより、第2のノードN2の電位が引き下げられて、出力端子OUTの電位を高電位VGHに引き上げるようにプルアップ回路12を制御している。
プルダウン回路13は、第7のトランジスタT7を含んでも良い。第7のトランジスタT7は、ゲートが第1のノードN1に接続されることで、第1のノードN1の電位により第7のトランジスタT7のオンを制御している。第7のトランジスタT7は、第1の極が低電位端子VGLに接続されているが、第2の極が出力端子OUTに接続されている。したがって、P型トランジスタである場合、第1のノードN1が低電位であるときに、第7のトランジスタT7がオンにされて、第7のトランジスタT7の第2の極はローレベル信号を出力する。第1のノードN1が高電位であるときに、第7のトランジスタT7がオフにされて、プルダウン回路13は出力端子OUTに出力していない。
プルアップ回路12は、第8のトランジスタT8を含んでも良い。第8のトランジスタT8は、ゲートが第2のノードN2に接続され、第1の極が高電位端子VGHに接続され、第2の極が出力端子OUTに接続されている。
このように接続されるプルアップ回路によれば、第2のノードN2の電位により、プルアップ回路12がハイレベル信号を出力するか否かを制御することができる。例えば、P型トランジスタの例示として、第2のノードN2が低電位である場合、第8のトランジスタT8がオンにされて、プルアップ回路12は、高電位端子VGHのハイレベル信号をOUTに出力している。
本開示の実施例によれば、構成がより簡単であり、単段GOAのレイアウト面積をより小さくすることができ、狭額縁表示に有利である、シフトレジスタを提供している。
図3は、本開示の別の実施例によるシフトレジスタの回路模式図である。なお、パルス幅制御回路11、プルアップ回路12およびプルダウン回路13に含まれるいくつかの付加部品以外、ほかの同じ符号で示す素子、信号又はノードは、いずれも図2と同じである。
図3に示すように、一実施例において、付加的には、パルス幅制御回路11は、第6のトランジスタT6及び第1のキャパシタC1をさらに含んでも良い。第6のトランジスタT6は、ゲートが第1のノードN1に接続され、第1の極が第1の制御端子に接続され、第2の極が第3のノードN3に接続されている。第1のキャパシタC1は、一端子が第2の制御端子CK2に接続され、他端子は第3のノードN3に接続されている。
このように、STVが高電位である場合、第2の制御信号CK2が高電位VGLに遷移するが、第1の制御信号CK1が高電位VGHに遷移するときに、それ以前に第3のトランジスタT3がすでにオンにされることで、第3のノードN3が低電位に引き下げられるため、第1のキャパシタC1に負電位が蓄えられる。このように、第2の制御信号CK2が低電位に遷移するときに、第3のノードN3は容量によってより低い電位に引き下げられることで、第4のトランジスタT4が良好にオンにされることにより、低電位端VGLの低電位を、閾値の損失なく、第4のノードN4、即ち第5のトランジスタの第1の極に伝送している。第2の制御信号CK2の低電位により、第5のトランジスタT5がオンにされることで、第2のノードN2が引き下げられる。この段階、N1の高電位及びCK1の高電位により、第3のトランジスタT3及び第6のトランジスタT6がオフ状態になり、このように、第3のノードN3がフローティング状態になるため、第2の制御信号CK2の遷移に応じて遷移して、第3のノードN3がより良好に引き下げられる。
出力端子OUTの電位が引き下げられて低電位を出力する段階において、CK1が高電位に遷移するが、CK2が低電位に遷移するときに、第1のノードN1がC2容量の作用によってより低い電位に遷移することになる。このとき、T6がオンにされたままの状態であるため、CK1の高電位を第3のノードN3に伝送している。これにより、T4がオフにされることで、T5、T4の間の通路導通による第2のノードN2の電位の引き下げが防止されて、出力端子OUTは低電位を出力する状態を良好に維持することができる。
一実施例において、付加的には、プルダウン回路13は、第9のトランジスタT9及び第2のキャパシタC2をさらに含んでも良い。第9のトランジスタT9は、ゲートが第1のノードN1に接続され、第1の極が第2の制御信号CK2に接続され、第2の極が第2のキャパシタC2の一端子に接続されている。第2のキャパシタC2の他端子は、第1のノードN1に接続されている。
このような構成を有するプルダウン回路13は、第1のノードN1が電位に遷移した後、第9のトランジスタT9がオンにされることで、第2のキャパシタC2に負電位が蓄えられる。第2の制御信号CK2が低電位に遷移するときに、第1のノードN1の電位がより低いものに引き下げられる。
このように、第7のトランジスタT7の引き下げ駆動能力が向上している。出力端子OUTは、閾値の損失ない低電位までも出力することができる。そして、第9のトランジスタT9の設置により、プルダウン回路から出力されるローレベル信号が第2のキャパシタC2により影響されて振れることなく、本実施例によるシフトレジスタ回路をより安定化させることができる。
一実施例において、付加的には、プルアップ回路12は、第3のキャパシタC3をさらに含んでも良い。第3のキャパシタC3は、一端子が高電位端子VGHに接続され、他端子が第8のトランジスタT8のゲートに接続されている。第3のキャパシタC3は、ハイパルスを出力する時に高電位を記憶して保持する役割を果たすことができる。
図3に示す実施例のシフトレジスタは、トランジスタT1〜T9及びC1〜C3の3つのキャパシタを含んでおり、係る信号には、主に、第1及び第2のクロック信号CK1、CK2、トリガ信号STV、第1の参照電位信号VGH及び第2の参照電位信号VGLがあっても良い。
本開示の実施例によるシフトレジスタは、第1の制御信号及び第2の制御信号の制御によって、パルス幅制御モジュールがプルアップモジュールを制御することにより、トリガ信号のパルス幅に応じてパルス幅が変化するハイレベル信号を出力することができる。その構成が非常に簡単であり、GOAのレイアウト面積を小さくすることに有利となり、狭額縁設計を実現している。
図4は、本開示の一実施例によるシフトレジスタのシミュレーションタイミングチャートである。説明の便宜上、図3に示す本開示の実施例によるシフトレジスタを組み合わせて、当該タイミングを説明する。シフトレジスタの動作過程は、t1、t2、t3、t4、t5という4つの段階を含んでもよい。図4に示すように、シフトレジスタの動作原理は以下の通りである(本例では、トランジスタはいずれもP型トランジスタである)。
第1の段階(準備段階)t1では、STVが高電位VGHに遷移し、CK1が低電位VGLに遷移し、T1がオンにされ、STV信号の高電位を第1のノードN1に伝送し、このとき、T2、T6、T7がオフにされている。同時に、CK1の低電位により、T3がオンにされ、第3のノードN3の電位が引き下げられている。
第2の段階(プルアップ段階)t2では、CK1が高電位VGHに遷移し、CK2が低電位VGLに遷移している。t1段階で、T3がオンにされ、第3のノードN3が低電位に引き下げられるため、C1に負電位が蓄えられる。CK2が低電位に遷移するときに、第3のノードN3は容量によってより低い電位に引き上げられ、これにより、T4は良好にオンにされて、VGLの低電位は、閾値の損失なく、第4のノードN4に伝送されている。CK2の低電位により、T5がオンにされることで、N4の低電位により、第2のノードN2が引き下げられ、T8がオンにされて、出力端子OUTを高電位VGHに引き上げている。
第3の段階(高電位維持段階)t3では、この段階では、STVは高電位のままであり、CK1、CK2の高低遷移過程において、STVとCK1とが同時に低くない限り、回路の動作過程はt1、t2の段階の操作を繰り返すものである。
第4の段階(プルダウン段階)t4では、STVは低電位であり、CK1は低電位に遷移している。このとき、T1がオンにされ、第1のノードN1が低電位に遷移し、T7がオンにされ、出力端子OUTの電位が引き下げられている。第1のノードN1が低電位に遷移した後、T9がオンにされ、C2に負電位が蓄えられる。CK2が低に遷移するときに、第1のノードN1がより低く引き下げられ、T7の引き下げ駆動能力が向上している。出力端子OUTは、閾値の損失ない低電位を出力している。STVが有効電位から無効電位に、例えば高電位から低電位に変化した後のみ、出力端子OUTは、CK1の制御によって、低電位を出力することになるので、出力端子OUTのパルス幅は、STVのパルス幅に応じて変化している。
第5の段階(低電位維持段階)t5では、STVは、低電位のままであり、CK1、CK2はt4の動作過程を周期的に繰り返し、第1のノードN1と第2のノードN2をそれぞれ低電位と高電位に安定させ、出力端子OUTを低電位に良好に維持している。
本開示の実施例のシフトレジスタの利点は、少なくとも
構成が簡単で、部品数が少なく、制御信号が簡単である、
また、トリガ信号のパルス幅を調整する(すなわち、その有効電位維持段階t3の時間を制御する)ことによって、異なるパルス幅のGOAの出力を良好に実現することができる、
ということにある。
構成が簡単で、部品数が少なく、制御信号が簡単である、
また、トリガ信号のパルス幅を調整する(すなわち、その有効電位維持段階t3の時間を制御する)ことによって、異なるパルス幅のGOAの出力を良好に実現することができる、
ということにある。
理解できるように、図2、図3および図4の実施例において、各トランジスタがP型トランジスタとして図示および説明されているが、N型トランジスタであってもよい。N型トランジスタの場合、ゲートオン電圧は高電位であり、ゲートオフ電圧は低電位である。このとき、P型トランジスタを採用する技術案に比べて、2つの参照電位は、相応的に交換することができる。すなわち、第1の参照電位が低電位であり、第2の参照電位が高電位である。各実施例において、各トランジスタは、例えば、薄膜トランジスタの形態を用いることができ、典型的には、それらの第1および第2の極が交換に使用されるように作製されている。他の実施例も想定される。
理解できるように、本明細書で用いられる「有効電位」という用語とは、係る回路素子(例えば、トランジスタ)がオンにされる際の電位である。N型トランジスタにとって、有効電位は高電位である。P型トランジスタにとって、有効電位は低電位である。有効電位または無効電位は、ある具体的な電位を指すことを意図しておらず、ある電位の範囲を含んでもよいと理解されるであろう。
図5は、本開示の実施例によるゲート駆動回路500を示しており、このゲート駆動回路500は、カスケードされるN個の上記各実施例のいずれか1つによるシフトレジスタSR(1),SR(2),…,SR(N−1),SR(N)を含む。Nは、2以上の整数であってもよい。ゲートドライバ500において、1番目のシフトレジスタ回路SR(1)を除いて、各シフトレジスタ回路のそれぞれの入力端子INは、隣接する1つ前のシフトレジスタ回路の出力端子OUTに接続されている。例えば、SR(n)の入力端子INは、SR(n-1)の出力端子OUTに接続されており、ただし、1<n≦Nである。
本開示の実施例によるゲート駆動回路は、構造がより簡単で、レイアウト面積がより小さいという利点がある。
本発明の別の実施例において、本開示の実施例によるゲート駆動回路を含む表示装置を提供している。
従って、本実施例の表示装置は、例えば、GOAの構成が簡単で、レイアウト面積がより小さくて、狭額縁設計が実現可能である、という上記のゲート駆動回路の利点を有する。
表示装置は、具体的には、少なくとも液晶表示装置及び有機発光ダイオード表示装置を含んでよく、例えば、当該表示装置は、液晶ディスプレイ、液晶テレビ、デジタルフォトフレーム、携帯電話又はタブレットなどの表示機能を有する任意の製品又は部品であってよい。
本明細書に記載される回路は、特に断りのない限り、TFT回路又はMOSトランジスタ回路であってよい。本明細書に言及されるトランジスタは、いずれもN型トランジスタであってもよく、この場合、ハイレベル信号は有効信号であり、あるいは、いずれもP型トランジスタであってもよく、この場合、ローレベル信号は有効信号である。また、上記いずれかのトランジスタは、第1の極がソースであり、第2の極がドレインであり、あるいは、第1の極がドレインであり、第2の極がソースである。記載されるトランジスタは、アモルファスシリコン(a−Si)プロセス、酸化物(Qxide)プロセス、低温ポリシリコン(LTPS)プロセス、高温ポリシリコン( HTPS)プロセスなどによって作製され得る。
各実施例は、回路によって実施されることができる。回路の例示として、回路素子(例えば、トランジスタ、抵抗器、キャパシタ、インダクタなど)、集積回路、専用集積回路(ASIC)、プログラマブルロジックデバイス(PLD)、デジタル信号プロセッサ(DSP)、フィールドプログラマブルゲートアレイ(FPGA)、メモリユニット、論理ゲート、レジスタ、半導体デバイスなどを含んでも良い。
本明細書において、第1、第2、第3などの用語が様々な素子、部品及び/又は部分を記載するためのものであってもよいが、これらの素子、部品及び/又は部分がこれらの用語によって限定されるべきではないと理解可能であろう。これらの用語は、ただ、ある素子、部品又は部分を別の素子、部品又は部分から区別するためのものである。したがって、以下に記載される第1の素子、部品又は部分については、本開示の教示から逸脱することなく、第2の素子、部品又は部分と呼ばれ得る。
本明細書で使用される用語は、特定な実施例を説明することを目的とし、本開示を限定することを意図していない。文脈的に別に示さない限り、本明細書で使用される単数形の「1つ」、「一」および「該」は、複数形も含んでいる。さらに、「備える」及び/又は「含む」という用語は、本明細書に用いられる場合、前記特徴、全体、ステップ、操作、素子及び/又は部品の存在を示し、1つまたは複数の他の特徴、全体、ステップ、操作、素子、部品及び/又はそれらの群の存在、または、1つまたは複数の他の特徴、全体、ステップ、操作、素子、部品及び/又はそれらの群の追加を排除するものではないと理解される。例えば、本明細書で使用される「及び/又は」という用語は、関連アイテムの1つまたは複数の任意及び全部の組み合わせを含む。
ある素子が「別の素子に接続される」あるいは「別の素子に結合される」と言われる場合、それが別の素子に直接的に接続されるか、別の素子に直接的に結合されてもよいし、または、介在素子が存在してもよいと理解される。逆に、ある要素が「別の素子に直接的に接続される」あるいは「別の素子に直接的に結合される」と言われる場合、介在素子が存在しない。
別に定義されない限り、本明細書で使用されるすべての用語(技術用語及び科学用語を含む)は、当業者が通常に理解されるのと同じ意味を有している。一般的に使用される辞書で定義されるような用語は、関連分野及び/又は本明細書の文脈における意味と一致する意味を有するように解釈されるべきであり、本明細書で明示的に定義されない限り、理想的または過度に形式的に解釈されないとさらに理解されるであろう。
本開示は、上記特定な実施例に限定されるものではなく、本開示の精神及びその本質から逸脱することなく、当業者は、本開示に基づいて各種の対応する変更及び変形を行うことができるが、これらの対応する変更及び変形は、いずれも本開示に添付される特許請求の範囲内に属すべきである。
10 入力回路
11 パルス幅制御回路
12 プルアップ回路
13 プルダウン回路
11 パルス幅制御回路
12 プルアップ回路
13 プルダウン回路
Claims (13)
- プルダウン回路と、
第1の制御端子に電気的に接続されており、トリガ信号を受信し、第1の制御端子の第1の制御信号の制御によって、前記トリガ信号に基づいて、出力端子に第2のレベル信号を出力するようにプルダウン回路を制御するように配置される、入力回路と、
プルアップ回路と、
第1の制御端子及び第2の制御端子に電気的に接続されており、前記第1の制御信号及び第2の制御端子の第2の制御信号(CK2)の制御によって、前記出力端子に前記トリガ信号のパルス幅に応じてパルス幅が変化する第1のレベル信号を出力するように前記プルアップ回路を制御するように配置される、パルス幅制御回路と、含むシフトレジスタであって、
前記プルアップ回路が第1のレベル信号を出力するように制御される場合、前記プルダウン回路は、第2のレベル信号の出力を停止するように制御されるとともに、前記プルダウン回路が第2のレベル信号を出力するように制御される場合、前記プルアップ回路は、第1のレベル信号の出力を停止するように制御される、ように配置される、
ことを特徴とするシフトレジスタ。 - 前記入力回路及び前記パルス幅制御回路が第1のノードに電気的に接続されており、前記パルス幅制御回路及び前記プルアップ回路が第2のノードに電気的に接続され、
前記入力回路は、さらに、前記第1の制御信号(CK1)の制御によって、前記トリガ信号に基づいて前記第1のノードの電位を制御するように配置されており、
前記パルス幅制御回路は、さらに、前記第1の制御信号及び前記第2の制御信号の制御によって、前記第1のノードの電位により前記第2のノードの電位を制御することにより、第1のレベル信号を出力するように前記プルアップ回路を制御するとともに、
前記第2のノードの電位により第1のレベル信号を出力するように前記プルアップ回路を制御する期間、前記第1のノードの電位により第2のレベル信号の出力を停止するように前記プルダウン回路を制御するように配置される、
ことを特徴とする請求項1に記載のシフトレジスタ。 - 前記パルス幅制御回路は、さらに、前記プルアップ回路が前記出力端子に第1のレベル信号を出力する期間、前記第1の制御信号及び前記第2の制御信号の制御によって、前記第2のノードの電位を、前記プルアップ回路が前記出力端子に第1のレベル信号を出力可能な電位に維持するように配置される、
ことを特徴とする請求項2に記載のシフトレジスタ。 - 前記入力回路は、
ゲートが該第1の制御信号に接続され、第1の極がトリガ信号を受信するように電気的に接続され、第2の極が第1のノードに接続される、第1のトランジスタ(T1)を含む、
ことを特徴とする請求項2に記載のシフトレジスタ。 - 前記パルス幅制御回路は、
ゲートが第1のノードに接続され、第1の極が第2のノードに電気的に接続され、第2の極が第1の参照電位端子に接続される、第2のトランジスタ(T2)と、
ゲートが第1の制御端子に電気的に接続され、第1の極が第2の参照電位端子に電気的に接続される、第3のトランジスタ(T3)と、
ゲートが第3のトランジスタの第2の極に電気的に接続され、第1の極が第2の参照電位端子に電気的に接続される、第4のトランジスタ(T4)と、
ゲートが第2の制御端子に電気的に接続され、第1の極が該第4のトランジスタの第2の極に電気的に接続され、第2の極が該第2のトランジスタの第1の極に電気的に接続される、第5のトランジスタ(T5)と、を含む、
ことを特徴とする請求項2に記載のシフトレジスタ。 - 前記パルス幅制御回路は、
ゲートが第1のノードに電気的に接続され、第1の極が第1の制御端子に接続され、第2の極が第4のトランジスタのゲートに電気的に接続される、第6のトランジスタ(T6)と、
第1の端子が第2の制御端子に接続され、第2の端子が第4のトランジスタのゲートに接続される、第1のキャパシタと、をさらに含む、
ことを特徴とする請求項5に記載のシフトレジスタ。 - 前記プルダウン回路は、
ゲートが前記第1のノードに電気的に接続され、第1の極が第2の参照電位端子に電気的に接続され、第2の極が前記出力端子に電気的に接続される、第7のトランジスタ(T7)を含む、
ことを特徴とする請求項2に記載のシフトレジスタ。 - 前記プルアップ回路は、
ゲートが前記第2のノードに電気的に接続され、第1の極が第1の参照電位端子に接続され、第2の極が前記出力端子に電気的に接続される、第8のトランジスタ(T8)を含む、
ことを特徴とする請求項2に記載のシフトレジスタ。 - 前記プルダウン回路は、
ゲートが第1のノードに電気的に接続され、第1の極が第2の制御端子に電気的に接続され、第2の極が第2のキャパシタの第1の端子に電気的に接続される、第9のトランジスタ(T9)と、
第2の端子が第1のノードに電気的に接続される、前記第2のキャパシタ(C2)と、をさらに含む、
ことを特徴とする請求項7に記載のシフトレジスタ。 - 前記プルアップ回路は、
第1の端子が第1の参照電位端子に接続され、第2の端子が前記第8のトランジスタのゲートに接続される、第3のキャパシタ(C3)をさらに含む、
ことを特徴とする請求項8に記載のシフトレジスタ。 - 請求項1に記載のシフトレジスタを含む、
ことを特徴とするゲート駆動回路。 - 請求項11に記載のゲート駆動回路を含む、
ことを特徴とする表示装置。 - 第1の参照電位と第2の参照電位とは、位相が互いに逆となる、
ことを特徴とする請求項5に記載のシフトレジスタ。
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