KR20190124012A - 전자기 차폐층을 갖는 반도체 패키지 - Google Patents

전자기 차폐층을 갖는 반도체 패키지 Download PDF

Info

Publication number
KR20190124012A
KR20190124012A KR1020180048036A KR20180048036A KR20190124012A KR 20190124012 A KR20190124012 A KR 20190124012A KR 1020180048036 A KR1020180048036 A KR 1020180048036A KR 20180048036 A KR20180048036 A KR 20180048036A KR 20190124012 A KR20190124012 A KR 20190124012A
Authority
KR
South Korea
Prior art keywords
conductive structure
disposed
fingers
exposed
layer
Prior art date
Application number
KR1020180048036A
Other languages
English (en)
Other versions
KR102624200B1 (ko
Inventor
최복규
엄주일
임상준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180048036A priority Critical patent/KR102624200B1/ko
Priority to TW107139327A priority patent/TWI791658B/zh
Priority to US16/183,538 priority patent/US10923434B2/en
Priority to CN201811404185.7A priority patent/CN110400790B/zh
Publication of KR20190124012A publication Critical patent/KR20190124012A/ko
Application granted granted Critical
Publication of KR102624200B1 publication Critical patent/KR102624200B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

반도체 패키지는, 기판 위에 배치되는 칩과, 기판 위에서 칩의 적어도 어느 하나 이상의 측면을 둘러싸도록 배치되는 전도성 구조체 프레임과, 전도성 구조체 프레임으로부터 기판 바깥쪽을 향해 연장되는 전도성 구조체 핑거들로 구성되는 전도성 구조체와, 기판 위에서 칩 및 전도성 구조체를 덮되, 전도성 구조체 핑거들의 단부 측면들을 노출시키는 몰딩재와, 그리고 몰딩재를 덮으며 전도성 구조체 핑거들의 노출 측면들과 접촉되는 전자기 차폐층을 포함한다.

Description

전자기 차폐층을 갖는 반도체 패키지{Semiconductor package having EMI shielding layer}
본 개시의 여러 실시예들은 일반적으로 반도체 패키지에 관한 것으로서, 특히 전자기 차폐층(EMI shielding layer)을 갖는 반도체 패키지에 관한 것이다.
반도체 장치는 여러 전자 기기들과 집적하여 배치되는 것이 일반적이다. 이 경우 전자 기기들로부터 직접 방사되거나 전도되는 전자파가 서로 다른 전자 기기들의 수신 기능에 장애를 발생시킬 수 있다. 이에 따라 소형화 및 집적화를 요구하는 휴대용 단말기에 사용되는 반도체 장치의 경우, 불필요한 전자기 신호 또는 전자기 잡음에 의해 희망하는 전자 신호의 수신 장애가 발생하는 전자기(EMI; ElectroMagnetic Interference)의 효과적인 차폐 방법에 대한 필요성이 대두되고 있다.
본 출원이 해결하고자 하는 과제는, 그라운드에 연결되는 전도성 구조체를 이용하여 전자기 차폐층과의 컨택 저항을 감소시킴으로써 전자기 차폐 효과를 증대시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 개시의 일 예에 따른 반도체 패키지는, 기판 위에 배치되는 칩과, 기판 위에서 칩의 적어도 어느 하나 이상의 측면을 둘러싸도록 배치되는 전도성 구조체 프레임과, 전도성 구조체 프레임으로부터 기판 바깥쪽을 향해 연장되는 전도성 구조체 핑거들로 구성되는 전도성 구조체와, 기판 위에서 칩 및 전도성 구조체를 덮되, 전도성 구조체 핑거들의 단부 측면들을 노출시키는 몰딩재와, 그리고 몰딩재를 덮으면서 전도성 구조체 핑거들의 노출 측면들과 접촉되는 전자기 차폐층을 포함한다.
본 개시의 일 예에 따른 반도체 패키지는, 내부에 그라운드에 연결되는 배선층을 포함하는 기판바디와, 기판바디 상부 및 하부에 각각 배치되는 상부 솔더 레지스트층 및 하부 솔더 레지스트층으로 구성되는 기판과, 기판의 상부 솔더 레지스트층 위에 배치되는 칩과, 상부 솔더 레지스트층 위에서 칩의 일 측면과 이격되면서 제1 방향을 따라 길게 배치되는 제1 전도성 구조체 프레임과, 칩의 다른 측면과 이격되면서 제1 방향을 따라 길게 배치되는 제2 전도성 구조체 프레임과, 제1 전도성 구조체 프레임의 바깥쪽 측면으로부터 연장되는 복수개의 제1 전도성 구조체 핑거들과, 그리고 제2 전도성 구조체 프레임의 바깥쪽 측면으로부터 연장되는 복수개의 제2 전도성 구조체 핑거들로 구성되는 전도성 구조체와, 제1 전도성 구조체 프레임의 양 단부 표면들 및 상기 제2 전도성 구조체 프레임의 양 단부 표면들과, 제1 전도성 구조체 핑거들의 단부 표면들 및 상기 제2 전도성 구조체 핑거들의 단부 표면들을 노출시키면서 칩 및 전도성 구조체를 덮는 몰딩재와, 그리고 몰딩재의 상부 및 측부를 덮으며 제1 전도성 구조체 프레임의 양 단부 표면들 및 제2 전도성 구조체 프레임의 양 단부 표면들과, 제1 전도성 구조체 핑거들의 단부 표면들 및 제2 전도성 구조체 핑거들의 단부 표면들과 접촉되도록 배치되는 전자기 차폐층을 포함한다.
본 개시의 일 예에 따른 반도체 패키지는, 내부에 그라운드에 결합되는 배선층을 포함하는 기판바디와, 기판바디 상부 및 하부에 각각 배치되는 상부 솔더 레지스트층 및 하부 솔더 레지스트층으로 구성되는 기판과, 기판의 상부 솔더 레지스트층 위에 배치되는 칩과, 상부 솔더 레지스트층 위에서 칩의 모든 측면들과 이격되면서 칩의 모든 측면들을 둘러싸는 폐루프의 고리 형태를 갖는 전도성 구조체 프레임과, 전도성 구조체 프레임의 바깥쪽 측면으로부터 연장되는 복수개의 전도성 구조체 핑거들로 구성되는 전도성 구조체와, 전도성 구조체 핑거들의 단부 표면들을 노출시키면서 칩 및 전도성 구조체를 덮는 몰딩재와, 그리고 몰딩재의 상부 및 측부를 덮으며 전도성 구조체 핑거들의 단부 표면들과 접촉되도록 배치되는 전자기 차폐층을 포함한다.
여러 실시예들에 따르면, 패키지 기판 위에서 측면 방향으로 다수의 노출면들을 갖는 전도성 구조체를 배치시키고, 이 전도성 구조체를 그라운드에 연결시키면서 전도성 구조체의 다수의 노출면들을 전자기 차폐층에 컨택되도록 함으로써, 컨택 저항을 감소시켜 전자기 차폐 효과가 증대될 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 반도체 패키지의 평면 구조를 나타내 보인 레이아웃도이다.
도 2는 도 1의 선 I-I'를 따라 절단한 단면도이다.
도 3은 본 개시의 다른 예에 따른 반도체 패키지의 단면도이다.
도 4는 본 개시의 다른 예에 따른 반도체 패키지의 평면 구조를 나타내 보인 레이아웃도이다.
도 5는 도 4의 선 II-II를 따라 절단한 단면도이다
도 6은 본 개시의 다른 예에 따른 반도체 패키지의 단면도이다.
도 7은 본 개시의 다른 예에 따른 반도체 패키지의 평면 구조를 나타내 보인 레이아웃도이다.
도 8은 도 7의 선 III-III'를 따라 절단한 단면도이다.
도 9는 본 개시의 다른 예에 따른 반도체 패키지의 단면도이다.
도 10은 본 개시의 다른 예에 따른 반도체 패키지의 평면 구조를 나타내 보인 레이아웃도이다.
도 11은 도 10의 선 IV-IV'를 따라 절단한 단면도이다
도 12는 본 개시의 다른 예에 따른 반도체 패키지의 단면도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
반도체 패키지에 있어서, 일반적인 전자기 차폐 방법은, 몰드층을 형성한 후에 몰드층 및 패키지 기판 측면을 덮는 전자기 차폐층을 형성하는 방법이다. 이 경우 전자기 차폐층은 패키지 기판 내의 배선 측면에 컨택시킨다. 전자기 차폐층에 컨택되는 배선은 패키지 기판 하부의 외부 접속 수단을 통해 그라운드에 연결시킬 수 있다. 통상적으로 패키지 기판 내의 배선 두께는 매우 얇게 형성된다. 따라서 이 경우 패키지 기판 측면에서 전자기 차폐층과 그라운드 배선 사이의 컨택 면적 또한 작다. 따라서 컨택 저항이 높음에 따라 전자기 차폐 효과가 저하될 뿐더러, 컨택을 형성하는 과정에서의 컨택이 불완전하게 이루어지는 경우도 발생될 수 있다. 이에 따라 본 개시의 여러 실시예들에서, 패키지 기판 위에서 측면 방향으로 다수의 노출면들을 갖는 전도성 구조체를 배치시키고, 이 전도성 구조체를 그라운드에 연결시키면서 전도성 구조체의 다수의 노출면들을 전자기 차폐층에 컨택되는 구조를 갖는 반도체 패키지를 제시하고자 한다. 이와 같은 반도체 패키지에 따르면, 패키지 기판 내의 배선 두께와는 무관하게, 전자기 차폐층과 전도성 구조체 사이의 컨택 저항을 감소시켜 전자기 차폐 효과를 증대시킬 수 있다.
도 1은 본 개시의 일 예에 따른 반도체 패키지(100A)의 평면 구조를 나타내 보인 레이아웃도이다. 그리고 도 2는 도 1의 선 I-I'를 따라 절단한 단면도이다. 도 2에서 도시되어 있는 몰딩재 및 전자기 차폐층은 도 1에서 생략되어 있다. 도 1 및 도 2를 함께 참조하면, 본 예에 따른 반도체 패키지(100A)는 기판(110)과, 칩(161)과, 전도성 구조체(180)와, 몰딩재(192)과, 그리고 전자기 차폐층(194)을 포함하여 구성될 수 있다. 기판(110)은, 기판바디(111)와, 기판바디(111)의 상부 및 하부에 각각 배치되는 상부 솔더 레지스트층(112) 및 하부 솔더 레지스트층(113)을 포함할 수 있다. 기판바디(111) 내부에는 복수층(multi layer)의 배선 구조가 배치될 수 있다. 본 예에서는 3층의 배선 구조를 예로 들었지만, 기판바디(111) 내에 단층 또는 3층 이외의 다층의 배선 구조가 배치될 수도 있다. 또한 이하에서 설명되는 배선 구조는 하나의 예로서, 반도체 패키지(100A)의 용도 등에 따라서 다양하게 변형될 수 있다.
기판바디(111) 내의 배선 구조는, 기판바디(111)의 하부에 배치되는 하부 배선층들(121-1A, 121-2A, 121-3A, 121-4A)과, 기판바디(111)의 상부에 배치되는 상부 배선층들(121-1C, 121-2C, 121-3C, 121-4C)과, 그리고 그 사이에 배치되는 중간 배선층들(121-1B, 121-2B, 121-3B, 121-4B)을 포함하여 구성될 수 있다. 서로 다른 층의 배선층들은, 다양한 형태로 전기적으로 상호 결합될 수 있다. 일 예에서 서로 다른 층의 배선층들은, 비아(via) 구조를 통해 전기적으로 상호 결합될 수 있다. 본 예의 경우, 하부 배선층(121-1A)과 상부 배선층(121-1C)은 제1 비아(131)에 의해 전기적으로 상호 결합된다. 상부 배선층들(121-2C, 121-3C) 각각은, 제2 비아(132) 및 제4 비아(134)에 의해 중간 배선층들(121-2B, 121-3B)과 전기적으로 결합된다. 중간 배선층들(121-2B, 121-3B) 각각은, 제3 비아(133) 및 제5 비아(135)에 의해 하부 배선층들(121-2C, 121-3C)과 전기적으로 결합된다. 하부 배선층(121-4A)과 상부 배선층(121-4C)은 제6 비아(136)에 의해 전기적으로 상호 결합된다. 비록 본 단면 구조에는 나타나 있지 않지만, 중간 배선층(121-1B, 121-4B)의 경우, 다른 비아에 의해 하부 배선층(121-1A, 121-4A) 및 상부 배선층(121-1C, 121-4C)과 전기적으로 결합될 수 있다.
기판바디(111)의 상부면 및 상부 배선층들(121-1C, 121-2C, 121-3C, 121-4C)의 상부면 위에는 상부 솔더 레지스트층(112)이 배치될 수 있다. 상부 솔더 레지스트층(112)은, 상부 배선층들(121-1C, 121-4C)의 일부 표면을 노출시키는 개구부들을 갖는다. 이 개구부들에 의해 노출되는 상부 배선층들(121-1C, 121-4C)의 표면들 위에는 본딩 패드(151)가 배치될 수 있다. 본딩패드(151)는 복수개 배치될 수 있다. 본딩패드(151)는, 칩(161) 및 전도성 구조체(180)와 수직 방향으로 중첩되지 않은 위치에 배치될 수 있다. 유사하게 기판바디(111)의 하부면 및 하부 배선층들(121-1A, 121-2A, 121-3A, 121-4A)의 하부면 위에는 하부 솔더 레지스트층(113)이 배치될 수 있다. 하부 솔더 레지스트층(113)은, 하부 배선층들(121-1A, 121-2A, 121-3A, 121-4A)의 일부 표면을 노출시키는 개구부들을 갖는다.
하부 솔더 레지스트층(113)의 개구부들에 의해 노출되는 하부 배선층들(121-1A, 121-2A, 121-3A, 121-4A)의 표면들 위에는 솔더볼들(196-1, …, 196-5)이 배치될 수 있다. 솔더볼들(196-1, …, 196-5) 각각은, 외부의 전자 장치, 예컨대 마더보드(motherboard)에 접속되어, 반도체 패키지(100A)와 마더보드 사이의 신호 전달 통로로 기능한다. 본 예에서 솔더볼들(196-1, …, 196-5) 중, 하부 배선층(121-1A)에 접속되는 솔더볼(196-1)과 하부 배선층(121-4A)에 접속되는 솔더볼(196-5)은, 그라운드 전압 인가를 위한 접속 수단으로 기능한다. 나머지 솔더볼들(196-2, 196-3, 196-4)은, 데이터 신호 전달 및 전원 전압 인가를 위한 접속 수단으로 기능할 수 있다. 이 경우 기판바디(111) 상부의 본딩 패드(151)는, 상부 배선층들(121-1C, 121-4C)과, 제1 비아(131) 및 제6 비아(136)와, 그리고 하부 배선층들(121-1A, 121-4A)을 통해 솔더볼들(196-1, 196-5)에 접속되는 그라운드에 연결될 수 있다. 본 예에서 하부 배선층들(121-1A, 121-4A)의 일 측면과, 중간 배선층들(121-1B, 121-4B)의 일 측면과, 그리고 상부 배선층들(121-1C, 121-4C)의 일 측면은 기판바디(111)의 측면에서 노출되지 않도록 기판바디(111) 내에 내장될 수 있다.
상부 솔더 레지스트층(112) 위의 제1 영역, 예컨대 칩 부착 영역에는 접착제(171)를 개재하여 칩(161)이 배치된다. 비록 도면에 나타내지는 않았지만, 칩(161)은 와이어를 통해 기판바디(111) 내의 배선층들과 전기적으로 연결될 수 있다. 다른 예에서 칩(161)은 플립 칩 본딩을 통해 기판바디(111) 내의 배선층들과 전기적으로 연결될 수도 있다. 상부 솔더 레지스트층(112) 위의 제2 영역에는 접착제(172)를 개재하여 전도성 구조체(180)가 배치된다. 접착제(172)는 절연성 물질로 구성될 수 있다. 전도성 구조체(180)는, 제1 전도성 구조체 프레임(181A), 제2 전도성 구조체 프레임(181B), 복수개의 제1 전도성 구조체 핑거들(182A), 및 복수개의 제2 전도성 구조체 핑거들(182B)을 포함하여 구성될 수 있다.
제1 전도성 구조체 프레임(181A) 및 제2 전도성 구조체 프레임(181B)은, 일정한 폭을 가지면서 칩(161)의 양 측면에서 제1 방향을 따라 길게 연장되는 스트라이프 형태로 배치된다. 제1 전도성 구조체 프레임(181A)은, 반도체 패키지(100A) 내부를 향하여 노출되는 제1 측면(181A-1)과, 반도체 패키지(100A) 외부를 향하여 노출되는 제2 측면(181A-2)을 갖는다. 제2 전도성 구조체 프레임(181B)은, 반도체 패키지(100A) 내부를 향하여 노출되는 제1 측면(181B-1)과, 반도체 패키지(100A) 외부를 향하여 노출되는 제2 측면(181B-2)을 갖는다. 이에 따라 제1 전도성 구조체 프레임(181A)의 제1 측면(181A-1) 및 제2 전도성 구조체 프레임(181B)의 제1 측면(181B-1)은, 제1 방향과 교차하는 제2 방향을 따라 일정 간격 이격되면서 상호 대향한다. 제1 전도성 구조체 프레임(181A)의 제1 방향 및 제1 방향과 반대 방향을 향하는 양 단부의 측면들(183A) 및 제2 전도성 구조체 프레임(181B)의 제1 방향 및 제1 방향과 반대 방향을 향하는 양 단부의 측면들(183B)은 기판(110) 측면에 정렬된다.
복수개의 제1 전도성 구조체 핑거들(182A)은, 제1 전도성 구조체 프레임(181A)의 제2 측면(181A-2)으로부터 제2 방향을 향해 일정 길이로 연장된다. 즉 제1 전도성 구조체 프레임(181A)과 복수개의 제1 전도성 구조체 핑거들(182A)은 일체로 이루어진다. 복수개의 제1 전도성 구조체 핑거들(182A)은 제1 방향을 따라 일정 간격 이격되도록 배치된다. 복수개의 제1 전도성 구조체 핑거들(182A) 각각의 제2 방향을 향하는 단부의 측면(184A)은 기판(110) 측면에 정렬된다. 복수개의 제2 전도성 구조체 핑거들(182B)은, 제2 전도성 구조체 프레임(181B)의 제2 측면(181B-2)으로부터 제2 방향과 반대 방향을 향해 일정 길이로 연장된다. 즉 제2 전도성 구조체 프레임(181B)과 복수개의 제2 전도성 구조체 핑거들(182B)은 일체로 이루어진다. 복수개의 제2 전도성 구조체 핑거들(182B)은 제1 방향을 따라 일정 간격 이격되도록 배치된다. 복수개의 제2 전도성 구조체 핑거들(182B) 각각의 제2 방향과 반대 방향을 향하는 단부의 측면(184B)은 기판(110) 측면에 정렬된다. 제1 전도성 구조체 프레임(181A) 및 제2 전도성 구조체 프레임(181B)은 각각 와이어(165)를 통해 본딩 패드(151)에 전기적으로 접속될 수 있다. 제1 전도성 구조체 프레임(181A)의 제1 측면(181A-1)은, 칩(161)의 제1 측면과 일정 간격 이격되도록 배치될 수 있다. 제2 전도성 구조체 프레임(181B)의 제1 측면(181B-1)은, 칩(161)의 제2 측면과 일정 간격 이격되도록 배치될 수 있다. 본 예에서 칩(161)의 제2 측면은 제1 측면의 반대 측면일 수 있다.
기판바디(111) 위에는 몰딩공정에 의해 형성되는 몰딩재(192)가 배치된다. 몰딩재(192)는 에폭시 몰딩 컴파운드(EMC; Epoxy Molding Compound)일 수 있다. 몰딩재(192)는, 칩(161)의 상부면 및 측면을 모두 덮을 수 있다. 몰딩재(192)는, 제1 전도성 구조체 프레임(181A)의 노출 측면(183A) 및 제1 전도성 구조체 핑거들(182A)의 노출 측면(184A)을 제외한 제1 전도성 구조체 프레임(181A) 및 제1 전도성 구조체 핑거(182A)의 나머지 부분을 모두 덮을 수 있다. 또한 몰딩재(192)는, 제2 전도성 구조체 프레임(181B)의 노출 측면(183B) 및 제2 전도성 구조체 핑거들(182B)의 노출 측면(184B)을 제외한 제2 전도성 구조체 프레임(181B) 및 제2 전도성 구조체 핑거(182B)의 나머지 부분을 모두 덮을 수 있다. 제1 전도성 구조체 핑거들(182A)이 노출되는 몰딩재(192)의 일 측면에서는, 몰딩재(192)와 제1 전도성 구조체 핑거들(182A)의 노출 표면(184A)이 제1 방향을 따라 교대로 배치된다. 제2 전도성 구조체 핑거들(182B)이 노출되는 몰딩재(192)의 반대 측면에서는, 몰딩재(192)와 제2 전도성 구조체 핑거들(182B)의 노출 표면(184B)이 제1 방향을 따라 교대로 배치된다.
전자기 차폐층(194)은 몰딩 공정이 이루어진 반도체 패키지(100A)의 측면 및 상부면 위에 배치된다. 일 예에서 전자기 차폐층(194)은 단일의 금속층 또는 복수의 금속층으로 구성될 수 있다. 전자기 차폐층(194)은, 전도성 구조체(180)의 제1 전도성 구조체 프레임(181A)의 노출 측면들(183A) 및 제1 전도성 구조체 핑거(182A)의 노출 측면들(184A)과, 그리고 제2 전도성 구조체 프레임(181B)의 노출 측면들(183B) 및 제2 전도성 구조체 핑거(182B)의 노출 측면들(184B)에 각각 직접 접촉되며, 몰딩재(192)의 측면 및 상부면을 모두 덮도록 배치될 수 있다. 전자기 차폐층(194)은, 일 측면에서 제1 방향을 따라 제1 전도성 구조체 핑거들(182A) 및 몰딩재(192)와 교대로 접촉될 수 있다. 전자기 차폐층(194)은, 반대 측면에서 제1 방향을 따라 제2 전도성 구조체 핑거들(182B) 및 몰딩재(192)와 교대로 접촉될 수 있다. 이와 같이 금속 재질과의 상대적으로 높은 접착력을 갖는 제1 전도성 구조체 핑거들(182A) 및 제2 전도성 구조체 핑거들(182B)이 몰딩재(192)와 교대로 배치됨으로써, 몰딩재(192)와 전자기 차폐층(194)과의 상대적으로 낮은 접착력이 보상될 수 있다.
전자기 차폐층(194)은, 기판바디(111) 위에서 전자기 차폐층(194)과 접촉되는 제1 전도성 구조체 핑거들(182A) 및 제1 전도성 구조체 프레임(181A)과, 와이어(165)와, 본딩 패드(151)와, 기판바디(111) 내의 배선층들(121-1A, 121-1B, 121-1C) 및 제1 비아(131)와, 그리고 솔더볼(196-1)을 통해 그라운드에 연결될 수 있다. 또한 전자기 차폐층(194)은, 기판바디(111) 위에서 전자기 차폐층(194)과 접촉되는 제2 전도성 구조체 핑거(182B) 및 제2 전도성 구조체 프레임(181B)과, 와이어(165) 및 본딩 패드(151)와, 기판바디(111) 내의 배선층들(121-4A, 121-4B, 121-4C) 및 제6 비아(136)와, 그리고 솔더불(196-5)을 통해 그라운드에 연결될 수 있다.
이와 같이 본 예에 따른 반도체 패키지(100A)의 경우, 전자기 차폐층(194)이, 그라운드와의 연결을 위해 기판바디(111) 내의 배선층들과 직접적으로 접촉되지 않으므로, 배선층들을 기판(110) 측면까지 연장시킬 필요가 없다. 또한 기판바디(111) 내에서 배선층들을 노출시킬 필요도 없다. 일반적으로 기판바디(111) 내부의 배선층들은 칩(161)과 외부 사이의 신호 전달 경로로 사용되므로, 높은 전기 전도도(conductivity)를 갖는 것이 요구된다. 예컨내 배선층들은 대략 5.8E7 s/m의 전기 전도도를 갖는 구리(Cu) 재질로 구성될 수 있다. 그런데 이와 같은 구리 재질의 배선층들의 경우 공기중에 노출시 잘 산화되는 경향을 나타낸다. 구리 재질의 배선층들이 산화되면 전기 전도도가 낮아진다. 따라서 배선층들의 측면들을 기판바디(111) 측면에서 노출시킬 경우 전자기 차폐층(194)을 형성하기 전에 그 표면이 산화되어 전자기 차폐층(194)과의 접촉 저항이 증대될 수 있다. 이에 반하여, 본 예에 따른 반도체 패키지(100A)의 경우, 전도성 구조체(180)는 전자기 차폐층(194)과의 접촉 저항 감소와 그라운드에의 연결 기능만이 요구되므로, 배선층들과 같이 높은 전도도를 가질 필요가 없다. 따라서 전도성 구조체(180)는 전기 전도도가 다소 떨어지더라도 산화에 강한 복합 재료를 사용하여 구현할 수 있다. 예컨대 스테인리스강의 경우, 전기 전도도는 구리보다 낮지만, 공기중에 노출되더라도 산화가 잘 일어나지 않아 전도성 구조체(180)를 구성하는 재료로 활용될 수 있다. 전자기 차폐층(194)을 형성하기 전에 전도성 구조체(180)의 일부 측면이 공기중에 노출되더라도 그 노출 표면이 잘 산화되지 않으며, 산화로 인한 접촉 저항의 증가는 높지 않다.
도 3은 본 개시의 다른 예에 따른 반도체 패키지(100B)의 단면도이다. 본 예에 따른 반도체 패키지(100B)의 평면 구조는 도 1의 반도체 패키지(100A)의 평면 구조와 동일하며, 도 3에 나타낸 반도체 패키지(100B)의 단면 구조는 도 1의 선 I-I'를 따라 절단한 단면 구조와 동일할 수 있다. 도 3에서 도 2와 동일한 참조부호는 동일한 구성요소를 나타내며, 이하에서 중복되는 설명은 생략하기로 한다. 도 3을 참조하면, 본 예에 따른 반도체 패키지(100B)에 있어서, 기판바디(111) 내부의 배선 구조는, 기판바디(111)의 하부에 배치되는 하부 배선층들(121-1A', 121-2A, 121-3A, 121-4A')과, 기판바디(111)의 상부에 배치되는 상부 배선층들(121-1C', 121-2C, 121-3C, 121-4C')과, 그리고 그 사이에 배치되는 중간 배선층들(121-1B', 121-2B, 121-3B, 121-4B')을 포함하여 구성될 수 있다. 하부 배선층(121-1A')과 상부 배선층(121-1C')은 제1 비아(131)에 의해 전기적으로 상호 결합된다. 하부 배선층(121-4A')과 상부 배선층(121-4C')은 제6 비아(136)에 의해 전기적으로 상호 결합된다.
솔더볼들(196-1, …, 196-5) 중 하부 배선층(121-1A')에 접속되는 솔더볼(196-1)과, 하부 배선층(121-4A')에 접속되는 솔더볼(196-5)은 그라운드 전압 인가를 위한 접속 수단으로 기능한다. 따라서 기판바디(111) 상부의 본딩 패드(151)는, 상부 배선층들(121-1C', 121-4C')과, 제1 비아(131) 및 제6 비아(136)와, 그리고 하부 배선층들(121-1A', 121-4A')을 통해 솔더볼들(196-1, 196-5)에 인가되는 그라운드에 연결될 수 있다. 본 예에서 하부 배선층들(121-1A', 121-4A')의 일 측면과, 중간 배선층들(121-1B', 121-4B')의 일 측면과, 그리고 상부 배선층들(121-1C', 121-4C')의 일 측면은 기판바디(111)의 측면에서 노출될 수 있다. 이와 같이 기판바디(111)의 측면에 노출되는 하부 배선층들(121-1A', 121-4A'), 중간 배선층들(121-1B', 121-4B'), 및 상부 배선층들(121-1C', 121-4C')은 모두 솔더볼들(196-1, 196-5)에 인가되는 그라운드 전압에 연결되는 배선층들로 한정될 수 있다. 전자기 차폐층(194')은, 기판바디(111) 측면과, 상부 솔더 레지스트층(112) 및 하부 솔더 레지스트층(113)의 측면에 접촉되도록 연장되어 배치된다. 본 예에 따르면 전자기 차폐층(194')이, 전도성 구조체(180) 외에도 기판바디(111) 내의 배선층들을 통해서도 그라운드에 연결되므로 전자기 차폐의 효율이 증대될 수 있다.
도 4는 본 개시의 다른 예에 따른 반도체 패키지(200A)를 나타내 보인 레이아웃도이다. 그리고 도 5는 도 4의 반도체 패키지(200A)의 단면도이다. 도 5에 나타낸 반도체 패키지(200A)의 단면 구조는 도 4의 선 II-II'를 따라 절단한 단면 구조이다. 도 4에서 몰딩재 및 전자기 차폐층의 도시는 생략되었다. 도 4 및 도 5를 함께 참조하면, 본 예에 따른 반도체 패키지(200A)는 기판(210)과, 칩(261)과, 전도성 구조체(280)와, 그리고 전자기 차폐층(294)을 포함하여 구성될 수 있다. 기판(210)은, 기판바디(211)와, 기판바디(211)의 상부 및 하부에 각각 배치되는 상부 솔더 레지스트층(212) 및 하부 솔더 레지스트층(213)을 포함할 수 있다. 기판바디(211) 내부에는 복수층(multi layer)의 배선 구조가 배치될 수 있다. 본 예에서는 3층의 배선 구조를 예로 들었지만, 단층 또는 3층 이외의 다층으로 배선 구조가 배치될 수도 있다. 또한 이하에서 설명되는 배선 구조는 하나의 예로서, 경우에 따라서 다양하게 변형될 수 있다.
배선 구조는, 기판바디(211)의 하부에 배치되는 하부 배선층들(221-1A, 221-2A, 221-3A, 221-4A)과, 기판바디(211)의 상부에 배치되는 상부 배선층들(221-1C, 221-2C, 221-3C, 221-4C)과, 그리고 그 사이에 배치되는 중간 배선층들(221-1B, 221-2B, 221-3B, 221-4B)을 포함하여 구성될 수 있다. 서로 다른 층의 배선층들은 비아(via)에 의해 전기적으로 상호 결합될 수 있다. 본 예의 경우, 하부 배선층(221-1A)과 상부 배선층(221-1C)은 제1 비아(231)에 의해 전기적으로 상호 결합된다. 상부 배선층들(221-2C, 221-3C) 각각은, 제2 비아(232) 및 제4 비아(234)에 의해 중간 배선층들(221-2B, 221-3B)과 전기적으로 결합된다. 중간 배선층들(221-2B, 221-3B) 각각은, 제3 비아(233) 및 제5 비아(235)에 의해 하부 배선층들(221-2C, 221-3C)과 전기적으로 결합된다. 하부 배선층(221-4A)과 상부 배선층(221-4C)은 제6 비아(236)에 의해 전기적으로 상호 결합된다. 비록 본 단면 구조에는 나타나 있지 않지만, 중간 배선층(221-1B, 221-4B)의 경우, 다른 비아에 의해 하부 배선층(221-1A, 221-4A) 및 상부 배선층(221-1C, 221-4C)과 전기적으로 결합될 수 있다.
기판바디(211)의 상부면 및 상부 배선층들(221-1C, 221-2C, 221-3C, 221-4C)의 상부면 위에는 상부 솔더 레지스트층(212)이 배치될 수 있다. 상부 솔더 레지스트층(212)은, 상부 배선층들(221-1C, 221-4C)의 일부 표면을 노출시키는 개구부들을 갖는다. 이 개구부들에 의해 노출되는 상부 배선층들(221-1C, 221-4C)의 표면들 위에는 컨택 패드(251)가 배치될 수 있다. 컨택 패드(251)는 복수개 배치될 수 있다. 컨택 패드(251)는, 칩(261)과는 수직 방향으로 중첩되지 않지만, 전도성 구조체(280)와는 수직 방향으로 중첩되는 위치에 배치될 수 있다. 유사하게 기판바디(211)의 하부면 및 하부 배선층들(221-1A, 221-2A, 221-3A, 221-4A)의 하부면 위에는 하부 솔더 레지스트층(213)이 배치될 수 있다. 하부 솔더 레지스트층(213)은, 하부 배선층들(221-1A, 221-2A, 221-3A, 221-4A)의 일부 표면을 노출시키는 개구부들을 갖는다.
하부 솔더 레지스트층(213)의 개구부들에 의해 노출되는 하부 배선층들(221-1A, 221-2A, 221-3A, 221-4A)의 표면들 위에는 솔더볼들(296-1, …, 296-5)이 배치될 수 있다. 솔더볼들(296-1, …, 296-5) 각각은 외부의 전자 장치, 예컨대 마더보드(motherboard)에 접속되어, 반도체 패키지(200A)와 외부 사이의 신호 전달 통로로 기능한다. 본 예에서 솔더볼들(296-1, …, 296-5) 중, 하부 배선층(221-1A)에 접속되는 솔더볼(296-1)과 하부 배선층(221-4A)에 접속되는 솔더볼(296-5)은 그라운드 전압 인가를 위한 접속 수단으로 기능한다. 나머지 솔더볼들(296-2, 296-3, 296-4)은 데이터 신호 전달을 위한 접속 수단으로 기능할 수 있다. 따라서 기판바디(211) 상부의 컨택 패드(251)는, 상부 배선층들(221-1C, 221-4C)과, 제1 비아(231) 및 제6 비아(236)와, 그리고 하부 배선층들(221-1A, 221-4A)을 통해 솔더볼들(296-1, 296-5)에 접속되는 그라운드에 연결될 수 있다. 본 예에서 하부 배선층들(221-1A, 221-4A)의 일 측면과, 중간 배선층들(221-1B, 221-4B)의 일 측면과, 그리고 상부 배선층들(221-1C, 221-4C)의 일 측면은 기판바디(211)의 측면에서 노출되지 않도록 기판바디(211) 내에 내장될 수 있다.
상부 솔더 레지스트층(212) 위의 제1 영역, 예컨대 칩 부착 영역에는 접착제(271)를 개재하여 칩(261)이 배치된다. 비록 도면에 나타내지는 않았지만, 칩(261)은 와이어를 통해 기판바디(211) 내의 배선층들과 전기적으로 연결될 수 있다. 다른 예에서 칩(261)은 플립 칩 본딩을 통해 기판바디(211) 내의 배선층들과 전기적으로 연결될 수도 있다. 상부 솔더 레지스트층(212) 위의 제2 영역에는 전도성 접착층(288)을 개재하여 전도성 구조체(280)가 배치된다. 본 예에서 전도성 접착층(288)은, 도 1 내지 도 3을 참조하여 설명한 실시예들에서 사용된 와이어 대신에 전도성 구조체(280)와 기판바디(211) 내의 배선층들 사이의 전기적 연결 수단을 제공한다. 전도성 구조체(280)는, 제1 전도성 구조체 프레임(281A), 제2 전도성 구조체 프레임(281B), 복수개의 제1 전도성 구조체 핑거들(282A), 및 복수개의 제2 전도성 구조체 핑거들(282B)을 포함하여 구성될 수 있다.
제1 전도성 구조체 프레임(281A) 및 제2 전도성 구조체 프레임(281B)은, 일정한 폭을 가지면서 칩(261)의 양 측면에서 제1 방향을 따라 길게 연장되는 스트라이프 형태로 배치된다. 제1 전도성 구조체 프레임(281A)은, 반도체 패키지(200A) 내부를 향하여 노출되는 제1 측면(281A-1)과, 반도체 패키지(200A) 외부를 향하여 노출되는 제2 측면(281A-2)을 갖는다. 제2 전도성 구조체 프레임(281B)은, 반도체 패키지(200A) 내부를 향하여 노출되는 제1 측면(281B-1)과, 반도체 패키지(200A) 외부를 향하여 노출되는 제2 측면(281B-2)을 갖는다. 이에 따라 제1 전도성 구조체 프레임(281A)의 제1 측면(281A-1) 및 제2 전도성 구조체 프레임(281B)의 제1 측면(281B-1)은, 제1 방향과 교차하는 제2 방향을 따라 일정 간격 이격되면서 상호 대향한다. 제1 전도성 구조체 프레임(281A)의 제1 방향 및 제1 방향과 반대 방향을 향하는 양 단부의 측면들(283A) 및 제2 전도성 구조체 프레임(281B)의 제1 방향 및 제1 방향과 반대 방향을 향하는 양 단부의 측면들(283B)은 기판(210) 측면에 정렬된다.
복수개의 제1 전도성 구조체 핑거들(282A)은, 제1 전도성 구조체 프레임(281A)의 제2 측면(281A-2)으로부터 제2 방향을 향해 일정 길이로 연장된다. 즉 제1 전도성 구조체 프레임(281A)과 복수개의 제1 전도성 구조체 핑거들(282A)은 일체로 이루어진다. 복수개의 제1 전도성 구조체 핑거들(282A)은 제1 방향을 따라 일정 간격 이격되도록 배치된다. 복수개의 제1 전도성 구조체 핑거들(282A) 각각의 제2 방향을 향하는 단부의 측면(284A)은 기판(210) 측면에 정렬된다. 복수개의 제2 전도성 구조체 핑거들(282B)은, 제2 전도성 구조체 프레임(281B)의 제2 측면(281B-2)으로부터 제2 방향과 반대 방향을 향해 일정 길이로 연장된다. 즉 제2 전도성 구조체 프레임(281B)과 복수개의 제2 전도성 구조체 핑거들(282B)은 일체로 이루어진다. 복수개의 제2 전도성 구조체 핑거들(282B)은 제1 방향을 따라 일정 간격 이격되도록 배치된다. 복수개의 제2 전도성 구조체 핑거들(282B) 각각의 제2 방향과 반대 방향을 향하는 단부의 측면(284B)은 기판(210) 측면에 정렬된다. 제1 전도성 구조체 프레임(281A)의 제1 측면(281A-1)은, 칩(261)의 제1 측면과 일정 간격 이격되도록 배치될 수 있다. 제2 전도성 구조체 프레임(281B)의 제1 측면(281B-1)은, 칩(261)의 제2 측면과 일정 간격 이격되도록 배치될 수 있다. 본 예에서 칩(261)의 제2 측면은 제1 측면의 반대 측면일 수 있다.
전도성 접착층(288)의 일부 하부면은 컨택 패드(251)의 상부면에 직접 접촉된다. 일 예에서 전도성 접착층(288)은, 솔더 페이스트(solder paste) 또는 범프(bump)를 포함할 수 있다. 또 다른 예에서, 전도성 접착층(288)은, 전도성 페이스트나 전도성 필름을 포함할 수도 있다. 이에 따라 전도성 구조체(280)는 전도성 접착층(288) 및 컨택 패드(251)를 통해 상부 배선층들(221-1C, 221-4C)과 전기적으로 연결될 수 있다. 일 예에서 전도성 접착층(288)는, 제1 전도성 구조체 프레임(281A) 및 제1 전도성 구조체 핑거들(282A)과, 그리고 제2 전도성 구조체 프레임(281B) 및 제2 전도성 구조체 핑거들(282B)과 수직 방향으로 중첩될 수 있다.
본 예에 따른 반도체 패키지(200A)에 따르면, 전자기 차폐층(294)은, 기판바디(211) 위에서 전자기 차폐층(294)과 접촉되는 제1 전도성 구조체 핑거들(282A) 및 제1 전도성 구조체 프레임(281A)과, 전도성 접착층(288)과, 컨택 패드(251)와, 기판바디(211) 내의 배선층들(221-1A, 221-1B, 221-1C) 및 제1 비아(231)와, 그리고 솔더볼(296-1)을 통해 그라운드에 연결될 수 있다. 또한 전자기 차폐층(294)은, 기판바디(211) 위에서 전자기 차폐층(294)과 접촉되는 제2 전도성 구조체 핑거(282B) 및 제2 전도성 구조체 프레임(281B)과, 전도성 접착층(288)과, 컨택 패드(251)와, 기판바디(211) 내의 배선층들(221-4A, 221-4B, 221-4C) 및 제6 비아(236)와, 그리고 솔더불(296-5)을 통해 그라운드에 연결될 수 있다.
기판바디(211) 위에는 몰딩공정에 의해 형성되는 몰딩재(292)가 배치된다. 몰딩재(292)는 에폭시 몰딩 컴파운드(EMC)일 수 있다. 몰딩재(292)는, 칩(261)의 상부면 및 측면을 모두 덮을 수 있다. 몰딩재(292)는, 제1 전도성 구조체 프레임(281A)의 노출 측면(283A) 및 제1 전도성 구조체 핑거들(282A)의 노출 측면(284A)을 제외한 제1 전도성 구조체 프레임(281A) 및 제1 전도성 구조체 핑거(282A)의 나머지 부분을 모두 덮을 수 있다. 또한 몰딩재(292)는, 제2 전도성 구조체 프레임(281B)의 노출 측면(283B) 및 제2 전도성 구조체 핑거들(282B)의 노출 측면(284B)을 제외한 제2 전도성 구조체 프레임(281B) 및 제2 전도성 구조체 핑거(282B)의 나머지 부분을 모두 덮을 수 있다. 제1 전도성 구조체 핑거들(281A)이 노출되는 몰딩재(292)의 일 측면에서는, 몰딩재(292)와 제1 전도성 구조체 핑거들(281A)의 노출 표면(284A)이 제1 방향을 따라 교대로 배치된다. 제2 전도성 구조체 핑거들(281B)이 노출되는 몰딩재(292)의 반대 측면에서는, 몰딩재(292)와 제2 전도성 구조체 핑거들(281B)의 노출 표면(284B)이 제1 방향을 따라 교대로 배치된다.
전자기 차폐층(294)은 몰딩 공정이 이루어진 반도체 패키지(200A)의 측면 및 상부면 위에 배치된다. 일 예에서 전자기 차폐층(294)은 단일의 금속층 또는 복수의 금속층으로 구성될 수 있다. 전자기 차폐층(294)은, 전도성 구조체(280)의 제1 전도성 구조체 프레임(281A)의 노출 측면들(283A) 및 제1 전도성 구조체 핑거(282A)의 노출 측면들(284A)과, 그리고 제2 전도성 구조체 프레임(281B)의 노출 측면들(283B) 및 제2 전도성 구조체 핑거(282B)의 노출 측면들(284B)에 각각 직접 접촉되며, 몰딩재(292)의 측면 및 상부면을 덮도록 배치될 수 있다. 전자기 차폐층(294)은, 일 측면에서 제1 방향을 따라 제1 전도성 구조체 핑거들(282A) 및 몰딩재(292)와 교대로 접촉될 수 있다. 전자기 차폐층(294)은, 반대 측면에서 제1 방향을 따라 제2 전도성 구조체 핑거들(282B) 및 몰딩재(292)와 교대로 접촉될 수 있다. 이와 같이 금속 재질과의 상대적으로 높은 접착력을 갖는 제1 전도성 구조체 핑거들(282A) 및 제2 전도성 구조체 핑거들(282B)이 몰딩재(292)와 교대로 배치됨으로써, 몰딩재(292)와 전자기 차폐층(294)과의 상대적으로 낮은 접착력이 보상될 수 있다.
도 6은 본 개시의 다른 예에 따른 반도체 패키지(200B)의 단면도이다. 도 6의 반도체 패키지(200B)의 평면 구조는 도 4에 나타낸 반도체 패키지(200A)의 평면 구조와 동일할 수 있다. 도 6의 반도체 패키지(200B)의 단면 구조는 도 4의 선 II-II'를 따라 절단한 단면 구조일 수 있다. 도 6에서 도 5와 동일한 참조부호는 동일한 구성요소를 나타내며, 중복되는 설명은 생략하기로 한다. 도 6을 참조하면, 본 예에 따른 반도체 패키지(200B)는, 기판바디(211)와, 기판바디(211) 위의 상부 솔더 레지스트층(212')과, 기판바디(211) 아래의 하부 솔더 레지스트층(213)으로 구성되는 기판(210')을 포함한다. 상부 솔더 레지스트층(212')은 전도성 접착층(288')이 배치되는 영역을 노출시키는 개구부를 갖도록 배치된다. 상부 솔더 레지스트층(212')이 갖는 개구부를 통해 기판바디(211) 내의 상부 배선층들(221-1C, 221-4C)의 일부 표면이 노출될 수 있다. 전도성 접착층(288')은, 개구부에 의해 노출되는 상부 배선층들(221-1C, 221-4C)의 노출 표면에 직접 접촉되도록 배치된다. 전도성 접착층(288')의 하부면과 상부 배선층들(221-1C, 221-4C) 사이의 접촉 면적은, 상부 솔더 레지스트층(212')이 갖는 개구부의 단면적과 동일할 수 있다. 이에 따라 상부 솔더 레지스트층(212')이 갖는 개구부의 단면적을 충분히 늘림으로써, 전도성 접착층(288')과 상부 배선층들(221-1C, 221-4C) 사이의 접촉 저항을 감소시킬 수 있다.
본 예에 따른 반도체 패키지(200B)에 따르면, 전자기 차폐층(294)은, 기판바디(211) 위에서 전자기 차폐층(294)과 접촉되는 제1 전도성 구조체 핑거들(282A) 및 제1 전도성 구조체 프레임(281A)과, 전도성 접착층(288')과, 기판바디(211) 내의 배선층들(221-1A, 221-1B, 221-1C) 및 제1 비아(231)와, 그리고 솔더볼(296-1)을 통해 그라운드에 연결될 수 있다. 또한 전자기 차폐층(294)은, 기판바디(211) 위에서 전자기 차폐층(294)과 접촉되는 제2 전도성 구조체 핑거(282B) 및 제2 전도성 구조체 프레임(281B)과, 전도성 접착층(288')과, 기판바디(211) 내의 배선층들(221-4A, 221-4B, 221-4C) 및 제6 비아(236)와, 그리고 솔더불(296-5)을 통해 그라운드에 연결될 수 있다.
도 7은 본 개시의 다른 예에 따른 반도체 패키지(300A)를 나타내 보인 레이아웃도이다. 그리고 도 8은 도 7의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다. 도 7에서 몰딩재 및 전자기 차폐층의 도시는 생략되었다. 도 7 및 도 8을 참조하면, 본 예에 따른 반도체 패키지(300A)는, 기판(310)과, 칩(361)과, 전도성 구조체(380)와, 몰딩재(392)와, 그리고 전자기 차폐층(394)을 포함하여 구성될 수 있다. 기판(310)은, 기판바디(311)와, 기판바디(311)의 상부 및 하부에 각각 배치되는 상부 솔더 레지스트층(312) 및 하부 솔더 레지스트층(313)을 포함할 수 있다. 기판바디(311) 내부에는 복수층(multi layer)의 배선 구조가 배치될 수 있다. 본 예에서는 3층의 배선 구조를 예로 들었지만, 기판바디(311) 내에 단층 또는 3층 이외의 다층의 배선 구조가 배치될 수도 있다. 또한 이하에서 설명되는 배선 구조는 하나의 예로서, 반도체 패키지(300A)의 용도 등에 따라서 다양하게 변형될 수 있다.
기판바디(311) 내의 배선 구조는, 기판바디(311)의 하부에 배치되는 하부 배선층들(321-1A, 321-2A, 321-3A, 321-4A)과, 기판바디(311)의 상부에 배치되는 상부 배선층들(321-1C, 321-2C, 321-3C, 321-4C)과, 그리고 그 사이에 배치되는 중간 배선층들(321-1B, 321-2B, 321-3B, 321-4B)을 포함하여 구성될 수 있다. 서로 다른 층의 배선층들은, 다양한 형태로 전기적으로 상호 결합될 수 있다. 일 예에서 서로 다른 층의 배선층들은, 비아(via) 구조를 통해 전기적으로 상호 결합될 수 있다. 본 예의 경우, 하부 배선층(321-1A)과 상부 배선층(321-1C)은 제1 비아(331)에 의해 전기적으로 상호 결합된다. 상부 배선층들(321-2C, 321-3C) 각각은, 제2 비아(332) 및 제4 비아(334)에 의해 중간 배선층들(321-2B, 321-3B)과 전기적으로 결합된다. 중간 배선층들(321-2B, 321-3B) 각각은, 제3 비아(333) 및 제5 비아(335)에 의해 하부 배선층들(321-2C, 321-3C)과 전기적으로 결합된다. 하부 배선층(321-4A)과 상부 배선층(321-4C)은 제6 비아(336)에 의해 전기적으로 상호 결합된다. 비록 본 단면 구조에는 나타나 있지 않지만, 중간 배선층(321-1B, 321-4B)의 경우, 다른 비아에 의해 하부 배선층(321-1A, 321-4A) 및 상부 배선층(321-1C, 321-4C)과 전기적으로 결합될 수 있다.
기판바디(311)의 상부면 및 상부 배선층들(321-1C, 321-2C, 321-3C, 321-4C)의 상부면 위에는 상부 솔더 레지스트층(312)이 배치될 수 있다. 상부 솔더 레지스트층(312)은, 상부 배선층들(321-1C, 321-4C)의 일부 표면을 노출시키는 개구부들을 갖는다. 이 개구부들에 의해 노출되는 상부 배선층들(321-1C, 321-4C)의 표면들 위에는 본딩 패드(351)가 배치될 수 있다. 본딩패드(351)는 복수개 배치될 수 있다. 본딩패드(351)는, 칩(361) 및 전도성 구조체(380)와 수직 방향으로 중첩되지 않은 위치에 배치될 수 있다. 유사하게 기판바디(311)의 하부면 및 하부 배선층들(321-1A, 321-2A, 321-3A, 321-4A)의 하부면 위에는 하부 솔더 레지스트층(313)이 배치될 수 있다. 하부 솔더 레지스트층(313)은, 하부 배선층들(321-1A, 321-2A, 321-3A, 321-4A)의 일부 표면을 노출시키는 개구부들을 갖는다.
하부 솔더 레지스트층(313)의 개구부들에 의해 노출되는 하부 배선층들(321-1A, 321-2A, 321-3A, 321-4A)의 표면들 위에는 솔더볼들(396-1, …,396-5)이 배치될 수 있다. 솔더볼들(396-1, …, 396-5) 각각은, 외부의 전자 장치, 예컨대 마더보드에 접속되어, 반도체 패키지(300A)와 마더보드 사이의 신호 전달 통로로 기능한다. 본 예에서 솔더볼들(396-1, …, 396-5) 중, 하부 배선층(321-1A)에 접속되는 솔더볼(396-1)과 하부 배선층(321-4A)에 접속되는 솔더볼(396-5)은, 그라운드 전압 인가를 위한 접속 수단으로 기능한다. 나머지 솔더볼들(396-2, 396-3, 396-4)은, 데이터 신호 전달 및 전원 전압 인가를 위한 접속 수단으로 기능할 수 있다. 이 경우 기판바디(311) 상부의 본딩 패드(351)는, 상부 배선층들(321-1C, 321-4C)과, 제1 비아(331) 및 제6 비아(336)와, 그리고 하부 배선층들(321-1A, 321-4A)을 통해 솔더볼들(396-1, 396-5)에 접속되는 그라운드에 연결될 수 있다. 본 예에서 하부 배선층들(321-1A, 321-4A)의 일 측면과, 중간 배선층들(321-1B, 321-4B)의 일 측면과, 그리고 상부 배선층들(321-1C, 321-4C)의 일 측면은 기판바디(311)의 측면에서 노출되지 않도록 기판바디(311) 내에 내장될 수 있다.
상부 솔더 레지스트층(312) 위의 제1 영역, 예컨대 칩 부착 영역에는 접착제(371)를 개재하여 칩(361)이 배치된다. 비록 도면에 나타내지는 않았지만, 칩(361)은 와이어를 통해 기판바디(311) 내의 배선층들과 전기적으로 연결될 수 있다. 다른 예에서 칩(361)은 플립 칩 본딩을 통해 기판바디(311) 내의 배선층들과 전기적으로 연결될 수도 있다. 상부 솔더 레지스트층(312) 위의 제2 영역에는 접착제(372)를 개재하여 전도성 구조체(380)가 배치된다. 접착제(372)는 절연성 물질로 구성될 수 있다.
전도성 구조체(380)는, 전도성 구조체 프레임(381) 및 복수개의 전도성 구조체 핑거들(382)을 포함하여 구성될 수 있다. 전도성 구조체 프레임(381)은, 일정한 폭을 가지면서 칩(361)의 모든 측면들을 둘러싸는 폐루프의 고리 형태를 갖는다. 전도성 구조체 프레임(381)은, 그 안쪽 측면(381-1)이 칩(361)의 측면과 이격되도록 배치된다. 전도성 구조체 프레임(381)이 폐루프의 고리 형태를 가짐으로써, 반도체 패키지(300A) 전체의 물리적 강성을 증가시킬 수 있다. 또한 반도체 패키지(300A)의 제조 과정에서, 전도성 구조체 프레임(381)은 전체 구조가 안정적으로 유지되도록 하는 지지대로서도 기능할 수 있다. 전도성 구조체 프레임(381)은 각각 와이어(365)를 통해 본딩 패드(351)에 전기적으로 접속될 수 있다. 복수개의 전도성 구조체 핑거들(382)은, 전도성 구조체 프레임(381)의 바깥쪽 측면(381-2)으로부터 바깥쪽을 향해 연장되어 배치된다. 즉 전도성 구조체 프레임(381) 및 복수개의 전도성 구조체 핑거들(382)은 일체로 이루어진다. 복수개의 전도성 구조체 핑거들(382)은, 반도체 패키지(300A)의 측면을 따라서 상호 이격된다. 복수개의 전도성 구조체 핑거들(382) 각각의 단부 표면(384)은 기판(310) 측면에 정렬된다.
기판바디(311) 위에는 몰딩공정에 의해 형성되는 몰딩재(392)가 배치된다. 몰딩재(392)는 에폭시 몰딩 컴파운드(EMC)일 수 있다. 몰딩재(392)는, 칩(361)의 상부면 및 측면을 모두 덮을 수 있다. 몰딩재(392)는, 전도성 구조체 핑거들(382)의 노출 측면(384)을 제외한 전도성 구조체 프레임(381) 및 전도성 구조체 핑거들(382)의 나머지 부분을 모두 덮을 수 있다. 전도성 구조체 핑거들(382)이 노출되는 몰딩재(392)의 일 측면에서는, 몰딩재(392)와 전도성 구조체 핑거들(382)의 노출 표면(384)이 반도체 패키지(300A)의 측면을 따라 교대로 배치된다.
전자기 차폐층(394)은 몰딩 공정이 이루어진 반도체 패키지(300A)의 측면 및 상부면 위에 배치된다. 일 예에서 전자기 차폐층(394)은 단일의 금속층 또는 복수의 금속층으로 구성될 수 있다. 전자기 차폐층(394)은, 전도성 구조체(380)의 전도성 구조체 핑거들(382)의 노출 측면들(384)/전도성 접착층(388)에 각각 직접 접촉되며, 몰딩재(392)의 측면 및 상부면을 모두 덮도록 배치될 수 있다. 전자기 차폐층(394)은, 반도체 패키지(300A)의 측면을 따라서 전도성 구조체 핑거들(382)/전도성 접착층(388) 및 몰딩재(392)와 교대로 접촉될 수 있다. 이와 같이 금속 재질과의 상대적으로 높은 접착력을 갖는 전도성 구조체 핑거들(382)/전도성 접착층(388)이 몰딩재(392)와 교대로 배치됨으로써, 몰딩재(392)와 전자기 차폐층(394)과의 상대적으로 낮은 접착력이 보상될 수 있다. 본 예에 따른 반도체 패키지(300A)에 따르면, 전자기 차폐층(394)은, 기판바디(311) 위에서 전자기 차폐층(394)과 접촉되는 전도성 구조체 핑거들(382)/전도성 접착층(388)과, 와이어(365)와, 본딩 패드(351)와, 기판바디(311) 내의 배선층들(321-1A, 321-1B, 321-1C, 321-4A, 321-4B, 321-3C), 제1 비아(331), 및 제6 비아(336)와, 그리고 솔더볼들(396-1, 396-5)을 통해 그라운드에 연결될 수 있다.
이와 같이 본 예에 따른 반도체 패키지(300A)의 경우, 그라운드와의 연결을 위해 전자기 차폐층(394)이 기판바디(311) 내의 배선층들과 접촉되지 않으므로, 배선층들을 기판(310) 측면까지 연장시킬 필요가 없다. 또한 기판바디(311) 내에서 배선층들을 노출시킬 필요도 없다. 일반적으로 기판바디(311) 내부의 배선층들은 칩(361)과 외부 사이의 신호 전달 경로로 사용되므로, 높은 전기 전도도(conductivity)를 갖는 것이 요구된다. 예컨내 배선층들은 대략 5.8E7 s/m의 전기 전도도를 갖는 구리(Cu) 재질로 구성될 수 있다. 그런데 이와 같은 구리 재질의 배선층들의 경우 공기중에 노출시 잘 산화되는 경향을 나타낸다. 구리 재질의 배선층들이 산화되면 전기 전도도가 낮아진다. 따라서 배선층들의 측면들을 기판바디(311) 측면에서 노출시킬 경우 전자기 차폐층(394)을 형성하기 전에 그 표면이 산화되어 전자기 차폐층(394)과의 접촉 저항이 증대될 수 있다. 이에 반하여, 본 예에 따른 반도체 패키지(300A)의 경우, 전도성 구조체(380)는 전자기 차폐층(394)과의 접촉 저항 감소와 그라운드에의 연결 기능만이 요구되므로, 배선층들과 같이 높은 전도도를 가질 필요가 없다. 따라서 전도성 구조체(380)는 전기 전도도가 다소 떨어지더라도 산화에 강한 복합 재료를 사용하여 구현할 수 있다. 예컨대 스테인리스강의 경우, 전기 전도도는 구리보다 낮지만, 공기중에 노출되더라도 산화가 잘 일어나지 않아 전도성 구조체(380)를 구성하는 재료로 활용될 수 있다. 전자기 차폐층(394)을 형성하기 전에 전도성 구조체(380)의 일부 측면이 공기중에 노출되더라도 그 노출 표면이 잘 산화되지 않으며, 산화로 인한 접촉 저항의 증가는 높지 않다.
도 9는 본 개시의 다른 예에 따른 반도체 패키지(300B)의 단면도이다. 본 예에 따른 반도체 패키지(300B)의 평면 구조는 도 7의 반도체 패키지(300A)의 평면 구조와 동일하며, 도 9에 나타낸 반도체 패키지(300B)의 단면 구조는 도 7의 선 III-III'를 따라 절단한 단면 구조와 동일할 수 있다. 도 9에서 도 8과 동일한 참조부호는 동일한 구성요소를 나타내며, 중복되는 설명은 생략하기로 한다. 도 9를 참조하면, 본 예에 따른 반도체 패키지(300B)에 있어서, 기판바디(311) 내부의 배선 구조는, 기판바디(311)의 하부에 배치되는 하부 배선층들(321-1A', 321-2A, 321-3A, 321-4A')과, 패키지 기판(310)의 상부에 배치되는 상부 배선층들(321-1C', 321-2C, 321-3C, 321-4C')과, 그리고 그 사이에 배치되는 중간 배선층들(321-1B', 321-2B, 321-3B, 321-4B')을 포함하여 구성될 수 있다. 하부 배선층(321-1A')과 상부 배선층(321-1C')은 제1 비아(331)에 의해 전기적으로 상호 결합된다. 하부 배선층(321-4A')과 상부 배선층(321-4C')은 제6 비아(336)에 의해 전기적으로 상호 결합된다.
본 예에도, 솔더볼들(396-1, …, 396-5) 중 하부 배선층(321-1A')에 접속되는 솔더볼(396-1)과, 하부 배선층(321-4A')에 접속되는 솔더볼(396-5)은 그라운드 전압 인가를 위한 접속 수단으로 기능한다. 따라서 기판바디(111) 상부의 본딩 패드(351)는, 상부 배선층들(321-1C', 321-4C')과, 제1 비아(331) 및 제6 비아(336)와, 그리고 하부 배선층들(321-1A', 321-4A')을 통해 솔더볼들(396-1, 396-5)에 접속되는 그라운드에 연결될 수 있다. 본 예에서 하부 배선층들(321-1A', 321-4A')의 일 측면과, 중간 배선층들(321-1B', 321-4B')의 일 측면과, 그리고 상부 배선층들(321-1C', 321-4C')의 일 측면은 기판바디(311)의 측면에서 노출될 수 있다. 이와 같이 기판바디(311)의 측면에 노출되는 하부 배선층들(321-1A', 321-4A'), 중간 배선층들(321-1B', 321-4B'), 및 상부 배선층들(321-1C', 321-4C')은 모두 솔더볼들(396-1, 396-5)에 인가되는 그라운드에 연결되는 배선층들로 한정될 수 있다. 전자기 차폐층(394')은, 기판바디(311) 측면과, 상부 솔더 레지스트층(312) 및 하부 솔더 레지스트층(313)의 측면에 접촉되도록 연장되어 배치된다. 본 예에 따르면 전자기 차폐층(394')이, 전도성 구조체(380) 와에도 기판바디(311) 내의 배선층들을 통해서도 그라운드에 연결되므로 전자기 차폐의 효율이 증대될 수 있다.
도 10은 본 개시의 다른 예에 따른 반도체 패키지(400A)를 나타내 보인 레이아웃도이다. 그리고 도 11은 도 10의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다. 도 10에서 몰딩재 및 전자기 차폐층의 도시는 생략되었다. 도 10 및 도 11을 참조하면, 본 예에 따른 반도체 패키지(400A)는, 기판(410)과, 칩(461)과, 전도성 구조체(480)와, 몰딩재(492)와, 그리고 전자기 차폐층(494)을 포함하여 구성될 수 있다. 기판(410)은, 기판바디(411)와, 기판바디(411)의 상부 및 하부에 각각 배치되는 상부 솔더 레지스트층(412) 및 하부 솔더 레지스트층(413)을 포함할 수 있다. 기판바디(411) 내부에는 3층(3 layers)의 배선 구조가 배치될 수 있다. 본 예에서는 3층의 배선 구조를 예로 들었지만, 기판바디(411) 내에 단층 또는 3층 이외의 다층의 배선 구조가 배치될 수도 있다. 또한 이하에서 설명되는 배선 구조는 하나의 예로서, 반도체 패키지(400A)의 용도 등에 따라서 다양하게 변형될 수 있다.
배선 구조는, 기판바디(411)의 하부에 배치되는 하부 배선층들(421-1A, 421-2A, 421-3A, 421-4A)과, 기판바디(411)의 상부에 배치되는 상부 배선층들(421-1C, 421-2C, 421-3C, 421-4C)과, 그리고 그 사이에 배치되는 중간 배선층들(421-1B, 421-2B, 421-3B, 421-4B)을 포함하여 구성될 수 있다. 서로 다른 층의 배선층들은, 다양한 형태로 전기적으로 상호 결합될 수 있다. 일 예에서 서로 다른 층의 배선층들은, 비아(via) 구조를 통해 전기적으로 상호 결합될 수 있다. 본 예의 경우, 하부 배선층(421-1A)과 상부 배선층(421-1C)은 제1 비아(431)에 의해 전기적으로 상호 결합된다. 상부 배선층들(421-2C, 421-3C) 각각은, 제2 비아(432) 및 제4 비아(44)에 의해 중간 배선층들(421-2B, 421-3B)과 전기적으로 결합된다. 중간 배선층들(421-2B, 421-3B) 각각은, 제3 비아(433) 및 제5 비아(435)에 의해 하부 배선층들(421-2C, 421-3C)과 전기적으로 결합된다. 하부 배선층(421-4A)과 상부 배선층(421-4C)은 제6 비아(436)에 의해 전기적으로 상호 결합된다. 비록 본 단면 구조에는 나타나 있지 않지만, 중간 배선층(421-1B, 421-4B)의 경우, 다른 비아에 의해 하부 배선층(421-1A, 421-4A) 및 상부 배선층(421-1C, 421-4C)과 전기적으로 결합될 수 있다.
기판바디(411)의 상부면 및 상부 배선층들(421-1C, 421-2C, 421-3C, 421-4C)의 상부면 위에는 상부 솔더 레지스트층(412)이 배치될 수 있다. 상부 솔더 레지스트층(412)은, 상부 배선층들(421-1C, 421-4C)의 일부 표면을 노출시키는 개구부들을 갖는다. 이 개구부들에 의해 노출되는 상부 배선층들(421-1C, 421-4C)의 표면들 위에는 컨택 패드(451)가 배치될 수 있다.컨택 패드(451)는 복수개 배치될 수 있다. 컨택 패드(451)는, 칩(461)과는 수직 방향으로 중첩되지 않지만, 전도성 구조체(480)와는 수직 방향으로 중첩되는 위치에 배치될 수 있다. 유사하게 기판바디(411)의 하부면 및 하부 배선층들(421-1A, 421-2A, 421-3A, 421-4A)의 하부면 위에는 하부 솔더 레지스트층(413)이 배치될 수 있다. 하부 솔더 레지스트층(413)은, 하부 배선층들(421-1A, 421-2A, 421-3A, 421-4A)의 일부 표면을 노출시키는 개구부들을 갖는다.
하부 솔더 레지스트층(413)의 개구부들에 의해 노출되는 하부 배선층들(421-1A, 421-2A, 421-3A, 421-4A)의 표면들 위에는 솔더볼들(496-1, …,496-5)이 배치될 수 있다. 솔더볼들(496-1, …, 496-5) 각각은, 외부의 전자 장치, 예컨대 마더보드에 접속되어, 반도체 패키지(400A)와 마더보드 사이의 신호 전달 통로로 기능한다. 본 예에서 솔더볼들(496-1, …, 496-5) 중, 하부 배선층(421-1A)에 접속되는 솔더볼(496-1)과 하부 배선층(421-4A)에 접속되는 솔더볼(496-5)은, 그라운드 전압 인가를 위한 접속 수단으로 기능한다. 나머지 솔더볼들(496-2, 496-3, 496-4)은, 데이터 신호 전달 및 전원 전압 인가를 위한 접속 수단으로 기능할 수 있다. 이 경우 기판바디(411) 상부의 컨택 패드(451)는, 상부 배선층들(421-1C, 421-4C)과, 제1 비아(431) 및 제6 비아(436)와, 그리고 하부 배선층들(421-1A, 421-4A)을 통해 솔더볼들(496-1, 496-5)에 접속되는 그라운드에 연결될 수 있다. 본 예에서 하부 배선층들(421-1A, 421-4A)의 일 측면과, 중간 배선층들(421-1B, 421-4B)의 일 측면과, 그리고 상부 배선층들(421-1C, 421-4C)의 일 측면은 기판바디(411)의 측면에서 노출되지 않도록 기판바디(411) 내에 내장될 수 있다.
상부 솔더 레지스트층(412) 위의 제1 영역, 예컨대 칩 부착 영역에는 접착제(471)를 개재하여 칩(461)이 배치된다. 비록 도면에 나타내지는 않았지만, 칩(461)은 와이어를 통해 기판바디(411) 내의 배선층들과 전기적으로 연결될 수 있다. 다른 예에서 칩(461)은 플립 칩 본딩을 통해 기판바디(411) 내의 배선층들과 전기적으로 연결될 수도 있다. 상부 솔더 레지스트층(412) 위의 제2 영역에는 전도성 접착층(488)을 개재하여 전도성 구조체(480)가 배치된다. 본 예에서 전도성 접착층(488)은, 도 7 내지 도 9를 참조하여 설명한 실시예들에서 사용된 와이어 대신에 전도성 구조체(480)와 기판바디(411) 내의 배선층들 사이의 전기적 연결 수단을 제공한다.
전도성 구조체(480)는, 전도성 구조체 프레임(481) 및 복수개의 전도성 구조체 핑거들(482)을 포함하여 구성될 수 있다. 전도성 구조체 프레임(481)은, 일정한 폭을 가지면서 칩(461)의 모든 측면들을 둘러싸는 폐루프의 고리 형태를 갖는다. 전도성 구조체 프레임(481)은, 그 안쪽 측면(481-1)이 칩(461)의 측면과 이격되도록 배치된다. 전도성 구조체 프레임(481)이 폐루프의 고리 형태를 가짐으로써, 반도체 패키지(400A) 전체의 물리적 강성을 증가시킬 수 있다. 또한 반도체 패키지(400A)의 제조 과정에서, 전도성 구조체 프레임(481)은 전체 구조가 안정적으로 유지되도록 하는 지지대로서도 기능할 수 있다. 복수개의 전도성 구조체 핑거들(482)은, 전도성 구조체 프레임(481)의 바깥쪽 측면(481-2)으로부터 바깥쪽을 향해 연장되어 배치된다. 즉 전도성 구조체 프레임(481) 및 복수개의 전도성 구조체 핑거들(482)은 일체로 이루어진다. 복수개의 전도성 구조체 핑거들(482)은, 반도체 패키지(400A)의 측면을 따라서 상호 이격된다. 복수개의 전도성 구조체 핑거들(482) 각각의 단부 표면(484)은 기판(410) 측면에 정렬된다.
전도성 접착층(488)의 일부 하부면은 컨택 패드(451)의 상부면에 직접 접촉된다. 일 예에서 전도성 접착층(488)은, 솔더 페이스트(solder paste) 또는 범프(bump)를 포함할 수 있다. 또 다른 예에서, 전도성 접착층(488)은, 전도성 페이스트나 전도성 필름을 포함할 수도 있다. 이에 따라 전도성 구조체(480)는 전도성 접착층(488) 및 컨택 패드(451)를 통해 상부 배선층들(421-1C, 421-4C)과 전기적으로 연결될 수 있다. 일 예에서 전도성 접착층(488)는, 전도성 구조체 프레임(481) 및 전도성 구조체 핑거들(482)과 수직 방향으로 중첩될 수 있다.
기판바디(411) 위에는 몰딩공정에 의해 형성되는 몰딩재(492)가 배치된다. 몰딩재(492)는 에폭시 몰딩 컴파운드(EMC)일 수 있다. 몰딩재(492)는, 칩(461)의 상부면 및 측면을 모두 덮을 수 있다. 몰딩재(492)는, 전도성 구조체 핑거들(482)의 노출 측면(484)을 제외한 전도성 구조체 프레임(481) 및 전도성 구조체 핑거들(482)의 나머지 부분을 모두 덮을 수 있다. 전도성 구조체 핑거들(482)이 노출되는 몰딩재(492)의 일 측면에서는, 몰딩재(492)와 전도성 구조체 핑거들(482)의 노출 표면(484)이 반도체 패키지(400A)의 측면을 따라 교대로 배치된다.
전자기 차폐층(494)은 몰딩 공정이 이루어진 반도체 패키지(400A)의 측면 및 상부면 위에 배치된다. 일 예에서 전자기 차폐층(494)은 단일의 금속층 또는 복수의 금속층으로 구성될 수 있다. 전자기 차폐층(494)은, 전도성 구조체(480)의 전도성 구조체 핑거들(482)의 노출 측면들(484)/전도성 접착층(488)에 각각 직접 접촉되며, 몰딩재(492)의 측면 및 상부면을 모두 덮도록 배치될 수 있다. 전자기 차폐층(494)은, 반도체 패키지(400A)의 측면을 따라서 전도성 구조체 핑거들(482)/전도성 접착층(488) 및 몰딩재(492)와 교대로 접촉될 수 있다. 이와 같이 금속 재질과의 상대적으로 높은 접착력을 갖는 전도성 구조체 핑거들(482)/전도성 접착층(488)이 몰딩재(492)와 교대로 배치됨으로써, 몰딩재(492)와 전자기 차폐층(494)과의 상대적으로 낮은 접착력이 보상될 수 있다. 전자기 차폐층(494)은, 기판바디(411) 위에서 전자기 차폐층(494)과 접촉되는 전도성 구조체 핑거들(482)과, 와이어(465)와, 컨택 패드(451)와, 기판바디(411) 내의 배선층들(421-1A, 421-1B, 421-1C, 421-4A, 421-4B, 421-3C), 제1 비아(431), 및 제6 비아(436)와, 그리고 솔더볼들(496-1, 496-5)을 통해 그라운드에 연결될 수 있다.
이와 같이 본 예에 따른 반도체 패키지(400A)의 경우, 전자기 차폐층(494)이 기판바디(411) 내의 배선층들을 통해 그라운드에 연결되지 않으므로, 배선층들을 기판(410) 측면까지 연장시킬 필요가 없다. 또한 기판바디(411) 내에서 배선층들을 노출시킬 필요도 없다. 일반적으로 기판바디(411) 내부의 배선층들은 칩(461)과 외부 사이의 신호 전달 경로로 사용되므로, 높은 전기 전도도(conductivity)를 갖는 것이 요구된다. 예컨내 배선층들은 대략 5.8E7 s/m의 전기 전도도를 갖는 구리(Cu) 재질로 구성될 수 있다. 그런데 이와 같은 구리 재질의 배선층들의 경우 공기중에 노출시 잘 산화되는 경향을 나타낸다. 구리 재질의 배선층들이 산화되면 전기 전도도가 낮아진다. 따라서 배선층들의 측면들을 기판바디(411) 측면에서 노출시킬 경우 전자기 차폐층(494)을 형성하기 전에 그 표면이 산화되어 전자기 차폐층(494)과의 접촉 저항이 증대될 수 있다. 이에 반하여, 본 예에 따른 반도체 패키지(400A)의 경우, 전도성 구조체(480)는 전자기 차폐층(494)과의 접촉 저항 감소와 그라운드에의 연결 기능만이 요구되므로, 배선층들과 같이 높은 전도도를 가질 필요가 없다. 따라서 전도성 구조체(480)는 전기 전도도가 다소 떨어지더라도 산화에 강한 복합 재료를 사용하여 구현할 수 있다. 예컨대 스테인리스강의 경우, 전기 전도도는 구리보다 낮지만, 공기중에 노출되더라도 산화가 잘 일어나지 않아 전도성 구조체(480)를 구성하는 재료로 활용될 수 있다. 전자기 차폐층(494)을 형성하기 전에 전도성 구조체(480)의 일부 측면이 공기중에 노출되더라도 그 노출 표면이 잘 산화되지 않으며, 산화로 인한 접촉 저항의 증가는 높지 않다.
도 12는 본 개시의 다른 예에 따른반도체 패키지(400B)의 단면도이다. 도 12의 반도체 패키지(400B)의 평면 구조는 도 10에 나타낸 반도체 패키지(400A)의 평면 구조와 동일할 수 있다. 본 예에 따른 반도체 패키지(400B)의 단면 구조는 도 10의 선 IV-IV'를 따라 절단한 단면 구조일 수 있다. 도 12에서 도 11과 동일한 참조부호는 동일한 구성요소를 나타내며, 중복되는 설명은 생략하기로 한다. 도 12를 참조하면, 본 예에 따른 반도체 패키지(400B)는, 기판바디(411)와, 기판바디(411) 위의 상부 솔더 레지스트층(412')과, 기판바디(411) 아래의 하부 솔더 레지스트층(413)으로 구성되는 기판(410')을 포함한다. 상부 솔더 레지스트층(412')은 전도성 접착층(488')이 배치되는 영역을 노출시키는 개구부를 갖도록 배치된다. 상부 솔더 레지스트층(412')이 갖는 개구부를 통해 기판바디(411) 내의 상부 배선층들(421-1C, 421-4C)의 일부 표면이 노출될 수 있다. 전도성 접착층(488)은, 개구부에 의해 노출되는 상부 배선층들(421-1C, 421-4C)의 노출 표면에 직접 접촉되도록 배치된다. 전도성 접착층(488)의 하부면과 상부 배선층들(421-1C, 421-4C) 사이의 접촉 면적은, 상부 솔더 레지스트층(412')이 갖는 개구부의 단면적과 동일할 수 있다. 이에 따라 상부 솔더 레지스트층(412')이 갖는 개구부의 단면적을 충분히 늘림으로써, 전도성 접착층(488)과 상부 배선층들(421-1C, 421-4C) 사이의 접촉 저항을 감소시킬 수 있다.
본 예에 따른 반도체 패키지(400B)에 따르면, 전자기 차폐층(494)은, 기판바디(411) 위에서 전자기 차폐층(494)과 접촉되는 전도성 구조체 핑거들(482) 및 전도성 접착층(488)과, 기판바디(411) 내의 배선층들(421-1A, 421-1B, 421-1C, 421-4A, 421-4B, 421-4C), 제1 비아(431) 및 제6 비아(436)와, 그리고 솔더볼들(496-1, 496-5)을 통해 그라운드에 연결될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
110...기판 111...기판바디
112...상부 솔더 레지스트층 113...하부 솔더 레지스트층
121-1A, …, 121-4A...하부 배선층
121-1B, …, 121-4B...중간 배선층
121-1C, …, 121-4C...상부 배선층
131, …, 136...제1 내지 제6 비아
151...본딩 패드 161...칩
165...와이어 171, 172...접착제
180...전도성 구조체 181A...제1 전도성 구조체 프레임
181B...제2 전도성 구조체 프레임 182A...제1 전도성 구조체 핑거
182B...제2 전도성 구조체 핑거 192...몰딩재
194...전자기 차폐층

Claims (22)

  1. 기판 위에 배치되는 칩;
    상기 기판 위에서 상기 칩의 적어도 어느 하나 이상의 측면을 둘러싸도록 배치되는 전도성 구조체 프레임과, 상기 전도성 구조체 프레임으로부터 상기 기판 바깥쪽을 향해 연장되는 전도성 구조체 핑거들로 구성되는 전도성 구조체;
    상기 기판 위에서 상기 칩 및 전도성 구조체를 덮되, 상기 전도성 구조체 핑거들의 단부 측면들을 노출시키는 몰딩재; 및
    상기 몰딩재를 덮으며 상기 전도성 구조체 핑거들의 노출 측면들과 접촉되는 전자기 차폐층을 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 기판은,
    기판바디;
    상기 기판바디 위에 배치되는 상부 솔더 레지스트층; 및
    상기 기판바디 아래에 배치되는 하부 솔더 레지스트층을 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 기판바디 내에 배치되는 배선층들을 더 포함하되, 상기 배선층들 중 그라운드에 연결되는 배선층은 상기 전도성 구조체에 연결되는 반도체 패키지.
  4. 제3항에 있어서,
    상기 그라운드에 연결되는 배선층은, 상기 기판바디 측면에서 노출되지 않도록 상기 기판 바디 내에 내장되고, 상기 전자기 차폐층은 상기 기판바디 측면을 노출시키도록 배치되는 반도체 패키지.
  5. 제2항에 있어서,
    그라운드에 연결되는 배선층의 표면은, 상기 상부 솔더 레지스트층의 개구부에 의해 노출되며,
    상기 개구부에 의해 노출되는 배선층의 표면에 접촉되도록 배치되는 본딩 패드; 및
    상기 전도성 구조체 및 상기 본딩 패드를 연결하는 와이어를 더 포함하는 반도체 패키지.
  6. 제2항에 있어서,
    그라운드에 연결되는 배선층의 표면은, 상기 상부 솔더 레지스트층의 개구부에 의해 노출되며,
    상기 개구부에 의해 노출되는 배선층의 표면에 접촉되도록 배치되는 컨택 패드; 및
    상기 전도성 구조체 및 상기 컨택 패드 사이에 배치되는 전도성 접착층을 더 포함하는 반도체 패키지.
  7. 제2항에 있어서,
    그라운드에 연결되는 배선층의 표면은, 상기 상부 솔더 레지스트층의 개구부에 의해 노출되며,
    상기 개구부에 의해 노출되는 배선층의 표면에 접촉되도록 배치되는 전도성 접착층을 더 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 전도성 구조체 프레임은,
    상기 칩의 일 측면과 이격되면서 제1 방향을 따라 길게 배치되는 제1 전도성 구조체 프레임; 및
    상기 칩의 다른 측면과 이격되면서 상기 제1 방향을 따라 길게 배치되는 제2 전도성 구조체 프레임을 포함하고,
    상기 전도성 구조체 핑거들은,
    상기 제1 전도성 구조체 프레임의 바깥쪽 측면으로부터 연장되는 복수개의 제1 전도성 구조체 핑거들; 및
    상기 제2 전도성 구조체 프레임의 바깥쪽 측면으로부터 연장되는 복수개의 제2 전도성 구조체 핑거들을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 방향으로의 상기 제1 전도성 구조체 프레임의 양 단부 측면들 및 상기 제2 전도성 구조체 프레임의 양 단부 측면들은 상기 몰딩재 측면에서 노출되어 상기 전자기 차폐층과 접촉되는 반도체 패키지.
  10. 제8항에 있어서,
    상기 제1 전도성 구조체 핑거들 및 제2 전도성 구조체 핑거들은 상기 제1 방향을 따라 상호 이격되도록 배치되는 반도체 패키지.
  11. 제8항에 있어서,
    상기 제1 방향을 따라 상기 전자기 차폐층은, 상기 제1 전도성 구조체 핑거들 및 제2 전도성 구조체 핑거들과 상기 몰딩재와 교대로 접촉되는 반도체 패키지.
  12. 제1항에 있어서,
    상기 전도성 구조체 프레임은, 상기 칩의 모든 측면들과 이격되면서 상기 칩의 모든 측면들을 둘러싸는 폐루프의 고리 형태를 갖는 반도체 패키지.
  13. 제12항에 있어서,
    상기 전도성 구조체 프레임은 상기 몰딩재 내에 완전히 내장되는 반도체 패키지.
  14. 제12항에 있어서,
    상기 전도성 구조체 핑거들은 상기 반도체 패키지의 모든 측면을 따라 상호 이격되도록 배치되는 반도체 패키지.
  15. 제14항에 있어서,
    상기 전자기 차폐층은, 상기 반도체 패키지의 모든 측면을 따라 상기 전도성 구조체 핑거들의 노출 측면들 및 몰딩재와 교대로 접촉되는 반도체 패키지.
  16. 제1항에 있어서,
    상기 기판바디 내에 배치되는 배선층들을 더 포함하되, 상기 배선층들은 구리 재질을 포함하고, 그리고
    상기 전도성 구조체는, 스테인리스강 재질을 포함하는 반도체 패키지.
  17. 내부에 그라운드에 연결되는 배선층을 포함하는 기판바디와, 상기 기판바디 상부 및 하부에 각각 배치되는 상부 솔더 레지스트층 및 하부 솔더 레지스트층으로 구성되는 기판;
    상기 기판의 상부 솔더 레지스트층 위에 배치되는 칩;
    상기 상부 솔더 레지스트층 위에서 상기 칩의 일 측면과 이격되면서 제1 방향을 따라 길게 배치되는 제1 전도성 구조체 프레임과, 상기 칩의 다른 측면과 이격되면서 상기 제1 방향을 따라 길게 배치되는 제2 전도성 구조체 프레임과, 상기 제1 전도성 구조체 프레임의 바깥쪽 측면으로부터 연장되는 복수개의 제1 전도성 구조체 핑거들과, 그리고 상기 제2 전도성 구조체 프레임의 바깥쪽 측면으로부터 연장되는 복수개의 제2 전도성 구조체 핑거들로 구성되는 전도성 구조체;
    상기 제1 전도성 구조체 프레임의 양 단부 표면들 및 상기 제2 전도성 구조체 프레임의 양 단부 표면들과, 상기 제1 전도성 구조체 핑거들의 단부 표면들 및 상기 제2 전도성 구조체 핑거들의 단부 표면들을 노출시키면서 상기 칩 및 전도성 구조체를 덮는 몰딩재; 및
    상기 몰딩재의 상부 및 측부를 덮으며 상기 제1 전도성 구조체 프레임의 양 단부 표면들 및 상기 제2 전도성 구조체 프레임의 양 단부 표면들과, 상기 제1 전도성 구조체 핑거들의 단부 표면들 및 상기 제2 전도성 구조체 핑거들의 단부 표면들과 접촉되도록 배치되는 전자기 차폐층을 포함하는 반도체 패키지.
  18. 제17항에 있어서,
    상기 그라운드에 연결되는 배선층 표면은, 상기 상부 솔더 레지스트층의 개구부에 의해 노출되며,
    상기 개구부에 의해 노출되는 배선층의 표면에 접촉되도록 배치되는 본딩 패드; 및
    상기 본딩 패드와 상기 제1 전도성 구조체 프레임 및 제2 전도성 구조체 프레임을 연결시키는 와이어를 더 포함하는 반도체 패키지.
  19. 제17항에 있어서,
    상기 그라운드에 연결되는 배선층 표면은 상기 상부 솔더 레지스트층의 개구부에 의해 노출되며,
    상기 개구부에 의해 노출되는 배선층의 표면에 접촉되도록 배치되는 컨택 패드; 및
    상기 전도성 구조체 및 상기 컨택 패드 사이에 배치되어 상기 전도성 구조체 및 상기 그라운드에 연결되는 배선층을 전기적으로 연결시키는 전도성 접착층을 더 포함하는 반도체 패키지.
  20. 내부에 그라운드에 연결되는 배선층을 포함하는 기판바디와, 상기 기판바디 상부 및 하부에 각각 배치되는 상부 솔더 레지스트층 및 하부 솔더 레지스트층으로 구성되는 기판;
    상기 기판의 상부 솔더 레지스트층 위에 배치되는 칩;
    상기 상부 솔더 레지스트층 위에서 상기 칩의 모든 측면들과 이격되면서 상기 칩의 모든 측면들을 둘러싸는 폐루프의 고리 형태를 갖는 전도성 구조체 프레임과, 상기 전도성 구조체 프레임의 바깥쪽 측면으로부터 연장되는 복수개의 전도성 구조체 핑거들로 구성되는 전도성 구조체;
    상기 전도성 구조체 핑거들의 단부 표면들을 노출시키면서 상기 칩 및 전도성 구조체를 덮는 몰딩재; 및
    상기 몰딩재의 상부 및 측부를 덮으며 상기 전도성 구조체 핑거들의 단부 표면들과 접촉되도록 배치되는 전자기 차폐층을 포함하는 반도체 패키지.
  21. 제20항에 있어서,
    상기 그라운드에 연결되는 배선층 표면은, 상기 상부 솔더 레지스트층의 개구부에 의해 노출되며,
    상기 개구부에 의해 노출되는 배선층의 표면에 접촉되도록 배치되는 본딩 패드; 및
    상기 본딩 패드와 상기 전도성 구조체 프레임을 연결시키는 와이어를 더 포함하는 반도체 패키지.
  22. 제20항에 있어서,
    상기 그라운드에 연결되는 배선층 표면은 상기 상부 솔더 레지스트층의 개구부에 의해 노출되며,
    상기 개구부에 의해 노출되는 배선층의 표면에 접촉되도록 배치되는 컨택 패드; 및
    상기 전도성 구조체 및 상기 컨택 패드 사이에 배치되어 상기 전도성 구조체 및 상기 그라운드에 결합되는 배선층을 전기적으로 연결시키는 전도성 접착층을 더 포함하는 반도체 패키지.
KR1020180048036A 2018-04-25 2018-04-25 전자기 차폐층을 갖는 반도체 패키지 KR102624200B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180048036A KR102624200B1 (ko) 2018-04-25 2018-04-25 전자기 차폐층을 갖는 반도체 패키지
TW107139327A TWI791658B (zh) 2018-04-25 2018-11-06 具有電磁干擾屏蔽層的半導體封裝
US16/183,538 US10923434B2 (en) 2018-04-25 2018-11-07 Semiconductor packages having EMI shielding layers
CN201811404185.7A CN110400790B (zh) 2018-04-25 2018-11-23 具有电磁干扰屏蔽层的半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180048036A KR102624200B1 (ko) 2018-04-25 2018-04-25 전자기 차폐층을 갖는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20190124012A true KR20190124012A (ko) 2019-11-04
KR102624200B1 KR102624200B1 (ko) 2024-01-15

Family

ID=68291315

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180048036A KR102624200B1 (ko) 2018-04-25 2018-04-25 전자기 차폐층을 갖는 반도체 패키지

Country Status (4)

Country Link
US (1) US10923434B2 (ko)
KR (1) KR102624200B1 (ko)
CN (1) CN110400790B (ko)
TW (1) TWI791658B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117501442A (zh) * 2021-10-12 2024-02-02 华为技术有限公司 一种封装结构、电路板组件及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623438A (zh) * 2011-01-31 2012-08-01 株式会社东芝 半导体装置
CN104733444A (zh) * 2013-12-23 2015-06-24 爱思开海力士有限公司 具有电磁干扰屏蔽层的半导体封装体、其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7576415B2 (en) * 2007-06-15 2009-08-18 Advanced Semiconductor Engineering, Inc. EMI shielded semiconductor package
KR101358637B1 (ko) 2012-04-06 2014-02-06 에스티에스반도체통신 주식회사 두께를 얇게 할 수 있는 반도체 패키지 제조방법
KR20140057982A (ko) * 2012-11-05 2014-05-14 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US8987881B2 (en) 2013-07-10 2015-03-24 Freescale Semiconductor, Inc. Hybrid lead frame and ball grid array package
JP2015154032A (ja) * 2014-02-19 2015-08-24 株式会社東芝 配線基板とそれを用いた半導体装置
US9601464B2 (en) * 2014-07-10 2017-03-21 Apple Inc. Thermally enhanced package-on-package structure
US9826630B2 (en) * 2014-09-04 2017-11-21 Nxp Usa, Inc. Fan-out wafer level packages having preformed embedded ground plane connections and methods for the fabrication thereof
US9673150B2 (en) * 2014-12-16 2017-06-06 Nxp Usa, Inc. EMI/RFI shielding for semiconductor device packages
JP6149072B2 (ja) * 2015-07-07 2017-06-14 アオイ電子株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623438A (zh) * 2011-01-31 2012-08-01 株式会社东芝 半导体装置
CN104733444A (zh) * 2013-12-23 2015-06-24 爱思开海力士有限公司 具有电磁干扰屏蔽层的半导体封装体、其制造方法
US20150179588A1 (en) * 2013-12-23 2015-06-25 SK Hynix Inc. Semiconductor packages having emi shielding layers, methods of fabricating the same, electronic systems including the same, and memory cards including the same
KR20150073350A (ko) * 2013-12-23 2015-07-01 에스케이하이닉스 주식회사 전자기간섭 차폐층을 갖는 반도체 패키지 및 그 제조방법

Also Published As

Publication number Publication date
CN110400790A (zh) 2019-11-01
CN110400790B (zh) 2023-06-09
TWI791658B (zh) 2023-02-11
US10923434B2 (en) 2021-02-16
US20190333865A1 (en) 2019-10-31
KR102624200B1 (ko) 2024-01-15
TW201946244A (zh) 2019-12-01

Similar Documents

Publication Publication Date Title
US7372131B2 (en) Routing element for use in semiconductor device assemblies
JP5185885B2 (ja) 配線基板および半導体装置
JP2002083925A (ja) 集積回路装置
US6664618B2 (en) Tape carrier package having stacked semiconductor elements, and short and long leads
US8604601B2 (en) Semiconductor device having wiring layers with power-supply plane and ground plane
US6995320B2 (en) Wiring board and a packaging assembly using the same
US6118178A (en) Circuit film utilizing a power supply and ground connections
KR20190124012A (ko) 전자기 차폐층을 갖는 반도체 패키지
JP5172311B2 (ja) 半導体モジュールおよび携帯機器
US8736079B2 (en) Pad structure, circuit carrier and integrated circuit chip
KR100671808B1 (ko) 반도체 장치
US7405483B2 (en) Electronic assembly and circuit board
JP4854148B2 (ja) 半導体装置
WO1999013509A1 (en) Semiconductor device
JP4359110B2 (ja) 回路装置
KR102345061B1 (ko) 반도체 패키지
US10798815B2 (en) Protection circuit module and electronic device
US20030057569A1 (en) Semiconductor device
JP4330411B2 (ja) 回路装置
JPH04118958A (ja) 表面実装用多層型配線基板
JP2009010187A (ja) 半導体実装用基板および半導体パッケージ
KR101006529B1 (ko) 볼 랜드 및 이를 이용한 인쇄회로기판 및 이를 이용한 반도체 패키지
JPH11176975A (ja) 半導体装置
JPH11177012A (ja) 半導体装置
JP2014096504A (ja) 半導体装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant