KR20190121859A

KR20190121859A - 신경망을 동작시키기 위한 장치 및 방법

Info

Publication number: KR20190121859A
Application number: KR1020197030239A
Authority: KR
Inventors: 페리 비. 레아
Original assignee: 마이크론 테크놀로지, 인크
Priority date: 2017-03-22
Filing date: 2018-03-12
Publication date: 2019-10-28
Also published as: CN110447043B; TW201841131A; CN110447043A; KR102447788B1; CN117436477A; US20180276539A1; TWI710975B; EP3602416A1; WO2018175130A1; EP3602416A4; US20220092422A1; US11222260B2; US11769053B2; JP6931712B2; JP2020512633A

Abstract

본 발명은 신경망을 동작시키기 위한 장치 및 방법을 포함한다. 예시적 장치는 복수의 신경망을 포함하며, 복수의 신경망이 데이터의 특정 부분을 수신하도록 구성되며, 복수의 신경망의 각각의 신경망은 특정 시간 주기 동안 데이터의 특정 부분에 대해 연산하여 데이터의 특정 부분의 특성에 대한 결정을 내리도록 구성된다.

Description

신경망을 동작시키기 위한 장치 및 방법

본 발명은 일반적으로 메모리 디바이스와 관련되며, 더 구체적으로 신경망을 동작시키는 것과 관련된다.

메모리 디바이스는 일반적으로 컴퓨터 또는 그 밖의 다른 전자 시스템 내 내부, 반도체, 집적 회로로서 제공된다. 여러 다른 유형의 메모리, 가령, 휘발성 및 비휘발성 메모리가 존재한다. 휘발성 메모리는 자신의 데이터(가령, 호스트 데이터, 에러 데이터 등)를 유지하기 위한 전력을 필요로 하며 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 및 사이리스터 랜덤 액세스 메모리(TRAM) 등을 포함한다. 비휘발성 메모리는 전력 공급되지 않을 때 저장된 데이터를 유지함으로써 영속 데이터를 제공할 수 있고 NAND 플래시 메모리, NOR 플래시 메모리, 및 저항 가변성 메모리, 가령, 상 변화 랜덤 액세스 메모리(PCRAM), 저항성 랜덤 액세스 메모리(RRAM), 및 자기저항성 랜덤 액세스 메모리(MRAM), 가령, 스핀 토크 전달 랜덤 액세스 메모리(STT RAM) 등을 포함할 수 있다.

전자 시스템은 종종 명령을 불러오고 실행시키며 실행된 명령의 결과를 적절한 위치에 저장할 수 있는 다수의 프로세싱 자원(가령, 하나 이상의 프로세서)을 포함한다. 프로세서는 가령, 데이터(가령, 하나 이상의 피연산자)에 연산을 수행함으로써 명령을 실행하는 데 사용될 수 있는 다수의 기능 유닛, 가령, 산술 논리 유닛(ALU) 회로, 부동 소수점 유닛(FPU) 회로 및 조합 논리 블록을 포함할 수 있다. 본 명세서에서 사용될 때, 연산은, 예를 들어, 부울 연산, 가령, AND, OR, NOT, NOT, NAND, NOR, 및 XOR, 및/또는 그 밖의 다른 연산(가령, 역, 시프트, 산술, 통계, 등 그 밖의 다른 여러 가능한 연산)일 수 있다. 예를 들어, 기능 유닛 회로는 다수의 연산을 통해, 피연산자에 산술 연산, 가령, 덧셈, 뺄셈, 곱셈, 및 나눗셈을 수행하는 데 사용될 수 있다.

전자 시스템의 다수의 구성요소가 실행을 위해 기능 유닛 회로로 명령을 제공하는 데 관련될 수 있다. 명령은, 예를 들어, 프로세싱 자원, 가령, 제어기 및/또는 호스트 프로세서에 의해 실행될 수 있다. 데이터(가령, 명령이 실행될 피연산자)가 기능 유닛 회로에 의해 액세스 가능한 메모리 어레이에 저장될 수 있다. 명령 및/또는 데이터가 메모리 어레이로부터 불러와지고 기능 유닛 회로가 데이터에 대해 명령을 실행하기 시작하기 전에 시퀀싱 및/또는 버퍼링될 수 있다. 또한, 상이한 유형의 연산이 기능 유닛 회로를 통해 하나 또는 복수의 클록 사이클로 수행될 때, 명령 및/또는 데이터의 중간 결과가 또한 시퀀싱 및/또는 버퍼링될 수 있다. 하나 이상의 클록 사이클로 연산을 완료하기 위한 시퀀스가 연산 사이클로 지칭될 수 있다. 연산 사이클을 완료하기 위해 걸리는 시간이 컴퓨팅 장치 및/또는 시스템의 프로세싱 및 컴퓨팅 성능 및 전력 소비량으로 환산된다.

많은 경우에서, 프로세싱 자원(가령, 프로세서 및 이와 연관된 기능 유닛 회로)은 메모리 어레이 외부에 있을 수 있고, 데이터가 프로세싱 자원과 메모리 어레이 간 버스를 통해 액세스되어 명령의 세트를 실행할 수 있다. 프로세싱 성능은, 프로세싱 및/또는 논리적 자원이 메모리 내부 및/또는 그 근방에서(가령, 메모리 어레이와 동일한 칩 상에 직접) 구현될 수 있는 메모리내 프로세싱(PIM: processing-in-memory) 디바이스에서 개선될 수 있다. 메모리내 프로세싱(PIM) 디바이스는 외부 통신을 감소 및 제거함으로써 시간을 절약하고 또한 보존할 수 있다.

도 1a는 본 발명의 다수의 실시예에 따라 메모리 디바이스를 포함하는 전자 시스템의 형태로 된 장치의 블록도이다.
도 1b는 본 발명의 다수의 실시예에 따라 어레이의 뱅크 섹션에 로컬인 데이터 경로 내 공유 입/출력(I/O) 라인을 갖는 메모리 디바이스를 포함하는 전자 시스템의 형태를 갖는 장치의 또 다른 블록도이다.
도 2는 본 발명의 다수의 실시예에 따라 신경망을 도시하는 개략도이다.
도 3은 본 발명의 다수의 실시예에 따라, 계산 구성요소를 포함하는, 메모리 디바이스의 감지 회로를 도시하는 개략도이다.
도 4는 본 발명의 다수의 실시예에 따라, 어레이의 데이터 경로 내 복수의 공유 I/O 라인을 위한 회로를 도시하는 개략도이다.
도 5는 본 발명의 다수의 실시예에 따르는 메모리 디바이스로의 제어기의 예시를 나타내는 블록도이다.
도 6은 본 발명의 다수의 실시예에 따르는 메모리 디바이스로의 감지 회로를 나타내는 개략도이다.
도 7은 본 발명의 다수의 실시예에 따라 도 3에 도시된 감지 회로에 의해 구현된 선택적 논리 연산 결과를 나타내는 논리표이다.

본 발명은 신경망을 동작시키기 위한 장치 및 방법을 포함한다. 예시적 장치는 복수의 신경망을 포함하며, 복수의 신경망은 데이터의 특정 부분을 수신하도록 구성되며, 복수의 신경망의 각각의 신경망은 데이터의 특정 부분의 특성에 대한 결정을 내리기 위해 특정 시간 주기 동안 데이터의 특정 부분에 대해 동작하도록 구성된다. 일부 실시예에서, 복수의 신경망은 메모리내 프로세싱(PIM) 아키텍처를 포함할 수 있다.

본 발명은 데이터를 분류하기 위해 독립적인 신경망을 이용하는 것을 기재한다. 다수의 실시예에서, 복수의 신경망이 데이터의 특정 부분에 동시에 동작할 수 있다. 데이터의 특정 부분은 이미지, 이미지의 일부분, 소리, 또는 이모션일 수 있다. 하나의 큰 망이 훈련되는 것과 반대로 각각의 신경망은 독립적으로 훈련될 수 있다. 이는 더 나은 정확도를 제공할 수 있는데, 이는 각각의 독립적인 신경망이 유사한 또는 이질적 결과를 반환할 수 있기 때문이다.

다수의 실시예에서, 복수의 신경망이 PIM 아키텍처를 포함할 수 있다. 따라서 복수의 신경망이 PIM 디바이스 상에서 고정점 또는 바이너리 가중화된 네트워크에서 동작할 수 있으며 복수의 신경망이 단일-비트 네트워크일 수 있다. 이전 방식은 신경망 기능을 수행하기 위해 단일 32-비트 네트워크를 사용했다.

다수의 실시예에서, 복수의 신경망이 데이터의 특정 부분을 수신할 수 있고 복수의 신경망에 연결된 제어기가 복수의 신경망의 결과를 기초로 데이터 인식의 정확도를 가중화할 수 있다. 다수의 실시예에서, 제어기는 데이터 인식의 정확도를 가중화하기 위해 표결 스킴을 이용한다. 제어기는 복수의 신경망의 각각의 신경망으로부터 표를 수신할 수 있고 표는 복수의 신경망의 각각의 신경망의 특정 훈련을 기초로 가중화될 수 있다.

다수의 실시예에서, 복수의 신경망이 감지 증폭기 및 계산 구성요소를 포함하는 감지 회로에 연결된 메모리 셀의 어레이를 포함할 수 있으며, 감지 회로는 데이터의 특정 부분의 특성에 대한 결정을 내린다. 다수의 실시예에서, 복수의 신경망은 데이터의 특정 부분의 특성에 대한 결정을 내리기 위해 어레이와 연관된 데이터 경로 내 계산 동작을 위한 데이터 경로로서 공유되는 복수의 입/출력(I/O) 라인을 통해 감지 회로에 연결된 메모리 셀의 어레이를 포함한다.

본 발명의 다음의 상세한 설명에서, 본 명세서의 일부인 첨부된 도면이 참조되며 여기서 본 발명의 하나 이상의 실시예가 실시될 수 있는 방식이 예시로 나타난다. 이들 실시예는 해당 분야의 통상의 기술자가 본 발명의 실시예를 실시하기에 충분히 상세히 기재되고, 그 밖의 다른 실시예가 사용될 수 있으며 프로세스, 전기적 및 구조적 변경이 본 발명의 범위 내에서 이뤄질 수 있음이 이해될 것이다.

본 명세서에서 사용될 때, "X", "Y", "N", "M" 등 같은 지시어가, 특히 도면 내 도면부호와 관련하여, 이러하게 지정된 다수의 특정 특징부가 포함될 수 있음을 가리킨다. 본 명세서에서 사용되는 용어가 특정 실시예를 기재하기 위한 목적에 불과하며 한정을 의도한 것이 아니다. 본 명세서에서 사용될 때, 맥락상 달리 언급되지 않는 한, 단수 형 "a", "an", 및 "the"가 단수형과 복수형 개시를 모두 포함할 수 있다. 덧붙여, "다수의", "적어도 하나", 및 "하나 이상"(가령, 다수의 메모리 어레이)은 하나 이상의 메모리 어레이를 지칭할 수 있으며, 반면에 "복수의"는 이러한 것이 둘 이상 존재함을 의도한다. 덧붙여, 단어 "can" 및 "may"는 본 출원 전체에서 허용의 의미로 사용되며(즉, ~ 할 가능성이 있음, ~ 할 수 있음), 의무의 의미(즉, ~해야 한다)가 아니다. 용어 "포함하다(include)" 및 이의 파생어가 "~를 포함하며 이에 한정되지 않는다"를 의미한다. 용어 "연결된(coupled)" 및 "연결하는(coupling)"은 맥락에 따라, 물리적으로 또는 커맨드 및/또는 데이터로의 액세스 및 이동(전송)을 위해 직접 또는 간접적으로 연결된 것을 의미한다. 용어 "데이터" 및 "데이터 값"은 본 명세서에서 상호 교환 가능하게 사용되며 맥락에 따라 동일한 의미를 가질 수 있다.

본 명세서에 기재될 때, 복수의 공유 I/O 라인(155)은 각각의 어레이에 연결되는 선택 로직을 통해 메모리 셀의 복수의 서브어레이, 뱅크 섹션, 사분면(quadrant), 로우(row) 및/또는 특정 컬럼에 의해 선택적으로 공유될 수 있다. 예를 들어, 다수의 컬럼의 선택 가능한 서브세트(가령, 총 개수의 컬럼의 8, 16 등 개의 컬럼 서브세트) 각각에 대해 감지 증폭기 및 선택 로직을 포함하는 감지 회로(150) 및/또는 추가 래치(latch)(170)가 복수의 공유 I/O 라인(155)의 각각에 선택적으로 연결되어, 데이터 값이 복수의 계산 구성요소(131-1, . . ., 131-M) 및/또는 복수의 공유 I/O 라인의 데이터 경로 내 계산 유닛 내 논리 스트라이프(124-1, . . ., 124-N)로 이동될 수 있다. 일부 실시예에서, 복수의 공유 I/O 라인(155)의 각각에 선택적으로 연결된 복수의 계산 구성요소(131-1, . . ., 131-M)는 복수의 공유 I/O 라인에 선택적으로 연결되는 컬럼의 수, 가령, 2K, 1K 등에 대응할 수 있다. 단수 형 "a", "an", 및 "the"가 본 명세서에서 단수형과 복수형 개시를 모두 포함할 수 있기 때문에, 문맥상 달리 명확히 지시하지 않는 한 "공유 I/O 라인"은 "공유 I/O 라인의 상보적 쌍"을 지칭하는 데 사용될 수 있다. 덧붙여, "공유 I/O 라인"은 "복수의 공유 I/O 라인"의 축약어이다.

본 명세서의 도면은 첫 번째 숫자가 도면 번호에 대응하고 나머지 숫자가 도면 내 요소 또는 구성요소를 식별하는 번호매기기 규칙을 따른다. 상이한 도면 사이의 유사한 요소 또는 구성요소가 유사한 숫자의 사용에 의해 식별될 수 있다. 예를 들어, 108은 도 1a의 요소 "08"를 지칭할 수 있고 유사한 요소는 도 2의 208로 나타날 수 있다. 알다시피, 본 명세서의 다양한 실시예에서 나타난 요소가 추가, 교환, 및/또는 제거되어, 본 발명의 다수의 추가 실시예를 제공할 수 있다. 덧붙여, 도면에 제공되는 요소의 비율 및/또는 상대 비례가 본 발명의 특정 실시예를 설명하려는 의도이며 한정으로 여겨져서는 안 된다.

도 1a는 본 발명의 다수의 실시예에 따라 메모리 어레이(130)를 포함하는 메모리 디바이스(120)를 포함하는 컴퓨팅 시스템(100)의 형태를 갖는 장치의 블록도이다. 본 명세서에서 사용될 때, 메모리 디바이스(120), 제어기(140), 메모리 어레이(130), 감지 회로(150) 및/또는 다수의 추가 래치(170)가 또한 개별적으로 "장치"로서 간주될 수 있다.

본 명세서에서 사용될 때, 추가 래치가 어레이 내 메모리 셀의 데이터 값을 감지, 연결, 및/또는 이동(가령, 읽기, 저장, 캐싱)하고 복수의 계산 구성요소(131-1, . . ., 131-M) 및/또는 도 1b, 3-4 및 6-7에 도시된 복수의 공유 I/O 라인(155)의 데이터 경로 내 계산 유닛 내 논리 스트라이프(124-1, . . ., 124-N)와 구별되는 추가 기능(가령, 증폭기, 선택 로직)을 의미하도록 의도된다. 도 1b에 도시된 바와 같이, 어레이의 로컬인 복수의 공유 입/출력(I/O) 라인(155)의 데이터 경로 내 논리 스트라이프(124-1, . . ., 124-N)가 뱅크(121-1) 내 메모리 셀의 다양한 뱅크 섹션(123-1, . . ., 123-N)과 연관될 수 있다. 뱅크(121-1)는 메모리 디바이스(120) 상의 복수의 뱅크 중 하나일 수 있다.

도 1a의 시스템(100)은 메모리 디바이스(120)에 연결(couple)된(가령, 커넥트(connect)된) 호스트(110)를 포함한다. 호스트(110)는 호스트 시스템, 가령, 개인 랩톱 컴퓨터, 데스크톱 컴퓨터, 디지털 카메라, 스마트 폰, 또는 메모리 카드 판독기, 그 밖의 다른 다양한 유형의 호스트일 수 있다. 호스트(110)는 시스템 마더보드 및/또는 백플레인을 포함할 수 있고 다수의 프로세싱 자원(가령, 하나 이상의 프로세서, 마이크로프로세서, 또는 그 밖의 다른 일부 유형의 제어 회로)을 포함할 수 있다. 시스템(100)은 개별 집적 회로를 포함할 수 있고 호스트(110)와 메모리 디바이스(120) 모두 동일한 집적 회로 상에 위치할 수 있다. 시스템(100)은 예를 들어 서버 시스템 및/또는 고성능 컴퓨팅(HPC) 시스템 및/또는 이의 일부분일 수 있다. 도 1a에 나타난 예시가 폰 노이만 아키텍처를 갖는 시스템을 도시하지만, 본 발명의 실시예는, 폰 노이만 아키텍처와 종종 연관되는 하나 이상의 구성요소(가령, CPU, ALU 등)를 포함하지 않을 수 있는 비-폰 노이만 아키텍처에서 구현될 수 있다.

명백함을 위해, 시스템(100)은 본 발명과 특정 관련성을 갖는 특징부에 집중하도록 단순화되었다. 메모리 어레이(130)는 DRAM 어레이, SRAM 어레이, STT RAM 어레이, PCRAM 어레이, TRAM 어레이, RRAM 어레이, NAND 플래시 어레이, 및/또는 NOR 플래시 어레이 또는 그 밖의 다른 유형의 어레이일 수 있다. 어레이(130)는 액세스 라인(본 명세서에서 워드 라인 또는 선택 라인으로 지칭될 수 있음)에 의해 연결된 로우 및 감지 라인(본 명세서에서 데이터 라인 또는 디지트 라인으로 지칭될 수 있음)에 의해 연결된 컬럼으로 배열된 메모리 셀을 포함할 수 있다. 단일 어레이(130)가 도 1a에 도시되어 있지만, 실시예는 이에 한정되지 않는다. 예를 들어, 메모리 디바이스(120)는 다수의 어레이(130)(가령, DRAM 셀, NAND 플래시 셀 등의 다수의 뱅크)를 포함할 수 있다.

메모리 디바이스(120)는 I/O 회로(144)에 의해 데이터 버스(156)(가령, 호스트(110)에 연결된 I/O 버스)를 통해 제공된(가령, 로컬 I/O 라인 및 전역 I/O 라인을 통해 외부 ALU 회로 및/또는 DRAM DQ에 제공된) 어드레스 신호를 래칭하기 위한 어드레스 회로(142)를 포함할 수 있다. 본 명세서에서 사용될 때, DRAM DQ는 버스(가령, 데이터 버스(156))를 통한 뱅크(가령, 제어기(140) 및/또는 호스트(110))로의 데이터의 입력 및/또는 이로부터의 데이터의 출력을 가능하게 할 수 있다. 쓰기 연산 동안, 전압(하이=1, 로우=0)이 DQ(가령, 핀)에 인가될 수 있다. 이 전압은 적절한 신호로 해석되고 선택된 메모리 셀에 저장될 수 있다. 읽기 연산 동안, 액세스가 완료되고 (가령, 출력 활성화 신호가 로우(low)임으로써) 출력이 활성화되면, 선택된 메모리 셀로부터 읽힌 데이터 값이 DQ에 나타날 수 있다. 다른 때에, DQ가 전류를 소싱(source)하거나 싱킹(sink)하지 않고 시스템에 신호를 제공하지 않도록 DQ는 하이 임피던스 상태일 수 있다. 이는 또한, 본 명세서에 기재된 바와 같이 둘 이상의 디바이스(가령, 뱅크)가 조합된 데이터 버스를 공유할 때 DQ 경합을 감소시킬 수 있다. 이러한 DQ는 (도 1b의) 어레이(130)의 로컬 데이터 경로에서 복수의 공유 I/O 라인(155)과 별개이고 분리된다.

상태 및 예외 정보가 메모리 디바이스(120)의 제어기(140)로부터 예를 들어, 대역외(OOB) 버스(157), 가령, 고속 인터페이스(HSI)를 통해 채널 제어기(143)로 제공될 수 있고, 그런 다음, 채널 제어기(143)로부터 호스트(110)로 제공될 수 있다. 채널 제어기(143)는 복수의 메모리 디바이스(120)의 각각에 대한 연산과 연관된 다양한 뱅크에 대한 뱅크 커맨드, 애플리케이션 명령(가령, 연산 시퀀스), 및 인수(argument)(PIM 커맨드)를 저장하기 위해 각각의 뱅크의 어레이에서 복수의 위치를 할당하기 위한 논리 구성요소(가령, 서브어레이를 위한 제어기)를 포함할 수 있다. 채널 제어기(143)는 이들 프로그램 명령을 메모리 디바이스(120)의 특정 뱅크(121)(도 1b) 내에 저장하기 위해 커맨드(가령, PIM 커맨드)를 복수의 메모리 디바이스(120)에게 할당할 수 있다.

어드레스 신호가 어드레스 회로(142)를 통해 수신되고 로우 디코더(146) 및 컬럼 디코더(152)에 의해 디코딩되어 메모리 어레이(130)를 액세스할 수 있다. 본 명세서에 기재된 바와 같이, 감지 회로(150)의 다수의 감지 증폭기를 이용해 감지 라인(디지트 라인) 상의 전압 및/또는 전류 변화를 감지함으로써 데이터가 메모리 어레이(130)로부터 감지(읽힘)될 수 있다. 감지 증폭기는 메모리 어레이(130)로부터 데이터의 페이지(가령, 로우)를 읽고 래칭할 수 있다. 본 명세서에 기재될 때 추가 계산 회로가 감지 회로(150)로 연결되고 감지 증폭기와 조합되어 사용되어 계산 기능(가령, 연산)을 감지, 저장(가령, 캐싱 및/또는 버퍼링), 수행, 및/또는 데이터 이동을 할 수 있다. I/O 회로(144)는 데이터 버스(156)(가령, 64비트 폭 데이터 버스)를 통해 호스트(110)와 양방향 데이터 통신하기 위해 사용될 수 있다. 쓰기 회로(148)는 메모리 어레이(130)로 데이터를 쓰기 위해 사용될 수 있다.

제어기(140)(가령, 도 5에 나타난 뱅크 제어 로직, 시퀀서 및 타이밍 회로)가 호스트(110)로부터 제어 버스(154)에 의해 제공되는 신호(가령, 커맨드)를 디코딩할 수 있다. 이들 신호는 메모리 어레이(130) 상에서 수행되는 연산, 가령, 데이터 감지, 데이터 저장, 데이터 이동(가령, 데이터 값의 복사, 전송, 및/또는 이송), 데이터 쓰기, 및/또는 데이터 소거 연산, 또는 그 밖의 다른 연산을 제어하도록 사용될 수 있는 칩 활성화 신호, 쓰기 활성화 신호 및/또는 어드레스 래치 신호를 포함할 수 있다. 다양한 실시예에서, 제어기(140)는 호스트(110)로부터 명령을 실행하고 메모리 어레이(130)를 액세스할 수 있다. 제어기(140)는 상태 머신, 시퀀서, 또는 그 밖의 다른 일부 유형의 제어기일 수 있다. 제어기(140)는 어레이(가령, 메모리 어레이(130))의 로우에서 데이터를 (가령, 오른쪽 또는 왼쪽으로) 시프트하는 것을 제어하고 연산, 가령, 계산 동작, 가령, AND, OR, NOR, XOR, 덧셈, 뺄셈, 곱셈, 나눗셈 등을 수행하기 위한 마이크로코드 명령을 실행할 수 있다.

감지 회로(150)의 예시는 이하에서(가령, 도 3 및 4에서) 더 설명된다. 예를 들어 일부 실시예에서, 감지 회로(150)는 누산기로서 역할 할 수 있고 각각의 서브어레이 내 (가령, 상보적 감지 라인과 연관된 데이터에 대한) 연산을 수행하도록 사용될 수 있는 다수의 감지 증폭기 및 다수의 계산 구성요소를 포함할 수 있다.

일부 실시예에서, 감지 회로(150)가 사용되어, 메모리 어레이(130)에 저장된 데이터를 입력으로서 이용해 연산을 수행하고, 데이터를 감지 라인 어드레스 액세스를 통해 전송하지 않고(가령, 컬럼 디코드 신호를 파이어링하지 않고), 메모리 어레이(130) 내 상이한 위치로의 복사, 전송, 이송, 쓰기, 논리, 및/또는 저장 연산을 위한 데이터의 이동에 참여할 수 있다. 따라서 다양한 계산 기능이, 감지 회로(150) 외부의 프로세싱 자원(가령, 호스트(110) 및/또는 디바이스(120), 가령, 제어기(140) 상에 또는 그 밖의 다른 곳에 위치하는 그 밖의 다른 프로세싱 회로, 가령, ALU 회로와 연관된 프로세서)에 의해 수행되지 않고(또는 이와 연관되지 않고), 감지 회로(150)를 이용해 그리고 이 내부에서 수행될 수 있다. 그러나 덧붙여 본 발명에 따르는 실시예가 어레이의 로우로부터 복수의 계산 구성요소(131-1, . . ., 131-M) 및/또는 계산 유닛 내 논리 스트라이프(124-1, . . ., 124-N)으로 이동된 데이터 값에 대해 계산 기능을 수행한다. 그리고 예시로서, 실시예에 따르면, 어레이 내 로우를 파이어링하는 데 필요한 60 나노초(ns)의 예시적 시간에 비교할 때, 계산 동작은 데이터 값을 로우로 다시 이동시킬 필요 없이 2 나노초(ns)의 속도로 계산 유닛에서 제어될 수 있다.

다양한 이전 방식에서, 예를 들어 피연산자와 연관된 데이터가 I/O 라인(가령, 로컬 I/O 라인 및/또는 전역 I/O 라인)을 통해 감지 회로를 통해 메모리로부터 읽히고 외부 ALU 회로로 제공될 것이다. 외부 ALU 회로는 다수의 레지스터를 포함할 수 있고 피연산자를 이용한 계산 기능을 수행할 것이며 결과는 I/O 회로(144)를 통해 어레이로 다시 전송될 것이다.

이와 달리, 본 발명에 따르는 실시예는 어레이의 로우로부터 복수의 공유 I/O 라인(155)을 통해 복수의 계산 구성요소(131-1, . . ., 131-M) 및/또는 논리 스트라이프(124-1, . . ., 124-N)로 이동되는 데이터 값에 대한 계산 기능을 어레이의 로컬 데이터 경로 내 계산 유닛에서 수행한다. 또한, 감지 회로(150)는 감지 회로(150)에 연결된 I/O 라인(가령, 로컬 I/O 라인)을 활성화하지 않고 메모리 어레이(130)에 저장된 데이터에 대한 연산을 수행하고 결과를 메모리 어레이(130)로 되 저장하도록 구성될 수 있다. 그러나 로딩되면, 계산 동작은, 데이터 값을 로우로 다시 이동시킬 필요 없이 계산 유닛 내에서, 어레이 내 로우를 파이어링하는 데 필요한 예시적 시간, 가령, 60 나노초(ns)에 비교해서, 훨씬 더 빠르게, 가령, 2 나노초(ns)의 속도로, 제어될 수 있다. 감지 회로(150)는 어레이의 메모리 셀이 있는 피치 상에서 형성될 수 있다. 복수의 공유 I/O 라인(155)의 데이터 경로와 연관된 복수의 계산 구성요소(131-1, . . ., 131-M) 및/또는 논리 스트라이프(124-1, . . ., 124-N)가 데이터 경로의 피치와 동일하며 메모리 셀의 어레이로의 디지트 라인의 피치의 함수인 피치를 가진다. 예를 들어 계산 구성요소는 메모리 셀의 어레이로의 디지트 라인의 피치의 정수배인 피치를 가진다.

예를 들어, 본 명세서에 기재된 감지 회로(150)는 상보적 감지 라인(가령, 디지트 라인)의 쌍과 동일한 피치 상에 형성될 수 있다. 예를 들어, 상보적 메모리 셀의 쌍이 6F² 피치를 갖는 셀 크기(가령, 3F x 2F)를 가질 수 있으며, 여기서 F는 특징부 크기이다. 상보적 메모리 셀을 위한 상보적 감지 라인의 쌍의 피치가 3F인 경우, 피치 상의 감지 회로가 감지 회로(가령, 상보적 감지 라인의 각자의 쌍마다 하나의 감지 증폭기 및 이에 대응하는 계산 구성요소)가 상보적 감지 라인의 3F 피치 내에 들어 맞도록 형성된다. 마찬가지로, 복수의 공유 I/O 라인(155)의 데이터 경로와 연관된, 계산 구성요소(131-1, . . ., 131-M) 및/또는 논리 스트라이프(124-1, . . ., 124-N)가 상보적 감지 라인의 3F 피치의 함수인 피치를 가진다. 예를 들어, 계산 구성요소(131-1, . . ., 131-M) 및/또는 논리 스트라이프(124-1, . . ., 124-N)는 메모리 셀의 어레이로의 디지트 라인의 3F 피치의 정수배인 피치를 가질 것이다.

이와 달리, 다양한 이전 시스템의 프로세싱 자원(들)(가령, 계산 엔진, 가령, ALU)의 회로가 메모리 어레이와 연관된 피치 규칙에 순응하지 않을 수 있다. 예를 들어, 메모리 어레이의 메모리 셀은 4F² 또는 6F² 셀 크기를 가질 수 있다. 따라서 이전 시스템의 ALU 회로와 연관된 디바이스(가령, 논리 게이트)가 메모리 셀이 있는 피치(가령, 감지 라인과 동일한 피치) 상에 형성될 수 없을 수 있으며, 이는 예를 들어 칩 크기 및/또는 메모리 밀도에 영향을 미칠 수 있다. 일부 컴퓨팅 시스템 및 서브시스템(가령, 중앙 처리 장치(CPU))의 맥락에서, 본 명세서에 기재된 바와 같이, 데이터는 메모리(가령, 어레이 내 메모리 셀)가 있는 피치 및/또는 칩 상이 아닌 위치에서 프로세싱될 수 있다. 예를 들어, 데이터는, 예를 들어, 메모리가 있는 피치 상에서가 아니라, 호스트와 연관된 프로세싱 자원에 의해 프로세싱될 수 있다.

따라서, 다수의 실시예에서, 어레이(130) 및 감지 회로(150) 외부의 회로가 계산 기능을 수행할 필요가 없는데, 왜냐하면 외부 프로세싱 자원을 사용하지 않고 감지 회로(150)가 이러한 계산 기능을 수행하기 위한 적절한 연산을 수행하거나 어레이의 로컬인 복수의 공유 I/O 라인의 데이터 경로에서 이러한 연산을 수행할 수 있기 때문이다. 따라서 복수의 공유 I/O 라인(155)의 데이터 경로 내 계산 유닛에서 감지 회로(150) 및/또는 복수의 계산 구성요소(131-1, . . ., 131-M) 및/또는 논리 스트라이프(124-1, . . ., 124-N)가 사용되어, 적어도 일부 범위까지, 이러한 외부 프로세싱 자원(또는 이러한 외부 프로세싱 자원의 적어도 대역폭 소비)을 보완하거나 대체할 수 있다. 일부 실시예에서, 복수의 공유 I/O 라인(155)의 데이터 경로 내 계산 유닛에서 감지 회로(150) 및/또는 복수의 계산 구성요소(131-1, . . ., 131-M) 및/또는 논리 스트라이프(124-1, . . ., 124-N)가 사용되어, 외부 프로세싱 자원(가령, 호스트(110))에 의해 수행되는 연산에 추가로, 연산을 수행(가령, 명령을 실행)할 수 있다. 예를 들어, 호스트(110) 및/또는 감지 회로(150)는 특정 연산 및/또는 특정 다수의 연산만 수행하는 것에 한정될 수 있다.

본 명세서에 기재된 연산이 메모리내 프로세싱(PIM) 가능 디바이스와 연관된 연산을 포함할 수 있다. PIM 가능 디바이스 연산은 비트 벡터 기반 연산을 이용할 수 있다. 본 명세서에서 사용될 때, 용어 "비트 벡터(bit vector)"는 메모리 셀의 어레이의 로우 내 물리적으로 연속으로 저장된 비트 벡터 메모리 디바이스(가령, PIM 디바이스) 상의 물리적으로 연속인 다수의 비트를 의미하는 것을 의도한다. 따라서 본 명세서에서 사용될 때, "비트 벡터 연산(bit vector operation)"은 (가령, PIM 디바이스에 의해 사용되는) 가상 어드레스 공간의 연속 부분인 비트 벡터 상에서 수행되는 연산을 의미하는 것을 의도한다. 예를 들어, PIM 디바이스 내 가상 어드레스 공간의 로우가 16K 비트의 비트 길이(가령, DRAM 구성 내 메모리 셀의 16K 상보적 쌍에 대응)를 가질 수 있다. 본 명세서에 기재된 바와 같이, 이러한 16K 비트 로우에 대해 감지 회로(150)는 16 비트 로우 내 대응하는 메모리 셀에 선택적으로 연결된 감지 라인이 있는 피치 상에 형성된 대응하는 16K 프로세싱 요소(가령, 본 명세서에 기재된 바와 같이, 계산 구성요소)를 포함할 수 있다. PIM 디바이스 내 계산 구성요소가, 감지 회로(150)에 의해 감지된(가령, 본 명세서에 기재된 바와 같이, 계산 구성요소와 쌍을 이루는 감지 증폭기에 의해 감지되거나 및/또는 상기 감지 증폭기 내에 저장된) 메모리 셀의 로우의 비트 벡터의 단일 비트 상의 하나의 비트 프로세싱 요소(PE)로서 동작할 수 있다. 마찬가지로, 복수의 공유 I/O 라인(155)의 데이터 경로 내 계산 유닛 내 복수의 계산 구성요소(131-1, . . ., 131-M) 및/또는 논리 스트라이프(124-1, . . ., 124-N)가, 어레이 내에서 감지된 메모리 셀의 로우의 비트 벡터의 단일 비트 상의 하나의 비트 프로세싱 요소(PE)로서 동작할 수 있다.

I/O 라인을 활성화하는 것은 디코드 신호(가령, 컬럼 디코드 신호)에 연결된 게이트 및 I/O 라인에 연결된 소스/드레인을 갖는 트랜지스터를 활성화(가령, 켜기, 발동)하는 것을 포함할 수 있다. 그러나 실시예가 I/O 라인을 활성화지 않는 것에 한정되지 않는다. 예를 들어, 다수의 실시예에서, 감지 회로(가령, 150)는 어레이의 컬럼 디코드 라인을 활성화하지 않고 연산을 수행하도록 사용될 수 있다.

그러나 복수의 공유 I/O 라인(155)은 계산 동작은 훨씬 더 빠르게 제어될 수 있는 복수의 공유 I/O 라인(155)의 데이터 경로 내 계산 유닛 내 복수의 계산 구성요소(131-1, . . ., 131-M) 및/또는 논리 스트라이프(124-1, . . ., 124-N)로 데이터 값을 로딩하도록 활성화될 수 있다. 예를 들어, 계산 유닛 내 복수의 계산 구성요소(131-1, . . ., 131-M) 및/또는 논리 스트라이프(124-1, . . ., 124-N)에서, 계산 동작이 2 나노초(ns)의 속도로 수행될 수 있다. 이 속도 개선이 어레이 내 로우를 파이어링할 때 사용되는 연관된 시간, 가령, 60 나노초(ns)를 들여 데이터 값을 로우로 다시 이동시켜야 할 필요가 없는 데 기여할 수 있다.

도 1b는 본 발명의 다수의 실시예에 따르는 메모리 디바이스의 뱅크(121-1)의 블록도이다. 예를 들어, 뱅크(121-1)는 메모리 디바이스(120)의 예시적 뱅크를 나타낼 수 있다. 도 1b에 도시된 바와 같이, 뱅크(121-1)는 (X로 수평으로 나타난) 복수의 메인 메모리 컬럼(가령, 예시적 DRAM 뱅크 내 16,384개의 컬럼)을 포함할 수 있다. 덧붙여, 뱅크(121-1)는 뱅크 섹션(가령, 32 서브어레이의 사분면)(123-1, 123-2, . . ., 123-N)으로 분할될 수 있다. 각각의 뱅크 섹션은 복수의 공유 I/O 라인(155)의 데이터 경로 내 계산 유닛 내 논리 스트라이프(124-1, . . ., 124-N) 내 복수의 계산 구성요소(131-1, . . ., 131-M)와 연관될 수 있다. 뱅크 섹션(123-1, . . , 123-N) 각각은 복수의 로우(수직으로 Y로 나타남)를 포함할 수 있다(가령, 각각의 섹션은 예시적 DRAM 뱅크 내 512개 로우를 각각 포함할 수 있는 32개의 서브어레이를 포함하는 사분면일 수 있다). 실시예는 본 명세서에 기재된 컬럼 및 로우의 예시적 수평 및/또는 수직 배향 또는 이의 예시적 숫자에 한정되지 않는다.

도 1b에 도시된 바와 같이, 뱅크(121-1)는 복수의 뱅크 섹션(123-1, . . ., 123-N)으로 분할될 수 있다. 각각의 뱅크 섹션은 이와 연관된 복수의 공유 I/O 라인(155)의 데이터 경로 내 계산 유닛 내 복수의 계산 구성요소(131-1, . . ., 131-M) 및 논리 스트라이프(124-1, . . ., 124-N)를 가질 수 있다. 뱅크(121-1)는 복수의 공유 I/O 라인(155)의 데이터 경로 내 계산 유닛 내 논리 스트라이프(124-1, . . ., 124-N) 내 복수의 계산 구성요소(131-1, . . ., 131-M)으로 로딩되는 데이터 값에 대한 연산을 지시하기 위해 제어기(140)를 포함할 수 있다.

도 2는 본 발명의 다수의 실시예에 따른 신경망을 도시하는 개략도이다. 제어기(240)는 도 1a에 도시된 제어기(140)에 대응할 수 있다.

도 2의 예시적 실시예에 도시된 바와 같이, 메모리 디바이스(220) 내 복수의 신경망(296-1, . . ., 296-M)이 데이터의 특정 부분을 수신할 수 있고 복수의 신경망(296-1, . . ., 296-M)에 연결된 제어기(240)는 복수의 신경망(296-1, . . ., 296-M)의 결과를 기초로 데이터 인식의 정확도를 가중화할 수 있다. 다수의 실시예에서, 복수의 신경망(296-1, . . ., 296-M)은 데이터의 특정 부분에 대해 연산하기 위한 명령을 동시에 수신할 수 있다.

다수의 실시예에서, 제어기(240)는 데이터 인식의 정확도를 가중화하기 위해 표결 스킴을 이용한다. 제어기(240)는 복수의 신경망(296-1, . . ., 296-M) 각각으로부터의 표를 수신할 수 있다. 복수의 신경망(296-1, . . ., 296-M) 각각으로부터의 표는 제어기(240)에 의해 가중화될 수 있다. 복수의 신경망(296-1, . . ., 296-M) 각각으로부터의 표는 복수의 신경망(296-1, . . ., 296-M) 각각의 특정 훈련을 기초로 가중화될 수 있다. 가령, 이미지 데이터에 대한 복수의 신경망(296-1, . . ., 296-M) 각각의 특정 훈련이, 예를 들어, 흐린 이미지, 저조도 이미지, 사람들 이미지, 고양이 이미지, 번호판 이미지 등의 데이터 인식을 포함할 수 있다. 복수의 신경망(296-1, . . ., 296-M) 중 하나가 개를 정확히 식별하고 고양이를 덜 정확히 식별하도록 훈련되며 이미지가 고양이를 나타내고 있다고 투표하고 복수의 신경망(296-1, . . ., 296-M) 중 또 다른 것은 고양이를 정확히 식별하도록 훈련되고 이미지가 쥐를 나타내고 있다고 투표하는 경우, 제어기는 복수의 신경망(296-1, . . ., 296-M) 각각의 특정 훈련을 기초로 표를 가중화하고 출력을 제공할 수 있다. 이 경우 제어기는, 복수의 신경망(296-1, . . ., 296-M)의 제1 신경망이 개를 식별하는 데 정확해지도록 훈련되었고 고양이를 식별했으며 복수의 신경망(296-1, . . ., 296-M)의 제2 신경망이 고양이를 식별하는 데 정확해지도록 훈련되었고 고양이를 식별하지 않았기 때문에, 고양이에 유리하게 가중화하지 않을 것이다. 표결 스킴은 복수의 신경망(296-1, . . ., 296-M) 중 과반수가 결과에 동의하는 다수결 규칙일 수 있다. 표결 스킴은 각각의 신경망의 결과가 평균 내어지는 평균일 수 있다. 또는, 복수의 신경망(296-1, . . . 296-M) 간에 결과에 대해 어떠한 획일화된 결정도 없는 경우 출력이 폐기될 수 있다. 이 표결 스킴 하에서, 복수의 신경망(296-1, . . . 296-M) 각각은 제어기(240)가 출력을 제공하기 위한 동일한 결과에 투표해야 한다.

다수의 실시예에서, 복수의 신경망(296-1, . . ., 296-M)이 데이터의 일부분을 수신하고, 데이터의 특정 부분의 특성을 결정하며, 특성의 훈련 신뢰 인자를 결정한다. 복수의 신경망(296-1, . . ., 296-M)은 복수의 신경망 각각의 훈련을 기초로 특성의 훈련 신뢰 인자를 결정할 수 있다. 복수의 신경망(296-1, . . ., 296-M)에 연결된 제어기(240)는 복수의 신경망 각각의 훈련 신뢰 인자를 기초로 데이터 인식의 정확도를 가중화할 수 있다. 제어기(240)는 데이터 인식의 정확도를 기초로 데이터의 특정 부분의 특성을 결정할 수 있다.

다수의 실시예에서, 복수의 신경망(296-1, . . ., 296-M) 각각이 128 메가바이트(MB) 이하일 수 있다. 추가로, 복수의 신경망(296-1, . . ., 296-M)은 오프라인으로 훈련될 수 있다.

도 3은 본 발명의 다수의 실시예에 따라 감지 회로(350)를 도시하는 개략도이다. 감지 회로(350)는 도 1a에 나타난 감지 회로(150)에 대응할 수 있다.

도 3의 실시예에 나타난 바와 같이, 메모리 셀은 저장 요소(가령, 커패시터) 및 액세스 디바이스(가령, 트랜지스터)를 포함할 수 있다. 예를 들어, 제1 메모리 셀은 트랜지스터(302-1) 및 커패시터(303-1)를 포함할 수 있고, 제2 메모리 셀은 트랜지스터(302-2) 및 커패시터(303-2)를 포함할 수 있는 등이다. 이 실시예에서, 메모리 어레이(330)는 1T1B(1개의 트랜지스터 1개의 커패시터) 메모리 셀의 DRAM 어레이이지만, 또 다른 설정 실시예가 사용될 수 있다(가령, 메모리 셀 당 2개의 트랜지스터 및 2개의 커패시터를 갖는 2T2C). 다수의 실시예에서, 메모리 셀은 파괴적 읽기 메모리 셀일 수 있다(가령, 셀에 본래 저장된 데이터가 읽힌 후 리프레쉬되도록 셀에 저장된 데이터를 읽는 것이 데이터를 파괴한다).

메모리 어레이(330)의 셀이 액세스(워드) 라인 304-X(로우 X), 304-Y(로우 Y) 등에 의해 연결된 로우 및 상보적 감지 라인의 쌍(가령, 도 3에 도시된 디지트 라인 DIGIT(D) 및 DIGIT(D)_)에 의해 연결된 컬럼으로 배열될 수 있다. 상보적 감지 라인의 각각의 쌍에 대응하는 개별 감지 라인이 또한 디지트 라인(DIGIT (D)에 대한 305-1 및 DIGIT (D)_에 대한 305-2 또는 도 4의 대응하는 도면 부호)이라고도 지칭될 수 있다. 상보적 디지트 라인의 단 하나의 쌍이 도 3에 도시되어 있지만, 본 발명의 실시예가 이에 한정되지 않고, 메모리 셀의 어레이가 메모리 셀의 추가 컬럼 및 디지트 라인을 포함할 수 있다(가령, 4,096, 8,192, 16,384 등).

로우와 컬럼이 하나의 평면에서 직교 배향된 것이 도시되었지만, 실시예는 이에 한정되지 않는다. 예를 들어, 로우와 컬럼이 임의의 실현 가능한 3차원 구성으로 서로에 대해 배향될 수 있다. 예를 들어, 로우와 컬럼이 서로에 대해 임의의 각도로 배향되거나, 실질적으로 수평 평면 또는 실질적으로 수직 평면으로 배향되거나, 및/또는 접힘 토폴로지(folded topology), 또는 그 밖의 다른 가능한 3차원 구성으로 배향될 수 있다.

메모리 셀은 상이한 디지트 라인 및 워드 라인에 연결될 수 있다. 예를 들어, 트랜지스터(302-1)의 제1 소스/드레인 영역이 디지트 라인(305-1 (D))에 연결될 수 있고, 트랜지스터(302-1)의 제2 소스/드레인 영역이 커패시터(303-1)에 연결될 수 있으며, 트랜지스터(302-1)의 게이트가 워드 라인(304-Y)에 연결될 수 있다. 트랜지스터(302-2)의 제1 소스/드레인 영역이 디지트 라인(305-2 (D)_)에 연결될 수 있고, 트랜지스터(302-2)의 제2 소스/드레인 영역이 커패시터(303-2)에 연결될 수 있으며, 트랜지스터(302-2)의 게이트는 워드 라인(304-X)에 연결될 수 있다. 도 3에 도시된 바와 같이, 셀 플레이트는 커패시터(303-1 및 303-2) 각각에 연결될 수 있다. 셀 플레이트는 기준 전압(가령, 접지)이 다양한 메모리 어레이 구성으로 적용될 수 있는 공통 모드일 수 있다.

본 발명의 다수의 실시예에 따라 메모리 어레이(330)는 감지 회로(350)에 연결되도록 구성된다. 이 실시예에서, 감지 회로(350)는 메모리 셀의 각자의 컬럼에 대응하는(가령, 상보적 디지트 라인의 각자의 쌍에 연결되는) 감지 증폭기(306) 및 계산 구성요소(331)를 포함한다. 감지 증폭기(306)는 상보적 디지트 라인(305-1 및 305-2)의 쌍에 연결될 수 있다. 계산 구성요소(331)는 패스 게이트(307-1 및 307-2)를 통해 감지 증폭기(306)에 연결될 수 있다. 패스 게이트(307-1 및 307-2)의 게이트는 연산 선택 로직(313)에 연결될 수 있다.

연산 선택 로직(313)은 감지 증폭기(306)와 계산 구성요소(331) 사이에 위치가 바뀌지 않게(un-transposed) 상보적 디지트 라인의 쌍을 연결하는 패스 게이트를 제어하기 위한 패스 게이트 로직 및 감지 증폭기(306)와 계산 구성요소(331) 사이에 위치를 바꾸어(transposed) 상보적 디지트 라인의 쌍을 연결하는 스와프 게이트를 제어하기 위한 스와프 게이트 로직(swap gate logic)을 포함하도록 구성될 수 있다. 연산 선택 로직(313)이 또한 상보적 디지트 라인(305-1 및 305-2)의 쌍에 연결될 수 있다. 연산 선택 로직(313)은 선택된 연산을 기초로 패스 게이트(307-1 및 307-2)의 연속성을 제어하도록 구성될 수 있다.

감지 증폭기(306)는 선택된 메모리 셀에 저장된 데이터 값(가령, 논리 상태)을 결정하도록 동작할 수 있다. 감지 증폭기(306)는 본 명세서에서 1차 래치(primary latch)라고 지칭될 수 있는 교차 연결된 래치를 포함할 수 있다. 도 3에 도시된 예시에서, 감지 증폭기(306)에 대응하는 회로가 상보적 디지트 라인(D 305-1 및 (D)_ 305-2)의 쌍에 연결된 4개의 트랜지스터를 포함하는 래치(315)를 포함한다. 그러나 실시예는 이 예시에 한정되지 않는다. 래치(315)는 교차 연결된 래치(가령, 트랜지스터의 쌍의 게이트)일 수 있으며, 가령, n-채널 트랜지스터(NMOS 트랜지스터)(327-1 및 327-2)가 트랜지스터의 또 다른 쌍의 게이트, 가령, p-채널 트랜지스터(가령, PMOS 트랜지스터)(329-1 및 329-2)와 교차 연결된다. 트랜지스터(327-1, 327-2, 329-1, 및 329-2)를 포함하는 교차 연결된 래치(315)는 1차 래치로 지칭될 수 있다.

연산 중, 메모리 셀이 감지될 때(가령, 읽힐 때), 디지트 라인(305-1 (D) 또는 305-2 (D)_) 중 하나 상의 전압이 디지트 라인(305-1 (D) 또는 305-2 (D)_) 중 다른 하나 상의 전압보다 약간 클 것이다. ACT 신호 및 RNL* 신호가 감지 증폭기(306)를 활성화(가령, 파이어링)하기 위해 로우(low)로 구동될 수 있다. 더 낮은 전압을 갖는 디지트 라인(305-1 (D) 또는 305-2 (D)_)이 PMOS 트랜지스터(329-1 또는 329-2) 중 하나를, PMOS 트랜지스터(329-1 또는 329-2) 중 다른 하나보다 더, 켜고, 이로써, 더 높은 전압을 갖는 디지트 라인(305-1 (D) 또는 305-2 (D)_)을, 다른 디지트 라인(305-1 (D) 또는 305-2 (D)_)이 하이로 구동되는 것보다 더, 하이(high)로 구동할 수 있다.

마찬가지로, 더 높은 전압을 갖는 디지트 라인(305-1 (D) 또는 305-2 (D)_)은 NMOS 트랜지스터(327-1 또는 327-2) 중 하나를, NMOS 트랜지스터(327-1 또는 327-2) 중 다른 하나보다 더, 켤 것이며, 이로써 더 낮은 전압을 갖는 디지트 라인(305-1 (D) 또는 305-2 (D)_)을, 다른 한 디지트 라인(305-1 (D) 또는 305-2 (D)_)이 로우로 구동되는 것보다 더, 로우로 구동할 수 있다. 그 결과로, 짧은 딜레이 후에, 약간 더 큰 전압을 갖는 디지트 라인(305-1 (D) 또는 305-2 (D)_)이 소스 트랜지스터를 통해 서플라이 전압 VCC의 전압으로 구동되고, 다른 디지트 라인(305-1 (D) 또는 305-2 (D)_)이 싱크 트랜지스터를 통해 기준 전압(가령, 접지)의 전압으로 구동된다. 따라서 교차 연결된 NMOS 트랜지스터(327-1 및 327-2) 및 PMOS 트랜지스터(329-1 및 329-2)가 감지 증폭기 쌍으로서 역할하고, 디지트 라인(305-1 (D) 및 305-2 (D)_) 상의 차동 전압을 증폭시키고 선택된 메모리 셀로부터 감지된 데이터 값을 래칭하도록 동작한다.

실시예는 도 3에 도시된 감지 증폭기(306) 구성에 한정되지 않는다. 예를 들어, 감지 증폭기(306)는 전류-모드 감지 증폭기 및 싱글-엔드형 감지 증폭기(가령, 디지트 라인에 연결된 감지 증폭기)일 수 있다. 또한 본 발명의 실시예는 접힘형 디지트 라인 아키텍처, 가령, 도 3에 도시된 것에 한정되지 않는다.

감지 증폭기(306)는, 계산 구성요소(331)와 함께, 어레이로부터의 데이터를 입력으로서 이용해 다양한 연산을 수행하도록 동작될 수 있다. 다수의 실시예에서, 데이터를 디지트 라인 어드레스 액세스를 통해 전송하지 않고(가령, 데이터가 어레이 외부의 회로로 그리고 로컬 I/O 라인을 통해 감지 회로로 전송되도록 컬럼 디코드 신호를 파이어링하지 않고) 연산의 결과가 어레이로 다시 저장될 수 있다. 따라서, 본 발명의 다수의 실시예가 이전 방식보다 적은 전력을 이용해 연산 및 이와 연관된 계산 기능을 수행할 수 있다. 덧붙여, 다수의 실시예가 (가령, 메모리 및 이산 프로세서 간) 계산 기능을 수행하기 위해 로컬 및 전역 I/O 라인을 통해 데이터를 전송할 필요성을 제거하기 때문에, 다수의 실시예가 이전 방식에 비해 증가된(가령, 더 빠른) 프로세싱 기능을 가능하게 할 수 있다.

감지 증폭기(306)는 디지트 라인(305-1 (D) 및 305-2 (D)_)을 평형화하도록 구성될 수 있는 평형화 회로(equilibration circuitry)(314)를 더 포함할 수 있다. 이 예시에서, 평형화 회로(314)는 디지트 라인(305-1 (D)와 305-2 (D)_) 사이에 연결된 트랜지스터(324)를 포함한다. 평형화 회로(314)는 트랜지스터(325-1 및 325-2)를 더 포함하고, 각각은 평형화 전압(가령, V_DD/2)에 연결된 제1 소스/드레인 영역을 가지며, 여기서 V_DD는 어레이와 연관된 서플라이 전압이다. 트랜지스터(325-1)의 제2 소스/드레인 영역은 연결된 디지트 라인(305-1 (D))이고, 트랜지스터(325-2)의 제2 소스/드레인 영역은 연결된 디지트 라인(305-2 (D)_)일 수 있다. 트랜지스터(324, 325-1, 및 325-2)의 게이트가 함께 연결되고, 평형화(EQ) 제어 신호 라인(326)에 연결될 수 있다. 따라서 EQ를 활성화함으로써 디지트 라인(305-1 (D) 및 305-2 (D)_)을 함께 그리고 평형화 전압(가령, V_CC/2)으로 효율적으로 쇼팅(short)하는 트랜지스터(324, 325-1, 및 325-2)가 활성화된다.

도 3이 평형화 회로(314)를 포함하는 감지 증폭기(306)를 도시하더라도, 실시예가 이에 한정되지 않으며, 평형화 회로(314)는 감지 증폭기(306)와 분리되어 구현되거나, 도 3에 도시된 것과 상이한 구성으로 구현되거나, 전혀 구현되지 않을 수 있다.

이하에서 더 기재될 바와 같이, 다수의 실시예에서, 감지 회로(350)(가령, 감지 증폭기(306) 및 계산 구성요소(331))가 선택된 연산을 수행하고 로컬 또는 전역 I/O 라인을 통해 감지 회로로부터 데이터를 전송하지 않고(가령, 컬럼 디코드 신호의 활성화를 통해 감지 라인 어드레스 액세스를 수행하지 않고) 초기에 결과를 감지 증폭기(306) 또는 계산 구성요소(331)에 저장하도록 동작될 수 있다.

연산(가령, 데이터 값을 포함하는 부울 논리 연산)의 수행이 기본적이며 흔히 사용된다. 부울 논리 연산은 많은 상위 레벨 연산에서 사용된다. 결과적으로, 개선된 연산에 의해 구현될 수 있는 속도 및/또는 전력 효율이 고차원 기능의 속도 및/또는 전력 효율로 변환될 수 있다.

도 3에 도시된 바와 같이, 계산 구성요소(331)는 본 명세서에서 2차 래치(364)라고 지칭될 수 있는 래치를 더 포함할 수 있다. 2차 래치에 포함된 교차 연결된 p-채널 트랜지스터(가령, PMOS 트랜지스터)가 각자 자신의 소스를 서플라이 전압(가령, V_DD)으로 연결할 수 있고, 2차 래치의 교차 연결된 n-채널 트랜지스터(가령, NMOS 트랜지스터)가 각자 자신의 소스를 기준 전압(가령, 접지)으로 선택적으로 연결하여, 2차 래치가 연속으로 활성화되게 함을 제외하고, 2차 래치(364)는 1차 래치(315)와 관련하여 앞서 기재된 바와 유사한 방식으로 구성되고 동작될 수 있다. 계산 구성요소(331)의 구성은 도 2에 도시된 바에 한정되지 않으며, 그 밖의 다른 다양한 실시예가 구현될 수 있다.

본 명세서에 기재될 때, 메모리 디바이스(가령, 도 1a의 120)가 데이터 버스(가령, 156) 및 제어 버스(가령, 154)를 통해 호스트(가령, 110)에 연결되도록 구성될 수 있다. 메모리 디바이스(120) 내 뱅크(121)는 메모리 셀의 복수의 뱅크 섹션(도 1b의 123-1, . . ., 123-N)을 포함할 수 있다. 뱅크(121)는 메모리 셀의 복수의 컬럼(도 1b)을 통해 복수의 어레이에 연결된 감지 회로(가령, 도 1a의 150 및 도 3 및 4의 대응하는 도면 부호)를 포함할 수 있다. 감지 회로는 컬럼 각각에 연결된 감지 증폭기 및 계산 구성요소(가령, 각각 도 3의 306 및 331)를 포함할 수 있다.

각각의 뱅크 섹션(123)은 어레이(330)의 로컬인 복수의 공유 I/O 라인(도 1b의 155)의 데이터 경로 내 계산 유닛 내 복수의 논리 스트라이프(가령, 도 1b의 124-0, 124-1, . . ., 124-N-1)와 연관될 수 있다. 뱅크에 연결된 제어기(가령, 도 1a-1b의 140)가, 본 명세서에 기재된 바와 같이, 어레이(330)의 로컬의 공유 I/O 라인(455)(도 4)의 데이터 경로 내 계산 유닛(460)(도 4) 내 논리 스트라이프 내 계산 구성요소로의 데이터 값의 이동을 지시하도록 구성될 수 있다.

메모리 디바이스는 메모리 셀의 복수의 컬럼(도 1b)의 개수에 대응할 수 있는 복수의 계산 구성요소를 갖는 논리 스트라이프(가령, 도 1b의 124)를 포함할 수 있다. 도 4와 관련하여 더 기재될 바와 같이, 감지 회로(350) 내 다수의 감지 증폭기(306) 및/또는 계산 구성요소(331)가 (가령, 도 4의 컬럼 선택 회로(458-1 및 458-2)를 통해) 복수의 공유 I/O 라인(455)(도 4)에 선택적으로 연결될 수 있다. 컬럼 선택 회로는, 복수의(가령, 4, 8, 및 16, 또는 그 밖의 다른 가능한 개수의) 감지 증폭기 및/또는 계산 구성요소에 선택적으로 연결됨으로써, 어레이의 메모리 셀의 특정 컬럼 내 데이터를 선택적으로 감지하도록 구성될 수 있다.

일부 실시예에서, 뱅크 내 복수의 논리 스트라이프(가령, 도 1b의 124-1, . . ., 124-N)의 개수가 뱅크 내 도 1b(가령, 복수의 서브어레이를 갖는 사분면)의 뱅크 섹션(123-1, . . ., 123-N)의 개수에 대응할 수 있다. 논리 스트라이프는 도 3에 도시된 계산 구성요소(331)와 유사한 어레이(330)의 로컬인 공유 I/O의 데이터 경로 내 복수의 계산 구성요소를 포함할 수 있다. 도 4에 도시된 바와 같이, 어레이의 로우로부터 감지된 데이터 값이 컬럼 선택 로직에 의해 복수의 공유 I/O 라인(455)(도 4)을 통해 복수의 공유 I/O 라인(455)(도 4)의 데이터 경로 내 계산 유닛(460)(도 4) 내 복수의 계산 구성요소로 병렬로 이동될 수 있다. 일부 실시예에서, 데이터 양이 복수의 공유 I/O 라인의 적어도 약 천 비트 폭에 대응할 수 있다.

본 명세서에 기재된 바와 같이, 메모리 셀의 어레이는, 제어기가 커맨드에 응답하여, 데이터를 공유 I/O 라인을 통해 출발 위치로부터 도착 위치로 이동(가령, 복사, 전송 및/또는 이송)하도록 구성되는 DRAM 메모리 셀의 구현예를 포함할 수 있다. 다양한 실시예에서, 출발 위치가 제1 뱅크에 있을 수 있고 도착 위치는 어레이(330)의 로컬인 공유 I/O 라인(455)(도 4)의 데이터 경로 내 계산 유닛(460)(도 4)에 있을 수 있다.

도 4에 기재된 바와 같이, 장치는 데이터를 제1 개수의 감지 증폭기 및 계산 구성요소와 연관된 특정 로우(가령, 도 4의 419) 및 컬럼 어드레스를 포함하는 출발 위치로부터 공유 I/O 라인(가령, 도 4의 455)으로 이동시키도록 구성될 수 있다. 덧붙여, 장치는 데이터를 공유 I/O 라인(455)(도 4)의 데이터 경로 내 계산 유닛(460)(도 4)와 연관된 특정 논리 스트라이프를 포함하는 도착 위치로 이동시키도록 구성될 수 있다. 독자라면 알다시피, 각각의 공유 I/O 라인(455)(도 4)이 공유 I/O 라인의 상보적 쌍(가령, 도 4의 공유 I/O 라인 및 공유 I/O 라인*)을 실제로 포함할 수 있다. 본 명세서에 기재된 일부 실시예에서, 2048개의 공유 I/O 라인(가령, 공유 I/O 라인의 상보적 쌍)이 2048 비트 폭 공유 I/O 라인으로 구성될 수 있다. 본 명세서에 기재된 일부 실시예에서, 1024개의 공유 I/O 라인(가령, 공유 I/O 라인의 상보적 쌍)이 1024 비트 폭 공유 I/O 라인으로 구성될 수 있다.

도 4는 본 발명의 다수의 실시예에 따르는 메모리 디바이스 내 데이터 이동을 위한 회로를 나타내는 개략도이다. 도 4는 상보적 공유 I/O 라인(455)의 각자의 쌍(가령, 공유 I/O 라인 및 공유 I/O 라인*)에 각각 연결된 8개의 감지 증폭기(가령, 각각 406-0, 406-1, . . ., 406-7로 나타난 감지 증폭기 0, 1, . . ., 7)를 도시한다. 도 4는 또한 각자의 패스 게이트(407-1 및 407-2) 및 디지트 라인(405-1 및 405-2)을 통해 각각의 감지 증폭기(가령, 감지 증폭기 0에 대해 406-0로 나타남)에 연결된 8개의 계산 구성요소(가령, 431-0, 431-1, . . ., 431-7로 나타난 계산 구성요소 0, 1, . . ., 7)를 나타낸다. 예를 들어, 패스 게이트는 도 3에 도시된 바와 같이 연결될 수 있고 연산 선택 신호(패스)에 의해 제어될 수 있다. 예를 들어, 선택 로직의 출력이 패스 게이트(407-1 및 407-2) 및 디지트 라인(405-1 및 405-2)의 게이트에 연결될 수 있다. 감지 증폭기 및 계산 구성요소의 대응하는 쌍이 450-0, 450-1, . . ., 450-7로 지시되는 감지 회로의 형성에 기여할 수 있다.

상보적 디지트 라인(405-1 및 405-2)의 쌍 상에 존재하는 데이터 값이 도 3과 관련하여 기재된 바와 같이 계산 구성요소(431-0)로 로딩될 수 있다. 예를 들어, 패스 게이트(407-1 및 407-2)가 활성화될 때, 상보적 디지트 라인(405-1 및 405-2)의 쌍 상의 데이터 값이 감지 증폭기로부터 계산 구성요소(가령, 406-0 내지 431-0)로 전달될 수 있다. 감지 증폭기가 파이어링될 때 상보적 디지트 라인(405-1 및 405-2)의 쌍 상의 데이터 값이 감지 증폭기(406-0)에 저장된 데이터 값일 수 있다.

도 4의 감지 증폭기(406-0, 406-1, . . ., 406-7)가 각각 도 3에 도시된 감지 증폭기(306)에 대응할 수 있다. 도 4에 도시된 계산 구성요소(431-0, 431-1, . . ., 431-7)가 각각 도 3에 도시된 계산 구성요소(331)에 대응할 수 있다. 하나의 감지 증폭기와 하나의 계산 구성요소의 조합이 공유 I/O 라인(455)의 데이터 경로 내 다수의 논리 스트라이프에 의해 공유되는 공유 I/O 라인(455)에 연결된 DRAM 메모리 서브어레이(425)의 일부분의 감지 회로(가령, 450-0, 450-1, . . ., 450-7)에 기여할 수 있다.

도 4에 도시된 실시예의 구성은 명확성을 위해 도시되어 있고 이들 구성에 한정되지 않는다. 예를 들어, 계산 구성요소(431-0, 431-1, . . ., 431-7)와 조합된 감지 증폭기(406-0, 406-1, . . ., 406-7) 및 공유 I/O 라인(455)에 대해 도 4에 도시된 구성이, 감지 회로의 감지 증폭기(406-0, 406-1, . . ., 406-7)와 계산 구성요소(431-0, 431-1, . . ., 431-7)의 조합의 절반이 메모리 셀(도시되지 않음)의 컬럼(422) 위에 형성되고 절반이 메모리 셀의 컬럼(422) 아래에 형성되는 것에 한정되지 않는다. 공유 I/O 라인에 연결되도록 구성되는 감지 회로를 형성하는 계산 구성요소와 감지 증폭기의 이러한 조합의 개수도 8에 한정되지 않는다. 덧붙여, 공유 I/O 라인(455)의 구성은 상보적 디지트 라인(405-1 및 405-2)의 2개의 세트 각각을 개별적으로 연결하기 위해 둘로 나눠지는 것에 한정되지 않고, 공유 I/O 라인(455)의 위치설정도 (가령, 감지 증폭기와 계산 구성요소의 조합의 어느 한 끝에 위치하는 것이 아니라) 감지 회로를 형성하는 감지 증폭기와 계산 구성요소의 조합의 중앙에 위치하는 것에 한정되지 않는다.

도 4에 도시된 회로가 (가령, 도 1a-1b에 도시된 제어기(140)에 의해 지시되는 바와 같이) 서브어레이(425)의 특정 컬럼(422), 이와 연관된 상보적 디지트 라인(405-1 및 405-2), 및 공유 I/O 라인(455)과 관련하여 데이터 이동 동작을 구현하도록 구성된 컬럼 선택 회로(458-1 및 458-2)을 더 도시한다. 예를 들어, 컬럼 선택 회로(458-1)는 대응하는 컬럼, 가령, 컬럼 0(432-0), 컬럼 2, 컬럼 4, 및 컬럼 6과 연결되도록 구성된 선택 라인 0, 2, 4, 및 6을 가진다. 컬럼 선택 회로(458-2)는 대응하는 컬럼, 가령, 컬럼 1, 컬럼 3, 컬럼 5, 및 컬럼 7과 연결되도록 구성된 선택 라인 1, 3, 5, 및 7을 가진다. 도 4와 관련하여 기재된 컬럼 선택 회로(458)는, 다양한 실시예에서, 멀티플렉서, 가령, 8 웨이 멀티플렉서, 16 웨이 멀티플렉서 등에 의해 구현되고 이에 포함되는 기능의 적어도 일부분을 나타낼 수 있다.

제어기(140)는 감지 증폭기, 계산 구성요소에 저장된 및/또는 상보적 디지트 라인의 쌍(가령, 선택 라인 0으로부터의 신호를 통해 선택 트랜지스터(459-1 및 459-2)가 활성화될 때 405-1 및 405-2) 상에 존재하는 데이터 값을 액세스하기 위해 선택 라인(가령, 선택 라인 0)을 제어하기 위해 컬럼 선택 회로(458)에 연결될 수 있다. (가령, 제어기(140)에 의해 지시되는) 선택 트랜지스터(459-1 및 459-2)를 활성화함으로써 컬럼 0(422-0)의 감지 증폭기(406-0), 계산 구성요소(431-0), 및/또는 상보적 디지트 라인(405-1 및 405-2)의 결합이 가능해져서, 디지트 라인 0 및 디지트 라인 0* 상의 데이터 값을 공유 I/O 라인(455)로 이동시킬 수 있다. 예를 들어, 이동된 데이터 값이 감지 증폭기(406-0) 및/또는 계산 구성요소(431-0)에 저장(캐싱)된 특정 로우(419)로부터의 데이터 값일 수 있다. 제어기(140)가 적절한 선택 트랜지스터를 활성화함으로써, 컬럼 0 내지 7 각각으로부터의 데이터 값이 유사하게 선택될 수 있다.

덧붙여, 선택 트랜지스터(가령, 선택 트랜지스터s 459-1 및 459-2)를 활성화(가령, 발동)하는 것이 증폭기 및/또는 계산 구성요소에 의해 저장된 데이터 값이 공유 I/O 라인(455)으로 이동(가령, 배치 및/또는 전송)될 수 있도록 특정 감지 증폭기 및/또는 계산 구성요소(가령, 각각, 406-0 및/또는 431-0)가 공유 I/O 라인(455)과 연결될 수 있게 한다. 일부 실시예에서, 공유된 데이터 값을 이동(가령, 복사, 전송 및/또는 이송)하기 위해 한 번에 하나의 컬럼(가령, 컬럼(422-0))이 특정 공유 I/O 라인(455)에 연결되도록 선택된다. 도 4의 예시적 구성에서, 공유 I/O 라인(455)이 공유된, 차동 I/O 라인 쌍(가령, 공유 I/O 라인 및 공유 I/O 라인*)으로 도시된다. 따라서 컬럼 0(422-0)의 선택이 로우(가령, 로우(419))로부터의 및/또는 상보적 디지트 라인(405-1 및 405-2)과 연관된 감지 증폭기 및/또는 계산 구성요소에 저장된 2개의 데이터 값(가령, 0 및/또는 1의 값을 갖는 2개의 비트)을 산출할 수 있다. 이들 데이터 값은 공유된 차동 I/O 라인(455)의 각각의 공유된, 차동 I/O 쌍(가령, 공유된 I/O 및 공유된 I/O*)으로 병렬로 입력될 수 있다.

도 5는 본 발명의 다수의 실시예에 따르는 메모리 디바이스로의 제어기의 예시를 도시하는 블록도이다. 일부 구현예에서, 블록도는 PIM 가능 디바이스, 가령, 도 1a-2의 메모리 디바이스(120)의 일례의 일부분을 더 상세히 제공한다. 도 5의 예시에서, 제어기(540-1, . . ., 540-7)(일반적으로 제어기(540)로 지칭됨)는 PIM 가능 디바이스(520)로의 각각의 뱅크(521-1, . . ., 521-7)(일반적으로 (521)로 지칭됨)와 연관될 수 있다. 8개의 뱅크가 도 5의 예시에 나타나 있다. 그러나 실시예는 이 예시적 수치에 한정되지 않는다. 제어기(540)는 도 1a에 도시된 제어기(140)를 나타낼 수 있다. 각각의 뱅크는 메모리 셀의 하나 이상의 어레이(도시되지 않음)를 포함할 수 있다. 예를 들어 각각의 뱅크가 하나 이상의 어레이, 가령, 도 1a의 어레이(130)를 포함할 수 있고 도 1a에 도시된 디코더, 그 밖의 다른 회로 및 레지스터를 포함할 수 있다. 도 5에 도시된 예시적 PIM 가능 디바이스(520)에서, 제어기(540-1, . . ., 540-7)가 메모리 디바이스(520)의 하나 이상의 메모리 뱅크(521) 상의 제어기(540)의 일부로서 제어 로직(531-1, . . ., 531-7), 시퀀서(532-1, . . ., 532-7), 및 타이밍 회로(533-1, . . ., 533-7)를 갖는 것이 도시된다. PIM 가능 디바이스(520)는 도 1a에 도시된 메모리 디바이스(120)의 일부를 나타낼 수 있다.

도 5의 예시로 도시된 바와 같이, PIM 가능 디바이스(520)는 PIM 가능 디바이스(520)에서 데이터, 어드레스, 제어 신호, 및/또는 커맨드를 수신하기 위해 고속 인터페이스(HSI)(541)를 포함할 수 있다. 다양한 실시예에서, HSI(541)는 PIM 가능 디바이스(520)와 연관된 뱅크 아비터(bank arbiter)(545)에 연결될 수 있다. HSI(541)는 호스트(가령, 도 1a의 110)로부터 커맨드 및/또는 데이터를 수신하도록 구성될 수 있다. 도 5의 예시에서 도시된 바와 같이, 뱅크 아비터(545)는 복수의 뱅크(521-1, . . ., 521-7)에 연결될 수 있다.

도 5에 도시된 예시에서, 제어 로직(531-1, . . ., 531-7)은 각각의 뱅크(521-1, . . ., 521-7)의 일부인 메모리 셀의 어레이, 가령, 어레이(도 1a의 130)로부터 기계 명령, 가령, 마이크로코드 명령을 인출 및 실행하는 마이크로코딩된 엔진의 형태를 가질 수 있다. 시퀀서(532-1, . . ., 532-7)는 또한 마이크로코딩된 엔진의 형태를 가질 수 있다. 대안으로, 제어 로직(531-1, . . ., 531-7)이 대규모 명령 워드(VLIW: very large instruction word) 유형 프로세싱 자원 및 시퀀서(532-1, . . ., 532-7)의 형태를 가질 수 있으며, 타이밍 회로(533-1, . . ., 533-7)는 상태 머신 및 트랜지스터 회로의 형태를 가질 수 있다.

제어 로직(531-1, . . ., 531-7)은 시퀀서(532-1, . . ., 532-7)에 의해 구현되는, 마이크로코드 명령을 함수 호출, 가령, 마이크로코드 함수 호출(uCODE)로 디코딩할 수 있다. 마이크로코드 함수 호출은 감지 회로, 가령, 감지 회로(도 1a의 150)를 이용해 또는 계산 구성요소를 이용해 PIM 디바이스(520)가 특정 논리 연산을 수행하게 하도록 시퀀서(532-1, . . ., 532-7)가 수신하고 실행하는 연산일 수 있다. 타이밍 회로(533-1, . . ., 533-7)는 논리 연산의 수행을 조화시키기 위한, 그리고 어레이, 가령, 도 1a의 어레이(130)로의 충돌 없는 액세스를 제공할 수 있는 타이밍을 제공할 수 있다.

도 1a와 관련하여 기재된 바와 같이, 제어기(540-1, . . ., 540-7)는 도 5에 555-1, 555-7로서 도시된 제어 라인 및 데이터 경로를 통해 메모리 셀의 어레이와 연관된 감지 회로(150), 계산 유닛, 및/또는 추가 로직 회로(170), 가령, 캐시, 버퍼, 감지 증폭기, 확장된 로우 어드레스(XRA) 래치, 및/또는 레지스터에 연결될 수 있다. 따라서 도 1a에 도시된 감지 회로(150), 계산 유닛, 및 로직(170)이, 도 5에 555-1, . . ., 555-7로 도시된 공유 I/O 라인을 이용해, 메모리 셀(130)의 어레이와 연관될 수 있다. 제어기(540-1, . . ., 540-7)는 어레이에 대한 정규 DRAM 연산, 가령, 읽기, 쓰기, 복사, 및/또는 삭제 연산 등을 제어할 수 있다. 그러나, 추가로, 마이크로코드 명령이 제어 로직(531-1, . . ., 531-7)에 의해 불러와지고 실행되고 마이크로코드 함수 호출이 시퀀서(532-1, . . ., 532-7)에 의해 수신되고 실행되어, 도 1a에 도시된 감지 회로(150) 및/또는 계산 유닛이 정규 DRAM 읽기 및 쓰기 연산과 상이한, 가령, 더 복잡한 추가 논리 연산, 가령, 덧셈, 곱셈, 또는 더 구체적인 예시로서, 부울 연산, 가령, AND, OR, XOR 등을 수행하게 한다. 따라서, 이 PIM 가능 디바이스(520) 예시에서, 마이크로코드 명령 실행 및 논리 연산이 PM 가능 디바이스(520)의 뱅크(521-1, . . ., 521-7) 상에서 수행될 수 있다.

실시예에 따르면, 제어 로직(531-1, . . ., 531-7), 시퀀서(532-1, . . ., 532-7), 및 타이밍 회로(533-1, . . ., 533-7)가 메모리 디바이스(520) 상에서, 가령, 공유 I/O 라인의 데이터 경로 내 계산 유닛에 포함된 뱅크(521-1, . . ., 521-7) 상에서 DRAM 어레이에 대한 연산 사이클의 시퀀스를 생성 및/또는 연산, 가령, 논리 연산의 수행을 지시하도록 동작할 수 있다. PIM 가능 디바이스(520) 예시에서, 각각의 시퀀스가 함께 특정 기능을 이루는 연산, 가령, 부울 논리 연산 AND, OR, XOR 등을 수행하도록 설계될 수 있다. 예를 들어, 연산의 시퀀스가 1비트 덧셈에 대한 논리 연산을 반복적으로 수행하여 복수 비트 합(multiple bit sum)을 계산할 수 있다. 연산의 각각의 시퀀스가 타이밍 회로(533-1, . . ., 533-7)에 연결된 선입/선출(FIFO) 버퍼로 공급되어, 도 1a에 도시된 메모리 셀(130)의 어레이, 가령, DRAM 어레이와 연관된 감지 회로(150), 계산 유닛, 및/또는 추가 논리 회로(170)와의 타이밍 조화를 제공할 수 있다.

도 5에 도시된 예시적 PIM 가능 디바이스(520)에서, 타이밍 회로(533-1, . . ., 533-7)는 타이밍을 제공할 수 있고 4개의 FIFO 큐로부터 어레이로의 충돌 없는 액세스를 제공하거나 및/또는 계산 유닛 내 연산에 대한 타이밍을 조화시킬 수 있다. 이 예시에서, 하나의 FIFO 큐가 어레이 계산을 지원할 수 있는데, 하나는 명령 인출을 위한 것이고, 하나는 마이크로코드(가령, Ucode) 명령 인출을 위한 것이며, 하나는 DRAM I/O를 위한 것일 수 있다. 제어 로직(531-1, . . ., 531-7)과 시퀀서(532-1, . . ., 532-7) 모두, FIFO 인터페이스를 통해 뱅크 아비터(545)로 다시 라우팅되는 상태 정보를 생성할 수 있다. 뱅크 아비터(545)는 이 상태 데이터를 모으고 이를 인터페이스(HSI)(541)를 통해 호스트(110)로 다시 보고할 수 있다.

도 6은 본 발명의 다수의 실시예에 따라 XOR 논리 연산을 구현할 수 있는 계산 유닛 회로를 도시하는 개략도이다. 도 6은 상보적 공유 I/O 라인(655-1 및 655-2)의 쌍, 논리 연산 선택 로직(613), 및 패스 게이트(607-1 및 607-2)를 통해 감지 증폭기(606)에 연결된 계산 구성요소(631)에 연결된 감지 증폭기(606)를 도시한다. 도 6에 도시된 감지 증폭기(606)가 감지 증폭기(306), 가령, 도 3에 감지 회로(350)와 연관된 것으로 도시된 1차 래치와 유사한 방식으로 기능할 수 있다. 도 6에 도시된 계산 구성요소(631)는 계산 구성요소(331), 가령, 도 3에 감지 회로(350)와 연관된 것으로 도시된 2차 래치와 유사하게 기능할 수 있다. 도 6에 도시된 논리 연산 선택 로직(613)이 감지 회로(350)와 연관된 도 3에 도시된 논리 연산 선택 로직(313)과 유사하게 기능할 수 있다. 패스 게이트(607-1 및 607-2)의 게이트가 논리 연산 선택 로직(613) 신호(가령, 패스)에 의해 제어될 수 있다. 예를 들어, 논리 연산 선택 로직(613)의 출력이 패스 게이트(607-1 및 607-2)의 게이트에 연결될 수 있다. 덧붙여, 계산 구성요소(631)가 데이터 값을 왼쪽 및 오른쪽으로 시프트(shift)시키도록 구성된 로딩 가능한 시프트 레지스터를 포함할 수 있다.

도 6에 도시된 실시예에 따르면, 계산 구성요소(631)가 데이터 값을 왼쪽 및 오른쪽으로 시프트하도록 구성된 각자의 스테이지(시프트 셀)를 포함할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 시프트 레지스터의 각각의 계산 구성요소(631)(가령, 스테이지)가 오른쪽-시프트 트랜지스터(681 및 686)의 쌍, 왼쪽-시프트 트랜지스터(689 및 690)의 쌍, 및 인버터(687 및 688)의 쌍을 포함한다. 신호 PHASE 1R, PHASE 2R, PHASE 1L, 및 PHASE 2L가 각자의 제어 라인(682, 683, 691 및 692)에 인가되어, 본 명세서에 기재된 실시예에 따라 논리 연산을 수행 및/또는 데이터를 시프트하는 것과 연관하여 대응하는 계산 구성요소(631)의 래치 상의 피드백을 활성화/비활성화할 수 있다.

도 6에 도시된 계산 유닛 회로는 다수의 논리 선택 제어 입력 제어 라인, 가령, ISO, TF, TT, FT, 및 FF에 연결된 연산 선택 로직(613)을 나타낸다. 복수의 논리 연산으로부터의 논리 연산의 선택이, 고립 트랜지스터(650-1 및 650-2)가 ISO 제어 신호 확정을 통해 활성화될 때 논리 선택 제어 입력 라인 상의 논리 선택 제어 신호, 및 상보적 공유 I/O라인(655-1 및 655-2)의 쌍 상에 존재하는 데이터 값의 상태로부터 결정된다.

다양한 실시예에 따르면, 연산 선택 로직(613)이 4개의 논리 선택 트랜지스터를 포함할 수 있는데, 스와프 트랜지스터(swap transistor)(642)의 게이트와 TF 신호 제어 라인 사이에 연결된 논리 선택 트랜지스터(662), 패스 게이트(607-1 및 607-2)의 게이트와 TT 신호 제어 라인 사이에 연결된 논리 선택 트랜지스터(652), 패스 게이트(607-1 및 607-2)의 게이트와 FT 신호 제어 라인 사이에 연결된 논리 선택 트랜지스터(654), 및 스와프 트랜지스터(642)의 게이트와 FF 신호 제어 라인 사이에 연결된 논리 선택 트랜지스터(664). 논리 선택 트랜지스터(662 및 652)의 게이트가 (ISO 신호 제어 라인에 연결된 게이트를 갖는) 고립 트랜지스터(650-1)를 통해 참 감지 라인에 연결된다. 논리 선택 트랜지스터(664 및 654)의 게이트가 (ISO 신호 제어 라인에 연결된 게이트를 갖는) 고립 트랜지스터(650-2)를 통해 상보적 감지 라인에 연결된다.

상보적 공유 I/O 라인(655-1 및 655-2)의 쌍 상에 존재하는 데이터 값이 패스 게이트(607-1 및 607-2)를 통해 계산 구성요소(631)로 로딩될 수 있다. 계산 구성요소(631)는 로딩 가능한 시프트 레지스터를 포함할 수 있다. 패스 게이트(607-1 및 607-2)가 개방(OPEN)될 때, 상보적 공유 I/O 라인(655-1 및 655-2)의 쌍 상의 데이터 값("A")이 계산 구성요소(631)로 전달되고 이로써 로딩 가능한 시프트 레지스터로 로딩된다. 감지 증폭기가 파이어링될 때 상보적 공유 I/O 라인(655-1 및 655-2)의 쌍 상의 데이터 값이 감지 증폭기(606)에 저장된 데이터 값("B")일 수 있다. 이 예시에서, 논리 연산 선택 논리 신호(패스)가 하이(high)여서, 패스 게이트(607-1 및 607-2)를 개방(OPEN)할 수 있다.

ISO, TF, TT, FT, 및 FF 제어 신호가 감지 증폭기(606) 내 데이터 값("B") 및 계산 구성요소(631) 내 데이터 값("A")을 기초로 구현될 논리 함수를 선택하도록 동작할 수 있다. 특히, ISO, TF, TT, FT, 및 FF 제어 신호는 상보적 공유 I/O 라인(655-1 및 655-2 )의 쌍 상에 존재하는 데이터 값에 독립적으로 구현될 논리 함수를 선택하도록 구성된다(그러나 구현된 논리 연산의 결과가 상보적 공유 I/O 라인(655-1 및 655-2)의 쌍 상에 존재하는 데이터 값에 따라 달라질 수 있다). 예를 들어, 상보적 공유 I/O 라인(655-1 및 655-2)의 쌍 상에 존재하는 데이터 값이 패스 게이트(607-1 및 607-2)의 게이트를 동작시키기 위해 로직을 통해 전달되지 않기 때문에 ISO, TF, TT, FT, 및 FF 제어 신호가 직접 구현될 논리 연산을 선택한다.

덧붙여, 도 6은 감지 증폭기(606)와 계산 구성요소(631) 사이에 상보적 공유 I/O 라인(655-1 및 655-2)의 쌍의 배향을 서로 바꾸도록 구성된 스와프 트랜지스터(642)를 도시한다. 스와프 트랜지스터(642)가 개방(OPEN)될 때, 스와프 트랜지스터(642)의 측부 상의 감지 증폭기(606) 상의 상보적 공유 I/O 라인(655-1 및 655-2)의 쌍 상의 데이터 값이 스와프 트랜지스터(642)의 측부의 계산 구성요소(631) 상의 상보적 공유 I/O 라인(655-1 및 655-2)의 쌍에 반대로 연결되고, 따라서 계산 구성요소(631)의 로딩 가능한 시프트 레지스터로 로딩된다.

ISO 제어 신호 라인이 활성화되고 참 공유 I/O 라인 상의 데이터 값이 "1"이면서 TT 제어 신호가 활성화(가령, 하이)되거나, 보수 공유 I/O 라인 상의 데이터 값이 "1"이면서 FT 제어 신호가 활성화(가령, 하이)될 때, 논리 연산 선택 논리(613) 신호(패스)가 활성화(가령, 하이(high))되어, 패스 게이트(607-1 및 607-2)를 개방(OPEN)(가령, 전도 상태)할 수 있다.

참 공유 I/O 라인 상의 데이터 값가 "1"인 것이 논리 선택 트랜지스터(652 및 662)를 개방(OPEN)한다. 상보적 공유 I/O 라인 상의 데이터 값이 "1"인 것이 논리 선택 트랜지스터(654 및 664)를 개방한다. ISO 제어 신호 또는 각자의 TT/FT 제어 신호와 대응하는 공유 I/O 라인(가령, 특정 논리 선택 트랜지스터의 게이트가 연결된 공유 I/O 라인) 상의 데이터 값 중 하나가 하이(high)가 아닌 경우, 특정 논리 선택 트랜지스터에 의해 패스 게이트(607-1 및 607-2)가 개방되지 않을 것이다.

ISO 제어 신호 라인이 활성화되고, 참 공유 I/O 라인 상의 데이터 값이 "1"이면서 TF 제어 신호가 활성화(가령, 하이)되거나, 상보적 공유 I/O 라인 상의 데이터 값이 "1"이면서 FF 제어 신호가 활성화(가령, 하이)될 때, 논리 연산 선택 논리 신호(패스*)가 활성화(가령, 하이)되어 스와프 트랜지스터(642)를 개방(OPEN)(가령, 전도 상태)할 수 있다. 각자의 제어 신호 또는 대응하는 공유 I/O 라인(가령, 특정 논리 선택 트랜지스터의 게이트가 연결된 공유 I/O 라인) 상의 데이터 값이 하이(high)가 아닌 경우, 특정 논리 선택 트랜지스터에 의해 스와프 트랜지스터(642)가 개방(OPEN)되지 않을 것이다.

패스* 제어 신호가 반드시 패스 제어 신호의 보수인 것은 아니다. 패스와 패스* 제어 신호가 모두 동시에 활성화되거나 비활성화되는 것이 가능하다. 그러나 패스와 패스* 제어 신호 모두의 동시 활성화가 상보적 공유 I/O 라인의 쌍을 함께 쇼팅하며, 이로 인해 파괴적 구성이 피해질 수 있다.

도 6에 도시된 계산 유닛 회로가 4개의 논리 선택 제어 신호로부터 복수의 논리 연산 중 직접 구현될 하나를 선택하도록 구성된다(가령, 논리 연산 선택은 상보적 공유 I/O 라인의 쌍 상에 존재하는 데이터 값에 따라 달라지지 않는다). 논리 선택 제어 신호의 일부 조합이 패스 게이트(607-1 및 607-2)와 스와프 트랜지스터(642)가 동시에 개방(OPEN)되게 할 수 있으며, 이는 상보적 공유 I/O 라인(655-1 및 655-2)의 쌍을 함께 쇼팅한다. 본 발명의 다수의 실시예에 따르면, 도 6에 도시된 계산 유닛 회로에 의해 구현될 수 있는 논리 연산이 도 7에 도시된 논리표에서 요약된 논리 연산일 수 있다.

도 7은 본 발명의 다수의 실시예에 따라 도 6에 도시된 복수의 공유 I/O 라인(655-1 및 655-2)의 데이터 경로 내 계산 유닛 회로에 의해 구현되는 선택 가능한 논리 연산 결과를 나타내는 논리표이다. 상보적 공유 I/O 라인 상에 존재하는 특정 데이터 값과 함께, 4개의 논리 선택 제어 신호(가령, TF, TT, FT, 및 FF)가 복수의 논리 연산 중 계산 유닛 회로의 감지 증폭기(606), 가령, 1차 래치 및 계산 구성요소(631), 가령, 2차 래치에 저장된 시작 데이터 값("A" 및 "B")을 포함하여 구현될 하나를 선택하도록 사용될 수 있다. 상보적 공유 I/O 라인 상에 존재하는 특정 데이터 값과 함께, 4개의 제어 신호가 패스 게이트(607-1 및 607-2) 및 스와프 트랜지스터(642)의 연속성을 제어하며, 이는 파이어링 전/후에 계산 구성요소(631) 및/또는 감지 증폭기(606) 내 데이터 값에 영향을 미친다. 스와프 트랜지스터(642)의 연속성을 선택적으로 제어할 수 있는 능력이 반전 데이터 값(가령, 반전 피연산자 및/또는 반전 결과) 등과 관련된 논리 연산을 구현하는 것을 촉진시킨다.

도 7에 도시된 논리표(7-1)가 컬럼 A(744)으로 나타난 계산 구성요소(631), 가령, 2차 래치에 저장된 시작 데이터 값 및 컬럼 B(745)으로 나타나는 감지 증폭기(606), 가령, 1차 래치에 저장된 시작 데이터 값을 나타낸다. 논리표(7-1)의 나머지 3개의 컬럼 헤딩이, 상보적 공유 I/O 라인(655-1 및 655-2)의 쌍 상에 존재하는 특정 데이터 값과 함께, 논리 선택 제어 신호(가령, TF, TT, FT, 및 FF)의 상태에 따라 개방(OPEN) 또는 폐쇄(CLOSED)되도록 각자 제어될 수 있는 패스 게이트(가령 도 6의 607-1 및 607-2) 및 스와프 트랜지스터(642)의 연속성을 지칭한다. "부정 개방(Not Open)" 컬럼이 둘 모두 비-전도 상태인 패스 게이트(607-1 및 607-2) 및 스와프 트랜지스터(642)에 대응하고, "개방 참(Open True)"은 전도 상태인 패스 게이트(607-1 및 607-2)에 대응하며, "개방 반전(Open Invert)"은 전도 성태인 스와프 트랜지스터(642)에 대응한다. 이 결과는 함께 쇼팅되는 감지 라인을 야기하기 때문에 둘 모두 전도 상태인 패스 게이트(607-1 및 607-2) 및 스와프 트랜지스터(642)에 대응하는 구성은 논리표(7-1)에 반영되지 않는다.

패스 게이트(607-1 및 607-2) 및 스와프 트랜지스터(642)의 연속성의 선택적 제어를 통해, 논리표(7-1)의 상부의 3개의 컬럼 각각이 논리표(7-1)의 하부의 3개의 컬럼 각각과 조합되어, 775로 나타난 다양한 연결 경로로 지시되는 바와 같이 9개의 상이한 논리 연산에 대응하는 3×3=9개의 상이한 결과 조합을 제공할 수 있다. 계산 유닛 회로에 의해 구현될 수 있는 9개의 상이한 선택적 논리 연산이 도 7에 도시된, XOR 논리 연산을 포함해 논리표(7-2)에서 요약된다.

도 7에 도시된 논리표(7-2)의 컬럼이 논리 선택 제어 신호의 상태를 포함하는 헤딩(780)을 보인다. 예를 들어, 제1 논리 선택 제어 신호의 상태가 표(7-2)의 로우(776)에 제공되며, 제2 논리 선택 제어 신호의 상태가 표(7-2)의 로우(777)에 제공되며, 제3 논리 선택 제어 신호의 상태가 표(7-2)의 로우(778)에 제공되며, 제4 논리 선택 제어 신호의 상태가 표(7-2)의 로우(779)에 제공된다. 결과에 대응하는 특정 논리 연산이 표(7-2)의 로우(747)에 요약된다.

감지 회로, 감지 증폭기, 계산 구성요소, 논리 스트라이프, 공유 I/O 라인, 컬럼 선택 회로, 멀티플렉서, 래치 구성요소, 래치 스트라이프, 및/또는 래치 등의 다양한 조합 및 구성을 포함하는 예시적 실시예가 본 명세서에 도시되고 기재되었지만, 본 발명의 실시예는 본 명세서에 명시적으로 언급된 조합에 한정되지 않는다. 본 명세서에 개시된 감지 회로, 감지 증폭기, 계산 구성요소, 논리 스트라이프, 공유 I/O 라인, 컬럼 선택 회로, 멀티플렉서, 래치 구성요소, 래치 스트라이프, 및/또는 래치 등의 그 밖의 다른 조합 및 구성이 본 발명의 범위 내에 명시적으로 포함된다.

특정 실시예가 본 명세서에 도시 및 기재되었지만, 해당 분야의 통상의 기술자는 동일한 결과를 얻도록 계산되는 배열이 상기 도시된 특정 실시예를 대체할 수 있음을 알 것이다. 본 발명은 본 발명의 하나 이상의 실시예의 적응 또는 변형을 포함하도록 의도된다. 상기 기재는 예시적 방식으로 이뤄지며 한정이 아님이 이해되어야 한다. 상기 실시예 및 본 명세서에 특정하게 기재되지 않은 그 밖의 다른 실시예의 조합이 상기 기재를 검토하면 해당 분야의 통상의 기술자에게 자명할 것이다. 본 발명의 하나 이상의 실시예의 범위가 상기의 구조 및 프로세스가 사용되는 그 밖의 다른 적용예를 포함한다. 따라서 본 발명의 하나 이상의 실시예의 범위가 청구항 및 이러한 청구항이 동반하는 균등예의 전체 범위를 참조하여 결정될 것이다.

상기의 상세한 설명에서, 일부 특징부가 본 발명을 간소화하기 위한 목적으로 하나의 실시예로 함께 그룹지어진다. 이러한 개시 방법은 본 발명의 개시된 실시예는 각각의 청구항에서 명시적으로 언급된 것보다 많은 특징을 이용해야 한다는 의도를 반영하는 것으로 해석되지 않을 것이다. 오히려, 이하의 청구항이 반영하듯이, 본 발명의 단일 개시 실시예의 모든 특징부보다 적게 구성된다. 따라서, 이하의 청구항이 상세한 설명에 포함되며, 여기서 각각의 청구항이 개별 실시예로서 성립된다.

Claims

장치로서,
복수의 신경망
을 포함하며, 상기 복수의 신경망은 데이터의 특정 부분을 수신하도록 구성되며,
복수의 신경망의 각각의 신경망은 특정 시간 주기 동안 데이터의 특정 부분에 대해 연산하여, 데이터의 특정 부분의 특성에 대한 결정을 내리도록 구성되는, 장치.
제1항에 있어서, 복수의 신경망은 메모리내 프로세싱(PIM) 아키텍처를 포함하도록 구성되는, 장치.
제1항에 있어서, 복수의 신경망은 감지 증폭기 및 계산 구성요소를 포함하는 감지 회로에 연결된 메모리 셀의 어레이를 포함하며, 감지 회로는 데이터의 특정 부분의 특성에 대한 결정을 내리도록 구성되는, 장치.
제1항에 있어서, 복수의 신경망은 데이터의 특정 부분의 특성에 대한 결정을 내리기 위해 구성된 어레이와 연관된 데이터 경로 내 계산 동작을 위한 데이터 경로로서 공유되는 복수의 입/출력(I/O) 라인을 통해 감지 회로에 연결된 메모리 셀의 어레이를 포함하는, 장치.
제1항 내지 제4항 중 어느 한 항에 있어서, 복수의 신경망은 독립적으로 훈련되도록 구성되는, 장치.
제1항 내지 제4항 중 어느 한 항에 있어서, 복수의 신경망은 데이터의 특정 부분에 대해 동시에 연산하도록 구성되는, 장치.
제1항 내지 제4항 중 어느 한 항에 있어서, 복수의 신경망은 데이터의 특정 부분에 대해 연산하기 위한 명령을 동시에 수신하도록 구성되는, 장치.
제1항 내지 제4항 중 어느 한 항에 있어서, 복수의 신경망은 고정점 또는 바이너리 가중화된 네트워크(binary weighted network)로 동작하도록 구성되는, 장치.
장치로서,
복수의 신경망 - 상기 복수의 신경망은 데이터의 특정 부분을 수신하도록 구성됨 - , 및
제어기 - 상기 제어기는 복수의 신경망에 연결되고 복수의 신경망의 결과를 기초로 데이터 인식의 정확도를 가중화하도록 구성됨 - 를 포함하는, 장치.
제9항에 있어서, 제어기는 데이터 인식의 정확도를 가중화하도록 표결 스킴을 이용하도록 구성되는, 장치.
제10항에 있어서, 제어기는 복수의 신경망의 각각의 신경망으로부터 표를 수신하도록 구성되는, 장치.
제11항에 있어서, 복수의 신경망의 각각의 신경망으로부터의 표가, 데이터의 특정 부분의 유형 및 복수의 신경망의 각각의 신경망의 특정 훈련을 기초로 가중화되는, 장치.
제9항 내지 제12항 중 어느 한 항에 있어서, 데이터 인식의 정확도를 기초로 제어기에 의해 출력이 제공되는, 장치.
제13항에 있어서, 복수의 신경망 간에 데이터 인식의 정확도에 대한 획일적인 결정이 없는 경우 출력이 폐기되는, 장치.
방법으로서,
복수의 신경망을 동작시키는 단계를 포함하며, 상기 복수의 신경망은
데이터의 특정 부분을 수신하고,
데이터의 특정 부분의 특성을 결정하며,
특성의 훈련 신뢰 인자를 결정하는, 방법.
제15항에 있어서, 복수의 신경망은 복수의 신경망의 각각의 신경망의 훈련을 기초로 특성의 훈련 신뢰 인자를 결정하는, 방법.
제16항에 있어서, 상기 방법은 복수의 신경망의 각각의 신경망을 독립적으로 훈련하는 단계를 포함하는, 방법.
제17항에 있어서, 상기 방법은 복수의 신경망을 오프라인으로 훈련하는 단계를 포함하는, 방법.
제16항 내지 제18항 중 어느 한 항에 있어서, 복수의 신경망에 연결된 제어기를 통해, 복수의 신경망의 각각의 신경망의 훈련 신뢰 인자를 기초로 데이터 인식의 정확도를 가중화하는 단계를 포함하는, 방법.
제19항에 있어서, 제어기를 통해, 데이터 인식의 정확도를 기초로 데이터의 특정 부분의 특성을 결정하는 단계를 포함하는, 방법.
방법으로서,
복수의 신경망을 동작시키는 단계 - 복수의 신경망의 각각의 신경망은 데이터의 특정 부분을 수신함 - , 및
복수의 신경망의 각각의 신경망의 결과를 기초로 데이터 인식의 정확도를 가중화하는 단계를 포함하는, 방법.
제21항에 있어서, 표결 스킴(voting scheme)이 사용되어 데이터 인식의 정확도를 가중화하는, 방법.
제21항 또는 제22항에 있어서, 데이터 인식의 정확도를 기초로 출력이 제공되고, 복수의 신경망 간에 데이터 인식의 정확도에 대한 어떠한 획일적인 결정도 없는 경우 어떠한 출력도 제공되지 않는, 방법.