CN117436477A - 用于操作神经网络的设备及方法 - Google Patents

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Abstract

本发明包含用于操作神经网络的设备及方法。实例性设备包含多个神经网络，其中所述多个神经网络经配置以接收特定数据部分，且其中所述多个神经网络中的每一者经配置以在特定时间周期期间对所述特定数据部分进行操作以做出关于所述特定数据部分的特性的确定。

Description

用于操作神经网络的设备及方法
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2018年3月12日、申请号为201880020107.9、发明名称为“用于操作神经网络的设备及方法”的发明专利申请案。
技术领域
本发明一般来说涉及存储器装置，且更特定来说，涉及操作神经网络。
背景技术
存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及闸流管随机存取存储器(TRAM)以及其它。非易失性存储器在不被供电时可通过存留所存储数据而提供永久数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)(例如自旋扭矩转移随机存取存储器(STT RAM))以及其它。
电子系统通常包含若干个处理资源(例如，一或多个处理器)，所述处理资源可检索并执行指令且将所执行指令的结果存储到适合位置。处理器可包括(举例来说)可用于通过对数据(例如，一或多个操作数)执行操作而执行指令的若干个功能单元，例如算术逻辑单元(ALU)电路、浮动点单元(FPU)电路及组合逻辑块。如本文中所使用，操作可为(举例来说)布林(Boolean)操作，例如AND、OR、NOT、NAND、NOR及XOR及/或其它操作(例如，反转、移位、算术、统计以及许多其它可能操作)。举例来说，功能单元电路可用于经由若干个操作而对操作数执行算术操作，例如加法、减法、乘法及除法。
在将指令提供到功能单元电路以供执行时，可涉及电子系统中的若干个组件。举例来说，所述指令可由处理资源(例如控制器及/或主机处理器)执行。数据(例如，将对其执行指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。可从存储器阵列检索指令及/或数据，并在功能单元电路开始对数据执行指令之前对指令及/或数据进行定序及/或缓冲。此外，由于可在一个或多个时钟循环中通过功能单元电路执行不同类型的操作，因此还可对指令及/或数据的中间结果进行定序及/或缓冲。用以在一或多个时钟循环中完成操作的序列可称为操作循环。完成操作循环所消耗的时间花费在计算设备及/或系统的处理及计算性能以及电力消耗方面。
在许多实例中，处理资源(例如，处理器及相关联功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线而存取数据以执行一组指令。可在存储器中处理(PIM)装置中改善处理性能，其中可在存储器内部及/或附近(例如，直接在与存储器阵列相同的芯片上)实施处理及/或逻辑资源。存储器中处理(PIM)装置可通过减少及消除外部通信而节省时间且还可节约电力。
发明内容
在一个方面，本申请涉及一种用于操作神经网络的设备，其包括：多个神经网络；其中所述多个神经网络经配置以接收特定数据部分；且其中所述多个神经网络中的每一者经配置以在特定时间周期期间对所述特定数据部分进行操作以做出关于所述特定数据部分的特性的确定。
附图说明
图1A是根据本发明的若干个实施例的呈包含存储器装置的电子系统的形式的设备的框图。
图1B是根据本发明的若干个实施例的呈包含存储器装置的电子系统的形式的设备的另一框图，所述存储器装置具有位于在阵列的库区段本地的数据路径中的共享输入/输出(I/O)线。
图2是图解说明根据本发明的若干个实施例的神经网络的示意图。
图3是图解说明根据本发明的若干个实施例的存储器装置的感测电路的示意图，所述感测电路包含计算组件。
图4是图解说明根据本发明的若干个实施例的用于位于阵列的数据路径中的多个共享I/O线的电路的示意图。
图5是图解说明根据本发明的若干个实施例的存储器装置的控制器的实例的框图。
图6是图解说明根据本发明的若干个实施例的存储器装置的感测电路的示意图。
图7是图解说明根据本发明的若干个实施例的由图3中所展示的感测电路实施的可选择逻辑操作结果的逻辑表。
具体实施方式
本发明包含用于操作神经网络的设备及方法。实例性设备包含多个神经网络，其中所述多个神经网络经配置以接收特定数据部分，且其中所述多个神经网络中的每一者经配置以在特定时间周期期间对所述特定数据部分进行操作以做出关于所述特定数据部分的特性的确定。在一些实施例中，所述多个神经网络可包含存储器中处理(PIM)架构。
本发明描述使用独立神经网络来对数据进行分类。在若干个实施例中，可使多个神经网络同时对特定数据部分进行操作。所述特定数据部分可为图像、图像的部分、声音或情感。可独立地训练每一神经网络而非训练一个大的网络。这可提供较佳准确度，这是因为每一独立神经网络可传回类似或相异结果。
在若干个实施例中，所述多个神经网络可包含PIM架构。如此，所述多个神经网络可以固定点或二进制加权网络对PIM装置进行操作，且所述多个神经网络可为单位网络。先前方法使用单个32位网络来执行神经网络功能。
在若干个实施例中，所述多个神经网络可接收特定数据部分，且耦合到所述多个神经网络的控制器可基于所述多个神经网络的结果而将数据辨识的准确度加权。在若干个实施例中，所述控制器使用表决方案来将数据辨识的准确度加权。所述控制器可从所述多个神经网络中的每一者接收表决且可基于所述多个神经网络中的每一者的特定训练而将所述表决加权。
在若干个实施例中，所述多个神经网络可包含耦合到感测电路的存储器单元阵列，所述感测电路包含感测放大器及计算组件，所述感测电路用以做出关于所述特定数据部分的特性的确定。在若干个实施例中，所述多个神经网络包含经由多个输入/输出(I/O)线而耦合到感测电路的存储器单元阵列，所述多个I/O线被共享为数据路径以使与所述阵列相关联的数据路径中计算操作做出关于所述特定数据部分的特性的确定。
在本发明的以下详细说明中，参考形成本发明的一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的所附图式。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及/或结构改变。
如本文中所使用，例如“X”、“Y”、“N”、“M”等标志符(特定来说关于图式中的参考编号)指示可包含如此标记的若干个特定特征。还应理解，本文中所使用的术语仅出于描述特定实施例的目的，而非打算为限制性的。除非上下文另外明确指定，否则如本文中所使用，单数形式“一(a、an)”及“所述(the)”可包含单数个及复数个指示物两者。另外，“若干个”、“至少一个”及“一或多个”(例如，若干个存储器阵列)可指一或多个存储器阵列，而“多个”打算指此些事物中的多于一者。此外，在此申请案通篇中，词语“可(can及may)”是在许可意义上(即，具有…的可能性、能够…)而非在强制意义上(即，必须)使用。术语“包含(include)”及其派生词意指“包含但不限于”。在上下文适当的情况下，术语“耦合(coupled及coupling)”意指物理上直接或间接连接或者对命令及/或数据进行存取及移动(传输)。在上下文适当的情况下，术语“数据”与“数据值”在本文中可互换地使用且可具有相同含义。
如本文中所描述，多个共享I/O线155可经由耦合到每一阵列的选择逻辑而由存储器单元的多个子阵列、库区段、象限、行及/或特定列可选择地共享。举例来说，感测电路150及/或额外锁存器170(包含针对若干个列的可选择子集(例如，一总数目个列的八个(8个)、十六个(16个)等列子集)中的每一者的感测放大器及选择逻辑)可以可选择地耦合到多个共享I/O线155中的每一者以使数据值移动到所述多个共享I/O线的数据路径中的计算单元中的多个计算组件131-1、…、131-M及/或逻辑条带124-1、…、124-N。在一些实施例中，可选择地耦合到多个共享I/O线155中的每一者的多个计算组件131-1、…、131-M可对应于可选择地耦合到所述多个共享I/O线的若干个列(例如，2K个、1K个等)。除非上下文另外明确指定，否则由于单数形式“一(a、an)”及“所述(the)”可在本文中包含单数个及复数个指示物两者，因此“共享I/O线”可用于指“一对互补共享I/O线”。此外，“共享I/O线”是“多个共享I/O线”的缩略语。
本文中的各图遵循其中第一个数字或前几个数字对应于图编号且剩余数字识别图中的元件或组件的编号惯例。可通过使用类似数字而识别不同图之间的类似元件或组件。举例来说，在图1A中108可指代元件“08”，且在图2中可将类似元件指代为208。如将了解，可添加、交换及/或消除本文中的各个实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，图中所提供的元件的比例及/或相对尺度打算图解说明本发明的特定实施例且不应被视为具限制意义。
图1A是根据本发明的若干个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图，所述存储器装置包含存储器阵列130。如本文中所使用，存储器装置120、控制器140、存储器阵列130、感测电路150及/或若干个额外锁存器170还可单独地视为“设备”。
如本文中所使用，额外锁存器打算意指额外功能性(例如，放大器、选择逻辑)，所述额外功能性感测、耦合及/或移动(例如，读取、存储、高速缓存)阵列中的存储器单元的数据值且不同于图1B、3到4及6到7中所展示的位于多个共享I/O线155的数据路径中的计算单元中的多个计算组件131-1、…、131-M及/或逻辑条带124-1、…、124-N。如图1B中所展示的位于在阵列本地的多个共享输入/输出(I/O)线155的数据路径中的逻辑条带124-1、…、124-N可与库121-1中的存储器单元的各种库区段123-1、…、123-N相关联。库121-1可为存储器装置120上的多个库中的一者。
图1A中的系统100包含耦合(例如，连接)到存储器装置120的主机110。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数字相机、智能电话或存储器卡读取器以及各种其它类型的主机。主机110可包含系统母板及/或底板，且可包含若干个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路，或者主机110及存储器装置120两者可位于同一集成电路上。系统100可为(举例来说)服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管图1A中所展示的实例图解说明具有冯诺依曼(Von Neumann)架构的系统，但可以非冯诺依曼架构实施本发明的实施例，所述非冯诺依曼架构可不包含通常与冯诺依曼架构相关联的一或多个组件(例如，CPU、ALU等)。
为清晰起见，系统100已被简化以聚焦于与本发明特定相关的特征。存储器阵列130可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列以及其它类型的阵列。阵列130可包含存储器单元，所述存储器单元经布置成通过存取线(其可在本文中称为字线或选择线)耦合的行及通过感测线(其可在本文中称为数据线或数字线)耦合的列。尽管在图1A中展示单个阵列130，但实施例并不如此受限制。举例来说，存储器装置120可包含若干个阵列130(例如，DRAM单元、NAND快闪单元等的若干个库)。
存储器装置120可包含用以锁存地址信号的地址电路142，所述地址信号由I/O电路144经由数据总线156(例如，连接到主机110的I/O总线)而提供(例如，经由本地I/O线及全局I/O线而提供到外部ALU电路及/或提供到DRAM DQ)。如本文中所使用，DRAM DQ可使得能够经由总线(例如，数据总线156)而将数据输入到库及/或从所述库输出数据(例如，从控制器140及/或主机110输出及/或输入到控制器140及/或主机110)。在写入操作期间，可将电压(高＝1，低＝0)施加到DQ(例如，引脚)。可将此电压转化为适当信号并存储于选定存储器单元中。在读取操作期间，一旦完成存取且启用输出(例如，通过使输出启用信号为低)，从选定存储器单元读取的数据值便可出现在DQ处。在其它时间，DQ可处于高阻抗状态中，使得DQ不产生或汇集电流且不向系统呈现信号。当两个或多于两个装置(例如，库)共享经组合数据总线时，这还可减少DQ竞争，如本文中所描述。此些DQ与位于在阵列130本地的数据路径中的多个共享I/O线155(图1B中)分离且不同。
状态及异常信息可(举例来说)通过带外(OOB)总线157(例如，高速接口(HSI))而从存储器装置120的控制器140被提供到通道控制器143，所述状态及异常信息又可从通道控制器143被提供到主机110。通道控制器143可包含逻辑组件，所述逻辑组件用以在每一相应库的阵列中分配多个位置(例如，子阵列的控制器)以存储用于与多个存储器装置120中的每一者的操作相关联的各种库的库命令、应用程序指令(例如，用于操作序列)及引数(PIM命令)。通道控制器143可将命令(例如，PIM命令)分派到多个存储器装置120以将那些程序指令存储于存储器装置120的给定库121(图1B)中。
地址信号通过地址电路142而接收且由行解码器146及列解码器152解码以存取存储器阵列130。可通过使用感测电路150的若干个感测放大器来感测感测线(数字线)上的电压及/或电流改变而从存储器阵列130感测(读取)数据，如本文中所描述。感测放大器可从存储器阵列130读取并锁存数据的页(例如，行)。如本文中所描述的额外计算电路可耦合到感测电路150且可与感测放大器组合地使用以感测、存储(例如，高速缓存及/或缓冲)、执行计算功能(例如，操作)及/或移动数据。I/O电路144可用于经由数据总线156(例如，64位宽的数据总线)而与主机110进行双向数据通信。写入电路148可用于将数据写入到存储器阵列130。
控制器140(例如，图5中所展示的库控制逻辑、定序器及时序电路)可解码由控制总线154从主机110提供的信号(例如，命令)。这些信号可包含可用于控制对存储器阵列130执行的操作(包含数据感测、数据存储、数据移动(例如，复制、传送及/或输送数据值)、数据写入及/或数据擦除操作以及其它操作)的芯片启用信号、写入启用信号及/或地址锁存信号。在各种实施例中，控制器140可负责执行来自主机110的指令且存取存储器阵列130。控制器140可为状态机、定序器或某一其它类型的控制器。控制器140可控制阵列(例如，存储器阵列130)的行中的移位数据(例如，向右或向左)且执行微码指令以执行例如计算操作(例如，AND、OR、NOR、XOR、加法、减法、乘法、除法等)的操作。
下文(例如，在图3及4中)进一步描述感测电路150的实例。举例来说，在一些实施例中，感测电路150可包含若干个感测放大器及若干个计算组件，所述若干个计算组件可用作累加器且可用于在每一子阵列中(例如，对与互补感测线相关联的数据)执行操作。
在一些实施例中，感测电路150可用于使用存储于存储器阵列130中的数据作为输入而执行操作且参与将用于复制、传送、输送、写入、逻辑及/或存储操作的数据移动到存储器阵列130中的不同位置而无需经由感测线地址存取来传送所述数据(例如，无需激发列解码信号)。如此，各种计算功能可使用感测电路150且在感测电路150内执行，而非通过感测电路150外部的处理资源(例如，通过与主机110相关联的处理器及/或其它处理电路，例如位于装置120上(例如位于控制器140上或别处)的ALU电路)(或与其相关联地)执行。然而，另外，根据本发明的实施例对数据值执行计算功能，所述数据值从阵列的若干行移动到计算单元中的多个计算组件131-1、…、131-M及/或逻辑条带124-1、…、124-N。并且作为实例，根据实施例，与激发阵列中的若干行所需的60纳秒(ns)的实例性时间相比，计算操作可在不必将数据值往回移动到若干行中的情况下在计算单元中被控制于2纳秒(ns)的速度。
在各种先前方法中，举例来说，与操作数相关联的数据将经由感测电路从存储器被读取且经由I/O线(例如，经由本地I/O线及/或全局I/O线)被提供到外部ALU电路。外部ALU电路可包含若干个寄存器且将使用操作数执行计算功能，且结果将经由I/O电路144被往回传送到阵列。
相比来说，根据本发明的实施例对数据值执行计算功能，所述数据值经由多个共享I/O线155而从阵列的若干行移动到位于在阵列本地的数据路径中的计算单元中的多个计算组件131-1、…、131-M及/或逻辑条带124-1、…、124-N。另外，感测电路150可经配置以对存储于存储器阵列130中的数据执行操作且在不启用耦合到感测电路150的I/O线(例如，本地I/O线)的情况下将结果往回存储到存储器阵列130。然而，与激发阵列中的若干行所需的(例如)60纳秒(ns)的实例性时间相比，计算操作一旦被加载便可在不必将数据值往回移动到若干行中的情况下在计算单元中被控制为更快的(例如，以2纳秒(ns)的速度)。感测电路150可与阵列的存储器单元同间距地形成。与多个共享I/O线155的数据路径相关联的多个计算组件131-1、…、131-M及/或逻辑条带124-1、…、124-N具有间距，所述间距等于数据路径的间距且随数字线与存储器单元的阵列的间距而变。举例来说，计算组件具有间距，所述间距是数字线与存储器单元阵列的间距的整数倍。
举例来说，本文中所描述的感测电路150可与一对互补感测线(例如，数字线)同间距地形成。作为实例，一对互补存储器单元可具有单元大小，所述单元大小具有6F2间距(例如，3F x 2F)，其中F是特征大小。如果用于互补存储器单元的一对互补感测线的间距是3F，那么感测电路是同间距指示所述感测电路(例如，每对相应互补感测线的感测放大器及对应计算组件)形成为配合于互补感测线的3F间距内。同样，与多个共享I/O线155的数据路径相关联的计算组件131-1、…、131-M及/或逻辑条带124-1、…、124-N具有间距，所述间距随互补感测线的3F间距而变。举例来说，计算组件131-1、…、131-M及/或逻辑条带124-1、…、124-N将具有间距，所述间距是数字线与存储器单元阵列的3F间距的整数倍。
相比来说，各种先前系统的处理资源的电路(例如，计算引擎，例如ALU)可并不符合与存储器阵列相关联的间距规则。举例来说，存储器阵列的存储器单元可具有4F2或6F2单元大小。如此，与先前系统的ALU电路相关联的装置(例如，逻辑门)可不能够与存储器单元同间距地形成(例如，与感测线同间距地形成)，这可影响(举例来说)芯片大小及/或存储器密度。在一些计算系统及子系统(例如，中央处理单元(CPU))的上下文中，可在并非与存储器(例如，阵列中的存储器单元)同间距及/或同芯片的位置中处理数据，如本文中所描述。举例来说，可由与主机相关联(举例来说)而非与存储器同间距的处理资源处理数据。
如此，在若干个实施例中，不需要在阵列130及感测电路150外部的电路来执行计算功能，这是因为感测电路150可执行适当操作以执行此些计算功能或可在不使用外部处理资源的情况下在阵列本地的多个共享I/O线的数据路径中执行此些操作。因此，感测电路150及/或位于多个共享I/O线155的数据路径中的计算单元中的多个计算组件131-1、…、131-M及/或逻辑条带124-1、…、124-N可用于至少在某一程度上补充或替换此外部处理资源(或至少此外部处理资源的带宽消耗)。在一些实施例中，感测电路150及/或位于多个共享I/O线155的数据路径中的计算单元中的多个计算组件131-1、…、131-M及/或逻辑条带124-1、…、124-N可用于执行除由外部处理资源(例如，主机110)执行的操作之外的操作(例如，以执行指令)。举例来说，主机110及/或感测电路150可限于仅执行特定操作及/或特定数目个操作。
本文中所描述的操作可包含与具有存储器中处理(PIM)能力的装置相关联的操作。具有PIM能力的装置操作可使用基于位向量的操作。如本文中所使用，术语“位向量”打算意指位向量存储器装置(例如，PIM装置)上的物理上连续存储于存储器单元阵列的行中的物理上连续数目个位。因此，如本文中所使用，“位向量操作”打算意指对是虚拟地址空间(例如，由PIM装置使用)的连续部分的位向量执行的操作。举例来说，PIM装置中的一行虚拟地址空间可具有16K个位的位长度(例如，对应于DRAM配置中的16K个互补存储器单元对)。如本文中所描述，针对此16K位行，感测电路150可包含对应16K个处理元件(例如，计算组件，如本文中所描述)，所述对应16K个处理元件与可选择地耦合到16位行中的对应存储器单元的感测线同间距地形成。PIM装置中的计算组件可作为单位处理元件(PE)而对由感测电路150感测(例如，由与计算组件配对的感测放大器感测及/或存储于所述感测放大器中，如本文中所描述)的存储器单元的行的位向量的单个位进行操作。类似地，位于多个共享I/O线155的数据路径中的计算单元中的多个计算组件131-1、…、131-M及/或逻辑条带124-1、…、124-N可作为单位处理元件(PE)而对在阵列中所感测的存储器单元的行的位向量的单个位进行操作。
启用I/O线可包含启用(例如，接通、激活)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。然而，实施例不限于启用I/O线。举例来说，在若干个实施例中，感测电路(例如，150)可用于在不启用阵列的列解码线的情况下执行操作。
然而，多个共享I/O线155可经启用以便将数据值加载到位于多个共享I/O线155的数据路径中的计算单元中的多个计算组件131-1、…、131-M及/或逻辑条带124-1、…、124-N，其中计算操作可被控制为更快的。举例来说，在计算单元中的多个计算组件131-1、…、131-M及/或逻辑条带124-1、…、124-N中，可以2纳秒(ns)的速度执行计算操作。此速度提高可归因于不必以用于激发阵列中的若干行的相关联时间(例如，60纳秒(ns))将数据值往回移动到若干行中。
图1B是根据本发明的若干个实施例的存储器装置的库121-1的框图。举例来说，库121-1可表示存储器装置120的实例性库。如图1B中所展示，库121-1可包含多个主要存储器列(水平地展示为X)(例如，在实例性DRAM库中，16,384个列)。另外，库121-1可被划分成库区段(例如，32个子阵列的象限)123-1、123-2、…、123-N。每一库区段可与位于多个共享I/O线155的数据路径中的计算单元中的逻辑条带124-1、…、124-N中的多个计算组件131-1、…、131-M相关联。库区段123-1、…、123-N中的每一者可包含多个行(垂直地展示为Y)(例如，在实例性DRAM库中，每一区段可为包含32个子阵列的象限，所述32个子阵列各自可包含512个行)。实例性实施例不限于此处所描述的列及行的实例性水平及/或垂直定向或者其实例性数目。
如图1B中所展示，库121-1可被划分成多个库区段123-1、…、123-N。每一库区段可具有与其相关联的位于多个共享I/O线155的数据路径中的计算单元中的多个计算组件131-1、…、131-M及逻辑条带124-1、…、124-N。库121-1可包含控制器140，所述控制器用以引导对数据值进行操作，所述数据值加载到位于多个共享I/O线155的数据路径中的计算单元中的逻辑条带124-1、…、124-N中的多个计算组件131-1、…、131-M。
图2是图解说明根据本发明的若干个实施例的神经网络的示意图。控制器240可对应于图1A中所展示的控制器140。
如图2的实例性实施例中所展示，存储器装置220中的多个神经网络296-1、…、296-M可接收特定数据部分且耦合到多个神经网络296-1、…、296-M的控制器240可基于多个神经网络296-1、…、296-M的结果而将数据辨识的准确度加权。在若干个实施例中，多个神经网络296-1、…、296-M可同时接收指令以对特定数据部分进行操作。
在若干个实施例中，控制器240使用表决方案来将数据辨识的准确度加权。控制器240可从多个神经网络296-1、…、296-M中的每一者接收表决。可由控制器240将来自多个神经网络296-1、…、296-M中的每一者的表决加权。可基于多个神经网络296-1、…、296-M中的每一者的特定训练而将来自多个神经网络296-1、…、296-M中的每一者的表决加权。举例来说，多个神经网络296-1、…、296-M中的每一者针对图像数据的特定训练可包含对模糊图像、低光图像、人图像、猫图像、牌照图像等的数据辨识。如果多个神经网络296-1、…、296-M中的一者经训练以准确地识别狗而在识别猫时较不准确且表决图像正展示猫，并且多个神经网络296-1、…、296-M中的第二者经训练以准确地识别猫且表决图像正展示老鼠，那么控制器可基于多个神经网络296-1、…、296-M中的每一者的特定训练而将所述表决加权并提供输出。在此情形中，控制器将不会做出偏向于猫的加权，这是因为多个神经网络296-1、…、296-M中的第一者经训练以在识别狗时是准确的且识别出猫，并且多个神经网络296-1、…、296-M中的第二者经训练以在识别猫时是准确的且并未识别出猫。表决方案可为多数决定规则，其中多个神经网络296-1、…、296-M中的多数对结果达成一致。表决方案可为平均值，其中对每一神经网络的结果求平均。或者，如果在多个神经网络296-1、…、296-M当中不存在对结果的一致决策，那么可摒弃输出。根据此表决方案，多个神经网络296-1、…、296-M中的每一者必须表决出相同结果以使控制器240提供输出。
在若干个实施例中，多个神经网络296-1、…、296-M接收数据的一部分、确定特定数据部分的特性且确定所述特性的训练置信度因子。多个神经网络296-1、…、296-M可基于所述多个神经网络中的每一者的训练而确定所述特性的训练置信度因子。耦合到多个神经网络296-1、…、296-M的控制器240可基于所述多个神经网络中的每一者的训练置信度因子而将数据辨识的准确度加权。控制器240可基于数据辨识的准确度而确定特定数据部分的特性。
在若干个实施例中，多个神经网络296-1、…、296-M中的每一者可为128兆字节(MB)或更小。另外，可离线训练多个神经网络296-1、…、296-M。
图3是图解说明根据本发明的若干个实施例的感测电路350的示意图。感测电路350可对应于图1A中所展示的感测电路150。
如图3的实例性实施例中所展示，存储器单元可包含存储元件(例如，电容器)及存取装置(例如，晶体管)。举例来说，第一存储器单元可包含晶体管302-1及电容器303-1，且第二存储器单元可包含晶体管302-2及电容器303-2等。在此实施例中，存储器阵列330是1T1B(1晶体管1电容器)存储器单元的DRAM阵列，尽管可使用其它配置实施例(例如，具有每存储器单元两个晶体管及两个电容器的2T2C)。在若干个实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于单元中的数据会破坏数据，使得原本存储于单元中的数据在被读取之后刷新)。
存储器阵列330的单元可布置成由存取(字)线304-X(行X)、304-Y(行Y)等耦合的行及由互补感测线对(例如，图3中所展示的数字线DIGIT(D)与DIGIT(D)_)耦合的列。对应于每一对互补感测线的个别感测线还可分别称为数字线305-1(针对DIGIT(D))及305-2(针对DIGIT(D)_)，或图4中的对应参考编号。尽管在图3中仅展示一对互补数字线，但本发明的实施例并不如此受限制，且存储器单元阵列可包含额外存储器单元列及数字线(例如，4,096个、8,192个、16,384个等)。
尽管将行及列图解说明为在平面中正交地定向，但实施例并不如此受限制。举例来说，行与列可相对于彼此以任何可行的三维配置进行定向。举例来说，行与列可相对于彼此以任何角度进行定向、可在基本上水平平面或基本上垂直平面中进行定向及/或可以折叠式拓扑以及其它可能三维配置进行定向。
存储器单元可耦合到不同数字线及字线。举例来说，晶体管302-1的第一源极/漏极区域可耦合到数字线305-1(D)，晶体管302-1的第二源极/漏极区域可耦合到电容器303-1，且晶体管302-1的栅极可耦合到字线304-Y。晶体管302-2的第一源极/漏极区域可耦合到数字线305-2(D)_，晶体管302-2的第二源极/漏极区域可耦合到电容器303-2，且晶体管302-2的栅极可耦合到字线304-X。如图3中所展示的单元板可耦合到电容器303-1及303-2中的每一者。单元板可为可在各种存储器阵列配置中将参考电压(例如，接地)施加到其的共用节点。
根据本发明的若干个实施例，存储器阵列330经配置以耦合到感测电路350。在此实施例中，感测电路350包括对应于相应存储器单元列(例如，耦合到相应互补数字线对)的感测放大器306及计算组件331。感测放大器306可耦合到互补数字线对305-1与305-2。计算组件331可经由通过门307-1及307-2而耦合到感测放大器306。通过门307-1及307-2的栅极可耦合到操作选择逻辑313。
操作选择逻辑313可经配置以包含用于控制通过门(其耦合不在感测放大器306与计算组件331之间转置的互补数字线对)的通过门逻辑及用于控制交换门(其耦合在感测放大器306与计算组件331之间转置的互补数字线对)的交换门逻辑。操作选择逻辑313还可耦合到互补数字线对305-1与305-2。操作选择逻辑313可经配置以基于选定操作而控制通过门307-1及307-2的连续性。
感测放大器306可经操作以确定存储于选定存储器单元中的数据值(例如，逻辑状态)。感测放大器306可包括可在本文中称为初级锁存器的交叉耦合式锁存器。在图3中所图解说明的实例中，对应于感测放大器306的电路包括锁存器315，所述锁存器包含耦合到一对互补数字线D 305-1与(D)_305-2的四个晶体管。然而，实施例并不限于此实例。锁存器315可为交叉耦合式锁存器(例如，例如n沟道晶体管(例如，NMOS晶体管)327-1及327-2的一对晶体管的栅极与例如p沟道晶体管(例如，PMOS晶体管)329-1及329-2的另一对晶体管的栅极交叉耦合)。包括晶体管327-1、327-2、329-1及329-2的交叉耦合式锁存器315可称为初级锁存器。
在操作中，当正感测(例如，读取)存储器单元时，数字线305-1(D)或305-2(D)_中的一者上的电压将稍微大于数字线305-1(D)或305-2(D)_中的另一者上的电压。ACT信号及RNL*信号可被驱动为低以启用(例如，激发)感测放大器306。具有较低电压的数字线305-1(D)或305-2(D)_对PMOS晶体管329-1或329-2中的一者的接通程度大于对PMOS晶体管329-1或329-2中的另一者的接通程度，借此将具有较高电压的数字线305-1(D)或305-2(D)_驱动为高的程度大于另一数字线305-1(D)或305-2(D)_被驱动为高的程度。
类似地，具有较高电压的数字线305-1(D)或305-2(D)_对NMOS晶体管327-1或327-2中的一者的接通程度大于对NMOS晶体管327-1或327-2中的另一者的接通程度，借此将具有较低电压的数字线305-1(D)或305-2(D)_驱动为低的程度大于另一数字线305-1(D)或305-2(D)_被驱动为低的程度。因此，在短延迟之后，具有稍微较大电压的数字线305-1(D)或305-2(D)_通过源极晶体管而被驱动到供应电压VCC的电压，且另一数字线305-1(D)或305-2(D)_通过漏型(sink)晶体管而被驱动到参考电压(例如，接地)的电压。因此，交叉耦合的NMOS晶体管327-1及327-2以及PMOS晶体管329-1及329-2用作感测放大器对，所述感测放大器对放大数字线305-1(D)及305-2(D)_上的差分电压且操作以锁存从选定存储器单元感测到的数据值。
实施例并不限于图3中所图解说明的感测放大器306配置。作为实例，感测放大器306可为电流模式感测放大器及单端感测放大器(例如，耦合到一个数字线的感测放大器)。而且，本发明的实施例并不限于例如图3中所展示的折叠式数字线架构的折叠式数字线架构。
可连同计算组件331操作感测放大器306以使用来自阵列的数据作为输入来执行各种操作。在若干个实施例中，可在不经由数字线地址存取而传送数据(例如，不激发列解码信号使得数据经由本地I/O线传送到阵列及感测电路外部的电路)的情况下将操作的结果往回存储到阵列。如此，本发明的若干个实施例可使得能够使用少于各种先前方法的电力执行操作及与其相关联的计算功能。另外，由于若干个实施例消除对跨越本地及全局I/O线传送数据以便执行计算功能(例如，在存储器与离散处理器之间)的需要，因此若干个实施例可达成与先前方法相比的经增加(例如，较快)处理能力。
感测放大器306可进一步包含可经配置以平衡数字线305-1(D)与305-2(D)_的平衡电路314。在此实例中，平衡电路314包括耦合于数字线305-1(D)与305-2(D)_之间的晶体管324。平衡电路314还包括各自具有耦合到平衡电压(例如，VDD/2)的第一源极/漏极区域的晶体管325-1及325-2，其中VDD是与阵列相关联的供应电压。晶体管325-1的第二源极/漏极区域可耦合到数字线305-1(D)，且晶体管325-2的第二源极/漏极区域可耦合到数字线305-2(D)_。晶体管324、325-1及325-2的栅极可耦合在一起，且耦合到平衡(EQ)控制信号线326。如此，激活EQ会启用晶体管324、325-1及325-2，这有效地将数字线305-1(D)及305-2(D)_短接在一起且短接到平衡电压(例如，VCC/2)。
尽管图3展示包括平衡电路314的感测放大器306，但实施例并不如此受限制，且平衡电路314可与感测放大器306离散地实施、以不同于图3中所展示的配置的配置实施或者根本不实施。
如下文进一步描述，在若干个实施例中，感测电路350(例如，感测放大器306及计算组件331)可经操作以执行选定操作，且在不经由本地或全局I/O线传送来自感测电路的数据的情况下(例如，在不经由例如激活列解码信号执行感测线地址存取的情况下)最初将结果存储于感测放大器306或计算组件331中的一者中。
执行操作(例如，涉及数据值的布林逻辑操作)是基本且常用的。在许多较高级操作中使用布林逻辑操作。因此，可利用经改善操作实现的速度及/或功率效率可转化为较高次函数性的速度及/或功率效率。
如图3中所展示，计算组件331还可包括锁存器，所述锁存器可在本文中称为次级锁存器364。次级锁存器364可以类似于上文关于初级锁存器315所描述的方式的方式配置及操作，惟包含于次级锁存器中的交叉耦合的p沟道晶体管(例如，PMOS晶体管)对可具有耦合到供应电压312-2(例如，VDD)的其相应源极且次级锁存器的交叉耦合的n沟道晶体管(例如，NMOS晶体管)对可具有选择性地耦合到参考电压312-1(例如，接地，GND)的其相应源极使得次级锁存器被连续启用除外。计算组件331的配置并不限于图2中所展示的配置，且各种其它实施例是可行的。
如本文中所描述，存储器装置(例如，图1A中的120)可经配置以经由数据总线(例如，156)及控制总线(例如，154)而耦合到主机(例如，110)。存储器装置120中的库121可包含存储器单元的多个库区段(图1B中的123-1、…、123-N)。库121可包含经由存储器单元的多个列(图1B)而耦合到多个阵列的感测电路(例如，图1A中的150以及图3及4中的对应参考编号)。感测电路可包含耦合到所述列中的每一者的感测放大器及计算组件(例如，分别是图3中的306及331)。
每一库区段123可与位于在阵列330本地的多个共享I/O线(图1B中的155)的数据路径中的计算单元中的多个逻辑条带(例如，图1B中的124-0、124-1、…、124-N-1)相关联。耦合到库的控制器(例如，图1A到1B中的140)可经配置以如本文中所描述而引导将数据值移动到位于在阵列330本地的共享I/O线455(图4)的数据路径中的计算单元460(图4)中的逻辑条带中的计算组件。
存储器装置可包含具有多个计算组件的逻辑条带(例如，图1B中的124)，所述多个计算组件可对应于存储器单元的若干多个列(图1B)。如结合图4进一步论述，感测电路350中的若干个感测放大器306及/或计算组件331可以可选择地耦合(例如，经由图4中的列选择电路458-1及458-2)到多个共享I/O线455(图4)。列选择电路可经配置以通过可选择地耦合到多个(例如，四个、八个及十六个以及其它可能性)感测放大器及/或计算组件而可选择地感测阵列的存储器单元的特定列中的数据。
在一些实施例中，库中的若干多个逻辑条带(例如，图1B中的124-1、…、124-N)可对应于图1B中的库中的若干个库区段123-1、…、123-N(例如，具有多个子阵列的象限)。逻辑条带可包含位于在阵列330本地的共享I/O的数据路径中的多个计算组件，如图3中所展示的计算组件331。如图4中将展示，从阵列的行感测的数据值可通过列选择逻辑经由多个共享I/O线455(图4)而并行移动到位于多个共享I/O线455(图4)的数据路径中的计算单元460(图4)中的多个计算组件。在一些实施例中，数据量可对应于至少千位宽的多个共享I/O线。
如本文中所描述，存储器单元阵列可包含DRAM存储器单元的实施方案，其中控制器响应于命令而经配置以经由共享I/O线将数据从源位置移动(例如，复制、传送及/或输送)到目的地位置。在各种实施例中，源位置可位于第一库中且目的地位置可位于在阵列330本地的共享I/O线455(图4)的数据路径中的计算单元460(图4)中。
如图4中所描述，设备可经配置以将数据从源位置(包含与第一数目个感测放大器及计算组件相关联的特定行(例如，图4中的419)及列地址)移动(例如，复制、传送及/或输送)到共享I/O线(例如，图4中的455)。另外，设备可经配置以将数据移动到目的地位置，包含与位于共享I/O线455(图4)的数据路径中的计算单元460(图4)相关联的特定逻辑条带。如读者将了解，每一共享I/O线455(图4)可实际上包含一对互补共享I/O线(例如，图4中的共享I/O线及共享I/O线*)。在本文中所描述的一些实施例中，2048个共享I/O线(例如，互补共享I/O线对)可被配置为2048位宽的共享I/O线。在本文中所描述的一些实施例中，1024个共享I/O线(例如，互补共享I/O线对)可被配置为1024位宽的共享I/O线。
图4是图解说明根据本发明的若干个实施例的用于存储器装置中的数据移动的电路的示意图。图4展示各自耦合到一对相应互补共享I/O线455(例如，共享I/O线及共享I/O线*)的八个感测放大器(例如，分别以406-0、406-1、…、406-7展示的感测放大器0、1、…、7)。图4还展示各自经由相应通过门407-1及407-2以及数字线405-1及405-2而耦合到相应感测放大器(例如，如针对感测放大器0以406-0所展示)的八个计算组件(例如，以431-0、431-1、…、431-7展示的计算组件0、1、…、7)。举例来说，通过门可如图3中所展示而连接且可由操作选择信号Pass控制。举例来说，选择逻辑的输出可耦合到通过门407-1及407-2的栅极以及数字线405-1及405-2。对应的感测放大器与计算组件对可促成以450-0、450-1、…、450-7指示的感测电路的形成。
可将存在于互补数字线对405-1与405-2上的数据值加载到计算组件431-0中，如结合图3所描述。举例来说，当启用通过门407-1及407-2时，可将互补数字线对405-1与405-2上的数据值从感测放大器传递到计算组件(例如，从406-0传递到431-0)。互补数字线对405-1与405-2上的数据值可为在激发感测放大器406-0时存储于所述感测放大器中的数据值。
图4中的感测放大器406-0、406-1、…、406-7可各自对应于图3中所展示的感测放大器306。图4中所展示的计算组件431-0、431-1、…、431-7可各自对应于图3中所展示的计算组件331。一个感测放大器与一个计算组件的组合可促成DRAM存储器子阵列425的一部分的感测电路(例如，450-0、450-1、…、450-7)，所述感测电路耦合到共享I/O线455，所述共享I/O线由共享I/O线455的数据路径中的若干个逻辑条带共享。
图4中所图解说明的实施例的配置是出于清晰的目的而展示且并不限于这些配置。举例来说，图4中所图解说明的感测放大器406-0、406-1、…、406-7与计算组件431-0、431-1、…、431-7及共享I/O线455组合的配置并不限于：感测电路的感测放大器406-0、406-1、…、406-7与计算组件431-0、431-1、…、431-7的组合的一半形成于存储器单元(未展示)的列422上方且一半形成于存储器单元的列422下方。形成感测电路(其经配置以耦合到共享I/O线)的感测放大器与计算组件的此些组合的数目也并不限于八个。另外，共享I/O线455的配置并不限于被分裂成两个以用于单独地耦合两组互补数字线405-1与405-2中的每一者，共享I/O线455的定位也并不限于在形成感测电路的感测放大器与计算组件的组合的中间(例如，而非位于感测放大器与计算组件的组合的任一端处)。
图4中所图解说明的电路还展示列选择电路458-1及458-2，所述列选择电路经配置以相对于子阵列425的特定列422、与其相关联的互补数字线405-1及405-2以及共享I/O线455而实施数据移动操作(例如，如由图1A到1B中所展示的控制器140引导)。举例来说，列选择电路458-1具有经配置以与对应列(例如列0(432-0)、列2、列4及列6)耦合的选择线0、2、4及6。列选择电路458-2具有经配置以与对应列(例如列1、列3、列5及列7)耦合的选择线1、3、5及7。在各种实施例中，结合图4所描述的列选择电路458可表示由多路复用器(例如，八(8)路多路复用器、十六(16)路多路复用器等)体现且含于所述多路复用器中的功能性的至少一部分。
控制器140可耦合到列选择电路458以控制选择线(例如，选择线0)来存取存储于感测放大器、计算组件中及/或存在于互补数字线对(例如，405-1与405-2，当经由来自选择线0的信号激活选择晶体管459-1及459-2时)上的数据值。激活选择晶体管459-1及459-2(例如，如由控制器140引导)使得列0(422-0)的感测放大器406-0、计算组件431-0及/或互补数字线405-1及405-2的耦合能够将数字线0及数字线0*上的数据值移动到共享I/O线455。举例来说，经移动数据值可为存储(高速缓存)于感测放大器406-0及/或计算组件431-0中的来自特定行419的数据值。来自列0到7中的每一者的数据值可类似地由控制器140选择，从而激活适当选择晶体管。
此外，启用(例如，激活)选择晶体管(例如，选择晶体管459-1及459-2)可使得特定感测放大器及/或计算组件(例如，分别是406-0及/或431-0)能够与共享I/O线455耦合，使得由放大器及/或计算组件存储的数据值可被移动到共享I/O线455(例如，放置于所述共享I/O线上及/或传送到所述共享I/O线)。在一些实施例中，一次选择一列(例如，列422-0)来耦合到特定共享I/O线455以移动(例如，复制、传送及/或输送)所存储数据值。在图4的实例性配置中，将共享I/O线455图解说明为共享差分I/O线对(例如，共享I/O线与共享I/O线*)。因此，选择列0(422-0)可产生来自行(例如，行419)及/或如所存储于与互补数字线405-1及405-2相关联的感测放大器及/或计算组件中的两个数据值(例如，具有值0及/或1的两个位)。这些数据值可并行输入到共享差分I/O线455中的每一共享差分I/O对(例如，共享I/O与共享I/O*)。
图5是图解说明根据本发明的若干个实施例的存储器装置的控制器的实例的框图。在一些实施方案中，框图提供具有PIM能力的装置(例如图1A到2中的存储器装置120)的一个实例的一部分的更多细节。在图5的实例中，控制器540-1、…、540-7(统称为控制器540)可与具有PIM能力的装置520的每一库521-1、…、521-7(统称为521)相关联。在图5的实例中展示八个库。然而，实施例并不限于此实例性数目。控制器540可表示图1A中所展示的控制器140。每一库可包含存储器单元(未展示)的一或多个阵列。举例来说，每一库可包含一或多个阵列(例如图1A中的阵列130)且可包含图1A中所展示的解码器、其它电路及寄存器。在图5中所展示的实例性具有PIM能力的装置520中，控制器540-1、…、540-7展示为具有控制逻辑531-1、…、531-7、定序器532-1、…、532-7及时序电路533-1、…、533-7作为存储器装置520的一或多个存储器库521上的控制器540的部分。具有PIM能力的装置520可表示图1A中所展示的存储器装置120的部分。
如图5的实例中所展示，具有PIM能力的装置520可包含用以在具有PIM能力的装置520处接收数据、地址、控制信号及/或命令的高速接口(HSI)541。在各种实施例中，HSI 541可耦合到与具有PIM能力的装置520相关联的库仲裁器545。HSI 541可经配置以从主机(例如，如图1A中的110)接收命令及/或数据。如图5的实例中所展示，库仲裁器545可耦合到多个库521-1、…、521-7。
在图5中所展示的实例中，控制逻辑531-1、…、531-7可呈微编码引擎的形式，所述微编码引擎负责从存储器单元阵列(例如，如图1A中的阵列130的阵列)(其是每一库521-1、…、521-7的部分)提取并执行机器指令(例如，微码指令)。定序器532-1、…、532-7还可呈微编码引擎的形式。或者，控制逻辑531-1、…、531-7可呈极大指令字(VLIW)类型处理资源的形式，且定序器532-1、…、532-7及时序电路533-1、…、533-7可呈状态机及晶体管电路的形式。
控制逻辑531-1、…、531-7可将微码指令解码成由定序器532-1、…、532-7实施的函数调用，例如微码函数调用(uCODE)。微码函数调用可为以下操作：定序器532-1、...、532-7接收并执行以致使PIM装置520使用感测电路(例如图1A中的感测电路150)或使用计算组件执行特定逻辑操作。时序电路533-1、...、533-7可提供时序以协调逻辑操作的执行且负责提供对阵列(例如图1A中的阵列130)的无冲突存取。
如结合图1A所描述，控制器540-1、…、540-7可经由在图5中展示为555-1、…、555-7的控制线及数据路径而耦合到与存储器单元阵列相关联的感测电路150、计算单元及/或额外逻辑电路170(包含高速缓冲存储器、缓冲器、感测放大器、经扩展行地址(XRA)锁存器及/或寄存器)。如此，图1A中所展示的感测电路150、计算单元及逻辑170可使用在图5中展示为555-1、…、555-7的共享I/O线而与存储器单元阵列130相关联。控制器540-1、…、540-7可控制阵列的常规DRAM操作(例如读取、写入、复制及/或擦除操作等)。然而，另外，微码指令由控制逻辑531-1、…、531-7检索并执行且微码函数调用由定序器532-1、…、532-7接收并执行以致使图1A中所展示的感测电路150及/或计算单元执行额外逻辑操作(例如加法、乘法或(作为较特定实例)布林操作(例如AND、OR、XOR等))，所述额外逻辑操作不同于常规DRAM读取及写入操作，例如比常规DRAM读取及写入操作复杂。因此，在此具有PIM能力的装置520实例中，可对具有PIM能力的装置520的库521-1、…、521-7执行微码指令执行及逻辑操作。
根据实施例，控制逻辑531-1、…、531-7、定序器532-1、…、532-7及时序电路533-1、…、533-7可操作以产生用于DRAM阵列的操作循环序列及/或引导对存储器装置520(例如，对包含于共享I/O线的数据路径中的计算单元中的库521-1、…、521-7)执行操作(例如，逻辑操作)。在具有PIM能力的装置520实例中，每一序列可经设计以执行操作(例如布林逻辑操作AND、OR、XOR等)，所述操作一起达成特定功能。举例来说，操作序列可重复地执行一(1)位加法的逻辑操作以便计算多位和。每一操作序列可被馈送到耦合到时序电路533-1、...、533-7的先进/先出(FIFO)缓冲器中以提供与感测电路150、计算单元及/或额外逻辑电路170(其与存储器单元阵列130(例如，图1A中所展示的DRAM阵列)相关联)的时序协调。
在图5中所展示的实例性具有PIM能力的装置520中，时序电路533-1、...、533-7可提供时序且可提供对来自四(4)个FIFO队列的阵列的无冲突存取及/或可协调计算单元中的操作的时序。在此实例中，一个FIFO队列可支持阵列计算、一个FIFO队列可用于指令提取、一个FIFO队列用于微码(例如，Ucode)指令提取，且一个FIFO队列用于DRAM I/O。控制逻辑531-1、...、531-7及定序器532-1、...、532-7两者可产生状态信息，所述状态信息经由FIFO接口往回路由到库仲裁器545。库仲裁器545可聚合此状态数据且经由接口(HSI)541将所述状态数据往回报告到主机110。
图6是图解说明根据本发明的若干个实施例的能够实施XOR逻辑操作的计算单元电路的示意图。图6展示耦合到一对互补共享I/O线655-1与655-2的感测放大器606、逻辑操作选择逻辑613以及经由通过门607-1及607-2耦合到感测放大器606的计算组件631。图6中所展示的感测放大器606可以类似于在图3中展示为与感测电路350相关联的感测放大器306(例如，初级锁存器)的方式起作用。图6中所展示的计算组件631可类似于在图3中展示为与感测电路350相关联的计算组件331(例如，次级锁存器)而起作用。图6中所展示的逻辑操作选择逻辑613可类似于在图3中展示为与感测电路350相关联的逻辑操作选择逻辑313而起作用。通过门607-1及607-2的栅极可由逻辑操作选择逻辑613信号(例如，Pass)控制。举例来说，逻辑操作选择逻辑613的输出可耦合到通过门607-1及607-2的栅极。此外，计算组件631可包括经配置以向左及向右移位数据值的可加载移位寄存器。
根据图6中所图解说明的实施例，计算组件631可包括经配置以向左及向右移位数据值的可加载移位寄存器的相应级(例如，移位单元)。举例来说，如在图6中所图解说明，移位寄存器的每一计算组件631(例如，级)包括一对右移位晶体管681与686、一对左移位晶体管689与690以及一对反相器687与688。信号PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L可施加到相应控制线682、683、691及692以根据本文中所描述的实施例与执行逻辑操作及/或移位数据相关联地启用/停用对应计算组件631的锁存器上的反馈。
图6中所展示的计算单元电路展示耦合到若干个逻辑选择控制输入控制线(包含ISO、TF、TT、FT及FF)的操作选择逻辑613。从逻辑选择控制输入线上的逻辑选择控制信号的状况以及在经由被断言的ISO控制信号启用隔离晶体管650-1及650-2时存在于互补共享I/O线对655-1及655-2上的数据值而确定从多个逻辑操作对逻辑操作的选择。
根据各种实施例，操作选择逻辑613可包含四个逻辑选择晶体管：逻辑选择晶体管662，其耦合于交换晶体管642的栅极与TF信号控制线之间；逻辑选择晶体管652，其耦合于通过门607-1及607-2的栅极与TT信号控制线之间；逻辑选择晶体管654，其耦合于通过门607-1及607-2的栅极与FT信号控制线之间；及逻辑选择晶体管664，其耦合于交换晶体管642的栅极与FF信号控制线之间。逻辑选择晶体管662及652的栅极通过隔离晶体管650-1(具有耦合到ISO信号控制线的栅极)耦合到真实感测线。逻辑选择晶体管664及654的栅极通过隔离晶体管650-2(也具有耦合到ISO信号控制线的栅极)耦合到互补感测线。
存在于互补共享I/O线对655-1与655-2上的数据值可经由通过门607-1及607-2而加载到计算组件631中。计算组件631可包括可加载移位寄存器。当通过门607-1及607-2开启时，互补共享I/O线对655-1与655-2上的数据值(“A”)被传递到计算组件631且借此加载到可加载移位寄存器中。互补共享I/O线对655-1与655-2上的数据值可为在感测放大器606经激发时存储于所述感测放大器中的数据值(“B”)。在此实例中，逻辑操作选择逻辑信号Pass是高的以将通过门607-1及607-2开启。
ISO、TF、TT、FT及FF控制信号可操作以基于感测放大器606中的数据值(“B”)及计算组件631中的数据值(“A”)而选择逻辑功能来实施。特定来说，ISO、TF、TT、FT及FF控制信号经配置以独立于存在于互补共享I/O线对655-1与655-2上的数据值而选择逻辑功能来实施(尽管所实施逻辑操作的结果可取决于存在于互补共享I/O线对655-1与655-2上的数据值)。举例来说，ISO、TF、TT、FT及FF控制信号直接选择逻辑操作来实施，这是因为存在于互补共享I/O线对655-1与655-2上的数据值并未通过逻辑传递以操作通过门607-1及607-2的栅极。
另外，图6展示经配置以在感测放大器606与计算组件631之间交换互补共享I/O线对655-1与655-2的定向的交换晶体管642。当交换晶体管642开启时，交换晶体管642的感测放大器606侧上的互补共享I/O线对655-1与655-2上的数据值反向耦合到交换晶体管642的计算组件631侧上的互补共享I/O线对655-1与655-2，且借此加载到计算组件631的可加载移位寄存器中。
当激活ISO控制信号线且激活TT控制信号(例如，是高的)(其中真实共享I/O线上的数据值是“1”)或激活FT控制信号(例如，是高的)(其中互补共享I/O线上的数据值是“1”)时，逻辑操作选择逻辑613信号Pass可被激活(例如，是高的)以将通过门607-1及607-2开启(例如，导通)。
真实共享I/O线上的数据值是“1”会将逻辑选择晶体管652及662开启。互补共享I/O线上的数据值是“1”会将逻辑选择晶体管654及664开启。如果ISO控制信号或相应TT/FT控制信号或者对应共享I/O线(例如，特定逻辑选择晶体管的栅极耦合到的共享I/O线)上的数据值并非是高的，那么通过门607-1及607-2将不由特定逻辑选择晶体管开启。
当激活ISO控制信号线且激活TF控制信号(例如，是高的)(其中真实共享I/O线上的数据值是“1”)或激活FF控制信号(例如，是高的)(其中互补共享I/O线上的数据值是“1”)时，逻辑操作选择逻辑信号Pass*可被激活(例如，是高的)以将交换晶体管642开启(例如，导通)。如果相应控制信号或对应共享I/O线(例如，特定逻辑选择晶体管的栅极耦合到的共享I/O线)上的数据值并非是高的，那么交换晶体管642将不由特定逻辑选择晶体管开启。
Pass*控制信号未必与Pass控制信号互补。同时激活或同时撤销激活Pass控制信号及Pass*控制信号两者是可能的。然而，同时激活Pass控制信号及Pass*控制信号两者会使互补共享I/O线对短接在一起，这可为待避免的破坏性配置。
图6中所图解说明的计算单元电路经配置以直接从四个逻辑选择控制信号选择多个逻辑操作中的一者来实施(例如，逻辑操作选择不取决于存在于互补共享I/O线对上的数据值)。逻辑选择控制信号的一些组合可致使通过门607-1及607-2以及交换晶体管642两者同时开启，这使互补共享I/O线对655-1与655-2短接在一起。根据本发明的若干个实施例，可由图6中所图解说明的计算单元电路实施的逻辑操作可为在图7中所展示的逻辑表中总结的逻辑操作。
图7是图解说明根据本发明的若干个实施例的由位于图6中所展示的多个共享I/O线655-1及655-2的数据路径中的计算单元电路实施的可选择逻辑操作结果的逻辑表。四个逻辑选择控制信号(例如，TF、TT、FT及FF)连同存在于互补共享I/O线上的特定数据值一起可用于选择多个逻辑操作中的一者来实施，涉及存储于计算单元电路的感测放大器606(例如，初级锁存器)及计算组件631(例如，次级锁存器)中的开始数据值(“A”及“B”)。所述四个控制信号连同存在于互补共享I/O线上的特定数据值一起控制通过门607-1及607-2以及交换晶体管642的连续性，这又在激发之前/之后影响计算组件631及/或感测放大器606中的数据值。选择性地控制交换晶体管642的连续性的能力促进实施涉及对数据值求反(例如，对操作数求反及/或对结果求反)的逻辑操作以及其它。
图7中所图解说明的逻辑表7-1展示存储于计算组件631(例如，次级锁存器)中的开始数据值(以744展示于栏A中)及存储于感测放大器606(例如，初级锁存器)中的开始数据值(以745展示于栏B中)。逻辑表7-1中的其它3个栏标题756、770及771是指图6中所展示的通过门607-1及607-2以及交换晶体管642的连续性，所述通过门及交换晶体管可分别取决于四个逻辑选择控制信号(例如，TF、TT、FT及FF)连同存在于互补共享I/O线对655-1与655-2上的特定数据值的状态而经控制以开启或关断。“未开启”栏对应于通过门607-1及607-2以及交换晶体管642两者是处于未导通状况中，“开启真实”对应于通过门607-1及607-2是处于导通状况中，且“开启反转”对应于交换晶体管642是处于导通状况中。逻辑表7-1中不反映对应于通过门607-1及607-2以及交换晶体管642两者是处于导通状况中的配置，这是因为此导致感测线被短接在一起。
经由对通过门607-1及607-2以及交换晶体管642的连续性的选择性控制，逻辑表7-1的上部部分的三个栏中的每一者可与逻辑表7-1的下部部分的三个栏中的每一者组合以提供对应于九个不同逻辑操作的3x 3＝9个不同结果组合，如通过以775所展示的各种连接路径所指示。在图7中所图解说明的逻辑表7-2中总结可通过计算单元电路实施的九个不同可选择逻辑操作(包含XOR逻辑操作)。
图7中所图解说明的逻辑表7-2的栏展示包含逻辑选择控制信号的状态的标题780。举例来说，第一逻辑选择控制信号的状态提供于表7-2的行776中、第二逻辑选择控制信号的状态提供于表7-2的行777中、第三逻辑选择控制信号的状态提供于表7-2的行778中，且第四逻辑选择控制信号的状态提供于表7-2的行779中。在表7-2的行747中总结对应于结果的特定逻辑操作。
虽然本文中已图解说明及描述包含感测电路、感测放大器、计算组件、逻辑条带、共享I/O线、列选择电路、多路复用器、锁存器组件、锁存器条带及/或锁存器等的各种组合及配置的实例性实施例，但本发明的实施例并不限于本文中明确陈述的那些组合。本文中所揭示的感测电路、感测放大器、计算组件、逻辑条带、共享I/O线、列选择电路、多路复用器、锁存器组件、锁存器条带及/或锁存器等的其它组合及配置明确地包含于本发明的范围内。
尽管本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，经计算以达成相同结果的布置可替代所展示的特定实施例。本发明打算涵盖本发明的一或多个实施例的更改或变化形式。应理解，已以说明性方式而非限制性方式做出以上说明。在审阅以上说明后，所属领域的技术人员将即刻明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及过程的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书连同授权此权利要求书的等效内容的全部范围来确定。
在前述实施方式中，出于简化本发明的目的，将一些特征一起分组于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一技术方案中更多的特征的意图。而是，如所附权利要求书所反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，据此将所附权利要求书并入到实施方式中，其中每一技术方案独立地作为单独实施例。

Claims (10)

1.一种用于操作神经网络的设备，其包括：
多个神经网络，其中所述多个神经网络中的每一神经网络在芯片上实施的存储器中处理PIM装置的多个库中的相应库内操作，且其中每一神经网络经配置以：
接收不同的训练；
响应于接收到所述不同的训练，通过所述相应库中包括的多个计算组件同时确定特定数据部分的特性；以及
通过所述相应库中包括的所述多个计算组件，基于所述多个神经网络中的每一者的所述不同的训练而确定所述特定数据部分的所述特性的训练置信度因子；以及控制器，其耦合到所述多个神经网络，其中所述控制器经配置以：
使用表决方案基于所述多个神经网络中的每一者的所述训练置信度因子而确定数据辨识的准确度；以及
基于所述数据辨识的所述准确度确定所述特定数据部分的所述特性。
2.根据权利要求1所述的设备，其中所述多个神经网络包含耦合到感测电路的存储器单元阵列，其中所述感测电路包含感测放大器及计算组件。
3.根据权利要求2所述的设备，其中所述存储器单元阵列经由多个输入/输出I/O线而耦合到所述感测电路，所述多个I/O线被共享为数据路径以使与所述阵列相关联的数据路径中计算操作做出关于所述特定数据部分的所述特性的所述确定。
4.根据权利要求1所述的设备，其中所述多个神经网络经配置以独立地被训练。
5.根据权利要求1所述的设备，其中所述多个神经网络经配置以同时接收指令以对所述特定数据部分进行操作。
6.根据权利要求1所述的设备，其中所述特定数据部分经配置为图像、图像的部分、声音或情感。
7.根据权利要求1所述的设备，其中所述多个神经网络经配置而以固定点或二进制加权网络进行操作。
8.一种用于操作神经网络的设备，其包括：
多个神经网络，其中所述多个神经网络中的每一神经网络在芯片上实施的存储器中处理PIM装置的多个库中的相应库内操作，且其中每一神经网络经配置以：
接收不同的训练；
接收特定数据部分；
响应于接收到所述不同的训练，通过所述相应库中包括的多个计算组件同时确定所述特定数据部分的特性；以及
通过所述相应库中包括的所述多个计算组件，基于所述多个神经网络中的每一者的所述不同的训练而确定所述特定数据部分的所述特性的训练置信度因子；以及控制器，其中所述控制器耦合到所述多个神经网络且经配置以：
使用表决方案基于所述多个神经网络中的每一者的所述训练置信度因子而确定数据辨识的准确度；以及
基于所述数据辨识的所述准确度确定所述特定数据部分的所述特性。
9.根据权利要求8所述的设备，其中所述控制器经配置以从所述多个神经网络中的每一者接收表决。
10.根据权利要求9所述的设备，其中来自所述多个神经网络中的每一者的所述表决是由所述控制器评估的。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10552733B2 (en) * 2017-04-03 2020-02-04 Gyrfalcon Technology Inc. Memory subsystem in CNN based digital IC for artificial intelligence
US10331367B2 (en) * 2017-04-03 2019-06-25 Gyrfalcon Technology Inc. Embedded memory subsystems for a CNN based processing unit and methods of making
US11403518B2 (en) * 2018-04-25 2022-08-02 Denso Corporation Neural network circuit
KR20200025200A (ko) * 2018-08-29 2020-03-10 삼성전자주식회사 전자 장치 및 전자 장치의 동작 방법
US10867399B2 (en) 2018-12-02 2020-12-15 Himax Technologies Limited Image processing circuit for convolutional neural network
TWI694413B (zh) * 2018-12-12 2020-05-21 奇景光電股份有限公司 影像處理電路
US10904637B2 (en) * 2018-12-17 2021-01-26 Qualcomm Incorporated Embedded rendering engine for media data
KR102368962B1 (ko) 2019-03-22 2022-03-03 국민대학교산학협력단 멤리스터 어레이 회로를 제어하기 위한 게이트 회로를 포함하는 뉴럴 네트워크 시스템
KR20200129457A (ko) 2019-05-08 2020-11-18 삼성전자주식회사 학습을 수행하는 뉴럴 네트워크 시스템, 그것의 학습 방법 및 뉴럴 네트워크 프로세서의 전이 학습 방법
KR20210008776A (ko) 2019-07-15 2021-01-25 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR102279563B1 (ko) * 2019-11-06 2021-07-21 한국과학기술원 레이더 신호 처리 장치 및 레이더 신호 처리 방법
KR102410166B1 (ko) * 2019-11-27 2022-06-20 고려대학교 산학협력단 이종 곱셈-누셈 유닛을 이용하는 심층 신경망의 가속기
KR20210092078A (ko) * 2020-01-15 2021-07-23 삼성전자주식회사 병렬 연산 처리를 수행하는 메모리 장치 및 그 동작방법, 그리고 메모리 장치를 제어하는 메모리 컨트롤러의 동작방법
US11176043B2 (en) * 2020-04-02 2021-11-16 International Business Machines Corporation Distributed memory-augmented neural network architecture
US20210357739A1 (en) * 2020-05-14 2021-11-18 Micron Technology, Inc. Memory device to train neural networks
US20220051078A1 (en) * 2020-08-14 2022-02-17 Micron Technology, Inc. Transformer neural network in memory

Family Cites Families (322)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380046A (en) 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS6032911B2 (ja) 1979-07-26 1985-07-31 株式会社東芝 半導体記憶装置
US4435792A (en) 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
US4727474A (en) 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
EP0214718A3 (en) 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
US5201039A (en) 1987-09-30 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Multiple address-space data processor with addressable register and context switching
US4843264A (en) 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
US5276643A (en) 1988-08-11 1994-01-04 Siemens Aktiengesellschaft Integrated semiconductor circuit
JPH0713858B2 (ja) 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US4958378A (en) 1989-04-26 1990-09-18 Sun Microsystems, Inc. Method and apparatus for detecting changes in raster data
US5253308A (en) 1989-06-21 1993-10-12 Amber Engineering, Inc. Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing
JP3260357B2 (ja) * 1990-01-24 2002-02-25 株式会社日立製作所 情報処理装置
JP3353786B2 (ja) 1990-01-24 2002-12-03 株式会社日立製作所 情報処理装置
DE69132495T2 (de) 1990-03-16 2001-06-13 Texas Instruments Inc Verteilter Verarbeitungsspeicher
US5034636A (en) 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
US5210850A (en) 1990-06-15 1993-05-11 Compaq Computer Corporation Memory address space determination using programmable limit registers with single-ended comparators
JP3361825B2 (ja) 1990-08-22 2003-01-07 テキサス インスツルメンツ インコーポレイテツド メモリ・アレイ・アーキテクチャ
JPH06103599B2 (ja) 1990-11-16 1994-12-14 三菱電機株式会社 半導体集積回路装置
US5222193A (en) * 1990-12-26 1993-06-22 Intel Corporation Training system for neural networks and the like
US5325519A (en) 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
FR2685973B1 (fr) 1992-01-03 1994-02-25 France Telecom Point memoire pour memoire associative.
KR950005095Y1 (ko) 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
JPH06215160A (ja) 1992-08-25 1994-08-05 Texas Instr Inc <Ti> データ処理方法および装置
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
US5485373A (en) 1993-03-25 1996-01-16 Taligent, Inc. Language-sensitive text searching system with modified Boyer-Moore process
US5440482A (en) 1993-03-25 1995-08-08 Taligent, Inc. Forward and reverse Boyer-Moore string searching of multilingual text having a defined collation order
US5754478A (en) 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
JP2663838B2 (ja) 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3082530B2 (ja) 1993-09-13 2000-08-28 松下電器産業株式会社 ニューラルネットワーク回路
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3251421B2 (ja) 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
JPH0831168A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体記憶装置
US5481500A (en) 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5615404A (en) 1994-10-31 1997-03-25 Intel Corporation System having independently addressable bus interfaces coupled to serially connected multi-ported signal distributors generating and maintaining frame based polling schedule favoring isochronous peripherals
US5638128A (en) 1994-11-08 1997-06-10 General Instrument Corporation Of Delaware Pixel interpolation filters for video decompression processor
US5724366A (en) 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR0146530B1 (ko) 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
JP2812262B2 (ja) 1995-08-31 1998-10-22 日本電気株式会社 連想記憶装置
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
JP2817836B2 (ja) 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
JP3356612B2 (ja) 1996-02-29 2002-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速な輪郭スムージング方法及び装置
US6092186A (en) 1996-05-07 2000-07-18 Lucent Technologies Inc. Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device
US5915084A (en) 1996-09-30 1999-06-22 Advanced Micro Devices, Inc. Scannable sense amplifier circuit
US5991209A (en) 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
US6510098B1 (en) 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
JPH1115773A (ja) 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US5935263A (en) 1997-07-01 1999-08-10 Micron Technology, Inc. Method and apparatus for memory array compressed data testing
US6195734B1 (en) 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6181698B1 (en) 1997-07-09 2001-01-30 Yoichi Hariguchi Network routing table using content addressable memory
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US5991785A (en) 1997-11-13 1999-11-23 Lucent Technologies Inc. Determining an extremum value and its index in an array using a dual-accumulation processor
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6163862A (en) 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
JP3488612B2 (ja) 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US5986942A (en) 1998-01-20 1999-11-16 Nec Corporation Semiconductor memory device
JPH11260057A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体記憶装置
JPH11265995A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11306751A (ja) 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
WO2002095534A2 (en) 2001-05-18 2002-11-28 Biowulf Technologies, Llc Methods for feature selection in a learning machine
EP1093638B1 (en) * 1998-06-23 2002-11-27 Intellix A/S N-tuple or ram based neural network classification system and method
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US7409694B2 (en) 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
JP2000173269A (ja) 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US5999435A (en) 1999-01-15 1999-12-07 Fast-Chip, Inc. Content addressable memory device
US6389507B1 (en) 1999-01-15 2002-05-14 Gigabus, Inc. Memory device search system and method
US6134164A (en) 1999-04-22 2000-10-17 International Business Machines Corp. Sensing circuit for a memory cell array
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6157578A (en) 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
US6208544B1 (en) 1999-09-09 2001-03-27 Harris Corporation Content addressable memory cell providing simultaneous read and compare capability
US6578058B1 (en) 1999-10-06 2003-06-10 Agilent Technologies, Inc. System and method for comparing values from target systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6418498B1 (en) 1999-12-30 2002-07-09 Intel Corporation Integrated system management memory for system management interrupt handler independent of BIOS and operating system
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
US6687175B1 (en) 2000-02-04 2004-02-03 Renesas Technology Corporation Semiconductor device
US20010042069A1 (en) 2000-02-29 2001-11-15 Petrov Peter D. Method and apparatus for building a memory image
US7028170B2 (en) 2000-03-08 2006-04-11 Sun Microsystems, Inc. Processing architecture having a compare capability
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US6678678B2 (en) 2000-03-09 2004-01-13 Braodcom Corporation Method and apparatus for high speed table search
JP3822412B2 (ja) 2000-03-28 2006-09-20 株式会社東芝 半導体記憶装置
US6965648B1 (en) 2000-05-04 2005-11-15 Sun Microsystems, Inc. Source synchronous link integrity validation
AU2001270400A1 (en) 2000-07-07 2002-01-21 Mosaid Technologies Incorporated A high speed dram architecture with uniform access latency
US6466499B1 (en) 2000-07-11 2002-10-15 Micron Technology, Inc. DRAM sense amplifier having pre-charged transistor body nodes
AU2001285161A1 (en) 2000-08-21 2002-03-04 United States Postal Services Delivery point validation system
US6301164B1 (en) 2000-08-25 2001-10-09 Micron Technology, Inc. Antifuse method to repair columns in a prefetched output memory architecture
US6704828B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
US6948056B1 (en) 2000-09-28 2005-09-20 Intel Corporation Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
US6304477B1 (en) 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
US6563754B1 (en) 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6650158B2 (en) 2001-02-21 2003-11-18 Ramtron International Corporation Ferroelectric non-volatile logic elements
US7546438B2 (en) 2001-07-19 2009-06-09 Chung Shine C Algorithm mapping, specialized instructions and architecture features for smart memory computing
US6807614B2 (en) 2001-07-19 2004-10-19 Shine C. Chung Method and apparatus for using smart memories in computing
ITRM20010531A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US7260672B2 (en) 2001-09-07 2007-08-21 Intel Corporation Using data stored in a destructive-read memory
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
US20040073773A1 (en) 2002-02-06 2004-04-15 Victor Demjanenko Vector processor architecture and methods performed therein
US6707729B2 (en) 2002-02-15 2004-03-16 Micron Technology, Inc. Physically alternating sense amplifier activation
WO2003088033A1 (en) 2002-04-09 2003-10-23 University Of Rochester Multiplier-based processor-in-memory architectures for image and graphics processing
JP2003331598A (ja) 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体記憶装置
US7406494B2 (en) 2002-05-14 2008-07-29 Texas Instruments Incorporated Method of generating a cycle-efficient bit-reverse index array for a wireless communication system
JP2003346484A (ja) 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6789099B2 (en) 2002-06-10 2004-09-07 International Business Machines Corporation Sense-amp based adder with source follower evaluation tree
US7054178B1 (en) 2002-09-06 2006-05-30 Etron Technology, Inc. Datapath architecture for high area efficiency
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7079407B1 (en) 2002-10-18 2006-07-18 Netlogic Microsystems, Inc. Content addressable memory (CAM) device including match line sensing
US6765834B2 (en) 2002-11-19 2004-07-20 Hewlett-Packard Development Company, L.P. System and method for sensing memory cells of an array of memory cells
US6731542B1 (en) 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
KR100546307B1 (ko) 2002-12-05 2006-01-26 삼성전자주식회사 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
US6888372B1 (en) 2002-12-20 2005-05-03 Altera Corporation Programmable logic device with soft multiplier
AU2002353406A1 (en) 2002-12-27 2004-07-22 Solid State System Co., Ltd. Nonvolatile memory unit with specific cache
US7346903B2 (en) 2003-02-04 2008-03-18 Sun Microsystems, Inc. Compiling and linking modules of a cycle-based logic design
US6768679B1 (en) 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
US6819612B1 (en) 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
US7447720B2 (en) 2003-04-23 2008-11-04 Micron Technology, Inc. Method for finding global extrema of a set of bytes distributed across an array of parallel processing elements
US7454451B2 (en) 2003-04-23 2008-11-18 Micron Technology, Inc. Method for finding local extrema of a set of values for a parallel processing element
US7574466B2 (en) 2003-04-23 2009-08-11 Micron Technology, Inc. Method for finding global extrema of a set of shorts distributed across an array of parallel processing elements
US9015390B2 (en) 2003-04-25 2015-04-21 Micron Technology, Inc. Active memory data compression system and method
DE10319271A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
JP3898152B2 (ja) 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
WO2005024843A1 (en) 2003-09-04 2005-03-17 Koninklijke Philips Electronics N.V. Integrated circuit and a method of cache remapping
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7913125B2 (en) 2003-11-04 2011-03-22 Lsi Corporation BISR mode to test the redundant elements and regular functional memory to avoid test escapes
US6950771B1 (en) 2003-12-09 2005-09-27 Xilinx, Inc. Correlation of electrical test data with physical defect data
US20050129306A1 (en) 2003-12-12 2005-06-16 Xianglin Wang Method and apparatus for image deinterlacing using neural networks
US7631236B2 (en) 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
US7401281B2 (en) 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7120063B1 (en) 2004-05-07 2006-10-10 Spansion Llc Flash memory cell and methods for programming and erasing
US8522205B2 (en) 2004-05-18 2013-08-27 Oracle International Corporation Packaging multiple groups of read-only files of an application's components into multiple shared libraries
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7061817B2 (en) 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7434024B2 (en) 2004-08-30 2008-10-07 Ati Technologies, Inc. SIMD processor with register addressing, buffer stall and methods
US20060069849A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US7685365B2 (en) 2004-09-30 2010-03-23 Intel Corporation Transactional memory execution utilizing virtual memory
JP4252028B2 (ja) * 2004-11-25 2009-04-08 住友電気工業株式会社 交通音識別装置、コンピュータを交通音識別装置として機能させるための交通音判定プログラム、記録媒体および交通音判定方法
US20060149804A1 (en) 2004-11-30 2006-07-06 International Business Machines Corporation Multiply-sum dot product instruction with mask and splat
US7230851B2 (en) 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100673901B1 (ko) 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7543119B2 (en) 2005-02-10 2009-06-02 Richard Edward Hessel Vector processor
US20060224532A1 (en) 2005-03-09 2006-10-05 Case Western Reserve University Iterative feature weighting with neural networks
US7624313B2 (en) 2005-03-28 2009-11-24 Hewlett-Packard Development Company, L.P. TCAM BIST with redundancy
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7809722B2 (en) * 2005-05-09 2010-10-05 Like.Com System and method for enabling search and retrieval from image files based on recognized information
US7193898B2 (en) 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
KR100720644B1 (ko) 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
JP4804479B2 (ja) 2005-12-13 2011-11-02 スパンション エルエルシー 半導体装置およびその制御方法
JP5129450B2 (ja) 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 情報処理装置
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4989900B2 (ja) 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
TW200828333A (en) 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7372715B2 (en) 2006-06-14 2008-05-13 Micron Technology, Inc. Architecture and method for NAND flash memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7724559B2 (en) 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7443729B2 (en) 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7692466B2 (en) 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7805587B1 (en) 2006-11-01 2010-09-28 Nvidia Corporation Memory addressing controlled by PTE fields
US8151082B2 (en) 2007-12-06 2012-04-03 Fusion-Io, Inc. Apparatus, system, and method for converting a storage request into an append data storage command
US7471536B2 (en) 2006-12-08 2008-12-30 Texas Instruments Incorporated Match mismatch emulation scheme for an addressed location in a CAM
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7743303B2 (en) 2007-01-22 2010-06-22 Micron Technology, Inc. Defective memory block remapping method and system, and memory device and processor-based system using same
US7937535B2 (en) 2007-02-22 2011-05-03 Arm Limited Managing cache coherency in a data processing apparatus
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7492640B2 (en) 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
JP2009009665A (ja) 2007-06-29 2009-01-15 Elpida Memory Inc 半導体記憶装置
US7996749B2 (en) 2007-07-03 2011-08-09 Altera Corporation Signal loss detector for high-speed serial interface of a programmable logic device
US7489543B1 (en) 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7694195B2 (en) 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
US7869273B2 (en) 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7787319B2 (en) 2007-09-06 2010-08-31 Innovative Silicon Isi Sa Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7663928B2 (en) 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
US8156299B2 (en) 2007-10-19 2012-04-10 Virident Systems Inc. Managing memory systems containing components with asymmetric characteristics
US7924628B2 (en) 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7979667B2 (en) 2007-12-10 2011-07-12 Spansion Llc Memory array search engine
US7755960B2 (en) 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US8495438B2 (en) 2007-12-28 2013-07-23 Texas Instruments Incorporated Technique for memory imprint reliability improvement
US7808854B2 (en) 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
US20090254694A1 (en) 2008-04-02 2009-10-08 Zikbit Ltd. Memory device with integrated parallel processing
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8339824B2 (en) 2008-07-02 2012-12-25 Cooke Laurence H Nearest neighbor serial content addressable memory
US8417921B2 (en) 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US8555037B2 (en) 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR101596283B1 (ko) 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8484276B2 (en) 2009-03-18 2013-07-09 International Business Machines Corporation Processing array data on SIMD multi-core processor architectures
JP5353443B2 (ja) * 2009-05-25 2013-11-27 株式会社Ｊｖｃケンウッド データ分類器作成装置、データ分類装置、データ分類器作成方法、データ分類方法、データ分類器作成プログラム、データ分類プログラム
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US8412987B2 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
US9076527B2 (en) 2009-07-16 2015-07-07 Mikamonu Group Ltd. Charge sharing in a TCAM array
US8238173B2 (en) 2009-07-16 2012-08-07 Zikbit Ltd Using storage cells to perform computation
JP4951041B2 (ja) 2009-08-06 2012-06-13 株式会社東芝 半導体記憶装置
US8059438B2 (en) 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US9477636B2 (en) 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
WO2011048522A2 (en) 2009-10-21 2011-04-28 Zikbit Ltd. Neighborhood operations for parallel processing
US8650232B2 (en) 2009-10-26 2014-02-11 Via Technologies, Inc. System and method for determination of a horizontal minimum of digital values
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
KR20110054773A (ko) 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US8089815B2 (en) 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
US8605015B2 (en) 2009-12-23 2013-12-10 Syndiant, Inc. Spatial light modulator with masking-comparators
JP2011146102A (ja) 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びデータ処理システム
CN102141905B (zh) 2010-01-29 2015-02-25 上海芯豪微电子有限公司 一种处理器体系结构
US8164942B2 (en) 2010-02-01 2012-04-24 International Business Machines Corporation High performance eDRAM sense amplifier
US8533245B1 (en) 2010-03-03 2013-09-10 Altera Corporation Multipliers with a reduced number of memory blocks
WO2011137189A1 (en) 2010-04-27 2011-11-03 Cornell Research Foundation System and methods for mapping and searching objects in multidimensional space
KR101119371B1 (ko) 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
US8559232B2 (en) 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
KR101143471B1 (ko) 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US20120017039A1 (en) 2010-07-16 2012-01-19 Plx Technology, Inc. Caching using virtual memory
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8347154B2 (en) 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US8332367B2 (en) 2010-10-20 2012-12-11 International Business Machines Corporation Parallel data redundancy removal
KR101148352B1 (ko) 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5528987B2 (ja) 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8553482B2 (en) 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
US8892487B2 (en) * 2010-12-30 2014-11-18 International Business Machines Corporation Electronic synapses for reinforcement learning
US9165023B2 (en) 2011-01-31 2015-10-20 Freescale Semiconductor, Inc. Integrated circuit device and method for determining an index of an extreme value within an array of values
KR20120088973A (ko) 2011-02-01 2012-08-09 삼성전자주식회사 로컬 센스앰프 회로 및 이를 포함하는 반도체 메모리 장치
JP2012174016A (ja) 2011-02-22 2012-09-10 Renesas Electronics Corp データ処理装置およびそのデータ処理方法
JP5259765B2 (ja) 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
US8725730B2 (en) 2011-05-23 2014-05-13 Hewlett-Packard Development Company, L.P. Responding to a query in a data processing system
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
GB2510286B (en) 2011-10-28 2015-08-19 Hewlett Packard Development Co Row shifting shiftable memory
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
US9830158B2 (en) 2011-11-04 2017-11-28 Nvidia Corporation Speculative execution and rollback
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
WO2013078085A1 (en) 2011-11-22 2013-05-30 Mips Technologies, Inc. Processor with kernel mode access to user space virtual addresses
US9665371B2 (en) 2011-11-30 2017-05-30 Intel Corporation Providing vector horizontal compare functionality within a vector register
KR20130072869A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 프리차지 회로 및 비휘발성 메모리 장치
WO2013095592A1 (en) 2011-12-22 2013-06-27 Intel Corporation Apparatus and method for vector compute and accumulate
US20130286705A1 (en) 2012-04-26 2013-10-31 David B. Grover Low power content addressable memory hitline precharge and sensing circuit
US8938603B2 (en) 2012-05-31 2015-01-20 Samsung Electronics Co., Ltd. Cache system optimized for cache miss detection
US20130332707A1 (en) 2012-06-07 2013-12-12 Intel Corporation Speed up big-number multiplication using single instruction multiple data (simd) architectures
KR102062301B1 (ko) 2013-01-03 2020-01-03 삼성전자주식회사 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법
US20140215185A1 (en) 2013-01-29 2014-07-31 Atmel Norway Fetching instructions of a loop routine
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9171153B2 (en) 2013-05-17 2015-10-27 Hewlett-Packard Development Company, L.P. Bloom filter with memory element
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US10535014B2 (en) 2014-03-10 2020-01-14 California Institute Of Technology Alternative training distribution data in machine learning
US20150270015A1 (en) 2014-03-19 2015-09-24 Micron Technology, Inc. Memory mapping
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
US9317785B1 (en) * 2014-04-21 2016-04-19 Video Mining Corporation Method and system for determining ethnicity category of facial images based on multi-level primary and auxiliary classifiers
US10838865B2 (en) 2014-05-08 2020-11-17 Micron Technology, Inc. Stacked memory device system interconnect directory-based cache coherence methodology
WO2015171905A1 (en) 2014-05-08 2015-11-12 Micron Technology, Inc. In-memory lightweight coherency
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US20160026912A1 (en) * 2014-07-22 2016-01-28 Intel Corporation Weight-shifting mechanism for convolutional neural networks
JP6472621B2 (ja) * 2014-08-12 2019-02-20 株式会社Ｓｃｒｅｅｎホールディングス 分類器構築方法、画像分類方法および画像分類装置
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10387770B2 (en) 2015-06-10 2019-08-20 Samsung Electronics Co., Ltd. Spiking neural network with reduced memory access and reduced in-network bandwidth consumption
EP3104309B1 (en) 2015-06-10 2020-04-01 Samsung Electronics Co., Ltd. Spiking neural network with reduced memory access and reduced in-network bandwidth consumption
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US10474950B2 (en) 2015-06-29 2019-11-12 Microsoft Technology Licensing, Llc Training and operation of computational models
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US10423879B2 (en) * 2016-01-13 2019-09-24 International Business Machines Corporation Efficient generation of stochastic spike patterns in core-based neuromorphic systems

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