KR20190111747A - 기준 전압 발생 회로 - Google Patents

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KR20190111747A
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미노루 사노
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에이블릭 가부시키가이샤
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Abstract

(과제) 본 발명은, 회로 규모가 작고 소비 전력이 작은 기준 전압 발생 장치를 제공하는 것. 기준 전압 발생 회로는, 안정화 용량을 갖고, 상기 안정화 용량의 양단의 전압을 출력 전압으로서 출력하는 기준 전압 발생 회로로서, 기준 전압 회로와, 전압 검지 회로와, 전류원 회로와, 제어 회로를 구비하고, 상기 전류원 회로는, 상기 출력 전압이 검지 전압보다 낮은 경우에 생성하는 제 1 전류와, 상기 출력 전압이 상기 검지 전압과 동일하거나 또는 상기 검지 전압보다 높은 경우에 생성하는 제 2 전류를 생성하도록 구성되고, 상기 제 1 전류는, 상기 제 2 전류보다 크고, 상기 전압 검지 회로는, 1 개의 트랜지스터 또는 상기 기준 전압 회로보다 적은 단수의 캐스코드 접속된 트랜지스터를 갖는다.

Description

기준 전압 발생 회로{REFERENCE VOLTAGE GENERATING CIRCUIT}
본 발명은 기준 전압 발생 회로에 관한 것이다.
웨어러블 기기 등으로 대표되는 몸에 착용하는 전자 기기는 소형이기 때문에, 탑재되는 전지의 용량은 소용량이 되는 경우가 많다. 몸에 착용하는 전자 기기는, 대부분의 경우, 전지의 용량이 소용량이기 때문에, 이들 전자 기기에 탑재되는 전자 회로는, 소형이고 저소비 전류일 것이 요구된다.
그것들 전자 기기에 탑재되는 전자 회로는, 저소비 전류 동작시키기 위해, 사용시에만 통상 동작 상태로 하고, 미사용시에는 비동작 상태로 함으로써 전력 절약화를 도모하는 경우가 있다. 또한, 사용시에 있어서도, 통상 동작 상태와 비동작 상태를 고속으로 전환하는 것, 요컨대, 간헐 동작에 의해 통상 동작 상태시에 있어서의 전자 회로의 추가적인 전력 절약화를 도모하는 경우가 있다.
또, 저소비 전류로 동작하는 전자 회로 내의 기준 전압 발생 회로는, 외래 노이즈 등을 받을 것을 미리 고려하여, 출력의 안정화 목적을 위해, 안정화 용량을 부가하는 것이 일반적이다.
그런데, 간헐 동작을 하고 있는 기준 전압 발생 회로가, 비동작 상태에서 통상 동작 상태로 이행되면, 안정화 용량을 소전류로 충전하기 때문에, 기준 전압 발생 회로의 출력이 안정 상태가 될 때까지 시간을 요한다. 이와 같은 사정을 고려하여, 안정화 용량을 급속 충전하는 회로를 생각할 수 있다.
도 7 에 종래의 기준 전압 발생 회로 (1) 를 나타낸다. 종래의 기준 전압 발생 회로 (1) 는, 기준 전압 회로 (2), 안정화 용량 (3), 기준 전압 급속 안정기 (4), 정지 회로 (5), 부기준 전압 회로 (6), 비교기 (7) 로 구성된다. 종래의 기준 전압 발생 회로에서는 비동작 상태에서 통상 동작 상태로 이행될 때에 안정화 용량을 급속히 충전하여, 안정 전압이 된 경우에 자동적으로 급속 충전 동작을 정지하는 기능을 구비하고 있다.
일본 공개특허공보 2004-280805호
그러나, 종래의 기준 전압 발생 회로에서는 기준 전압 회로와, 부기준 전압 회로를 비교하기 위한 비교기가 필요하다. 기준 전압 발생 회로의 고속 기동을 실현하기 위해서는, 고속 동작의 비교기가 필요해져, 비교기의 회로 규모의 증가와 소비 전류의 증대를 초래하게 된다. 본 발명은, 회로 규모가 작고 소비 전력이 작은 기준 전압 발생 장치를 제공하는 것을 목적으로 한다.
전류원 회로와 안정화 용량과 기준 전압 회로와 전압 검지 회로와 제어 회로를 구비하고, 전류원 회로는 안정화 용량을 충전하는 전류를 생성하고, 기준 전압 회로는 충전되는 안정화 용량의 양단의 전압을 기준 전압으로 설정하고, 안정화 용량의 양단의 전압을 출력 전압으로서 출력하는 기준 전압 발생 회로로서, 제어 회로는 기준 전압 발생 회로의 비동작 상태와 동작 상태를 전환하고, 전압 검지 회로의 검지 전압은 기준 전압보다 낮고, 전류원 회로는 전압 검지 회로에서 검지한 결과에 기초하여 전류원 회로에서 생성하는 전류를 변화시키고, 전류원 회로에서 생성하는 전류는 출력 전압이 검지 전압보다 낮을 때의 전류가 출력 전압이 검지 전압보다 높은 전압일 때의 전류보다 크고, 기준 전압 회로는 캐스코드 접속된 트랜지스터를 갖고, 전압 검지 회로는 1 개의 트랜지스터 또는 기준 전압 회로보다 적은 단수 (段數) 의 캐스코드 접속된 트랜지스터를 갖는 것을 특징으로 하는 기준 전압 발생 회로로 하였다.
본 발명의 기준 전압 발생 회로에 의하면, 고속으로 간헐 구동 동작 가능한 기준 전압 발생 회로가 얻어지게 되기 때문에, 소형 전자 기기의 저소비 전류 동작이 가능해진다.
도 1 은, 제 1 실시형태의 기준 전압 발생 회로의 구성을 나타내는 블록도이다.
도 2 는, 제 1 실시형태의 기준 전압 발생 회로의 구성을 나타내는 회로도이다.
도 3 은, 제 1 실시형태의 기준 전압 발생 회로의 동작을 나타내는 타이밍 차트도이다.
도 4 는, 제 2 실시형태의 기준 전압 발생 회로의 주요부의 구성을 나타내는 회로도이다.
도 5 는, 제 3 실시형태의 기준 전압 발생 회로의 주요부의 구성을 나타내는 회로도이다.
도 6 은, 제 4 실시형태의 기준 전압 발생 회로의 주요부의 구성을 나타내는 회로도이다.
도 7 은, 종래의 기준 전압 발생 회로의 구성을 나타내는 도면이다.
＜제 1 실시형태＞
도 1 은 본 발명의 제 1 실시형태에 있어서의 기준 전압 발생 회로 (10) 의 구성을 나타내는 블록도이다. 본 실시형태의 기준 전압 발생 회로 (10) 는, 입력 단자 (EN) 와 출력 단자 (OUT) 와 전압 검지 회로 (100) 와 기준 전압 회로 (200) 와 안정화 용량 (300) 과 전류원 회로 (400) 와 커런트 미러 회로 (500) 와 래치 회로 (600) 와 제어 회로 (700) 를 구비한다. 본 실시형태의 기준 전압 발생 회로 (10) 는, 입력 단자 (EN) 에 입력되는 제어 신호에 의해, 제어 신호가 입력 단자 (EN) 에 입력되면, 비동작 상태와 통상 동작 상태를 전환한다.
입력 단자 (EN) 는, 제어 회로 (700) 에 접속된다. 제어 회로 (700) 는, 노드 (N1) 를 개재하여 전압 검지 회로 (100) 와 커런트 미러 회로 (500) 와 래치 회로 (600) 에 접속되고, 노드 (N2) 를 개재하여 전류원 회로 (400) 와 커런트 미러 회로 (500) 에 접속되고, 노드 (N3) 를 개재하여 출력 단자 (OUT) 와 전압 검지 회로 (100) 와 기준 전압 회로 (200) 와 안정화 용량 (300) 과 커런트 미러 회로 (500) 에 접속되고, 또한 다른 배선으로 전류원 회로 (400) 와 접속된다. 전류원 회로 (400) 는, 래치 회로 (600) 와 접속된다.
도 2 를 사용하여 제 1 실시형태의 기준 전압 발생 회로 (10) 의 구성의 상세에 대해 설명한다.
전압 검지 회로 (100) 는, 인핸스먼트형의 NMOS 트랜지스터 (11) 를 구비한다. NMOS 트랜지스터 (11) 는, 드레인이 노드 (N1) 를 경유하여 인버터 (61) 의 입력에 접속되고, 소스가 제 2 전원 단자 (VSS) 에 접속되고, 게이트가 노드 (N3) 를 경유하여 안정화 용량 (300) 의 일방의 단자와 출력 단자 (OUT) 에 접속된다.
기준 전압 회로 (200) 는, 인핸스먼트형의 NMOS 트랜지스터 (21, 22) 를 구비한다. NMOS 트랜지스터 (22) 는, 드레인과 게이트가 노드 (N3) 에 접속되고, 소스가 NMOS 트랜지스터 (21) 의 드레인에 접속된다. NMOS 트랜지스터 (21) 는, 게이트가 노드 (N3) 에 접속되고, 소스가 제 2 전원 단자 (VSS) 에 접속된다.
안정화 용량 (300) 은, 타방의 단자가 제 2 전원 단자 (VSS) 에 접속된다.
전류원 회로 (400) 는, 디플리션형의 NMOS 트랜지스터 (41, 42) 와 인핸스먼트형의 NMOS 트랜지스터 (43) 를 구비한다. 디플리션형의 NMOS 트랜지스터 (41) 는, 드레인이 노드 (N2) 를 경유하여 PMOS 트랜지스터 (51) 의 드레인에 접속되고, 게이트가 제 2 전원 단자 (VSS) 에 접속되고, 소스가 디플리션형의 NMOS 트랜지스터 (42) 의 드레인과 NMOS 트랜지스터 (43) 의 드레인에 접속된다. 디플리션형의 NMOS 트랜지스터 (42) 는, 게이트가 제 2 전원 단자 (VSS) 에 접속되고, 소스가 NMOS 트랜지스터 (72) 의 드레인과 NMOS 트랜지스터 (43) 의 소스에 접속된다. NMOS 트랜지스터 (43) 는, 게이트가 인버터 (62) 의 출력과 접속된다.
커런트 미러 회로 (500) 는, 인핸스먼트형의 PMOS 트랜지스터 (51, 52, 53) 를 구비한다. PMOS 트랜지스터 (51) 는, 소스가 제 1 전원 단자 (VDD) 에 접속되고, 게이트와 드레인이 노드 (N2) 에 접속된다. PMOS 트랜지스터 (52) 는, 소스가 제 1 전원 단자 (VDD) 에 접속되고, 게이트가 노드 (N2) 에 접속되고, 드레인이 노드 (N3) 에 접속된다. PMOS 트랜지스터 (53) 는, 소스가 제 1 전원 단자 (VDD) 에 접속되고, 게이트가 노드 (N2) 에 접속되고, 드레인이 노드 (N1) 에 접속된다.
래치 회로 (600) 는, 인버터 (61, 62) 와 인핸스먼트형의 NMOS 트랜지스터 (63) 를 구비한다. 인버터 (61) 의 입력은, 노드 (N1) 와 NMOS 트랜지스터 (63) 의 드레인에 접속된다. 인버터 (61) 의 출력이 인버터 (62) 의 입력과 NMOS 트랜지스터 (63) 의 게이트에 접속된다. 인버터 (62) 는, 출력이 NMOS 트랜지스터 (43) 의 게이트에 접속된다. NMOS 트랜지스터 (63) 는, 소스가 제 2 전원 단자 (VSS) 에 접속된다.
제어 회로 (700) 는, 인버터 (71) 와 인핸스먼트형의 NMOS 트랜지스터 (72, 73) 와 인핸스먼트형의 PMOS 트랜지스터 (74, 75) 를 구비한다. 인버터 (71) 의 입력은, 입력 단자 (EN) 와 NMOS 트랜지스터 (72) 의 게이트와 PMOS 트랜지스터 (74, 75) 의 게이트와 접속된다. 인버터 (71) 의 출력은, NMOS 트랜지스터 (73) 의 게이트에 접속된다. NMOS 트랜지스터 (73) 는, 드레인이 노드 (N3) 에 접속되고, 소스가 제 2 전원 단자 (VSS) 에 접속된다. NMOS 트랜지스터 (72) 는, 게이트가 입력 단자 (EN) 에 접속되고, 드레인이 디플리션형의 NMOS 트랜지스터 (42) 의 소스와 NMOS 트랜지스터 (43) 의 소스에 접속되고, 소스가 제 2 전원 단자 (VSS) 에 접속된다. PMOS 트랜지스터 (74) 는, 게이트가 입력 단자 (EN) 에 접속되고, 드레인이 노드 (N2) 에 접속되고, 소스가 제 1 전원 단자 (VDD) 에 접속된다. PMOS 트랜지스터 (75) 는, 게이트가 입력 단자 (EN) 에 접속되고, 드레인이 노드 (N1) 에 접속되고, 소스가 제 1 전원 단자 (VDD) 에 접속된다.
다음으로 도 3 을 사용하여 본 실시형태의 기준 전압 발생 회로 (10) 의 동작을 설명한다. 도 3 은, 가로축이 시간을 나타내고, 세로축이 출력 단자 (OUT) 는 전압을 나타내고, 입력 단자 (EN) 와 인버터 (62) 의 출력은 논리 레벨을 나타내고 있다. 시간 t0 에 있어서, 입력 단자 (EN) 에 L 레벨이 입력되고, 기준 전압 발생 회로 (10) 는 비동작 상태이다. 요컨대, NMOS 트랜지스터 (73) 는, 인버터 (71) 를 통하여 게이트에 H 레벨이 입력되어 온 상태가 되고, 출력 단자 (OUT) 의 전위가 제 2 전원 단자 (VSS) 전압 레벨이 된다. NMOS 트랜지스터 (72) 는, 게이트에 L 레벨이 입력되어 오프 상태가 되고, 또, PMOS 트랜지스터 (74) 는, 게이트에 L 레벨이 입력되어 온 상태가 되고, 전류원 회로 (400) 에는 전류가 흐르지 않는다. PMOS 트랜지스터 (75) 는, 게이트에 L 레벨이 입력되어 온 상태가 되고, 래치 회로 (600) 의 입력이 H 레벨이 된다. NMOS 트랜지스터 (43) 는, 래치 회로 (600) 의 인버터 (62) 의 출력에 의해, 게이트에 H 레벨이 입력되어 온 상태가 되고, 전류원 회로 (400) 의 디플리션형의 NMOS 트랜지스터 (42) 의 드레인-소스간을 단락한다.
다음으로 시간 t1 에 있어서, 입력 단자 (EN) 에 H 레벨이 입력되면, 기준 전압 발생 회로 (10) 는, 통상 동작 상태가 된다. NMOS 트랜지스터 (73) 는, 인버터 (71) 를 통하여 게이트에 L 레벨이 입력될 때까지 출력 단자 (OUT) 의 전위를 제 2 전원 단자 (VSS) 전압 레벨로 유지한다. NMOS 트랜지스터 (73) 는, 게이트에 L 레벨이 입력됨으로써 오프 상태가 되고, 출력 단자 (OUT) 의 전위를 제 2 전원 단자 (VSS) 전압 레벨로부터 분리시킨다. NMOS 트랜지스터 (72) 는, 게이트에 H 레벨이 입력되어 온 상태가 되고, 또, PMOS 트랜지스터 (74) 는, 게이트에 H 레벨이 입력되어 오프 상태가 되고, 전류원 회로 (400) 에 전류를 흐르게 한다. 전류원 회로 (400) 에 기초하는 전류가, 커런트 미러 회로 (500) 를 통하여 기준 전압 회로 (200) 와 안정화 용량 (300) 에 공급되고, 안정화 용량 (300) 의 충전이 개시되어, 출력 단자 (OUT) 의 전압은 상승을 시작한다. 이 때, 래치 회로 (600) 가 입력 단자 (EN) 가 L 레벨일 때의 결과를 유지한 채이기 때문에, 래치 회로 (600) 의 인버터 (62) 의 출력은 H 레벨인 채이다. 그 때문에, 전류원 회로 (400) 는, 디플리션형의 NMOS 트랜지스터 (42) 의 드레인-소스간이 NMOS 트랜지스터 (43) 에 의해 단락되어 디플리션형의 NMOS 트랜지스터 (41) 만으로 동작한다. 디플리션형의 NMOS 트랜지스터 (41) 만으로 동작하는 제 1 상태와 디플리션형의 NMOS 트랜지스터 (41, 42) 로 구성한 캐스코드 접속 회로로 동작하는 제 2 상태를 비교하면, 제 1 상태에서 전류원 회로 (400) 에 흐르는 제 1 전류 쪽이, 제 2 상태에서 흐르는 제 2 전류보다 커진다. 전류원 회로 (400) 에 흐르는 전류가 증대하는 결과, 출력 단자 (OUT) 의 전압은, 안정화 용량 (300) 이 급속히 충전되므로, 급상승한다.
시간 t2 에 있어서, 출력 단자 (OUT) 의 전압이 전압 검지 회로 (100) 의 검지 전압으로서의 임계값 전압 V1 이상이 되면, 전압 검지 회로 (100) 는, 출력을 반전하여, 래치 회로 (600) 의 인버터 (62) 의 출력을 L 레벨로 반전시키고, NMOS 트랜지스터 (43) 를 오프 상태로 한다. NMOS 트랜지스터 (43) 가 오프 상태가 되는 결과, 전류원 회로 (400) 는, 디플리션형의 NMOS 트랜지스터 (41, 42) 로 구성된 캐스코드 접속 회로로 동작하고, 전류원 회로 (400) 를 흐르는 전류, 즉 제 2 전류가 감소한다. 커런트 미러 회로 (500) 를 통하여 안정화 용량 (300) 을 충전하는 전류도 작아져, 출력 단자 (OUT) 의 전압은 완만하게 상승한다. 출력 단자 (OUT) 의 전압이 기준 전압 회로 (200) 에서 설정된 출력 전압 VREF 에 도달하면 기준 전압 회로 (200) 의 NMOS 트랜지스터 (21, 22) 가 온되고, 출력 단자 (OUT) 는, 기준 전압 회로 (200) 에서 설정된 출력 전압 VREF 를 출력한다.
여기서, 전압 검지 회로 (100) 는, NMOS 트랜지스터 (11) 만으로 구성되어 있으므로, 이 NMOS 트랜지스터 (11) 의 임계값 전압에 백 게이트 효과는 발생하지 않는다. 기준 전압 회로 (200) 에 있어서의 NMOS 트랜지스터 (21, 22) 는 캐스코드 접속 회로를 구성하기 때문에, 트랜지스터 (21, 22) 의 임계값 전압에는 백 게이트 효과가 발생한다. 그 때문에 도 3 의 타이밍 차트에 나타내는 바와 같이, 임계값 전압 V1 과 동등하게 전압 검지 회로 (100) 에 의해 검지되는 검지 전압은, 기준 전압 회로 (200) 의 출력 전압 VREF 보다 낮아지고, 출력 단자 (OUT) 의 전압이 출력 전압 VREF 근처까지 상승한 것의 검지가 가능해진다.
또, 전압 검지 회로 (100) 는, NMOS 트랜지스터 (11) 로 구성된 소스 접지 회로이며, 기준 전압을 검지할 때까지는, 커런트 미러 회로 (500) 로부터 공급되는 바이어스 전류가 증가함으로써 기준 전압 검지 동작의 고속 응답을 실현하고 있다.
또, 본 실시형태에서는, 전압 검지 회로의 트랜지스터와 기준 전압 회로의 트랜지스터는 동일한 특성의 트랜지스터로의 구성을 생각하였지만, 전압 검지 회로의 트랜지스터의 임계값이 낮고, 기준 전압 회로의 트랜지스터의 임계값이 높은 특성이 상이한 트랜지스터의 조합으로 구성해도 된다.
또, 기준 전압 발생 회로 (10) 에 대해, NMOS 트랜지스터와 PMOS 트랜지스터를 바꾸어, 정부의 극성이 반대인 기준 전압 발생 회로로 해도 된다.
＜제 2 실시형태＞
도 4 는, 제 2 실시형태에 관련된 기준 전압 발생 회로 (이하,「제 2 기준 전압 발생 회로」라고 한다) 에 있어서의 기준 전압 회로 (200a) 와 전압 검지 회로 (100a) 를 나타낸다. 제 2 기준 전압 발생 회로는, 기준 전압 회로 (200a) 및 전압 검지 회로 (100a) 를 제외하고 기준 전압 발생 회로 (10) (도 2) 와 동일한 구성을 갖는다. 기준 전압 회로 (200a) 는, 기준 전압 회로 (200) (도 2) 의 트랜지스터를 인핸스먼트형의 NMOS 트랜지스터 (21, 22, 23) 의 3 단 캐스코드 접속 회로로 치환함으로써 얻어진다. 전압 검지 회로 (100a) 는, 전압 검지 회로 (100) (도 2) 의 트랜지스터를 인핸스먼트형의 NMOS 트랜지스터 (11, 12) 의 2 단 캐스코드 접속 회로로 치환함으로써 얻어진다.
NMOS 트랜지스터 (23) 는, 드레인과 게이트가 노드 (N3) 에 접속되고, 소스가 NMOS 트랜지스터 (22) 의 드레인에 접속된다. NMOS 트랜지스터 (22) 는, 게이트가 노드 (N3) 에 접속되고, 소스가 NMOS 트랜지스터 (21) 의 드레인에 접속된다. NMOS 트랜지스터 (21) 는, 게이트가 노드 (N3) 에 접속되고, 소스가 제 2 전원 단자 (VSS) 에 접속된다.
NMOS 트랜지스터 (11) 는, 드레인이 노드 (N1) (도 2) 를 경유하여 인버터 (61) (도 2) 의 입력에 접속되고, 소스가 NMOS 트랜지스터 (12) 의 드레인에 접속되고, 게이트가 노드 (N3) 를 경유하여 안정화 용량 (300) 의 일방의 단자와 출력 단자 (OUT) (도 2) 에 접속된다. NMOS 트랜지스터 (12) 는, 소스가 제 2 전원 단자 (VSS) 에 접속되고, 게이트가 노드 (N3) 를 경유하여 안정화 용량 (300) 의 일방의 단자와 출력 단자 (OUT) 에 접속된다.
기준 전압 회로의 캐스코드 접속의 단수보다, 전압 검지 회로의 캐스코드 접속의 단수가 적으면, 기준 전압 회로에서 생성하는 기준 전압보다 낮은 전압으로 전압 검지를 할 수 있다. 본 실시형태의 기준 전압 발생 회로의 동작은, 제 1 실시형태와 동일하므로 설명을 생략한다.
＜제 3 실시형태＞
도 5 는, 제 3 실시형태에 관련된 기준 전압 발생 회로 (이하,「제 3 기준 전압 발생 회로」라고 한다) 에 있어서의 전류원 회로 (400a) 를 나타낸다. 제 3 기준 전압 발생 회로는, 전류원 회로 (400a) 를 제외하고 기준 전압 발생 회로 (10) (도 2) 와 동일한 구성을 갖는다. 전류원 회로 (400a) 는, 전류원 회로 (400) (도 2) 의 디플리션형의 NMOS 트랜지스터 (41, 42) (도 2) 를 디플리션형의 PMOS 트랜지스터 (44, 45) 로 치환하고, PMOS 트랜지스터 (44, 45) 의 게이트를 노드 (N2) (도 2) 에 접속시킴으로써 얻어진다. 본 실시형태의 기준 전압 발생 회로의 동작은, 제 1 실시형태와 동일하므로 설명을 생략한다.
＜제 4 실시형태＞
도 6 은, 제 4 실시형태에 관련된 기준 전압 발생 회로 (이하,「제 4 기준 전압 발생 회로」라고 한다) 에 있어서의 전류원 회로 (400b) 를 나타낸다. 제 4 기준 전압 발생 회로는, 전류원 회로 (400b) 를 제외하고 기준 전압 발생 회로 (10) (도 2) 와 동일한 구성을 갖는다. 전류원 회로 (400b) 는, 전류원 회로 (400) (도 2) 의 디플리션형의 NMOS 트랜지스터 (41, 42) (도 2) 를 디플리션형의 NMOS 트랜지스터 (41, 42a, 42b, …, 42n) 로 하고, 단락시키는 캐스코드 접속의 단수를 2 단 이상으로 함으로써 얻어진다.
디플리션형의 NMOS 트랜지스터 (41) 는, 드레인이 노드 (N2) (도 2) 를 경유하여 PMOS 트랜지스터 (51) (도 2) 의 드레인에 접속되고, 게이트가 제 2 전원 단자 (VSS) (도 2) 에 접속되고, 소스가 디플리션형의 NMOS 트랜지스터 (42a) 의 드레인과 NMOS 트랜지스터 (43) 의 드레인에 접속된다. 디플리션형의 NMOS 트랜지스터 (42a) 는, 게이트가 제 2 전원 단자 (VSS) 에 접속되고, 소스가 디플리션형의 NMOS 트랜지스터 (42b) 의 드레인에 접속된다. 디플리션형의 NMOS 트랜지스터 (42b) 는, 게이트가 제 2 전원 단자 (VSS) 에 접속되고, 소스가 디플리션형의 NMOS 트랜지스터 (42b) 에 인접하는 다음 단의 디플리션형의 NMOS 트랜지스터의 드레인에 접속된다. 이하, 게이트가 제 2 전원 단자 (VSS) 에 접속되고, 소스가 그 다음 단의 디플리션형의 NMOS 트랜지스터의 드레인에 접속된다. 캐스코드 접속의 최종단으로서의 디플리션형의 NMOS 트랜지스터 (42n) 는, 게이트가 제 2 전원 단자 (VSS) 에 접속되고, 소스가 NMOS 트랜지스터 (72) (도 2) 의 드레인과 NMOS 트랜지스터 (43) 의 소스에 접속된다.
본 실시형태의 기준 전압 발생 회로의 동작은, 제 1 실시형태와 동일하므로 설명을 생략한다. 본 실시형태의 기준 전압 발생 회로는, 캐스코드 접속의 단수가 1 단일 때와 비교하여, 안정화 용량 (300) 을 급속 충전한 후의 통상 동작 상태의 소비 전류를 보다 더 삭감할 수 있다.
10 : 기준 전압 발생 회로
100 : 전압 검지 회로
200 : 기준 전압 회로
300 : 안정화 용량
400 : 전류원 회로
500 : 커런트 미러 회로
600 : 래치 회로
700 : 제어 회로
1 : 기준 전압 발생 회로
2 : 기준 전압 회로
3 : 안정화 용량
4 : 기준 전압 급속 안정기
5 : 정지 회로
6 : 부기준 전압 회로
7 : 비교기

Claims (2)

  1. 안정화 용량을 갖고, 상기 안정화 용량의 양단의 전압을 출력 전압으로서 출력하는 기준 전압 발생 회로로서,
    캐스코드 접속된 트랜지스터를 갖고, 충전되는 상기 안정화 용량의 양단의 전압을 기준 전압으로 설정하는 기준 전압 회로와,
    상기 기준 전압보다 검지하는 검지 전압이 낮은 전압 검지 회로와,
    상기 안정화 용량을 충전하는 전류를 생성하고, 생성된 전류의 크기를, 상기 출력 전압이 상기 전압 검지 회로에 의해 검지되는 검지 전압보다 낮은지의 여부에 따라 변화시키는 전류원 회로와,
    상기 기준 전압 발생 회로의 비동작 상태와 동작 상태를 전환하는 제어 회로를 구비하고,
    상기 전류원 회로는, 상기 출력 전압이 상기 검지 전압보다 낮은 경우에 생성하는 제 1 전류와, 상기 출력 전압이 상기 검지 전압과 동일하거나 또는 상기 검지 전압보다 높은 경우에 생성하는 제 2 전류를 생성하도록 구성되고, 상기 제 1 전류는, 상기 제 2 전류보다 크고,
    상기 전압 검지 회로는, 1 개의 트랜지스터 또는 상기 기준 전압 회로보다 적은 단수의 캐스코드 접속된 트랜지스터를 갖는 것을 특징으로 하는 기준 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 전류원 회로는, 캐스코드 접속된 디플리션형의 트랜지스터를 갖고, 상기 전압 검지 회로의 출력에 의해 상기 캐스코드 접속된 적어도 1 개의 디플리션형의 트랜지스터의 소스-드레인간을 단락하는 것을 특징으로 하는 기준 전압 발생 회로.
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