KR20190086756A - 방출 영역 위에 배치된 전도성 코팅을 포함하는 디바이스 및 이를 위한 방법 - Google Patents
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Abstract
전자 발광 디바이스는 (1) 제1 방출 영역 및 제2 방출 영역으로서, 제1 방출 영역은 제2 방출 영역과 상이한 파장의 광을 방출하도록 구성된, 제1 방출 영역 및 제2 방출 영역; 및 (2) 제1 방출 영역 및 제2 방출 영역에 배치된 전도성 코팅으로서, 전도성 코팅은 제1 방출 영역에 배치된 제1 부분 및 제2 방출 영역에 배치된 제2 부분을 포함하고, 제1 부분은 제1 두께를 갖고 제2 부분은 제2 두께를 가지며, 제1 두께는 제2 두께와 상이한, 전도성 코팅을 포함한다.
Description
관련 출원에 대한 교차-참조
본 출원은 2016년 12월 2일에 출원된 미국 가출원 번호 62/429,625의 이익 및 이에 대한 우선권을 주장하며, 그 내용은 그 전문이 본원에 참조로 포함된다.
기술 분야
다음은 일반적으로 디바이스의 방출 영역 위에 배치된 전도성 코팅을 포함하는 디바이스, 및 디바이스의 방출 영역 위에 전기 전도성 재료를 증착하는 방법에 관한 것이다. 구체적으로는, 방법은 디바이스의 전기 전도성 구조를 형성하기 위한 표면 상에 전기 전도성 재료의 선택적 증착에 관한 것이다.
유기 발광 다이오드 (OLED)는 전형적으로 전도성 박막 전극 사이에 개재된 유기 재료의 여러 층을 포함하며, 유기층 중 적어도 하나는 전자 발광층이다. 전압이 전극에 인가될 때, 정공 및 전자는 각각 양극 및 음극으로부터 주입된다. 전극에 의해 주입된 정공 및 전자는 유기층을 통해 이동하여 전자 발광층에 도달한다. 정공 및 전자가 매우 가까이 있을 때, 그것들은 쿨롱 힘(Coulomb force)에 의해 서로 끌어당긴다. 그때 정공 및 전자는 조합되어 여기자(exciton)라고 불리는 속박 상태를 형성할 수도 있다. 여기자는 방사성 재조합 공정을 통해 붕괴될 수 있으며, 여기서 광자가 방출된다. 대안으로, 여기자는 비-방사성 재조합 공정을 통해 붕괴될 수도 있으며, 여기서는 광자가 방출되지 않는다. 본원에서 사용된 바와 같이, 내부 양자 효율 (IQE)은 방사성 재조합 공정을 통해 붕괴되는, 디바이스에서 생성된 모든 전자-정공 쌍의 비율인 것으로 이해될 것이다.
방사성 재조합 공정은 전자-정공 쌍의 회전 상태 (즉, 여기자)에 따라, 형광 발광 또는 인광 공정으로서 일어날 수 있다. 구체적으로는, 전자-정공 쌍에 의해 형성된 여기자는 단일항 또는 삼중항 회전 상태를 갖는 것으로 특성화될 수도 있다. 일반적으로, 단일항 여기자의 방사 붕괴는 형광 발광을 일으키는 반면에, 삼중항 여기자의 방사 붕뢰는 인광을 일으킨다.
더 최근에는, 열 활성화 지연 형광 (TADF)을 포함하여, OLED에 대한 다른 발광 메커니즘이 제안되고 연구되었다. 간략히 말하면, TADF 방출은 열 에너지의 도움으로 역방향 항간 전이 공정을 통한 단일항 여기자로의 삼중항 여기자의 전환에 이은, 단일항 여기자의 방사 붕괴를 통해 일어난다.
OLED 디바이스의 외부 양자 효율 (EQE)은 디바이스에 의해 방출된 광자의 수에 대한 OLED 디바이스에 제공되는 전하 운반체의 비율을 나타낼 수도 있다. 예를 들어, 100%의 EQE는 디바이스로 주입되는 각각의 전자에 대하여 하나의 광자가 방출된다는 것을 나타낸다. 알 수 있는 바와 같이, 디바이스의 EQE는 일반적으로는 디바이스의 IQE보다 실질적으로 더 낮다. EQE와 IQE 간의 차이점은 일반적으로는 디바이스의 다양한 구성요소에 의해 유발되는 광 흡수 및 반사와 같은 많은 요인에 기인한다.
OLED 디바이스는 전형적으로 광이 디바이스로부터 방출되는 상대적인 방향에 따라 "후면-방출" 또는 "전면-방출" 디바이스로 분류될 수 있다. 후면-방출 디바이스에서, 방사성 재조합 공정의 결과로서 생성된 광은 디바이스의 기초 기판을 향한 방향으로 방출되는 반면에, 전면-방출 디바이스에서, 광은 기초 기판으로부터 멀어지는 방향으로 방출된다. 따라서, 후면-방출 디바이스에서, 기초 기판의 근위에 있는 전극은 일반적으로 광 투과성인 (예를 들어, 실질적으로 투명한 또는 반투명한) 것으로 제조되는 반면에, 전면-방출 디바이스에서, 기초 기판의 원위에 있는 전극은 일반적으로 광의 감쇠를 감소시키기 위해 광 투과성인 것으로 제조된다. 특이적인 디바이스 구조에 따라, 양극 또는 음극 중 하나가 전면-방출 및 후면-방출 디바이스에서 투과성 전극으로서 작용할 수도 있다.
OLED 디바이스는 또한 양면 방출 디바이스일 수도 있으며, 이것은 기초 기반에 대하여 양 방향으로 광을 방출하도록 구성된다. 예를 들어, 양면 방출 디바이스는 투과성 양극 및 투과성 음극을 포함하며, 이로 인해 각 픽셀의 광이 양 방향으로 방출될 수 있다. 또 다른 예에서, 양면 방출 디스플레이 디바이스는 한 방향으로 광을 방출하도록 구성된 픽셀의 제1 세트, 및 다른 방향으로 광을 방출하도록 구성된 픽셀의 제2 세트를 포함하며, 이로 인해 각 픽셀의 단일 전극은 투과성일 수도 있다.
상기 디바이스 구성형태에 더하여, 외부 광을 디바이스를 통해 투과시키는 투명한 부분을 포함하는 투명한 또는 반투명한 OLED 디바이스가 또한 구현될 수 있다. 예를 들어, 투명한 OLED 디스플레이 디바이스에서, 투명한 부분은 각각의 근처의 픽셀 사이의 비-방출 영역에서 제공될 수도 있다. 또 다른 예에서, 투명한 OLED 조명 패널은 패널의 방출 영역 사이에 복수의 투명한 영역을 제공함으로써 형성될 수도 있다. 투명한 또는 반투명한 OLED 디바이스는 후면-방출, 전면-방출, 또는 양면 방출 디바이스일 수도 있다.
음극 또는 양극 중 하나는 투과성 전극으로 선택될 수 있지만, 전형적인 전면-방출 디바이스는 광 투과성 음극을 포함한다. 전형적으로 투과성 음극을 형성하는데 사용되는 재료는 투명 전도성 산화물 (TCO), 예컨대 인듐 주석 산화물 (ITO) 및 아연 산화물(ZnO), 뿐만 아니라 박막, 예컨대 은 (Ag), 알루미늄 (Al), 또는 부피 기준 약 1:9 내지 약 9:1의 범위의 조성을 갖는 마그네슘 은 (Mg:Ag) 합금 및 이테르븀 은 (Yb:Ag) 합금과 같은 다양한 금속 합금의 박층을 증착함으로써 형성된 것들을 포함한다. 두 층 이상의 TCO 및/또는 금속 박막을 포함하는 다중층 음극이 사용될 수 있다.
특히 박막의 경우에, 최대 약 수십 나노미터의 상대적 박층 두께는 OLED에서 전면-방출 전극으로서 사용을 위해 향상된 투명도 및 바람직한 광학적 성질에 기여한다. 전면-방출 전극은 복수의 픽셀을 코팅하는 공통 전극일 수도 있다. 예를 들어, 이러한 공통 전극은 디바이스에 걸쳐 실질적으로 균일한 두께를 갖는 전도성 상대적 박층일 수도 있다.
하지만, OLED 디스플레이 디바이스에서 전면-방출 음극으로서 실질적으로 균일한 두께를 갖는 공통 전극이 제공될 때, 디바이스의 광학적 성능은 각각의 부분 픽셀과 관련된 방출 스펙트럼에 따라 쉽게 미세 조정될 수 없다. 전형적인 OLED 디스플레이 디바이스에서는, 디스플레이 디바이스의 픽셀을 형성하기 위해 빨간색, 초록색, 및 파란색 부분 픽셀이 제공된다. 상이한 부분 픽셀 내에 배치된 유기층의 두께를 변화시킴으로써 각각의 부분 픽셀의 색과 관련된 광학적 미세공동 효과를 조정하기 위한 노력이 이루어지고 있지만, 이러한 접근법은 적어도 어떤 경우에는 광학적 미세공동 효과의 조정을 충분한 정도로 제공하지 않을 수도 있다. 이에 더하여, 이러한 접근법은 OLED 디스플레이 생산 환경에서 구현하는 것이 어려울 수도 있다.
어떤 구체예에 따르면, 전자 발광 디바이스는 (1) 제1 방출 영역 및 제2 방출 영역 (제1 방출 영역은 제2 방출 영역과 상이한 파장의 광을 방출하도록 구성됨); 및 (2) 제1 방출 영역 및 제2 방출 영역에 배치된 전도성 코팅 (전도성 코팅은 제1 방출 영역에 배치된 제1 부분 및 제2 방출 영역에 배치된 제2 부분을 포함하고, 제1 부분은 제1 두께를 갖고 제2 부분은 제2 두께를 가지며, 제1 두께는 제2 두께와 상이함)을 포함한다.
어떤 구체예에 따르면, 전자 발광 디바이스는 (1) 복수의 픽셀 영역 (각각의 픽셀 영역은 제1 부분 픽셀 영역 및 제2 부분 픽셀 영역을 포함하고, 제1 부분 픽셀 영역은 제2 부분 픽셀 영역과 상이한 파장의 광을 방출하도록 구성됨); 및 (2) 복수의 픽셀 영역 위에 배치된 전도성 코팅 (전도성 코팅은 각각의 픽셀 영역에 대하여 제1 부분 픽셀 영역 위에 배치된 제1 부분 및 제2 부분 픽셀 영역 위에 배치된 제2 부분을 포함하며, 제1 부분의 두께는 제2 부분의 두께와 상이함)을 포함한다.
어떤 구체예에 따르면, OLED 디바이스는 (1) 복수의 박막 트랜지스터를 포함하는 백플레인(backplane); 및 (2) 백플레인 위에 배치된 프론트플레인(frontplane) (프론트플레인은 복수의 픽셀을 포함하며, 각각의 픽셀은 서로 상이한 파장의 광을 방출하도록 구성되는 적어도 2개의 부분 픽셀을 더 포함하고, 각각의 부분 픽셀은 (i) 복수의 박막 트랜지스터의 박막 트랜지스터에 전기적으로 연결된 제1 전극; (ii) 제1 전극 위에 배치된 유기층; 및 (iii) 유기층 위에 배치된 제2 전극을 포함하며, 각각의 픽셀에 대하여, 한 부분 픽셀에 배치된 제2 전극의 두께는 또 다른 부분 픽셀에 배치된 제2 전극의 두께와 상이하다.
어떤 구체예에 따르면, 전자 발광 디바이스를 제조하는 방법은 (1) 제1 방출 영역 및 제2 방출 영역을 포함하는 기판 위에 제1 전도성 코팅을 증착하는 단계 (제1 전도성 코팅은 제1 방출 영역을 커버하는 제1 부분 및 제2 방출 영역을 커버하는 제2 부분을 포함함); (2) 제1 전도성 코팅의 제1 부분 위에 제1 핵 생성(nucleation) 억제 코팅을 증착하는 단계; 및 제1 전도성 코팅의 제2 부분 위에 제2 전도성 코팅을 증착하는 단계를 포함한다.
일부 구체예가 첨부된 도면을 참조하여 예시의 방법으로 이제 기술될 것이다:
도 1은 한 구체예에 따라 디바이스를 제작하기 위한 스테이지를 예시하는 흐름도이다.
도 2A, 도 2B, 도 2C, 및 도 2D는 도 1의 구체예에 따르는 디바이스 제작의 다양한 스테이지를 예시하는 개략도이다.
도 3은 또 다른 구체예에 따르는 디바이스이다.
도 4는 또 다른 구체예에 따라 디바이스를 제작하는 스테이지를 예시하는 흐름도이다.
도 5A 및 도 5B는 도 4의 구체예에 따르는 디바이스 제작의 다양한 스테이지를 예시하는 개략도이다.
도 6은 추가의 구체예에 따르는 디바이스를 제작하는 스테이지를 예시하는 흐름도이다.
도 7A 및 도 7B는 도 6의 구체예에 따르는 디바이스 제작의 다양한 스테이지를 예시하는 개략도이다.
도 8은 한 예에 따르는 액티브-매트릭스 OLED (AMOLED)의 회로도를 예시하는 개략도이다.
도 9는 한 예에 따르는 오픈 마스크(open mask)를 예시하는 도표이다.
도 10은 한 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 11은 또 다른 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 12는 또 다른 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 13은 또 다른 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 14는 또 다른 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 15는 또 다른 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 16은 또 다른 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 17은 한 구체예에 따르는 부분 픽셀 배열의 상면도를 예시하는 개략도이다.
도 18은 도 17의 부분 픽셀 배열의 횡단면도를 예시하는 개략도이다.
도 19는 도 17의 부분 픽셀 배열의 또 다른 횡단면도를 예시하는 개략도이다.
도 20A는 또 다른 구체예에 따르는 부분 픽셀 배열의 상면도를 예시하는 개략도이다.
도 20B는 도 20A의 부분 픽셀 배열의 현미경 사진이다.
도 21A는 투명한 디스플레이 디바이스의 한 구체예에 따르는 부분 픽셀 배열의 상면도를 예시하는 개략도이다.
도 21B는 한 구체예에 따라 도 21A의 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 21C는 또 다른 구체예에 따라 도 21A의 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 22는 QCM 실험 설정을 예시하는 개략도이다.
도 23은 다양한 핵 생성 억제 재료에 대하여 증착된 두께 대 평균 막 두께의 플롯이다.
도 24는 다양한 핵 생성 억제 재료에 대하여 고착 확률 대 평균 막 두께의 플롯이다.
도 25는 예시의 디바이스의 상면도의 개략도이다.
도 26은 도 25의 디바이스의 횡단면도의 개략도이다.
도 27은 도 25의 디바이스의 또 다른 횡단면도의 개략도이다.
도 28은 도 25의 예시의 디바이스의 다양한 영역으로부터 얻어진 방출 스펙트럼을 나타내는 플롯이다.
도 29, 도 30, 도 31, 및 도 32는 다양한 측정 각도에서 도 25의 예시의 디바이스의 다양한 영역으로부터 얻어진 방출 스펙트럼을 나타내는 플롯이다.
도 1은 한 구체예에 따라 디바이스를 제작하기 위한 스테이지를 예시하는 흐름도이다.
도 2A, 도 2B, 도 2C, 및 도 2D는 도 1의 구체예에 따르는 디바이스 제작의 다양한 스테이지를 예시하는 개략도이다.
도 3은 또 다른 구체예에 따르는 디바이스이다.
도 4는 또 다른 구체예에 따라 디바이스를 제작하는 스테이지를 예시하는 흐름도이다.
도 5A 및 도 5B는 도 4의 구체예에 따르는 디바이스 제작의 다양한 스테이지를 예시하는 개략도이다.
도 6은 추가의 구체예에 따르는 디바이스를 제작하는 스테이지를 예시하는 흐름도이다.
도 7A 및 도 7B는 도 6의 구체예에 따르는 디바이스 제작의 다양한 스테이지를 예시하는 개략도이다.
도 8은 한 예에 따르는 액티브-매트릭스 OLED (AMOLED)의 회로도를 예시하는 개략도이다.
도 9는 한 예에 따르는 오픈 마스크(open mask)를 예시하는 도표이다.
도 10은 한 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 11은 또 다른 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 12는 또 다른 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 13은 또 다른 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 14는 또 다른 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 15는 또 다른 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 16은 또 다른 구체예에 따르는 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 17은 한 구체예에 따르는 부분 픽셀 배열의 상면도를 예시하는 개략도이다.
도 18은 도 17의 부분 픽셀 배열의 횡단면도를 예시하는 개략도이다.
도 19는 도 17의 부분 픽셀 배열의 또 다른 횡단면도를 예시하는 개략도이다.
도 20A는 또 다른 구체예에 따르는 부분 픽셀 배열의 상면도를 예시하는 개략도이다.
도 20B는 도 20A의 부분 픽셀 배열의 현미경 사진이다.
도 21A는 투명한 디스플레이 디바이스의 한 구체예에 따르는 부분 픽셀 배열의 상면도를 예시하는 개략도이다.
도 21B는 한 구체예에 따라 도 21A의 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 21C는 또 다른 구체예에 따라 도 21A의 AMOLED 디바이스의 횡단면을 예시하는 개략도이다.
도 22는 QCM 실험 설정을 예시하는 개략도이다.
도 23은 다양한 핵 생성 억제 재료에 대하여 증착된 두께 대 평균 막 두께의 플롯이다.
도 24는 다양한 핵 생성 억제 재료에 대하여 고착 확률 대 평균 막 두께의 플롯이다.
도 25는 예시의 디바이스의 상면도의 개략도이다.
도 26은 도 25의 디바이스의 횡단면도의 개략도이다.
도 27은 도 25의 디바이스의 또 다른 횡단면도의 개략도이다.
도 28은 도 25의 예시의 디바이스의 다양한 영역으로부터 얻어진 방출 스펙트럼을 나타내는 플롯이다.
도 29, 도 30, 도 31, 및 도 32는 다양한 측정 각도에서 도 25의 예시의 디바이스의 다양한 영역으로부터 얻어진 방출 스펙트럼을 나타내는 플롯이다.
예시의 단순성 및 명확성을 위해, 적절한 것으로 고려되는 경우, 상응하는 또는 유사한 구성요소를 나타내기 위해 도면들 간에 참조 번호가 반복될 수도 있다. 이에 더하여, 본원에서 기술된 예시의 구체예들의 완전한 이해를 제공하기 위해 많은 특정 상세한 설명이 제시된다. 하지만, 당업자들은 본원에서 기술된 예시의 구체예가 상기 특정 상세한 설명 중 일부 없이 실시될 수 있다는 것을 이해할 것이다. 다른 경우에, 특정 방법, 과정 및 구성요소는 본원에서 기술된 예시의 구체예를 모호하지 않게 하기 위해 상세히 기술되지 않았다.
본원에서 사용된 바와 같이, 용어 "핵 생성 억제"는 전기 전도성 재료의 증착에 대하여 상대적으로 낮은 친화도를 나타내며, 이로 인해 표면 상의 전도성 재료 또는 보조 전극 재료의 증착이 억제되는 표면을 가진 재료의 코팅 또는 층을 나타내는데 사용되지만, 용어 "핵 생성 촉진"은 전기 전도성 재료의 증착에 대하여 상대적으로 높은 친화도를 나타내며, 이로 인해 표면 상의 전도성 재료의 증착이 촉진되는 표면을 가진 재료의 코팅 또는 층을 나타내는데 사용된다. 표면의 핵 생성 억제 또는 핵 생성 촉진의 한 측정은 마그네슘과 같은 전기 전도성 재료에 대한 표면의 초기 고착 확률이다. 예를 들어, 마그네슘에 관하여 핵 생성 억제 코팅은 마그네슘 증기에 대하여 상대적으로 낮은 초기 고착 확률을 나타내며, 이로 인해 표면 상에 마그네슘의 증착이 억제되는 표면을 가진 코팅을 나타낼 수 있는 한편, 마그네슘에 관하여 핵 생성 촉진 코팅은 마그네슘 증기에 대하여 상대적으로 높은 초기 고착 확률을 나타내며, 이로 인해 표면 상에 마그네슘의 증착이 촉진되는 표면을 가진 코팅을 나타낼 수 있다. 본원에서 사용된 바와 같이, 용어 "고착 확률" 및 "고착 계수"는 교체 가능하게 사용될 수 있다. 표면의 핵 생성 억제 또는 핵 생성 촉진 성질의 또 다른 측정은 또 다른 (참조) 표면 상에 전도성 재료의 초기 증착 속도에 대한 표면 상에 전기 전도성 재료, 예컨대 마그네슘의 초기 증착 속도이며, 두 표면은 전도성 재료의 증발 흐름을 거치거나 또는 이것에 노출된다.
본원에서 사용된 바와 같이, 용어 "증발" 및 "승화"는 일반적으로 원재료가, 예를 들어, 고체 상태에서 표적 표면으로 증착되도록 증기로 전환되는 (예를 들어, 가열에 의해)증착 공정을 나타내기 위해 교체 가능하게 사용된다.
본원에서 사용된 바와 같이, 재료가 "실질적으로 없는" 또는 재료에 의해 "실질적으로 커버되지 않은" 표면 (또는 표면의 특정 구역)은 표면 (또는 표면의 특정 구역)에서 재료의 실질적인 부재를 말한다. 표면 상에서 재료의 양의 한 가지 측정은 재료에 의한 표면의 퍼센트 커버율이며, 예컨대 재료에 의한 퍼센트 커버율이 약 10% 이하, 약 8% 이하, 약 5% 이하, 약 3% 이하, 또는 약 1% 이하인 경우 표면에 실질적으로 재료가 없는 것으로 간주될 수 있다. 표면 커버율은 이미지화 기술을 사용하여, 예컨대 투과 전자 현미경법 (TEM), 원자력 현미경법 (AFM), 또는 주사 전자 현미경법 (SEM)을 사용하여 평가될 수 있다. 이러한 이미지화 기술은 또한 에너지 분산형 X-선 분광법 (EDX)과 같은 다른 분석적 기술과 조합될 수도 있다.
한 양태에서, 디바이스를 제조하는 방법이 제공된다. 예를 들어, 디바이스는 광전자 디바이스 및/또는 전자 발광 디바이스일 수도 있다. 일부 구체예에서, 방법은 기판 상에 제1 전도성 코팅을 증착하는 단계를 포함한다. 기판은 제1 방출 영역 및 제2 방출 영역을 포함할 수도 있다. 기판 상에 증착된 제1 전도성 코팅은 기판의 제1 방출 영역을 코팅하는 제1 부분 및 제2 방출 영역을 코팅하는 제2 부분을 포함할 수도 있다. 방법은 제1 전도성 코팅의 제1 부분 상의 제1 핵 생성 억제 코팅을 증착한 다음 제1 전도성 코팅의 제2 부분 상에 제2 전도성 코팅을 증착하는 단계를 더 포함할 수도 있다.
도 1은 한 구체예에 따라 디바이스를 제조하는 스테이지를 요약하는 흐름도이다. 도 2A-2D는 공정의 각 스테이지에서의 디바이스를 예시하는 개략도이다.
도 2A에서 예시된 바와 같이, 기판 (102)이 제공된다. 기판 (102)은 제1 방출 영역 (112) 및 제2 방출 영역 (114)을 포함한다. 기판 (102)은 하나 이상의 비-방출 영역 (121a, 121b, 121c)을 더 포함할 수도 있다. 예를 들어, 제1 방출 영역 (112) 및 제2 방출 영역 (114)은 전자 발광 디바이스의 픽셀 영역 또는 부분 픽셀 영역에 상응할 수도 있다.
스테이지 (12)에서, 제1 전도성 코팅 (131)은 기판 위에 증착된다. 도 2B에서 예시된 바와 같이, 제1 전도성 코팅 (131)은 증착되어 제1 방출 영역 (112), 제2 방출 영역 (114), 및 비-방출 영역 (121a-121c)을 코팅한다. 제1 전도성 코팅 (131)은 제1 방출 영역 (112)에 상응하는 제1 부분 (132), 및 제2 방출 영역 (114)을 코팅하는 부분에 상응하는 제2 부분 (133)을 포함한다. 예를 들어, 제1 전도성 코팅 (131)은 열 증발 및 전자 빔 증발을 포함하는 증발에 의해 증착될 수 있다. 일부 구체예에서, 제1 전도성 코팅 (131)은 오픈 마스크를 사용하여 또는 마스크 없이 (예를 들어, 무 마스크) 증착될 수도 있다. 제1 전도성 코팅 (131)은, 제한되는 것은 아니지만, 스퍼터링(sputtering), 화학적 증기 증착법, 프린팅(printing) (잉크 또는 증기 제트 프린팅, 릴-투-릴(reel-to-reel) 프린팅, 및 미세-접촉 이동 프린팅 포함), 유기 증기상 증착 (OVPD), 레이져 유도 열 이미지화 (LITI), 및 이것들의 조합을 포함하는 다른 방법을 사용하여 증착될 수도 있다.
스테이지 (14)에서, 제1 핵 생성 억제 코팅 (141)은 제1 전도성 코팅 (131)의 일부 위에 선택적으로 증착된다. 도 2C에서 예시된 구체예에서, 제1 핵 생성 억제 코팅 (141)은 증착되어, 제1 방출 영역 (112)에 상응하는, 제1 전도성 코팅 (131)의 제1 부분 (132)을 코팅한다. 이러한 구체예에서, 제2 방출 영역 (114) 위제 배치된 제1 전도성 코팅 (131)의 제2 부분 (133)은 제1 핵 생성 억제 코팅 (141)이 실질적으로 없거나, 또는 이것으로부터 노출된다. 일부 구체예에서, 제1 핵 생성 억제 코팅 (141)은 또한 선택적으로 하나 이상의 비-방출 영역 위에 증착된 제1 전도성 코팅 (131)의 일부(들)를 코팅할 수도 있다. 예를 들어, 제1 핵 생성 억제 코팅 (141)은 또한 선택적으로 제1 방출 영역 (112)과 인접한 하나 이상의 비-방출 영역, 예컨대 비-방출 영역 (121a 및/또는 121b) 위에 증착된 제1 전도성 코팅 (131)의 일부(들)를 코팅할 수 있다. 제한되는 것은 아니지만, 증발 (열 증발 및 전자 빔 증발 포함), 포토리소그래피(photolithography), 프린팅 (잉크 또는 증기 제트 프린팅, 릴-투-릴 프린팅, 및 미세-접촉 이동 프린팅 포함), OVPD, LITI 패턴화, 및 이것들의 조합을 포함하는, 표면 상에 재료를 선택적으로 증착하는 다양한 방법이 제1 핵 생성 억제 코팅 (141)을 증착하는데 사용될 수 있다.
제1 핵 생성 억제 코팅 (141)이 제1 전도성 코팅 (131)의 표면의 영역 상에 증착될 때, 제2 전도성 코팅 (151)은 핵 생성 억제 코팅이 존재하지 않는 표면의 나머지 커버되지 않은 영역(들) 상에 증착될 수 있다. 도 2D로 돌아가서, 스테이지 16에서, 전도성 코팅 공급원 (105)은 증발된 전도성 재료를 제1 전도성 코팅 (131) 및 제1 핵 생성 억제 코팅 (141)의 표면으로 향하게 하는 것으로 예시된다. 도 2D에서 예시된 바와 같이, 전도성 코팅 공급원 (105)은 증발된 전도성 재료를 제1 전도성 코팅 (131)의 커버된 또는 처리된 구역 (즉, 그 위에 핵 생성 억제 코팅 (141)이 증착된 제1 전도성 코팅 (131)의 영역(들)) 및 미커버 또는 미처리 구역 모두에서 입사되도록 유도할 수도 있다. 하지만, 제1 핵 생성 억제 코팅 (141)의 표면이 제1 전도성 코팅 (131)의 미커버 표면과 비교하여 상대적으로 낮은 초기 고착 계수를 나타내기 때문에, 제2 전도성 코팅 (151)이 제1 핵 생성 억제 코팅 (141)이 존재하지 않는 제1 전도성 코팅 표면의 구역으로 선택적으로 증착된다. 따라서, 제2 전도성 코팅 (151)은 제2 방출 영역 (114)을 코팅하는 제1 전도성 코팅 (131)의 일부에 상응하는 제1 전도성 코팅 (131)의 제2 부분 (133)을 코팅할 수도 있다. 도 2D에서 예시된 바와 같이, 제2 전도성 코팅 (151)은 또한 비-방출 영역 (121a, 121b, 및 121c)을 코팅하는 부분을 포함하여, 제1 전도성 코팅 (131)의 다른 부분 또는 영역을 코팅할 수도 있다. 제2 전도성 코팅 (151)은, 예를 들어, 순수한 또는 실질적으로 순수한 마그네슘을 포함할 수도 있다. 일부 예에서, 제2 전도성 코팅 (151)은 제1 전도성 코팅 (131)을 형성하는데 사용된 것들과 동일한 재료를 사용하여 형성될 수도 있다. 제2 전도성 코팅 (151)은 오픈 마스크를 사용하여 또는 마스크 없이 (예를 들어, 무 마스크 증착 공정) 증착될 수도 있다.
일부 구체예에서, 방법은 스테이지 16 이후에 추가적인 스테이지를 더 포함할 수도 있다. 이러한 추가적인 스테이지는, 예를 들어, 하나 이상의 추가적인 핵 생성 억제 코팅의 증착, 하나 이상의 추가적인 전도성 코팅의 증착, 보조 전극의 증착, 아웃커플링(outcoupling) 코팅의 증착, 및/또는 디바이스의 캡슐화를 포함할 수도 있다.
도 3에서 예시된 또 다른 구체예에서, 기판 (102)은 제1 방출 영역 (112) 및 제2 방출 영역 (114)에 더하여 제3 방출 영역 (116)을 포함한다. 기판 (102)은 방출 영역에 인접하게 배치된 비-방출 영역 (121a-121d)을 더 포함할 수도 있다. 도 3에서 예시된 디바이스 (100)는 상기 기술된 바와 같이 도 1의 실질적으로 동일한 공정을 사용하여 생산될 수 있다. 따라서, 도 3의 디바이스 (100)을 생산하기 위해 착수된 각각의 스테이지의 상세한 설명은 생략된다. 간략히 말하면, 디바이스 (100)는 제1 방출 영역 (112), 제2 방출 영역 (114), 제3 방출 영역 (116), 및 비-방출 영역 (121a-121d)을 코팅하는 제1 전도성 코팅 (131)을 포함한다. 제1 방출 영역 (112) 위에 배치된 제1 전도성 코팅 (131)의 일부는 제1 핵 생성 억제 코팅 (141)으로 코팅되고, 제2 방출 영역 (114), 제3 방출 영역 (116), 및 비-방출 영역 (121a-121d)을 코팅하는 부분을 포함한, 제1 전도성 코팅 (131)의 나머지는 제2 전도성 코팅 (151)에 의해 코팅된다.
도 4는 한 구체예에 따라 디바이스를 제조하는 추가적인 스테이지를 요약하는 흐름도이며, 기판 (102)은 제3 방출 영역을 포함한다. 도 5A 및 5B는 공정의 각 스테이지에서 디바이스를 예시하는 개략도이다.
스테이지 22에서, 제2 핵 생성 억제 코팅 (161)은 제2 전도성 코팅 (151)의 일부 위에 선택적으로 증착된다. 도 5A에서 예시된 구체예에서, 제2 핵 생성 억제 코팅 (161)은 제2 방출 영역 (114) 위에 배치된 제2 전도성 코팅 (151)의 일부를 코팅하도록 증착된다. 이러한 구체예에서, 제3 방출 영역 (116) 위에 배치된 제2 전도성 코팅 (151)의 일부는 제1 핵 생성 억제 코팅 (141) 또는 제2 핵 생성 억제 코팅 (161)이 실질적으로 없거나, 또는 이것들로부터 노출된다. 일부 구체예에서, 제2 핵 생성 억제 코팅 (161)은 또한 하나 이상의 비-방출 영역 위에 증착된 제2 전도성 코팅 (151)의 일부(들)를 선택적으로 코팅할 수도 있다. 예를 들어, 제2 핵 생성 억제 코팅 (161)은 또한 제1 방출 영역 (112), 예컨대 비-방출 영역 (121a 및/또는 121b)에 인접한 하나 이상의 비-방출 영역, 및/또는 제2 방출 영역 (114), 예컨대 비-방출 영역 (121b 및/또는 121c)에 인접한 하나 이상의 비-방출 영역 위에 증착된 제2 전도성 코팅 (151)의 일부(들)를 선택적으로 코팅할 수도 있다. 제한되는 것은 아니지만, 증발 (열 증발 및 전자 빔 증발 포함), 포토리소그래피, 프린팅 (잉크 또는 증기 제트 프린팅, 릴-투-릴 프린팅, 및 미세-접촉 이동 프린팅 포함), OVPD, LITI 패턴화, 및 이것들의 조합을 포함하는, 표면 상에 재료를 선택적으로 증착하기 위한 다양한 공정이 제2 핵 생성 억제 코팅 (161)을 증착하는데 사용될 수 있다.
제2 핵 생성 억제 코팅 (161)은 제2 전도성 코팅 (151)의 표면의 영역 상에 증착될 때, 제3 전도성 코팅 (171)은 핵 생성 억제 코팅이 존재하지 않는 표면의 나머지 미커버 영역(들) 상에 증착될 수 있다. 도 5B로 돌아가서, 스테이지 24에서, 전도성 코팅 공급원 (106)은 증발된 전도성 재료를 제2 전도성 코팅 (151), 제1 핵 생성 억제 코팅 (141), 및 제2 핵 생성 억제 코팅 (161)의 표면으로 향하게 하는 것으로 예시된다. 도 5B에서 예시된 바와 같이, 전도성 코팅 공급원 (106)은 증발된 전도성 재료를 제2 전도성 코팅 (151)의 커버된 또는 처리된 구역 (즉, 그 위에 제1 핵 생성 억제 코팅 (141) 및 제2 핵 생성 억제 코팅 (161)이 증착된 영역) 및 미커버 또는 미처리 구역 모두에서 입사되도록 유도할 수도 있다. 하지만, 제1 핵 생성 억제 코팅 (141) 및 제2 핵 생성 억제 코팅 (161)의 표면이 제2 전도성 코팅 (151)의 미커버 표면과 비교하여 상대적으로 낮은 초기 고착 계수를 나타내기 때문에, 제3 전도성 코팅 (171)은 제1 핵 생성 억제 코팅 (141) 및 제2 핵 생성 억제 코팅 (161)이 존재하지 않는 구역으로 선택적으로 증착된다. 따라서, 제3 전도성 코팅 (171)은 제3 방출 영역 (116) 위에 배치된 제2 전도성 코팅 (151)의 일부를 코팅할 수도 있다. 도 5B에서 예시된 바와 같이, 제3 전도성 코팅 (171)은 또한 비-방출 영역 (121a, 121b, 121c, 및 121d)을 코팅하는 부분을 포함한, 제2 전도성 코팅 (151)의 다른 부분 또는 영역을 코팅할 수도 있다. 제3 전도성 코팅 (171)은, 예를 들어, 순수한 또는 실질적으로 순수한 마그네슘을 포함할 수도 있다. 예를 들어, 제3 전도성 코팅 (171)은 제1 전도성 코팅 (131) 및/또는 제2 전도성 코팅 (151)을 형성하는데 사용된 것과 동일한 재료를 사용하여 형성될 수도 있다. 제3 전도성 코팅 (171)은 오픈 마스크를 사용하여 또는 마스크 없이 (예를 들어, 무 마스크 증착 공정) 증착될 수도 있다.
추가의 구체예에서, 스테이지 24 이후, 추가적인 코팅(들)은 디바이스 상에 증착될 수도 있다. 도 6은 하나의 이러한 추가의 구체예에 따르는 추가적인 코팅 스테이지를 요약하는 흐름도이다. 도7A 및 7B는 공정의 각각의 스테이지에서의 디바이스를 예시하는 개략도이다.
스테이지 32에서, 제3 핵 생성 억제 코팅 (181)은 제3 전도성 코팅 (171)의 일부에 선택적으로 증착된다. 구체적으로, 도 7A에서 예시된 구체예에서, 제3 핵 생성 억제 코팅 (181)은 제3 방출 영역 (116) 위에 배치된 제3 전도성 코팅 (171)의 일부를 코팅하도록 증착된다. 일부 구체예에서, 제3 핵 생성 억제 코팅 (181)은 또한 하나 이상의 비-방출 영역 위에 증착된 제3 전도성 코팅 (171)의 일부(들)를 선택적으로 코팅할 수 있다. 예를 들어, 제3 핵 생성 억제 코팅 (181)은 또한 하나 이상의 비-방출 영역 (121a-d) 위에 증착된 제3 전도성 코팅 (171)의 일부(들)를 선택적으로 코팅할 수 있다. 제한되는 것은 아니지만, 증발 (열 증발 및 전자 빔 증발 포함), 포토리소그래피, 프린팅 (잉크 또는 증기 제트 프린팅, 릴-투-릴 프린팅, 및 미세-접촉 이동 프린팅 포함), OVPD, LITI 패턴화, 및 이것들의 조합을 포함하는, 표면 상에 재료를 선택적으로 증착하기 위한 다양한 공정이 제3 핵 생성 억제 코팅 (181)을 증착하는데 사용될 수 있다.
스테이지 34에서, 공급원 (107)은 보조 전극 (201)을 증착하기 위해 증발된 전도성 재료가 제3 전도성 코팅 (171), 제1 핵 생성 억제 코팅 (141), 제2 핵 생성 억제 코팅 (161), 및 제3 핵 생성 억제 코팅 (181)의 표면을 향하게 하는 것으로 예시된다. 도 7B에서 예시된 바와 같이, 전도성 코팅 공급원 (107)은 증발된 전도성 재료를 제3 전도성 코팅 (171)의 커버된 또는 처리된 구역 (즉, 제1 핵 생성 억제 코팅 (141), 제2 핵 생성 억제 코팅 (161), 및 제3 핵 생성 억제 코팅 (181)이 존재하는 영역) 및 미커버 또는 미처리 구역 모두에서 입사되도록 유도할 수 있다. 하지만, 제1 핵 생성 억제 코팅 (141), 제2 핵 생성 억제 코팅 (161), 및 제3 핵 생성 억제 코팅 (181)의 표면이 제3 전도성 코팅 (171)의 미커버 표면과 비교하여 선택적으로 낮은 초기 고착 계수를 나타내기 때문에, 보조 전극 (201)은 제1 핵 생성 억제 코팅 (141), 제2 핵 생성 억제 코팅 (161), 및 제3 핵 생성 억제 코팅 (181)이 존재하지 않는 구역에 선택적으로 증착된다. 따라서, 보조 전극 (201)은 비-방출 영역 (121a, 121b, 121c, 및 121d)에 상응하는 제3 전도성 코팅 (171)의 일부를 코팅할 수도 있다. 보조 전극 (201)은, 예를 들어, 순수한 또는 실질적으로 순수한 마그네슘을 포함할 수도 있다. 예를 들어, 보조 전극 (201)은 제1 전도성 코팅 (131), 제2 전도성 코팅 (151), 및/또는 제3 전도성 코팅 (171)을 형성하는데 사용된 것과 동일한 재료를 사용하여 형성될 수도 있다. 보조 전극 (201)은 오픈 마스크를 사용하여 또는 마스크 없이 (예를 들어, 무 마스크 증착 공정) 증착될 수도 있다. 다른 구체예에서, 하나 이상의 비-방출 영역 (121a, 121,b 121c, 및/또는 121d)은 제1 핵 생성 억제 코팅으로 코팅될 수도 있으며, 이로 인해 그 위에 제2 전도성 코팅 및/또는 제3 전도성 코팅의 증착이 실질적으로 방지된다.
전도성 코팅이 디바이스의 광-투과성 전극을 형성하는 경우에 보조 전극을 제공하는 것이 특히 유리할 수도 있다. 특히, 이러한 광-투과성 전극은 광 투과를 허용하도록 얇은 두께를 가질 수도 있다. 하지만, 투과성 전극의 두께의 감소는 시트 저항성의 증가를 동반한다. 높은 시트 저항성을 가진 전극은 일반적으로는 OLED와 같은 디바이스에서 사용에 바람직하지 않은데, 디바이스가 사용 중일 때 큰 전류-저항성 (IR) 하락을 생성하기 때문이며, 이것은 OLED의 성능 및 효율에 유해하다. IR 하락은 전력 공급의 수준을 증가시킴으로써 어느 정도 보완될 수 있지만; 전력 공급 수준이 한 픽셀에 대하여 증가되면, 적절한 작동을 유지하기 위해 다른 구성요소에 공급되는 전압이 또한 증가되며, 따라서 바람직하지 않다.
전면-방출 OLED 디바이스에 대한 전력 공급 사양을 감소시키기 위해서, 디바이스 상에 버스바(busbar) 구조 또는 보조 전극을 형성하기 위한 해결책이 제안되었다. 예를 들어, 이러한 보조 전극은 OLED 디바이스의 투과성 전극과 전기적으로 통신 상태인 전도성 코팅을 증착함으로써 형성될 수도 있다. 이러한 보조 전극은 투과성 전극의 시트 저항성 및 관련 IR 하락을 낮춤으로써 전류가 디바이스의 다양한 영역에 더 효과적으로 운반되게 할 수도 있다.
전극 시트 저항성의 효과는 이제 도 8을 참조하여 설명될 것이며, 이것은 p형 박막 트랜지스터 (TFT)를 가진 전면-방출 활성 매트릭스 OLED (AMOLED) 픽셀에 대한 회로도의 예를 보여준다. 도 8에서, 회로 (800)는 전력 공급 (VDD) 라인 (812), 제어 라인 (814), 게이트 라인 (816), 및 데이터 라인 (818)을 포함한다. 제1 TFT (831), 제2 TFT (833), 및 저장 커패시터 (841)를 포함하는 구동 회로가 제공되고, 구동 회로 구성요소들은 도면에서 예시된 방식으로 데이터 라인 (818), 게이트 라인 (816), 및 VDD 라인 (812)에 연결된다. 보상 회로 (843)가 또한 제공되는데, 이것은 일반적으로 시간이 흐름에 따른 TFT (831 및 833)의 변화 또는 열화를 만들어 냄으로써 유발된 트랜지스터 성질의 임의의 편차를 보상하는 작용을 한다.
OLED 픽셀 또는 부분 픽셀 (850) 및 회로도에서 레지스터로 표현되는 음극 (852)은 제2 TFT (833) ("구동 트랜지스터"라고도 불림)와 직렬로 연결된다. 구동 트랜지스터 (833)는 저장 커패시터 (841)에 저장된 전하의 전압에 따라 OLED 픽셀 (850)을 통과한 전류를 조절하며, 이로 인해 OLED 픽셀 (850)이 원하는 휘도를 산출한다. 저장 커패시터 (841)의 전압은 제1 TFT (831) ("스위치 트랜지스터"라고도 불림)를 통해 저장 커패시터 (841)를 데이터 라인 (818)에 연결함으로써 설정된다.
OLED 픽셀 또는 부분 픽셀 (850) 및 음극 (852)을 통한 전류가 구동 트랜지스터 (833)의 게이트 전압과 공급원 전압 간의 전위차에 기초하여 조절되기 때문에, 음극 (852)의 시트 저항성의 증가는 더 큰 IR 하락을 초래하며, 이것은 전력 공급 (VDD)을 증가시킴으로써 보상된다. 하지만, VDD가 증가될 때, TFT (833) 및 OLED 픽셀 (850)에 공급된 다른 전압이 또한 적절한 작동을 유지하기 위해 증가되며, 따라서 바람직하지 않다.
도 8을 참조하면, 보조 전극 (854)은 음극 (852)과 병렬로 연결된 레지스터로 예시된다. 보조 전극 (854)의 저항성이 음극 (852)보다 실질적으로 더 낮기 때문에, 보조 전극 (854) 및 음극 (852)의 조합된 유효 저항성은 음극 (852) 단독보다 더 낮다. 따라서, VDD의 증가는 보조 전극 (854)의 존재에 의해 경감될 수 있다.
보조 전극은 전형적으로 양극, 하나 이상의 유기층, 및 음극을 포함하는 OLED 스택(stack)의 상부에 제공되기 때문에, 보조 전극의 패턴화는 전통적으로 전도성 코팅이, 예를 들어, 물리적 증기 증착 (PVD) 공정에 의해 선택적으로 증착되는 마스크 어퍼쳐(aperture)를 가진 섀도 마스크를 사용하여 달성된다. 하지만, 마스크는 전형적으로 금속 마스크이기 때문에, 고온 증착 공정 동안에 비틀어지는 성향이 있으며, 이로 인해 마스크 어퍼쳐 및 그 결과의 증착 패턴을 왜곡시킨다. 게다가, 마스크는 전형적으로 연속적인 증착을 통해 열화되는데, 전도성 코팅이 마스크에 부착되어 마스크의 특징을 모호하게 하기 때문이다. 그 결과, 이러한 마스크는 시간 및 비용이 많이 드는 공정을 사용하여 청소되어야 하거나 또는 마스크가 원하는 패턴을 생성하는데 비효율적인 것으로 간주되며, 이로 인해 이러한 공정이 고도로 비용이 많이 들고 복잡하게 만들 때에는, 폐기되어야 한다. 따라서, 섀도 마스크를 사용하여 전도성 코팅을 증착하기 위한 공정은 OLED 디바이스의 대량 생산에 대하여 상업적으로 실현 가능하지 않을 수도 있다. 더욱이, 큰 금속 마스크는 전형적으로 섀도 마스크 증착 공정 동안에 신장되기 때문에, 섀도 마스크 공정을 사용하여 생산될 수 있는 특징들은 전형적으로 금속 마스크의 그림자 효과(shadowing effect) 및 기계적 (예를 들어, 인장) 강도로 인해 제한된다.
섀도 마스크를 통한 표면으로의 전도성 코팅의 패턴화의 또 다른 시도는 단일 마스크를 사용하여 전부는 아니지만, 특정한 패턴이 달성될 수 있다는 것이다. 마스크의 각 부분은 물리적으로 지지되기 때문에, 단일 처리 스테이지에서 모든 패턴이 가능한 것은 아니다. 예를 들어, 패턴이 분리된 특징을 명시하는 경우, 단일 마스크 처리 스테이지는 전형적으로 원하는 패턴을 달성하기 위해 사용될 수 없다. 이에 더하여, 전체 디바이스 표면에 퍼져 있는 반복 구조 (예를 들어, 버스바 구조 또는 보조 전극)를 생산하는데 사용되는 마스크는 마스크 상에 형성된 다수의 천공 또는 어퍼쳐를 포함한다. 하지만, 마스크 상에 다수의 어퍼쳐를 형성하는 것은 마스크의 구조적 온전성을 손상시킬 수 있으며, 따라서 처리 동안에 마스크의 큰 비틀림 또는 변형을 초래하여, 증착된 구조의 패턴을 왜곡시킬 수 있다.
상기 기술된 공정, 및, 특히, 도 6, 7A, 및 7B에 관하여 기술된 공정을 사용하여, 보조 전극 (201)은 보조 전극 증착 단계 동안에 미세 금속 마스크를 사용하지 않고 디바이스의 비-방출 영역 상에 선택적으로 증착될 수 있다. 게다가, 제2 전도성 코팅 및/또는 제3 전도성 코팅의 선택적 증착을 실행하는데 사용된 핵 생성 억제 층이 디바이스의 방출 영역(들)에서 보조 전극 (201)의 증착을 실질적으로 억제하는데 사용될 수도 있기 때문에, 보조 전극 (201)의 증착이 더 촉진된다.
제1 전도성 코팅 (131), 제2 전도성 코팅 (151), 및 제3 전도성 코팅 (171)은 전자기 스펙트럼의 가시 파장 범위의 적어도 일부에서 광 투과성이거나 또는 실질적으로 투명할 수도 있다. 더 명확하게 하기 위해, 제1 전도성 코팅 (131), 제2 전도성 코팅 (151), 및 제3 전도성 코팅 (171)은 각각 전자기 스펙트럼의 가시 파장 범위의 적어도 일부에서 광 투과성이거나 또는 실질적으로 투명할 수도 있다. 따라서 제2 전도성 코팅 및/또는 제3 전도성 코팅이 제1 전도성 코팅의 상부에 배치되어 다중-코팅 전극을 형성할 때, 이러한 전극은 또한 전자기 스펙트럼의 가시 파장 부분에서 광 투과성이거나 또는 실질적으로 투명할 수도 있다. 예를 들어, 제1 전도성 코팅 (131), 제2 전도성 코팅 (151), 제3 전도성 코팅 (171), 및/또는 다중-코팅 전극의 광 투과율은 전자기 스펙트럼의 가시 부분에서 약 30% 초과, 약 40% 초과, 약 45% 초과, 약 50% 초과, 약 60% 초과, 70% 초과, 약 75% 초과, 또는 약 80% 초과일 수도 있다. 적어도 어떤 경우에는, 제1 전도성 코팅 (131), 제2 전도성 코팅 (151), 제3 전도성 코팅 (171), 및/또는 다중-코팅 전극이 전자기 스펙트럼의 가시 부분에 걸쳐 (예를 들어, 약 390 nm 내지 약 700 nm의 파장 범위에서) 상대적으로 높은 광 투과율을 나타내는 것이 특히 바람직할 수도 있다.
일부 구체예에서, 제1 전도성 코팅 (131), 제2 전도성 코팅 (151), 및 제3 전도성 코팅 (171)의 두께는 상대적으로 높은 광 투과율을 유지하기 위해 상대적으로 얇게 만들어질 수 있다. 예를 들어, 제1 전도성 코팅 (131)의 두께는 약 5 내지 30 nm, 약 8 내지 25 nm, 또는 약 10 내지 20 nm일 수도 있다. 제2 전도성 코팅 (151)의 두께는, 예를 들어, 약 1 내지 25 nm, 약 1내지 20 nm, 약 1 내지 15 nm, 약 1 내지 10 nm, 또는 약 3 내지 6 nm일 수도 있다. 제3 전도성 코팅 (171)의 두께는, 예를 들어, 약 1 내지 25 nm, 약 1 내지 20 nm, 약 1 내지 15 nm, 약 1 내지 10 nm, 또는 약 3 내지 6 nm일 수도 있다. 따라서, 제1 전도성 코팅 (131) 및 제2 전도성 코팅 (151) 및/또는 제3 전도성 코팅 (171)의 조합에 의해 형성된 다중-코팅 전극의 두께는, 예를 들어, 약 6 내지 35 nm, 약 10 내지 30 nm, 또는 약 10 내지 25 nm, 또는 약 12 내지 18 nm일 수도 있다.
보조 전극 (201)의 두께는 제1 전도성 코팅 (131), 제2 전도성 코팅 (151), 제3 전도성 코팅, 및/또는 다중-코팅 전극의 두께보다 실질적으로 더 클 수도 있다. 예를 들어, 보조 전극 (201)의 두께는 약 50 nm 초과, 약 80 nm 초과, 약 100 nm 초과, 약 150 nm 초과, 약 200 nm 초과, 약 300 nm 초과, 약 400 nm 초과, 약 500 nm 초과, 약 700 nm 초과, 약 800 nm 초과, 약 1 μm 초과, 약 1.2 μm 초과, 약 1.5 μm 초과, 약 2 μm 초과, 약 2.5 μm 초과, 또는 약 3 μm 초과일 수도 있다. 일부 구체예에서, 보조 전극 (201)은 실질적으로 투명하지 않거나 또는 불투명할 수도 있다. 하지만, 보조 전극 (201)은 일반적으로는 디바이스의 비-방출 영역(들)에서 제공되기 때문에, 보조 전극 (201)이 큰 광학적 간섭을 유발하지 않을 수도 있다. 예를 들어, 보조 전극 (201)의 광 투과율은 전자기 스펙트럼의 가시 부분에서 약 50% 미만, 약 70% 미만, 약 80% 미만, 약 85% 미만, 약 90% 미만, 또는 약 95% 미만일 수도 있다. 일부 구체예에서, 보조 전극 (201)은 전자기 스펙트럼의 가시 파장 범위의 적어도 일부에서는 광을 흡수할 수도 있다.
제1 방출 영역 (112), 제2 방출 영역 (114), 및/또는 제3 방출 영역 (116)은 일부 구체예에서 OLED 디스플레이 디바이스의 부분 픽셀 영역에 상응할 수도 있다. 따라서, 다양한 코팅이 증착되는 기판 (102)은 상기 언급된 구체예에서 구체적으로 예시되거나 기술되지 않은 하나 이상의 추가적인 유기층 및/또는 무기층을 포함할 수도 있다는 것을 알 수 있다. 예를 들어, OLED 디스플레이 디바이스는 액티브-매트릭스 OLED (AMOLED) 디스플레이 디바이스일 수도 있다. 이러한 구체예에서, 기판 (102)은 각각의 방출 영역 (예를 들어, 부분 픽셀)에서 전극 및 전극 위에 증착된 적어도 하나의 유기층을 포함할 수도 있으며, 이로 인해 제1 전도성 코팅 (131)이 적어도 하나의 유기층 위에 증착될 수도 있다.
예를 들어, 전극은 양극일 수도 있고, 제1 전도성 코팅 (131)은 그 자체로 또는 제2 전도성 코팅 (151), 제3 전도성 코팅 (171), 및/또는 임의의 추가적인 전도성 코팅과 조합하여 음극을 형성할 수도 있다. 적어도 하나의 유기층은 에미터 층을 포함할 수도 있다. 적어도 하나의 유기층은 정공주입층, 정공수송층, 전자차단층, 정공차단층, 전자수송층, 전자주입층, 및/또는 임의의 추가적인 층을 더 포함할 수도 있다. 기판 (102)은 복수의 TFT를 더 포함할 수도 있다. 디바이스에서 제공되는 각각의 전극은 적어도 하나의 TFT에 전기적으로 연결될 수 있다. 예를 들어, 기판 (100)은 하나 이상의 상부-게이트(top-gate) TFT, 하나 이상의 하부-게이트(bottom-gate) TFT, 및/또는 다른 TFT 구조를 포함할 수도 있다. TFT는 n형 TFT 또는 p형 TFT일 수도 있다. TFT 구조의 예는 비정질 실리콘 (a-Si), 인듐 갈륨 아연 산화물(IGZO), 및 저온 다결정 실리콘 (LTPS)을 포함하는 것들을 포함한다.
기판 (102)은 또한 상기 확인된 추가적인 유기층 및/또는 무기층을 지지하기 위한 기초 기판을 포함할 수도 있다. 예를 들어, 기초 기판은 연성 또는 경성 기판일 수도 있다. 기초 기판은, 예를 들어, 실리콘, 유리, 금속, 폴리머 (예를 들어, 폴리이미드), 사파이어, 또는 기초 기판으로서 사용에 적합한 다른 재료를 포함할 수도 있다.
제1 방출 영역 (112), 제2 방출 영역 (114), 및 제3 방출 영역 (116)은 서로 상이한 파장 또는 방출 스펙트럼의 광을 방출하도록 구성된 부분 픽셀일 수도 있다. 제1 방출 영역 (112)은 제1 파장 또는 제1 방출 스펙트럼을 가진 광을 방출하도록 구성될 수 있고, 제2 방출 영역 (114)은 제2 파장 또는 제2 방출 스펙트럼을 가진 광을 방출하도록 구성될 수 있고, 제3 방출 영역 (116)은 제3 파장 또는 제3 방출 스펙트럼을 가진 광을 방출하도록 구성될 수 있다. 제1 파장은 제2 파장 및/또는 제3 파장보다 작거나 클 수도 있고, 제2 파장은 제1 파장 및/또는 제3 파장보다 작거나 클 수도 있고, 제3 파장은 제1 파장 및/또는 제2 파장보다 작거나 클 수도 있다. 예를 들어, 제1 방출 영역 (112)은 파란색 부분 픽셀에 상응할 수도 있고, 제2 방출 영역 (114)은 초록색 부분 픽셀에 상응할 수도 있고, 제3 방출 영역 (116)은 빨간색 부분 픽셀에 상응할 수도 있다. 다른 예에서, 제1 방출 영역 (112), 제2 방출 영역 (114), 및 제3 방출 영역 (116)과 관련이 있는 방출 스펙트럼 또는 방출된 색은 상이할 수도 있다. 제1 방출 영역 (112)은 제2 방출 영역 (114) 및/또는 제3 방출 영역 (116)과 조합하여 디스플레이 디바이스의 픽셀을 형성할 수도 있다. 이러한 디스플레이 디바이스는 전형적으로 복수의 픽셀을 포함한다는 것을 알 수 있다. 따라서, 본원에서 기술된 다양한 구체예에서, 복수의 제1 방출 영역, 복수의 제2 방출 영역, 및 복수의 제3 방출 영역이 제공될 수도 있다. 예를 들어, 복수의 제1, 제2, 및/또는 제3 방출 영역을 형성하는 방출 영역은 디스플레이를 가로질러 분산된 방식으로 배열될 수도 있고, 방출 영역의 각각의 군 (예를 들어, 각각의 제1 방출 영역, 제2 방출 영역, 제3 방출 영역)은 특정 방출 색 또는 스펙트럼의 부분 픽셀에 상응할 수도 있다. 이러한 예에서, 각각의 군에 속한 방출 영역은 동일한 군 내의 다른 방출 영역과 실질적으로 동일한 구조 및 구성형태를 가질 수도 있다.
일부 구체예에서, 제1 핵 생성 억제 코팅 (141), 제2 핵 생성 억제 코팅 (161), 및/또는 제3 핵 생성 억제 코팅 (181)은 적어도 하나의 유기층을 증착하는데 사용된 동일한 섀도 마스크를 사용하여 선택적으로 증착될 수 있다. 이리하여, 광학적 미세공동 효과는 핵 생성 억제 코팅을 증착하기 위한 추가적인 마스크 요건이 없기 때문에 비용 효율적인 방식으로 각각의 부분 픽셀에 대해 조정될 수도 있다.
일부 구체예에서, 방법은 스테이지 24 또는 스테이지 34 이후에 추가적인 스테이지를 더 포함할 수도 있다. 이러한 추가적인 스테이지는, 예를 들어, 하나 이상의 추가적인 핵 생성 억제 코팅의 증착, 하나 이상의 추가적인 전도성 코팅의 증착, 보조 전극의 증착, 아웃커플링 코팅의 증착, 및/또는 디바이스의 캡슐화를 포함할 수도 있다.
일부 구체예에서, 스테이지 12에서 제1 전도성 코팅의 증착 이후에 아웃커플링 코팅이 증착될 수도 있다. 예를 들어, 아웃커플링 코팅은 스테이지 12 이후에, 및 스테이지 16에서 제2 전도성 코팅의 증착 전에 제1 전도성 코팅의 표면 위에 증착될 수도 있다. 또 다른 예에서, 아웃커플링 코팅은 스테이지 16에서 제2 전도성 코팅의 증착 이후에, 및 스테이지 24에서 제3 전도성 코팅의 증착 전에 증착될 수도 있으며, 따라서 디바이스에서 아웃커플링 코팅은 제1 전도성 코팅과 제2 전도성 코팅 사이에 배치된다. 아웃커플링 코팅은, 예를 들어, 소분자 유기 화합물, 폴리머, 유기 금속 화합물, 및/또는 무기 화합물 및 원소들을 포함할 수도 있다. 아웃커플링 코팅의 두께는, 예를 들어, 약 5 내지 60 nm일 수도 있다. 아웃커플링 코팅은 오픈 마스크 또는 무 마스크 증착 공정을 사용하여 증착될 수 있다. 대안으로, 아웃커플링 코팅은, 제한되는 것이 아니라, 증발 (열 증발 및 전자 빔 증발 포함), 포토리소그래피, 프린팅 (잉크 또는 증기 제트 프린팅, 릴-투-릴 프린팅, 및 미세-접촉 이동 프린팅 포함), OVPD, LITI 패턴화, 및 이것들의 조합을 포함한, 상기 기술된 다양한 공정을 사용하여 선택적으로 증착될 수도 있다. 더 설명되는 바와 같이, 특정 전도성 재료, 예컨대 마그네슘은 적어도 어떤 경우에는, 특히 아웃커플링 코팅이 유기 재료에 의해 형성되는 경우에는 아웃커플링 코팅의 표면으로 쉽게 증착되지 않을 수도 있다. 따라서, 일부 예에서, 핵 생성 촉진 코팅이 전도성 코팅이 증착될 아웃커플링 코팅의 일부 위에 증착될 수 있다. 예를 들어, 핵 생성 촉진 코팅은 방출 영역(들) 위에 증착되어 그 위에 추가적인 전도성 코팅(들)을 증착할 수도 있다.
또한 일부 구체예에서, 제1 전도성 코팅, 제2 전도성 코팅, 및/또는 제3 전도성 코팅이 오픈 마스크를 사용하여 증착될 수도 있다는 것을 알 수 있다. 오픈 마스크는 일반적으로는 기판의 특정 영역 상에 재료의 증착을 "가리거나" 또는 방지하는 역할을 한다. 하지만, 수십 마이크론 이하 정도의 피쳐 크기를 갖는, 상대적으로 작은 피쳐를 형성하는데 사용된 미세 금속 마스크와는 달리, 오픈 마스크에 의해 한정된 피쳐 크기는 일반적으로는 제조되는 OLED 디바이스의 크기와 비슷하다. 예를 들어, 오픈 마스크는 제조하는 중에 디스플레이 디바이스의 엣지를 가릴 수도 있으며, 이것은 오픈 마스크가 디스플레이 디바이스의 크기 (예를 들어, 마이크로 디스플레이에 대하여 약 1 인치, 모바일 디스플레이에 대하여 약 4-6 인치, 노트북 또는 태블릿 디스플레이에 대하여 약 8-17 인치, 등)에 대략적으로 상응하는 어퍼쳐를 갖게 한다. 예를 들어, 오픈 마스크의 피쳐 크기는 약 1 cm 또는 그 이상 정도일 수도 있다.
도 9는 그 안에서 형성된 어퍼쳐 (934)를 갖거나 또는 이것을 한정하는 오픈 마스크 (931)의 예를 예시한다. 예시된 실례에서, 마스크 (931)의 어퍼쳐 (934)는 디바이스 (921)의 크기보다 더 작으며, 이로 인해 마스크 (931)가 적층될 때, 마스크 (931)는 디바이스 (921)의 엣지를 커버한다. 특히, 예시된 구체예에서, 디바이스 (921)의 모든 또는 실질적으로 모든 방출 영역 또는 픽셀 (923)은 어퍼쳐 (934)를 통해 노출되는 한편, 노출되지 않은 영역 (927)은 디바이스 (921)의 외부 엣지 (925)와 어퍼쳐 (934) 사이에 형성된다. 알 수 있는 바와 같이, 전기 접점 또는 다른 디바이스 구성요소는 노출되지 않은 영역(927)에 위치할 수 있으며 이로 인해 이들 구성요소는 오픈 마스크 증착 공정을 통해 영향을 받지 않는다. 복수의 독립적인 디바이스가 단일 기판 상에서 동시에 제작되는 경우, 오픈 마스크는 복수의 어퍼쳐를 포함할 수 있으며, 각각의 어퍼쳐는 디바이스 영역에 상응한다는 것을 알 수 있다.
어떤 구체예에 따르는 또 다른 양태에서, 광전자 디바이스가 제공된다. 광전자 디바이스는 전자 발광 디바이스일 수도 있다. 일부 구체예에서, 디바이스는 제1 방출 영역 및 제2 방출 영역을 포함한다. 제1 방출 영역은 제2 방출 영역으로부터 상이한 파장의 광을 방출하도록 구성될 수 있다. 다시 말하면, 예를 들어, 제1 방출 영역은 제1 파장을 가진 광을 방출하도록 구성되고, 제2 방출 영역은 제2 파장을 가진 광을 방출하도록 구성된다. 제1 파장은 제2 파장보다 크거나 작을 수도 있다. 예를 들어, 각각의 방출 영역에 의해 방출된 광의 파장은 피크 파장 (예를 들어, 방사 측정 방출 스펙트럼이 최대인 파장) 또는 주 파장 (예를 들어, 인간의 눈에 의해 감지되는 파장)에 상응할 수도 있다. 디바이스는 제1 방출 영역 및 제2 방출 영역에 배치된 전도성 코팅을 더 포함한다. 전도성 코팅은 제1 방출 영역에 배치된 제1 부분, 및 제2 방출 영역에 배치된 제2 부분을 포함할 수도 있다. 제1 부분은 제1 두께를 가질 수 있고 제2 부분은 제2 두께를 가질 수 있으며, 제1 두께는 제2 두께와 상이하다. 예를 들어, 제1 두께는 제2 두께보다 크거나 작을 수도 있다. 예를 들어, 제2 두께는 제1 도께보다 클 수도 있으며, 예컨대 제2 두께는 제1 두께의 적어도 약 1.1배, 적어도 약 1.2배, 적어도 약 1.3배, 적어도 약 1.4배, 적어도 약 1.5배, 적어도 약 1.8배, 또는 적어도 약 2배이다.
도 10은 한 구체예에 따르는 AMOLED 디바이스 (1000)의 일부를 예시하는 횡단면 개략도이다. AMOLED 디바이스 (1000)는 제1 방출 영역 (1031a) 및 제2 방출 영역 (1031b)을 포함한다. 제1 방출 영역 (1031a) 및 제2 방출 영역 (1031b)은 AMOLED 디바이스 (1000)의 부분 픽셀일 수도 있다.
디바이스 (1000)는 기초 기판 (1010), 및 기초 기판 (1010)의 표면 위에 증착된 완충층 (1012)을 포함한다. 복수의 TFT (1008a, 1008b)는 완충층 (1012) 위에 형성된다. 구체적으로 TFT (1008b)에 관하여, 반도체 활성 구역 (1014)은 완충층 (1012)의 일부 위에 형성되고, 게이트 절연층 (1016)은 실질적으로 반도체 활성 구역 (1014)을 커버하도록 증착된다. 그 다음에, 게이트 전극 (1018)은 게이트 절연층 (1016)의 상부에서 형성되고, 층간 절연층 (1020)이 증착된다. 반도체 활성층 (1014)과 접촉되도록 층간 절연층 (1020) 및 게이트 절연층 (1016)을 통해 형성된 개구부를 통해 연장된 공급 전극 (1024) 및 드레인 전극 (1022)이 형성된다. 그 다음에 절연층 (1042)이 TFT (1008a, 1008b) 위에 형성된다. TFT (1008a, 1008b). 이어서 제1 전극 (1044a, 1044b)이 제1 방출 영역 (1031a), 및 제2 방출 영역 (1031b) 각각에서 절연층 (1042)의 일부 위에 형성된다. 도 10에서 예시된 바와 같이, 각각의 제1 전극 (1044a, 1044b)은 절연층 (1042)의 개구부를 통해 연장되며 이로 인해 각각의 TFT (1008a, 1008b)의 드레인 전극 (1022)과 전기적으로 통신 상태가 된다. 이어서 픽셀 규정 층 (PDL) (1046a, 1046b, 1046c)이 형성되어 각 전극의 외부 엣지를 포함한 제1 전극 (1044a, 1044b)의 적어도 일부를 커버한다. 예를 들어, PDL (1046a, 1046b, 1046c)은 절연 유기 또는 무기 재료를 포함할 수도 있다. 그 다음에 유기층 (1048a, 1048b)이 각각의 제1 전극 위에, 특히 인접한 PDL (1046a, 1046b, 1046c) 사이의 영역에서 증착된다. 제1 전도성 코팅 (1071)은 실질적으로 유기층 (1048a, 1048b) 및 PDL (1046a, 1046b, 1046c)을 커버하도록 증착된다. 예를 들어, 제1 전도성 코팅 (1071)은 공통 음극, 또는 그 일부를 형성할 수 있다. 제1 핵 생성 억제 코팅 (1061)은 제1 방출 영역 (1031a) 위에 배치된 제1 전도성 코팅 (1071)의 제1 부분 (1035a) 위에 선택적으로 증착된다. 예를 들어, 제1 핵 생성 억제 코팅 (1061)은 미세 금속 마스크 또는 섀도 마스크를 사용하여 선택적으로 증착될 수 있다. 따라서, 제2 전도성 코팅 (1072)은 오픈 마스크 또는 무 마스크 증착 공정을 사용하여 제1 전도성 코팅 (1071)의 노출된 표면 위에 선택적으로 증착된다. 더 구체적으로는, 오픈 마스크를 사용한 또는 마스크 없이 제2 전도성 코팅 (1072) (예를 들어, 마그네슘 포함)의 전도성 열 증착에 의해, 제2 전도성 코팅 (1072)이 제1 전도성 코팅 (1071)의 노출된 표면 위에 선택적으로 증착되지만, 제1 핵 생성 억제 코팅 (1061)의 표면에는 제2 전도성 코팅 (1072)의 재료가 실질적으로 없다. 따라서, 제2 전도성 코팅 (1072)은 제1 전도성 코팅 (1071)의 상부에 직접적으로, 또는 이것과 물리적으로 직접적으로 접촉되어 증착될 수도 있다.
도 10에서 예시된 디바이스 (1000)에서, 제1 전도성 코팅 (1071) 및 제2 전도성 코팅 (1072)은 집단적으로 공통 음극 (1075)를 형성한다. 구체적으로, 공통 음극 (1075)은 제1 전도성 코팅 (1071) 및 제2 전도성 코팅 (1072)의 조합에 의해 형성될 수 있으며, 제2 전도성 코팅 (1072)은 직접적으로 제1 전도성 코팅 (1071)의 적어도 일부 위에 배치된다. 공통 음극 (1075)은 제1 방출 영역 (1031a)에서 제1 두께 (t c1 ), 및 제2 방출 영역 (1031b)에서 제2 두께 (t c2 )를 갖는다. 제1 두께 (t c1 )는 제1 전도성 코팅 (1071)의 두께에 상응할 수도 있고, 제2 두께 (t c2 )는 제1 전도성 코팅 (1071) 및 제2 전도성 코팅 (1072)의 조합된 두께에 상응할 수도 있다. 제1 전도성 코팅 (1071)의 제1 부분 (1035a) 및 제2 부분 (1035b)은 단일 모노리스(monolithic) 구조를 제공하기 위해 서로 일체로 또는 연속으로 형성될 수 있다. 예를 들어, 제1 전도성 코팅 (1071)은 제1 부분 (1035a) 및 제2 부분 (1035b) 사이에 배치된 중간 부분, 및 제1 부분 (1035a) 및 제2 부분 (1035b)을 연결하는 중간 부분을 더 포함할 수 있다. 대안으로, 일부 구체예에서, 제1 부분 (1035a) 및 제2 부분 (1035b)은 서로 이격된 별도의 구조로 형성될 수 있다. 예를 들어, 각각의 방출 영역을 코팅하는 제1 부분 및 제2 부분은 제1 전도성 코팅을 증착하기 전에 제1 부분 및 제2 부분 사이에 핵 생성 억제 코팅을 배치함으로써 별도의 구조로 형성될 수 있다. 예를 들어, 핵 생성 억제 코팅은 방출 영역 사이의 비-방출 영역에 배치될 수도 있다. 이 방식으로, 핵 생성 억제 코팅으로 코팅된 영역에서 제1 전도성 코팅 재료의 증착이 억제될 수도 있으며, 따라서 제1 부분 및 제2 부분은 서로 이격된 별도의 구조로 형성될 수도 있다. 대안으로, 별도의 구조로서 제1 부분 및 제2 부분을 형성하기 위해 전도성 코팅을 선택적으로 증착하기 위한 다른 방법이 사용될 수도 있다.
일부 구체예에서, 제1 핵 생성 억제 코팅 (1061)은 유기층 (1048a)을 선택적으로 증착하는데 사용된 동일한 섀도 마스크를 사용하여 제1 전도성 코팅 (1071)의 적어도 제1 부분 (1035a)을 코팅하기 위해 선택적으로 증착될 수 있다.
일부 구체예에서, 제1 핵 생성 억제 코팅 (1061)은 광학적 아웃-커플링(out-coupling) 코팅일 수도 있다. 알 수 있는 바와 같이, 광학적 아웃-커플링 코팅은 디바이스의 아웃-커플링 효율을 향상시키기 위해 제공될 수 있다. 따라서, 핵 생성 억제 코팅은, 예를 들어, 상대적으로 높은 굴절률을 나타내는 재료에 의해 형성될 수도 있다. 다른 구체예에서, 제1 핵 생성 억제 코팅 (1061)으로부터 분리된 아웃-커플링 코팅이 제공될 수도 있다.
도 11은 도 10의 디바이스 (1000)가 아웃-커플링 코팅 (1110)을 더 포함하는 구체예를 예시한다. 예시된 바와 같이, 아웃-커플링 코팅 (1110)은 제1 방출 영역 (1031a) 및 제2 방출 영역 (1031b)을 코팅하도록 증착될 수도 있다. 아웃-커플링 코팅 (1110)은, 예를 들어, 아웃-커플링 코팅 (1110)이 오픈 마스크 또는 무 마스크 증착 공정을 사용하여 증착되는 경우에, 디바이스의 비-방출 영역을 더 코팅할 수도 있다. 아웃-커플링 코팅 (1110)은 제1 핵 생성 억제 코팅 (1061)과 동일한 재료 조성을 포함할 수도 있다. 대안으로, 아웃-커플링 코팅 (1110)은 제1 핵 생성 억제 코팅 (1061)과 상이한 재료 조성을 가질 수도 있다.
도 12는 도 10의 디바이스 (1000)가 보조 전극 (1131)을 더 포함하는 또 다른 구체예를 예시한다. 디바이스 (1000)의 비-방출 부분에서 보조 전극 (1131)이 제공될 수도 있다. 도 12의 구체예에서, 보조 전극 (1131)은 방출 영역 (1031a, 1031b)에 인접한 영역에 배치되며, PDL (1046a-c)이 존재하는 영역에 상응한다. 예를 들어, 보조 전극 (1131)은 오픈 마스크 또는 무 마스크 증착 공정을 사용하여 증착될 수도 있다. 제1 방출 영역 (1031a) 및 제2 방출 영역 (1031b)에서 보조 전극 (1131)을 형성하는데 사용된 재료의 증착은 각각 제1 핵 생성 억제 코팅 (1061) 및 제2 핵 생성 억제 코팅 (1062)의 존재에 의해 실질적으로 방지될 수 있다. 일부 구체예에서, 보조 전극 (1131)은 제1 전도성 코팅 (1071) 및/또는 제2 전도성 코팅 (1072)과 동일한 재료를 사용하여 형성될 수도 있다. 예를 들어, 보조 전극 (1131)은 마그네슘을 포함할 수도 있다. 예를 들어, 보조 전극 (1131)은 실질적으로 순수한 마그네슘을 포함할 수도 있다.
도 12의 구체예에서, 제1 핵 생성 억제 코팅 (1061)의 두께 및 제2 핵 생성 억제 코팅 (1062)의 두께는 실질적으로 동일한 것일 수도 있다. 대안으로, 제1 핵 생성 억제 코팅 (1061)의 두께는 일부 구체예에서는 제2 핵 생성 억제 코팅 (1062)의 두께보다 작거나 클 수도 있다. 예를 들어, 핵 생성 억제 코팅이 또한 아웃-커플링 코팅으로 기능하는 경우에는 디바이스의 상이한 방출 영역 또는 부분 픽셀 위에 증착된 핵 생성 억제 코팅의 두께를 변화시키는 것이 특히 유리할 수도 있다. 상이한 부분 픽셀 사이의 공통 음극의 두께에 더하여 핵 생성 억제 코팅 (및 따라서 아웃-커플링 코팅)의 두께를 조정함으로써, 광학적 미세공동 효과는 부분 픽셀-대-부분 픽셀 스케일로 조절될 수 있다. 다른 구체예에서, 도 12의 디바이스 (1000)는 핵 생성 억제 코팅 위에 증착된 추가적인 아웃-커플링 코팅, 및 선택적으로, 보조 전극을 더 포함할 수도 있다.
도 13은 AMOLED 디바이스 (1300)의 일부를 예시하는 개략 단면도이다. 단순화를 위해, TFT (1308a, 1308b, 1308c)에 관한 것을 포함한, 백플레인의 특정 상세한 설명은 다음 구체예를 기술하는데 제외된다.
도 13의 구체예에서, 디바이스 (1300)는 제1 방출 영역 (1331a), 제2 방출 영역 (1331b), 및 제3 방출 영역 (1331c)을 포함한다. 예를 들어, 방출 영역은 디바이스 (1300)의 부분 픽셀에 상응할 수도 있다. 디바이스 (1300)에서, 제1 전극 (1344a, 1344b, 1344c)은 각각 제1 방출 영역 (1331a), 제2 방출 영역 (1331b), 및 제3 방출 영역 (1331c)에서 형성된다. 도 13에서 예시된 바와 같이, 각각의 제1 전극 (1344a, 1344b, 1344c)은 각각의 TFT (1308a, 1308b. 1308c)와 전기적으로 통신 중인 절연층 (1342)의 개구부를 통해 연장된다. 그 다음에 PDL (1346a-d)이 형성되어 각각의 전극의 외부 엣지를 포함한, 제1 전극 (1344a-c)의 적어도 일부를 커버한다. 예를 들어, PDL (1346a-d)은 절연 유기 또는 무기 재료를 포함할 수도 있다. 이어서 유기층 (1348a, 1348b, 1348c)은, 특히 인접한 PDL (1346a-d) 사이의 영역에서, 각각의 제1 전극 (1344a, 1344b, 1344c) 위에 증착된다. 제1 전도성 코팅 (1371)은 실질적으로 유기층 (1348a-d) 및 PDL (1346a-d) 둘 다를 커버하도록 증착된다. 예를 들어, 제1 전도성 코팅 (1371)은 공통 음극, 또는 그 일부를 형성할 수도 있다. 제1 핵 생성 억제 코팅 (1361)은 제1 방출 영역 (1331a) 위에 배치된 제1 전도성 코팅 (1371)의 일부 위에 선택적으로 증착된다. 예를 들어, 제1 핵 생성 억제 코팅 (1361)은 미세 금속 마스크 또는 섀도 마스크를 사용하여 선택적으로 증착될 수도 있다. 따라서, 제2 전도성 코팅 (1372)은 오픈 마스크 또는 무 마스크 증착 공정을 사용하여 제1 전도성 코팅 (1371)의 노출된 표면 위에 선택적으로 증착된다. 더 구체적으로는, 오픈 마스크를 사용한 또는 마스크 없이 제2 전도성 코팅 (1372) (예를 들어, 마그네슘 포함)의 전도성 열 증착에 의해, 제2 전도성 코팅 (1372)은 제1 전도성 코팅 (1371)의 노출된 표면 위에 선택적으로 증착되지만, 제1 핵 생성 억제 코팅 (1361)의 표면에는 제2 전도성 코팅 (1372)의 재료가 실질적으로 없다. 제2 전도성 코팅 (1372)은 제2 방출 영역 (1331b) 및 제3 방출 영역 (1331c) 위에 배치된 제1 전도성 코팅 (1371)의 일부를 코팅하도록 증착될 수 있다.
도 13에서 예시된 디바이스 (1300)에서, 제1 전도성 코팅 (1371) 및 제2 전도성 코팅 (1372)은 집단적으로 공통 음극 (1375)을 형성할 수도 있다. 구체적으로, 공통 음극 (1375)은 제1 전도성 코팅 (1371) 및 제2 전도성 코팅 (1372)의 조합에 의해 형성될 수도 있으며, 제2 전도성 코팅 (1372)은 제1 전도성 코팅 (1371)의 적어도 일부 위에 직접적으로 배치된다. 공통 음극 (1375)은 제1 방출 영역 (1331a)에서 제1 두께 (t c1 ), 및 제2 방출 영역 (1335b) 및 제3 방출 영역 (1335c)에서 제2 두께 (t c2 )를 갖는다. 제1 두께 (t c1 )는 제1 전도성 코팅 (1371)의 두께에 상응할 수도 있고, 제2 두께 (t c2 )는 제1 전도성 코팅 (1371) 및 제2 전도성 코팅 (1372)의 조합된 두께에 상응할 수도 있다. 따라서, 제2 두께 (t c2 )는 제1 두께 (t c1 )보다 크다.
도 14는 공통 음극 (1375)이 제3 전도성 코팅 (1373)을 더 포함하는 디바이스 (1300)의 추가의 구체예를 예시한다. 구체적으로 도 14의 구체예에서는, 디바이스 (1300)는 제2 방출 영역 (1331b) 위에 제공된 제2 전도성 코팅 (1372) 위에 배치된 제2 핵 생성 억제 코팅 (1362)을 포함한다. 그 다음에 제3 전도성 코팅 (1373)은 제3 방출 영역 (1331c) 위에 배치된 제2 전도성 코팅 (1372)의 일부를 포함한, 제2 전도성 코팅 (1372)의 노출된 또는 미처리 표면(들) 위에 증착된다. 이 방식으로, 제1 방출 영역 (1331a)에서 제1 두께 (t c1 ), 제2 방출 영역 (1331b)에서 제2 두께 (t c2 ), 및 제3 방출 영역 (1331c)에서 제3 두께 (t c3 )를 가진 공통 음극 (1375)이 제공될 수도 있다. 알 수 있는 바와 같이, 제1 두께 (t c1 )는 제1 전도성 코팅 (1371)의 두께에 상응하고, 제2 두께 (t c2 )는 제1 전도성 코팅 (1371) 및 제2 전도성 코팅 (1372)의 조합된 두께에 상응하고, 제3 두께 (t c3 )는 제1 전도성 코팅 (1371), 제2 전도성 코팅 (1372), 및 제3 전도성 코팅 (1373)의 조합된 두께에 상응한다. 따라서, 제1 두께 (t c1 )는 제2 두께보다 작고, 제3 두께 (t c3 )는 일반적으로는 제2 두께 (t c2 )보다 크다.
도 15에서 예시된 또 다른 구체예에서, 디바이스 (1300)는 제3 방출 영역 (1331c) 위에 배치된 제3 핵 생성 억제 코팅 (1363)을 더 포함한다. 구체적으로, 제3 핵 생성 억제 코팅 (1363)은 제3 방출 영역 (1331c)에 상응하는 디바이스의 일부를 코팅하는 제3 전도성 코팅 (1373)의 일부 위에 증착되는 것으로 예시된다.
도 16에서 예시된 또 다른 구체예에서, 디바이스 (1300)는 디바이스 (1300)의 비-방출 영역에서 배치된 보조 전극 (1381)을 더 포함한다. 예를 들어, 보조 전극 (1381)은 제2 전도성 코팅 (1372) 및/또는 제3 전도성 코팅 (1373)을 증착하는데 사용된 것들과 실질적으로 동일한 공정을 사용하여 형성될 수 있다. 보조 전극 (1381)은 디바이스 (1300)의 비-방출 영역에 상응하는 PDL (1346a-1346d) 위에 증착되는 것으로 예시된다. 보조 전극 (1381)은 방출 영역 (1331a-c) 위에 형성되는 것으로부터 실질적으로 억제될 수 있으며, 이와 같이, 방출 영역 (1331a-c)은 보조 전극 (1381)을 형성하는데 사용된 재료가 실질적으로 없을 수도 있다.
제1 전도성 코팅 (1371), 제2 전도성 코팅 (1372), 및 제3 전도성 코팅 (1373)은 전자기 스펙트럼의 가시 파장 부분에서 광 투과성이거나 또는 실질적으로 투명할 수도 있다. 더 명확하게 하기 위해, 제1 전도성 코팅 (1371), 제2 전도성 코팅 (1372), 및 제3 전도성 코팅 (1373)은 각각 전자기 스펙트럼의 가시 파장 범위의 적어도 일부에서 광 투과성이거나 또는 실질적으로 투명할 수도 있다. 따라서, 제2 전도성 코팅 및/또는 제3 전도성 코팅이 공통 음극 (1375)을 형성하기 위해 제1 전도성 코팅의 상부에 배치될 때, 이러한 전극은 또한 전자기 스펙트럼의 가시 파장 부분에서 광 투과성이거나 또는 실질적으로 투명할 수도 있다. 예를 들어, 제1 전도성 코팅 (1371), 제2 전도성 코팅 (1372), 제3 전도성 코팅 (1373), 및/또는 공통 음극 (1375)의 광 투과율은 전자기 스펙트럼의 가시 부분에서 약 30% 초과, 약 40% 초과, 약 45% 초과, 약 50% 초과, 약 60% 초과, 70% 초과, 약 75% 초과, 또는 약 80% 초과일 수도 있다.
일부 구체예에서, 제1 전도성 코팅 (1371), 제2 전도성 코팅 (1372), 및 제3 전도성 코팅 (1373)의 두께는 상대적으로 높은 광 투과율을 유지하도록 상대적으로 얇게 만들어질 수도 있다. 예를 들어, 제1 전도성 코팅 (1371)의 두께는 약 5 내지 30 nm, 약 8 내지 25 nm, 또는 약 10 내지 20 nm일 수도 있다. 제2 전도성 코팅 (1372)의 두께는, 예를 들어, 약 1 내지 25 nm, 약 1 내지 20 nm, 약 1 내지 15 nm, 약 1 내지 10 nm, 또는 약 3 내지 6 nm일 수도 있다. 제3 전도성 코팅 (1373)의 두께는, 예를 들어, 약 1 내지 25 nm, 약 1 내지 20 nm, 약 1 내지 15 nm, 약 1 내지 10 nm, 또는 약 3 내지 6 nm일 수도 있다. 따라서, 제1 전도성 코팅 (1371) 및 제2 전도성 코팅 (1372) 및/또는 제3 전도성 코팅 (1373)의 조합에 의해 형성된 공통 음극 (1375)의 두께는, 예를 들어, 약 6 내지 35 nm, 약 10 내지 30 nm, 또는 약 10 내지 25 nm, 또는 약 12 내지 18 nm일 수도 있다.
보조 전극 (1381)의 두께는 제1 전도성 코팅 (1371), 제2 전도성 코팅 (1372), 제3 전도성 코팅 (1373), 및/또는 공통 음극 (1375)의 두께보다 클 수도 있다. 예를 들어, 보조 전극 (1381)의 두께는 약 50 nm 초과, 약 80 nm 초과, 약 100 nm 초과, 약 150 nm 초과, 약 200 nm 초과, 약 300 nm 초과, 약 400 nm 초과, 약 500 nm 초과, 약 700 nm 초과, 약 800 nm 초과, 약 1 μm 초과, 약 1.2 μm 초과, 약 1.5 μm 초과, 약 2 μm 초과, 약 2.5 μm 초과, 또는 약 3 μm 초과일 수도 있다. 일부 구체예에서, 보조 전극 (1375)은 실질적으로 투명하지 않거나 또는 불투명할 수도 있다. 하지만, 보조 전극 (1375)은 일반적으로 디바이스의 비-방출 영역(들)에서 제공되기 때문에, 보조 전극 (1375)은 큰 광학적 간섭을 유발하지 않을 수도 있다. 예를 들어, 보조 전극 (1375)의 광 투과율은 전자기 스펙트럼의 가시 부분에서 약 50% 미만, 약 70% 미만, 약 80% 미만, 약 85% 미만, 약 90% 미만, 또는 약 95% 미만일 수도 있다. 일부 구체예에서, 보조 전극 (1375)은 전자기 스펙트럼의 가시 파장 범위의 적어도 일부에서 광을 흡수할 수 있다.
제1 전도성 코팅 (1371)은 광 투과성 전도성 층 또는 코팅을 형성하는데 사용된 다양한 재료를 포함할 수도 있다. 예를 들어, 제1 전도성 코팅 (1371)은 투명 전도성 산화물 (TCO), 금속 또는 비-금속 박막, 및 이것들의 임의의 조합을 포함할 수도 있다. 제1 전도성 코팅 (1371)은 둘 이상의 층 또는 코팅을 더 포함할 수도 있다. 예를 들어, 이러한 층 또는 코팅은 서로의 상부에 배치된 별개의 층 또는 코팅일 수도 있다. 제1 전도성 코팅 (1371)은, 예를 들어, 인듐 주석 산화물 (ITO), 불소 주석 산화물 (FTO), 마그네슘 (Mg), 알루미늄 (Al), 이테르븀 (Yb), 은 (Ag), 아연 (Zn), 카드뮴 (Cd) 및 상기 언급된 재료 중 어느 것을 함유하는 합금을 포함한, 이것들의 임의의 조합을 포함하는 다양한 재료를 포함할 수도 있다. 예를 들어, 제1 전도성 코팅 (1371)은 Mg:Ag 합금, Mg:Yb 합금, 또는 이것들의 조합을 포함할 수도 있다. Mg:Ag 합금 또는 Mg:Yb 합금에 대하여, 합금 조성물은 부피가 약 1:9 내지 약 9:1의 범위에 있을 수도 있다. 다른 예에서, 제1 전도성 코팅 (1371)은 Yb/Ag 이중층 코팅을 포함할 수도 있다. 예를 들어, 이러한 이중층 코팅은 이테르븀 코팅에 이어서, 은 코팅을 증착함으로써 형성될 수 있다. 은 코팅의 두께는 이테르븀 코팅의 두께보다 더 크거나 또는 그 반대일 수도 있다. 또 다른 예에서, 제1 전도성 코팅 (1371)은 풀러렌 및 마그네슘을 포함할 수도 있다. 예를 들어, 이러한 코팅은 풀러렌 코팅에 이어서, 마그네슘 코팅을 증착함으로써 형성될 수 있다. 또 다른 예에서, 풀러렌은 풀러렌-함유 마그네슘 합금 코팅을 형성하기 위해 마그네슘 코팅 내에 분산될 수도 있다. 이러한 코팅의 예는 미국 특허 출원 공개 번호 US 2015/0287846 (2015년 10월 8일에 공개됨) 및 PCT 출원 번호 PCT/IB2017/054970 (2017년 8월 15일에 출원됨)에서 더 기술되어 있다.
제2 전도성 코팅 (1372) 및 제3 전도성 코팅 (1373)은 고 증기압 재료, 예컨대 이테르븀 (Yb), 아연 (Zn), 카드뮴 (Cd) 및 마그네슘 (Mg)을 포함할 수도 있다. 일부 구체예에서, 제2 전도성 코팅 (1372) 및 제3 전도성 코팅 (1373)은 순수한 또는 실질적으로 순수한 마그네슘을 포함할 수도 있다.
보조 전극 (1381)은 제2 전도성 코팅 (1372) 및/또는 제3 전도성 코팅 (1373)과 실질적으로 동일한 재료(들)를 포함할 수도 있다. 일부 구체예에서, 보조 전극 (1381)은 마그네슘을 포함할 수도 있다. 예를 들어, 보조 전극 (1381)은 순수한 또는 실질적으로 순수한 마그네슘을 포함할 수도 있다. 다른 예에서, 보조 전극 (1381)은 Yb, Cd, 및/또는 Zn을 포함할 수 있다.
일부 구체예에서, 방출 영역 (1331a, 1331b, 1331c)에 배치된 핵 생성 억제 코팅 (1361, 1362, 1363)의 두께는 각각의 방출 영역에 의해 방출된 광의 색 또는 방출 스펙트럼에 따라 달라질 수도 있다. 도 15 및 16에서 예시된 바와 같이, 제1 핵 생성 억제 코팅 (1361)은 제1 핵 생성 억제 코팅 두께 (t n1 )를 가질 수 있고, 제2 핵 생성 억제 코팅 (1362)은 제2 핵 생성 억제 코팅 두께 (t n2 )를 가질 수 있고, 제3 핵 생성 억제 코팅 (1363)은 제3 핵 생성 억제 코팅 두께 (t n3 )를 가질 수 있다. 제1 핵 생성 억제 코팅 두께 (t n1 ), 제2 핵 생성 억제 코팅 두께 (t n2 ), 및/또는 제3 핵 생성 억제 코팅 두께 (t n3 )는 실질적으로 서로 동일한 것일 수도 있다. 대안으로, 제1 핵 생성 억제 코팅 두께 (t n1 ), 제2 핵 생성 억제 코팅 두께 (t n2 ), 및/또는 제3 핵 생성 억제 코팅 두께 (t n3 )는 서로 상이한 것일 수도 있다.
서로 독립적으로 각각의 방출 영역 또는 부분 픽셀에 배치된 핵 생성 억제 코팅의 두께를 조절함으로써, 각각의 방출 영역 또는 부분 픽셀에서 광학적 미세공동 효과는 더 제어될 수 있다. 예를 들어, 파란색 부분 픽셀 위에 배치된 핵 생성 억제 코팅의 두께는 초록색 부분 픽셀 위에 배치된 핵 생성 억제 코팅의 두께보다 작을 수도 있고, 초록색 부분 픽셀 위에 배치된 핵 생성 억제 코팅의 두께는 빨간색 부분 픽셀 위에 배치된 핵 생성 억제 코팅의 두께보다 작을 수도 있다. 알 수 있는 바와 같이, 각각의 방출 영역 또는 부분 픽셀에서 광학적 미세공동 효과는 다른 방출 영역 또는 부분 픽셀에 독립적인 각각의 방출 영역 또는 부분 픽셀에 대한 핵 생성 억제 코팅 두께 및 전도성 코팅 두께 둘 다를 조절함으로써 더 큰 정도로 제어될 수 있다.
광학적 미세공동 효과는 상이한 굴절률을 갖는 많은 박막 층 및 코팅에 의해 생성된 광학 인터페이스의 존재로 인해 발생하며, 이것은 OLED와 같은 광전자 디바이스를 구성하는데 사용된다. 디바이스에서 관찰된 광학적 미세공동 효과에 영향을 주는 몇몇 요인들은 다양한 층 및 코팅의 전체 경로 길이 (예를 들어, 디바이스로부터 방출된 광이 아웃-커플링되기 전에 이동해야 하는 디바이스의 전체 두께) 및 굴절률을 포함한다. 방출 영역 (예를 들어, 부분 픽셀)에서 음극의 두께를 조절함으로써, 방출 영역에서의 광학적 미세공동 효과가 달라질 수도 있다는 것이 밝혀져 있다. 이러한 효과는 일반적으로는 전체 광학적 경로 길이의 변화에 기인할 수도 있다. 발명자들은, 특히 얇은 코팅(들)에 의해 형성된 광-투과성 음극의 경우에, 음극 두께의 변화가 또한 전체 광학적 경로 길이에 더하여 음극의 굴절률을 변화시킬 수도 있다고 더 상정한다. 게다가, 광학적 경로 길이, 및 따라서 광학적 미세공동 효과는 또한 방출 영역에 배치된 핵 생성 억제 코팅의 두께를 변화시킴으로써 조절될 수도 있다.
광학적 미세공동 효과를 조절함으로써 영향을 받을 수도 있는 디바이스의 광학적 성질은 출력 광의 방출 스펙트럼, 강도 (예를 들어, 광도), 및 출력 광의 휘도 및 색 변화의 각도 의존성을 포함한 각 분포를 포함한다.
다양한 구체예가 2 또는 3개의 방출 영역 또는 부분 픽셀로 기술되는 한편, 디바이스는 임의의 개수의 방출 영역 또는 부분 픽셀을 포함할 수도 있다는 것을 알 수 있다. 예를 들어, 디바이스는 복수의 픽셀을 포함할 수도 있으며, 각각의 픽셀은 2, 3, 또는 그 이상의 부분 픽셀을 포함한다. 게다가, 다른 픽셀 또는 부분 픽셀에 대한 픽셀 또는 부분 픽셀의 특정 배열은 디바이스 디자인에 따라 다를 수도 있다.
일부 적용에서, 전도성 코팅이 수비게 증착될 수 없는 기판 표면에 특정 재료 성질을 가진 전도성 코팅을 증착하는 것이 바람직할 수도 있다. 예를 들어, 순수한 또는 실질적으로 순수한 마그네슘은 전형적으로 다양한 유기 표면 상에서 마그네슘의 낮은 고착 계수로 인해 유기 표면에 쉽게 증착될 수 없다. 따라서, 일부 구체예에서, 제1 전도성 코팅, 제2 전도성 코팅, 제3 전도성 코팅, 및/또는 보조 전극이 증착되는 표면은 마그네슘을 포함하는 것과 같은 전도성 코팅을 증착하기 전에 핵 생성 촉진 코팅을 그 위에 증착함으로써 추가로 처리될 수도 있다.
결과 및 실험적 관찰을 근거로, 풀러렌 및 다른 핵 생성 촉진 재료는, 본원에서 더 설명되는 바와 같이, 마그네슘을 포함한 전도성 코팅의 증착을 위한 핵 생성 부위의 역할을 하는 것으로 상정된다. 예를 들어, 마그네슘이 증발 공정을 사용하여 풀러렌 처리된 표면 상에 증착되는 경우에, 풀러렌 분자는 마그네슘 증착을 위해 안정한 핵의 형성을 촉진하는 핵 생성 부위의 역할을 한다. 어떤 경우에는 마그네슘의 증착을 위한 핵 생성 부위로서 역할을 하기 위해 단층보다 적은 풀러렌 또는 다른 핵 생성 촉진 재료가 처리된 표면 상에 제공될 수도 있다. 이해할 수 있는 것처럼, 핵 생성 촉진 재료의 여러 단층을 증착하여 표면을 처리하는 것은 그 결과로 더 많은 수의 핵 생성 부위, 및 따라서 더 높은 초기 고착 확률을 초래할 수도 있다.
표면 상에 증착된 풀러렌 또는 다른 재료 (핵 생성 촉진 코팅으로서 작용할 수도 있음)의 양은 하나의 단층보다 더 많거나, 또는 더 적을 수도 있다는 것을 또한 알 수 있을 것이다. 예를 들어, 0.1 단층, 1 단층, 10 단층, 또는 그 이상의 핵 생성 촉진 재료를 증착함으로써 표면이 처리될 수도 있다. 핵 생성 억제 코팅을 형성하기 위해 표면 상에 증착된 핵 생성 억제 재료의 양은 일반적으로는 약 1 또는 그 이상의 단층일 것이다. 본원에서 사용된 바와 같이, 1 단층의 재료를 증착하는 것은 재료의 구성 분자 또는 원자의 단일 층으로 표면의 원하는 구역을 커버하기 위한 재료의 양을 말한다. 유사하게는, 본원에서 사용된 바와 같이, 0.1 단층의 재료를 증착하는 것은 재료의 구성 분자 또는 원자의 단일 층으로 표면의 원하는 구역의 10%를 커버하기 위한 재료의 양을 말한다. 예를 들어, 분자 또는 원자의 가능한 스태킹(stacking) 또는 클러스터링(clustering)으로 인해, 증착된 재료의 실제 두께는 균일하지 않을 수도 있다. 예를 들어, 1 단층의 재료를 증착하는 것은 표면의 일부 영역이 재료에 의해 커버되지 않을 수도 있는 한편, 표면의 다른 영역은 그 위에 증착된 다수의 원자 또는 분자 층을 가질 수도 있다.
본원에서 사용된 바와 같이, 용어 "풀러렌"은 탄소 분자를 포함하는 재료를 말한다. 풀러렌 분자의 예는 다수의 탄소 원자를 포함하는 3차원 골격을 포함한 탄소 케이지 분자를 포함하며, 이것은 닫힌 껍질(closed shell)을 형성하고, 형상이 구형 또는 반-구형일 수도 있다. 풀러렌 분자는 Cn으로 표기될 수 있으며, 상기 식에서 n은 풀러렌 분자의 탄소 골격에 포함된 탄소 원자의 수에 상응하는 정수이다. 풀러렌 분자의 예는 Cn을 포함하며, 상기 식에서 n은 50 내지 250의 범위에 있고, 예컨대 C60, C70, C72, C74, C76, C78, C80, C82, 및C84가 있다. 풀러렌 분자의 추가적인 예는 단일벽 탄소 나노튜브 및 다중벽 탄소 나노튜브와 같은 튜브 또는 원통 형상의 탄소 분자를 포함한다.
표면 상에 재료를 선택적으로 증착하기 위한 다양한 공정이 핵 생성 촉진 코팅을 증착하는데 사용될 수도 있으며, 증발 (열 증발 및 전자 빔 증발 포함), 포토리소그래피, 프린팅 (잉크 또는 증기 제트 프린팅, 릴-투-릴 프린팅, 및 미세-접촉 이동 프린팅 포함), OVPD, LITI 패턴화, 스핀 코팅, 딥 코팅, 분사 코팅, 물리적 증기 증착 (PVD) (스퍼터링 포함), 화학적 증기 증착법 (CVD), 및 이것들의 조합을 포함하지만, 이에 제한되는 것은 아니다.
예를 들어, 도 1 및 2A-2C의 구체예를 참조하여, 스테이지 12 전에 추가적인 핵 생성 촉진 코팅 증착 단계가 실행될 수도 있다. 구체적으로, 기판 (102)의 표면은 제1 전도성 코팅 (131)을 증착하기 전에 핵 생성 촉진 코팅으로 코팅될 수 있다. 다른 구체예에서, 제2 전도성 코팅을 증착하기 전에 제1 전도성 코팅 (131) 위에 핵 생성 촉진 코팅을 선택적으로 증착하는 추가적인 단계가 스테이지 16에 포함될 수도 있다. 예를 들어, 이러한 추가적인 단계는 스테이지 14에서 제1 핵 생성 억제 코팅의 선택적 증착 전에 및 스테이지 12에서 제1 전도성 코팅의 증착 이후에, 또는 스테이지 14에서 제1 핵 생성 억제 코팅의 선택적 증착 이후에 및 스테이지 16에서 제2 전도성 코팅의 증착 전에 포함될 수 있다. 예를 들어, 이러한 핵 생성 촉진 코팅은 미처리된 또는 제1 핵 생성 억제 코팅 (141)으로부터 노출된 제1 전도성 코팅 (131)의 일부 위에 배치될 수 있다. 예를 들어, 핵 생성 촉진 코팅은 비-방출 영역 (121a, 121b, 121c), 및 제2 방출 영역 (114) 위에 제공된 전도성 코팅의 일부에서 제1 전도성 코팅 (131)과 제2 전도성 코팅 (151) 사이의 인터페이스에 배치될 수도 있다.
또 다른 예에서, 도 13 내지 16에서 예시된 디바이스 (1300)의 다양한 구체예를 참조하여, 제1 핵 생성 촉진 코팅은 유기층 (1348a, 1348b, 1348c)과 제1 전도성 코팅 (1371) 사이의 인터페이스에 배치될 수 있다. 대안으로, 또는 이에 더하여, 추가의 핵 생성 촉진 코팅(들)이 제1 전도성 코팅 (1371)과 제2 전도성 코팅 (1372) 사이의 인터페이스에 및/또는 제2 전도성 코팅 (1372)과 제3 전도성 코팅 (1373) 사이의 인터페이스에 배치될 수 있다. 원하는 경우, 이러한 핵 생성 촉진 코팅(들)은 오픈 마스크 또는 무 마스크 증착 공정을 사용하여 증착될 수도 있다. 따라서, 일부 예에서, 핵 생성 촉진 코팅(들)은 제1 핵 생성 억제 코팅 (1361), 제2 핵 생성 억제 코팅 (1362), 및 제3 핵 생성 억제 코팅 (1363)과 각각의 핵 생성 억제 코팅 아래에 있는 각각의 전도성 코팅 또는 표면 사이의 인터페이스에 배치될 수 있다.
기초 기판 (1010, 1310)은, 예를 들어, 연성 또는 경성 기판일 수도 있다. 기초 기판은, 예를 들어, 실리콘, 유리, 금속, 폴리머 (예를 들어, 폴리이미드), 사파이어, 또는 기초 기판으로 사용에 적합한 다른 재료를 포함할 수도 있다.
유기층은 전자 발광층을 포함한다. 전자 발광층은, 예를 들어, 주 재료를 에미터 재료로 도핑(doping)함으로써 형성될 수 있다. 에미터 재료는, 예를 들어, 형광 에미터, 인광 에미터, 또는 TADF 에미터일 수도 있다. 복수의 에미터 재료는 또한 전자 발광층을 형성하기 위해 주 재료로 도핑될 수도 있다.
상기 언급된 구체예 중 일부는 OLED에 관하여 기술되었지만, 이러한 공정 및 공정의 결과로서 형성된 전도성 코팅이 활성층 재료로서 양자점을 포함한 광전자 디바이스를 형성하는데 사용될 수도 있다는 것을 이해할 것이다. 예를 들어, 이러한 디바이스는 한 쌍의 전극과 양자점을 포함한 활성층 사이에 배치된 활성층을 포함할 수도 있다. 디바이스는, 예를 들어, 광이 전극에 의해 제공된 전류의 결과로서 양자점 활성층으로부터 방출되는 전자 발광 양자점 디스플레이 디바이스일 수도 있다. 전도성 코팅은 이러한 디바이스에 대한 전극을 형성할 수도 있다.
상기 기술된 구체예에 따르면, 전도성 코팅은 오픈 마스크 또는 무 마스크 증착 공정을 사용하여, 핵 생성 억제 코팅 또는 핵 생성 억제 코팅과 핵 생성 촉진 코팅의 조합의 사용을 통해 표적 영역 (예를 들어, 방출 영역 또는 부분 픽셀 영역) 상에 선택적으로 증착될 수 있다. 그에 반해, 오픈 마스크 또는 무 마스크 증착 공정에서 충분한 선택성의 부족은 표적 영역 너머로 및 비-방출 영역 또는 인접한 방출 영역 또는 부분 픽셀 영역 위에 전도성 재료의 증착을 초래할 것이며, 이는 인접한 방출 영역 또는 부분 픽셀 영역 위에 이러한 재료의 증착이 이들 영역에서의 디바이스의 광학적 성능의 감소에 기여할 수도 있기 때문에 바람직하지 않다. 더욱이, 표적 영역 상에 전도성 코팅을 증착하는데 있어서 높은 선택성을 제공함으로써, 전도성 코팅은 상이한 부분 픽셀 영역 사이에서 다양한 두께를 가진 전극의 역할을 하여 OLED 디바이스에서 원하는 광학적 및 전기적 성능을 달성할 수 있다. 예를 들어, 상기 기술된 구체예에 의해 제공된 높은 선택성은 다양한 두께를 가진 공통 음극의 증착이 각각의 부분 픽셀 및 그것과 관련된 방출 색 스펙트럼에 대한 광학적 미세공동 효과를 조정 또는 조절할 수 있게 한다.
기판의 표면 상에 증기 증착 중에 박막의 형성은 핵 생성 및 성장 공정을 수반한다. 막 형성의 초기 스테이지 동안에, 충분한 수의 증기 모노머 (예를 들어, 원자 또는 분자)는 전형적으로 증기상으로부터 응축되어 표면 상에 초기 핵을 형성한다. 증기 모노머는 표면 상에서 지속적으로 충돌하기 때문에, 이들 초기 핵의 크기 및 밀도가 증가하여 작은 클러스터 또는 섬을 형성한다. 포화 섬 밀도에 도달한 이후에는, 인접한 섬은 전형적으로 유착되기 시작하여, 평균 섬 크기가 증가하는 한편, 섬 밀도는 감소할 것이다. 인접한 섬의 유착은 실질적으로 폐쇄된 막이 형성될 때까지 계속된다.
박막의 형성을 위해 3가지 기본적인 성장 방식이 존재할 수 있다: 1) 섬 (Volmer-Weber), 2) 층상(layer-by-layer) (Frank-van der Merwe), 및 3) Stranski-Krastanov. 섬 성장은 전형적으로 모노머의 안정한 클러스터가 표면 상에서 핵을 생성하고 성장하여 별개의 섬을 형성할 때 발생한다. 이 성장 방식은 모노머 사이의 상호작용이 모노머와 표면 사이의 상호작용보다 더 강력할 때 발생한다.
핵 생성 속도는 단위 시간 당 얼마나 많은 임계 크기의 핵이 표면 상에 형성되는지를 기술한다. 막 형성의 초기 스테이지 동안에, 핵의 밀도가 낮으며, 따라서 핵이 표면의 비교적 작은 부분을 커버하기 때문에 (예를 들어, 인접한 핵 사이에 큰 갭/공간이 존재한다), 표면 상에서 모노머의 직접적인 충돌로부터 성장할 가능성이 낮다. 그러므로, 임계 핵이 성장하는 속도는 전형적으로 표면 상에 흡착된 모노머 (예를 들어, 아다톰(adatom))가 가까운 핵으로 이동하고 부착되는 속도에 따라 다르다.
표면 상에 아다톰의 흡착 이후, 아다톰은 표면으로부터 탈착될 수도 있거나, 탈착되거나, 다른 아다톰과 상호작용하여 작은 클러스터를 형성하거나, 또는 성장하는 핵에 부착되기 전에 표면 상에서 어느 정도의 거리를 이동할 수 있다. 초기 흡착 후 아다톰이 표면 상에 남아있는 평균 양은 다음에 의해 제공된다:
상기 방정식에서, v는 표면 상에서 아다톰의 k는 볼츠만 상수(Boltzmann constant)이고, T는 온도이고, Edes는 표면으로부터 아다톰을 탈착시키는데 수반되는 에너지이다. 이 방정식으로부터 Edes의 값이 낮아질수록 아다톰이 표면으로부터 탈착되기 쉬우며, 따라서 아다톰이 표면 상에 남아있는 시간이 더 짧다. 아다톰이 확산될 수 있는 평균 거리는 다음에 의해 제공된다:
상기 식에서 α 0은 격자 상수이고 Es는 표면 확산을 위한 활성화 에너지이다. 낮은 값의 Es 및/또는 높은 값의 Es에 대하여, 아다톰은 탈착되기 전에 더 짧은 거리에서 확산되며, 따라서 성장하는 핵에 부착되거나 또 다른 아다톰 또는 아다톰의 클러스터와 상호작용할 가능성이 낮다.
막 형성의 초기 스테이지 동안에, 흡착된 아다톰이 상호작용하여 클러스터를 형성하며, 단위 면적 당 클러스터의 임계 농도는 다음에 의해 제공된다:
상기 식에서, Ei는 아다톰을 함유하는 임계 클러스터를 별도의 아다톰으로 해리시키는데 수반되는 에너지이고, n 0 은 흡착 부위의 전체 밀도이고, n 1 은 모노머 밀도이며 다음에 의해 제공된다:
상기 식에서, 
은 증기 충돌 속도이다. 전형적으로 i는 증착되는 재료의 결정 구조에 따라 다르고 안정한 핵을 형성하기 위한 임계 클리스터 크기를 결정할 것이다.
클러스터를 성장시키기 위한 임계 모노머 공급 속도는 증기 충돌의 속도 및 아다톰이 탈착되기 전에 확산될 수 있는 평균 면적로 제공된다:
따라서 임계 핵 생성 속도는 상기 방정식들의 조합에 의해 제공된다:
상기 방정식으로부터 임계 핵 생성 속도는 흡착된 아다톰에 대한 낮은 탈착 에너지, 아다톰의 확산을 위한 높은 활성화 에너지를 갖거나, 고온에 있거나, 또는 증기 충돌 속도가 낮은 표면에 대해서는 억제될 것이다.
기판 이질성, 예컨대 결함, 렛지(ledge) 또는 계단식 엣지의 부위는 Edes를 증가시켜, 이러한 부위에서 더 높은 밀도의 핵을 관찰할 수도 있다. 또한, 표면 상의 불순물 또는 오염물이 또한 Edes를 증가시킬 수도 있으며, 핵의 더 높은 밀도를 유도한다. 높은 진공 조건 하에서 실행된 증기 증착 공정에 대하여, 표면 상의 오염물의 유형 및 빈도는 진공압 및 상기 압력을 구성하는 잔류 가스의 조성에 영향을 받는다.
높은 진공 조건 하에서, 표면 상에 충돌하는 분자의 흐름 (cm2-sec 당)은 다음에 의해 제공된다:
상기 식에서 P는 압력이고, M은 분자량이다. 그러므로, 반응 기체, 예컨대 H2O의 더 높은 부분압은 증기 증착 동안에 표면 상에서 오염물의 더 높은 밀도를 유도하여, Edes를 증가시키며 따라서 더 높은 핵 밀도를 유도할 수 있다.
박막의 핵 생성 및 성장을 특성화하는데 유용한 파라미터는 다음에 의해 제공되는 고착 확률이다:
상기 식에서 Nads는 표면 상에 남아있는 (예를 들어, 막으로 통합된) 흡착된 모노머의 수이고 Ntotal은 표면 상에서 충돌하는 모노머의 총 수이다. 1과 동일한 고착 확률은 표면에 충돌하는 모든 모노머가 성장하는 막에 흡착되고 그 이후 통합된다는 것을 나타낸다. 0과 동일한 고착 확률은 표면에 충돌하는 모든 모노머가 탈착되고 그 이후 아무 막도 표면 상에 형성되지 않는다는 것을 나타낸다. 다양한 표면 상에서 금속의 고착 확률은 Walker et al., J. Phys. Chem . C 2007, 111, 765 (2006) 및 하기 실시예 섹션에서 기술된 바와 같이 고착 확률을 측정하는 다양한 기술, 예컨대 이중 수정 진동자 저울 (quartz crystal microbalance; QCM) 기술을 사용하여 평가될 수 있다.
섬의 밀도가 증가함에 따라 (예를 들어, 평균 막 두께가 증가함에 따라), 고착 확률이 달라질 수도 있다. 예를 들어, 낮은 초기 고착 확률은 평균 막 두께가 증가함에 따라 증가할 수도 있다. 이것은 섬이 없는 (맨 기판) 표면의 구역과 섬의 밀도가 높은 구역 사이의 고착 확률의 차이를 근거로 이해될 수 있다. 예를 들어, 섬의 표면에 충돌하는 모노머는 1에 가까운 고착확률을 가질 수도 있다.
그러므로 초기 고착 확률 S O 은 임의의 유의한 수의 임계 핵의 형성 전 표면의 고착 확률로서 명시될 수 있다. 초기 고착 확률의 한 측정은 재료의 증착의 초기 스테이지 동안에 재료에 대한 표면의 고착 확률을 수반할 수 있으며, 표면을 가로질러 증착된 재료의 평균 두께는 역가 이하이다. 일부 구체예의 기술 내용에서, 초기 고착 확률에 대한 역가는 1 nm으로 명시될 수 있다. 평균 고착 확률은 다음에 의해 제공된다:
상기 식에서 Snuc는 섬에 의해 커버되는 구역의 고착 확률이고, Anuc는 섬에 의해 커버되는 기판 표면의 구역의 퍼센트이다.
핵 생성 억제 코팅을 형성하는데 사용에 적합한 재료는 약 0.3 (또는 30%) 이하 또는 미만, 또는 약 0.2 이하 또는 미만, 또는 약 0.1 이하 또는 미만, 또는 약 0.05 이하 또는 미만, 및 더 구체적으로는, 약 0.03 이하 또는 미만, 약 0.02 이하 또는 미만, 약 0.01 이하 또는 미만, 약 0.08 이하 또는 미만, 약 0.005 이하 또는 미만, 약 0.003 이하 또는 미만, 약 0.001 이하 또는 미만, 약 0.0008 이하 또는 미만, 약 0.0005 이하 또는 미만, 또는 약 0.0001 이하 또는 미만의 전도성 코팅의 재료에 대한 초기 고착 확률을 나타내거나 이러한 것을 특징으로 하는 것들을 포함한다. 특히 핵 생성 억제 코팅이 적용되는 증발된 전도성 코팅 재료 (제1 전도성 코팅, 제2 전도성 코팅, 제3 전도성 코팅, 및/또는 보조 전극을 형성하는데 사용된 재료 포함)의 전체 흐름이, 예를 들어, 약 50 nm 미만, 또는 약 30 nm 미만의 전체 평균 두께를 가진 상대적으로 얇은 전도성 코팅을 형성하기 위한 양과 동등한 구체예에서, 핵 생성 억제 코팅의 초기 고착 확률은 상대적으로 높을 수도 있다 (예를 들어, 약 0.3 미만의 초기 고착 확률). 하지만, 핵 생성 억제 코팅이 적용되는 증발된 전도성 코팅 재료의 전체 흐름이, 예를 들어, 약 50 nm 초과, 약 80 nm 초과, 약 100 nm 초과, 또는 약 300 nm 초과의 전체 평균 두께를 가진 상대적으로 얇은 전도성 코팅을 형성하기 위한 양과 동등한 구체예에서, 핵 생성 억제 코팅의 초기 고착 확률은 상대적으로 낮을 수도 있다 (예를 들어, 약 0.1 미만, 약 0.05 미만, 또는 약 0.03의 초기 고착 확률). 예를 들어, 제1 핵 생성 억제 코팅, 제2 핵 생성 억제 코팅, 및/또는 제3 핵 생성 억제 코팅을 형성하는데 사용에 적합한 재료는 TAZ, BAlq, 및 이것들의 임의의 혼합물을 포함한다.
핵 생성 촉진 코팅을 형성하는데 사용에 적합한 재료는 적어도 약 0.6 (또는 60%), 적어도 약 0.7, 적어도 약 0.75, 적어도 약 0.8, 적어도 약 0.9, 적어도 약 0.93, 적어도 약 0.95, 적어도 약 0.98, 또는 적어도 약 0.99의 전도성 코팅의 재료에 대한 초기 고착 확률을 나타내거나 이러한 것을 특징으로 하는 것들을 포함한다.
적합한 핵 생성 억제 재료는 유기 재료, 예컨대 소분자 유기 재료 및 유기 폴리머를 포함한다. 적합한 유기 재료의 예는 하나 이상의 헤테로원자, 예컨대 질소 (N), 황 (S), 산소 (O), 인 (P), 및 알루미늄 (Al)을 선택적으로 포함할 수도 있는 유기 분자를 포함하는 다환식 방향족 화합물을 포함한다. 일부 구체예에서, 다환식 방향족 화합물은 각각 코어 모이어티 및 코어 모이어티에 결합된 적어도 하나의 말단 모이어티를 포함하는 유기 분자를 포함한다. 말단 모이어티의 수는 1개 이상, 2개 이상, 3개 이상, 또는 4개 이상일 수도 있다. 2개 이상의 말단 모이어티의 경우에, 말단 모이어티는 동일하거나 상이할 수도 있거나, 말단 모이어티의 서브세트는 동일하지만 적어도 하나의 나머지 말단 모이어티와 상이할 수도 있다. 일부 구체예에서, 적어도 하나의 말단 모이어티는 다음과 같은 화학 구조 (I-a), (I-b), 및 (Ic) 중 하나로 표현되는 바이페닐릴 모이어티이거나, 또는 이것들을 포함한다:
상기 식에서 점선은 바이페닐릴 모이어티와 코어 모이어티 사이에서 형성된 결합을 나타낸다. 일반적으로, (I-a), (I-b) 및 (I-c)로 나타난 바이페닐릴 모이어티는 치환되지 않거나 또는 하나 이상의 치환기로 치환된 수소 원자 중 하나 이상을 가짐으로써 치환될 수도 있다. (I-a), (I-b), 및 (I-c)로 나타난 모이어티에서, Ra 및 Rb는 독립적으로 하나 이상의 치환기의 선택적 존재를 나타내며, Ra는 단일, 이중, 삼중, 또는 사중 치환을 나타낼 수도 있고, Rb는 단일, 이중, 삼중, 사중, 또는 오중 치환을 나타낼 수도 있다. 예를 들어, 하나 이상의 치환기, Ra 및 Rb는 독립적으로 다음으로부터 선택될 수도 있다: 듀테로, 플루오로, 알킬, 예컨대 C1-C4 알킬, 사이클로알킬, 아릴알킬, 실릴, 아릴, 헤테로아릴, 플루오로알킬, 및 이것들의 임의의 조합. 특히, 하나 이상의 치환기, Ra 및 Rb는 독립적으로 다음으로부터 선택될 수도 있다: 메틸, 에틸, t-부틸, 트라이플루오로메틸, 페닐, 메틸페닐, 다이메틸페닐, 트라이메틸페닐, t-부틸페닐, 바이페닐릴, 메틸바이페닐릴, 다이메틸바이페닐릴, 트라이메틸바이페닐릴, t-부틸바이페닐릴, 플루오로페닐, 다이플루오로페닐, 트라이플루오로페닐, 폴리플루오로페닐, 플루오로바이페닐릴, 다이플루오로바이페닐릴, 트라이플루오로바이페닐릴, 및 폴리플루오로바이페닐릴. 특정 이론에 결부되지 않으면서, 표면 상에 노출된 바이페닐릴 모이어티의 존재는 전도성 재료, 예컨대 마그네슘의 증착에 대한 표면의 친화도를 낮추기 위해 표면 에너지 (예를 들어, 흡착 에너지)를 조정하거나 조절하는 역할을 할 수도 있다. 마그네슘의 증착을 억제하기 위해 표면 에너지의 유사한 조정을 수득하는 다른 모이어티 및 재료가 핵 생성 억제 코팅을 형성하는데 사용될 수도 있다.
또 다른 구체예에서, 적어도 하나의 말단 모이어티는 다음과 같은 구조 (I-d)로 표현되는 페닐 모이어티이거나, 또는 이것을 포함한다:
상기 식에서 점선은 페닐 모이어티와 코어 모이어티 사이에 형성된 결합을 나타낸다. 일반적으로, (I-d)로 표현되는 페닐 모이어티는 치환되지 않거나 또는 하나 이상의 치환기로 대체된 수소 원자 중 하나 이상을 가짐으로써 치환될 수도 있다. (I-d)로 표현되는 모이어티에서, Rc는 하나 이상의 치환기의 선택적 존재를 나타내며, Rc는 단일, 이중, 삼중, 사중, 또는 오중 치환을 나타낼 수도 있다. 하나 이상의 치환기, Rc는 독립적으로 다음으로부터 선택된다: 듀테로, 플루오로, 알킬, 예컨대 C1-C4 알킬, 사이클로알킬, 실릴, 플루오로알킬, 및 이것들의 임의의 조합. 특히, 하나 이상의 치환기, Rc는 독립적으로 다음으로부터 선택될 수도 있다: 메틸, 에틸, t-부틸, 플루오로메틸, 바이플루오로메틸, 트라이플루오로메틸, 플루오로에틸, 및 폴리플루오로에틸.
또 다른 구체예에서, 적어도 하나의 말단 모이어티는 융합된 고리 구조를 포함하는 다환식 방향족 모이어티, 예컨대 플루오렌 모이어티 또는 페닐렌 모이어티 (예컨대 다수의 (예를 들어, 3, 4개, 또는 그 이상의) 융합된 벤젠 고리를 함유하는 것들)이거나, 또는 이것을 포함한다. 이러한 모이어티의 예는 스피로비플루오렌 모이어티, 트라이페닐렌 모이어티, 다이페닐플루오렌 모이어티, 다이메틸플루오렌 모이어티, 다이플루오로플루오렌 모이어티, 및 이것들의 임의의 조합을 포함한다.
일부 구체예에서, 다환식 방향족 화합물은 다음과 같은 화학 구조 (II), (III), 및 (IV) 중 적어도 하나로 표현되는 유기 분자를 포함한다:
(II), (III), 및 (IV)에서, C는 코어 모이어티를 나타내고, T1, T2, 및 T3은 코어 모이어티에 결합된 말단 모이어티를 나타낸다. 1, 2, 및 3개의 말단 모이어티가 (II), (III), 및 (IV)에서 도시되지만, 3개 초과의 말단 모이어티가 포함될 수도 있다는 것을 이해해야 한다.
일부 구체예에서, C는 헤테로환식 모이어티, 예컨대 하나 이상의 질소 원자를 포함하는 헤테로환식 모이어티, 예로서 트라이아졸 모이어티이거나, 또는 이것을 포함한다. 일부 구체예에서, C는 금속 원자 (예컨대 전이 원자 및 전이 후 원자), 예컨대 알루미늄 원자, 구리 원자, 이리듐 원자, 및/또는 백금 원자이거나, 또는 이것을 포함한다. 일부 구체예에서, C는 질소 원자, 산소 원자, 및/또는 인 원자이거나, 또는 이것을 포함한다. 일부 구체예에서, C는 환식 탄화수소 모이어티이거나, 또는 이것을 포함하며, 이것은 방향족일 수도 있다. 일부 구체예에서, C는 분지형이거나 비분지형일 수도 있는 치환 또는 비치환 알킬, 사이클로알키닐 (예컨대 1 내지 7개의 탄소 원자를 함유하는 것들), 알케닐, 알키닐, 아릴 (예컨대 페닐, 나프틸, 티에닐, 및 인돌릴), 아릴알킬, 헤테로환식 모이어티 (예컨대 모르폴리노, 피페르디노 및 피롤리디노와 같은 환식 아민), 환식 에테르 모이어티 (예컨대 테트라하이드로푸란 및 테트라하이드로피란 모이어티), 헤테로아릴 (예컨대 피롤, 푸란, 티오펜, 이미다졸, 옥사졸, 티아졸, 트라이아졸, 피라졸, 피리딘, 피라진, 피리미딘, 다환식 헤테로방향족 모이어티, 및 다이벤질티오페닐), 플루오렌 모이어티, 실릴, 및 이것들의 임의의 조합이거나, 또는 이것을 포함한다.
(II), (III), 및 (IV)에서, T1은 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 모이어티, 또는 상기 기술된 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 모이어티이거나, 또는 이것들을 포함한다. 모이어티, T1은 코어 모이어티에 직접적으로 결합될 수 있거나, 또는 링커 모이어티를 통해 코어 모이어티에 결합될 수도 있다. 링커 모이어티의 예는 -O- (사익 식에서 O는 산소 원자를 나타냄), -S- (상기 식에서 S는 황 원자를 나타냄), 및 1, 2, 3, 4개, 또는 그 이상의 탄소 원자를 포함하고, 비치환되거나 치환될 수도 있고, 선택적으로 하나 이상의 헤테로원자를 포함할 수도 있는 환식 또는 비환식 탄화수소 모이어티를 포함한다. 코어 모이어티와 하나 이상의 말단 모이어티 사이의 결합은, 특히 유기 금속 화합물의 경우에는, 공유 결합 또는 금속 요소 및 유기 요소 사이에서 형성된 결합일 수도 있다.
(III)에서, T1 및 T2는, 적어도 T1이 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 모이어티, 또는 상기 기술된 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 모이어티이거나, 또는 이것을 포함하는 한, 동일하거나 상이할 수도 있다. 예를 들어, T1 및 T2는 각각 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 모이어티, 또는 상기 기술된 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 모이어티이거나, 또는 이것을 포함할 수도 있다. 또 다른 예로서, T1은 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 모이어티, 또는 상기 기술된 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 모이어티이거나, 또는 이것을 포함하지만, T2는 이러한 모이어티가 없을 수도 있다. 일부 구체예에서, T2는 방향족일 수도 있고, 단일 고리 구조를 포함하거나 다환식일 수도 있고, 치환되거나 치환되지 않을 수도 있고, 코어 모이어티에 직접적으로 결합되거나 링커 모이어티를 통해 코어 모이어티에 결합될 수도 있는 환식 탄화수소 모이어티이거나, 또는 이것을 포함한다. 일부 구체예에서, T2는 단일 고리 구조를 포함하거나 다환식일 수도 있고, 치환되거나 치환되지 않을 수도 있고, 코어 모이어티에 직접적으로 결합되거나 링커 모이어티를 통해 코어 모이어티에 결합될 수도 있는 헤테로환식 모이어티, 예컨대 하나 이상의 질소 원자를 포함하는 헤테로환식 모이어티이거나, 또는 이것을 포함한다. 일부 구체예에서, T2는 치환되거나 치환되지 않을 수도 있고, 선택적으로 하나 이상의 헤테로원자를 포함할 수도 있고, 코어 모이어티에 직접적으로 결합되거나 링커 모이어티를 통해 코어 모이어티에 결합될 수도 있는 비환식 탄화수소 모이어티이거나, 또는 이것을 포함한다. T1 및 T2가 상이한 일부 구체예에서, T2는 T1과 비슷한 크기를 가진 모이어티로부터 선택될 수도 있다. 구체적으로, T2는 T1의 분자량의 약 2배 이하, 약 1.9배 이하, 약 1.7배 이하, 약 1.5배 이하, 약 1.2배 이하, 또는 약 1.1배 이하의 분자량을 가진 상기 나열된 모이어티로부터 선택될 수도 있다. 특정 이론에 결부되지 않으면서, (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 모이어티, 또는 상기 기술된 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 모이어티와 상이하거나 또는 이것이 없는 말단 모이어티 T2가 포함될 때, T1에 관하여 비슷한 크기의 T2는 분자 스태킹, 입체 장애, 또는 이러한 효과들의 조합으로 인해 T1의 노출을 저해할 수도 있는 대량의 말단 기와는 달리 표면 상에서 T1의 노출을 촉진할 수 있는 것으로 상정된다.
(IV)에서, T1, T2, 및 T3은, 적어도 T1이 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 모이어티, 또는 상기 기술된 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 모이어티이거나, 또는 이것을 포함하는 한, 동일하거나 상이할 수도 있다. 예를 들어, T1, T2, 및 T3는 각각 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 모이어티, 또는 상기 기술된 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 모이어티이거나, 또는 이것을 포함할 수도 있다. 또 다른 예로서, T1 및 T2는 각각 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 모이어티, 또는 상기 기술된 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 모이어티이거나, 또는 이것을 포함할 수도 있지만, T3은 이러한 모이어티가 없을 수도 있다. 또 다른 예로서, T1 및 T3은 각각 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 모이어티, 또는 상기 기술된 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 모이어티이거나, 또는 이것을 포함할 수도 있지만, T2는 이러한 모이어티가 없을 수도 있다. 추가의 예로서, T1은 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 모이어티, 또는 상기 기술된 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 모이어티이거나, 또는 이것을 포함하지만, T2 및 T3 둘 다는 이러한 모이어티가 없을 수도 있다. 일부 구체예에서, 적어도 하나의 T2 및 T3은 방향족, 단일 고리 구조를 포함하거나 다환식일 수도 있고, 치환되거나 치환되지 않을 수도 있고, 코어 모이어티에 직접적으로 결합되거나 링커 모이어티를 통해 코어 모이어티에 결합될 수도 있는 환식 탄화수소 모이어티이거나, 또는 이것을 포함한다. 일부 구체예에서, 적어도 하나의 T2 및 T3은 단일 고리 구조를 포함하거나 다환식일 수도 있고, 치환되거나 치환되지 않을 수도 있고, 코어 모이어티에 직접적으로 결합되거나 링커 모이어티를 통해 코어 모이어티에 결합될 수도 있는 헤테로환식 모이어티, 예컨대 하나 이상의 질소 원자를 포함하는 헤테로환식 모이어티이거나, 또는 이것을 포함한다. 일부 구체예에서, 적어도 하나의 T2 및 T3은 치환되거나 치환되지 않을 수도 있고, 선택적으로 하나 이상의 헤테로원자를 포함할 수도 있고, 코어 모이어티에 직접적으로 결합되거나 링커 모이어티를 통해 코어 모이어티에 결합될 수도 있는 비환식 탄화수소 모이어티이거나, 또는 이것을 포함한다. T1, T2, 및 T3이 상이한 일부 구체예에서, T2 및 T3은 T1과 비슷한 크기를 가진 모이어티로부터 선택될 수도 있다. 구체적으로, T2 및 T3은 T1의 분자량의 약 2배 이하, 약 1.9배 이하, 약 1.7배 이하, 약 1.5배 이하, 약 1.2배 이하, 또는 약 1.1배 이하의 분자량을 가진 상기 나열된 모이어티로부터 선택될 수도 있다. 특정 이론에 결부되지 않으면서, (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 모이어티, 또는 상기 기술된 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 모이어티와 상이하거나 이것이 없는 말단 모이어티 T2 및 T3이 포함될 때, T1에 관하여 비슷한 크기의 T2 및 T3은 분자 스태킹, 입체 장애, 또는 이러한 효과들의 조합으로 인해 T1의 노출을 저해할 수도 있는 대용량 말단 기와 달리, 표면에서 T1의 노출을 촉진하는 것으로 상정된다.
적합한 핵 생성 억제 재료는 폴리머 재료를 포함한다. 이러한 폴리머 재료의 예는, 제한되는 것은 아니지만, 과불소화 폴리머 및 폴리테트라플루오로에틸렌 (PTFE)을 포함하는 플루오로폴리머; 폴리비닐바이페닐; 폴리비닐카르바졸 (PVK); 및 상기 기술된 바와 같은 복수의 다환식 방향족 화합물을 폴리머화함으로써 형성된 폴리머를 포함한다. 또 다른 예에서, 폴리머 재료는 복수의 모노머를 폴리머화함으로써 형성된 폴리머를 포함하며, 모노머 중 적어도 하나는 (I-a), (I-b), (I-c), 또는 (I-d)로 표현되는 모이어티, 또는 상기 기술된 바와 같은 융합된 고리 구조를 포함하는 다환식 방향족 모이어티이거나, 또는 이것을 포함하는 말단 모이어티를 포함한다.
더 명확하게 하기 위해, 상기 언급된 핵 생성 억제 재료 중 어느 것이 제1 핵 생성 억제 코팅, 제2 핵 생성 억제 코팅, 제3 핵 생성 억제 코팅, 및/또는 임의의 다른 핵 생성 억제 코팅을 형성하는데 사용될 수도 있다.
일부 구체예에서, 제작 공정 중에 증착된 다양한 핵 생성 억제 코팅은 전도성 코팅이 증착된 후, 예를 들어, 용매 또는 플라스마 에칭(etching) 공정을 사용하여 제거될 수 있다. 따라서, 일부 구체예에서, 디바이스는 제1 방출 영역 및 제2 방출 영역, 및 제1 및 제2 방출 영역 위에 배치된 전도성 코팅을 포함할 수도 있으며, 전도성 코팅은 제1 방출 영역에서 제1 두께 및 제2 방출 영역에서 제2 두께를 갖는다. 제1 두께는 제2 두께보다 작거나 클 수도 있다. 제1 방출 영역 및 제2 방출 영역은 서로 상이한 파장 또는 방출 스펙트럼을 가진 광을 방출하도록 구성될 수도 있다. 예를 들어, 제1 방출 영역 및 제2 방출 영역은 전자 발광 디스플레이 디바이스의 부분 픽셀 영역에 상응할 수도 있다.
상기 구체예 중 적어도 일부는 다양한 층 또는 코팅에 관하여 기술되어 있으며, 제1, 제2, 및 제3 핵 생성 억제 코팅, 하나 이상의 핵 생성 촉진 코팅, 제1, 제2, 및 제3 전도성 코팅, 및 증발 공정을 사용하여 형성되는 보조 전극을 포함한다. 이해되는 것처럼, 증발 공정은 하나 이상의 원재료가 저압 (예를 들어, 진공) 환경 하에 증발되거나 승화되고 하나 이상의 증발된 원재료의 탈승화를 통해 표적 표면 상에 증착되는 PVD 공정의 한 유형이다. 다양하고 상이한 증발 공급원은 원재료를 가열하는데 사용될 수도 있으며, 이와 같이, 원재료가 다양한 방식으로 가열될 수 있다는 것을 알 수 있다. 예를 들어, 원재료는 전기 필라멘트, 전자 빔, 유도성 가열에 의해, 또는 저항성 가열에 의해 가열될 수 있다. 이에 더하여, 이러한 층 또는 코팅은 포토리소그래피, 프린팅, OVPD, LITI 패턴화, 및 이것들의 조합을 포함한 다른 적합한 공정을 사용하여 증착 및/또는 패턴화될 수도 있다. 이 공정들은 또한 다양한 패턴을 달성하기 위해 섀도 마스크와 조합하여 사용될 수도 있다.
예를 들어, 마그네슘은 더 빠른 증착 속도, 예컨대 초 당 약 10 내지 30 nm 또는 그 이상을 달성하기 위해 최대 약 600℃의 원천 온도에서 증착될 수도 있다. 하기 표 1에 관하여, 약 1 nm의 풀러렌-처리된 유기 표면 상에 실질적으로 순수한 마그네슘을 증착하기 위해 크누센 세포(Knudsen cell) 공급원을 사용하여 측정된 다양한 증착 속도가 제공된다. 제한되는 것은 아니지만, 공급원과 기판 사이의 거리, 기판의 특성, 기판 상에 핵 생성 촉진 코팅의 존재, 사용된 공급원의 종류 및 공급원으로부터 증팔된 재료의 흐름의 형상화를 포함하는 다른 요인이 또한 증착 속도에 영향을 줄 수도 있다는 것을 알 수 있다.
| 샘플 # | 온도 (℃) | 속도 (옹스트롬/s) |
| 1 | 510 | 10 |
| 2 | 525 | 40 |
| 3 | 575 | 140 |
| 4 | 600 | 160 |
당업자는 사용된 특정 처리 조건이 증착을 실행하는데 사용되는 장치에 따라 달라질 수도 있다는 것을 알 수 있을 것이다. 또한 더 높은 증착 속도는 일반적으로 더 높은 공급원 온도에서 얻어진다는 것을 알 수 있지만; 예를 들어, 기판을 증착 공급원에 더 가까이 배치하는 것과 같이 다른 증착 조건이 선택될 수 있다.
전도성 코팅을 증착하는데 사용된 증착 원재료는 혼합물 또는 화합물일 수도 있고, 일부 구체예에서, 증착 동안에는 혼합물 또는 화합물의 적어도 하나의 구성요소가 기판에 증착되지 않는다 (예를 들어, 마그네슘과 비교하여 상대적으로 소량으로 증착된다). 일부 구체예에서, 원재료는 구리-마그네슘 (Cu-Mg) 혼합물 또는 Cu-Mg 화합물일 수도 있다. 일부 구체예에서, 마그네슘 증착 공급원에 대한 원재료는 마그네슘 및 마그네슘보다 낮은 증기압을 가진 재료, 예를 들어, Cu를 포함한다. 다른 구체예에서, 마그네슘 증착 공급원에 대한 원재료는 실질적으로 순수한 마그네슘이다. 구체적으로, 실질적으로 순수한 마그네슘은 순수한 마그네슘 (99.99% 및 그 이상의 순도의 마그네슘)과 비교하여 실질적으로 유사한 성질 (예를 들어, 핵 생성 억제 및 촉진 코팅 상에서의 초기 고착 확률)을 나타낼 수 있다. 예를 들어, 핵 생성 억제 코팅 상에서 실질적으로 순수한 마그네슘의 초기 고착 확률은 핵 생성 억제 코팅 상에서의 99.99% 순도 마그네슘의 초기 고착 확률의 ±10% 이내 또는 ±5% 이내일 수 있다. 마그네슘의 순도는 약 95% 또는 그 이상, 약 98% 또는 그 이상, 약 99% 또는 그 이상, 또는 약 99.9% 또는 그 이상일 수도 있다. 전도성 코팅을 증착하는데 사용된 증착 원재료는 마그네슘 대신에, 또는 마그네슘과 조합하여 다른 금속을 포함할 수도 있다. 예를 들어, 원재료는 높은 증기압 재료, 예컨대 이테르븀 (Yb), 카드뮴 (Cd), 아연 (Zn), 또는 이것들의 임의의 조합을 포함할 수도 있다.
방법 및 상기 기술된 바와 같은 방법을 사용하여 형성된 전극의 다양한 구체예는 다양한 픽셀 및 부분 픽셀 배열을 가진 디바이스와 함께 사용될 수도 있다. 예를 들어, 디바이스는 복수의 픽셀을 포함하는 RGB 디바이스일 수도 있으며, 각 픽셀은 빨간색 부분 픽셀, 초록색 부분 픽셀, 및 파란색 부분 픽셀을 포함한다. 부분 픽셀 배열의 다른 예는 도 17-21에서 예시된다.
도 17은 한 구체예에 따르는 다이아몬드 픽셀 배열을 가진 OLED 디바이스 (1700)의 개략도이다. OLED 디바이스 (1700)는 인접한 PDL (1730) 사이에 배치된 복수의 PDL (1730) 및 방출 영역 (1712a-c) (부분 픽셀)을 포함한다. 방출 영역 (1712a-c)은, 예를 들어, 초록색 부분 픽셀에 상응할 수도 있는 제1 부분 픽셀 (1712a), 예를 들어, 파란색 부분 픽셀에 상응할 수도 있는 제2 부분 픽셀 (1712b), 예를 들어, 빨간색 부분 픽셀에 상응할 수도 있는 제3 부분 픽셀 (1712c)에 상응하는 것들을 포함한다.
도 18은 도 17에서 나타난 선 A-A를 따라 취해진 OLED 디바이스 (1700)의 개략도이다. 도 18에서 더 분명하게 예시된 바와 같이, 디바이스 (1700)는 기판 (1703) 및 기초 기판 (1703)의 표면 상에 형성된 복수의 양극 유닛 (1721)을 포함한다. 기판 (1703)은 복수의 트랜지스터 및 기초 기판을 더 포함할 수도 있으며, 이것들은 단순화를 위해 도면에서 생략되었다. 유기층 (1715)은 인접한 PDL (1730) 사이의 영역에서 각각의 양극 유닛 (1721)의 상부에서 제공되고, 공통 음극 (1742)은 유기층 (1715) 및 PDL (1730) 위에 제공되어 제1 부분 픽셀 (1712a)을 형성한다. 상기 기술된 바와 같이, 공통 음극 (1745)의 두께는 상이한 부분 픽셀 사이에서 달라질 수 있다. 유기층 (1715)은 복수의 유기층 및/또는 무기층을 포함할 수도 있다. 예를 들어, 이러한 층은 정공수송층, 정공주입층, 전자발광층, 전자주입층, 및/또는 전자수송층을 포함할 수도 있다. 제1 부분 픽셀 (1712a)에 상응하는 공통 음극 (1742)의 영역 위에 핵 생성 억제 코팅 (1745)이 제공된다. 보조 전극 (1751)은 핵 생성 억제 코팅 (1745)에 의해 노출되거나 또는 코팅되지 않은 영역 위에 배치될 수도 있다. 예를 들어, 이러한 영역은 PDL (1730)의 실질적으로 평평한 영역에 상응하는 공통 음극 (1742)의 일부를 포함할 수도 있다. 핵 생성 억제 코팅 (1745)은 또한 굴절률-정합 코팅의 역할을 할 수도 있다. 박막 캡슐화 층 (1761)은 디바이스 (1700)를 캡슐화하기 위해 선택적으로 제공될 수도 있다. 핵 생성 억제 코팅 (1745)의 두께는 또한 각각의 부분 픽셀에 대한 광학적 미세공동 효과를 조정하기 위해 상이한 부분 픽셀 사이에서 달라질 수도 있다.
도 19는 도 17에서 나타난 선 B-B를 따라 취해진 OLED 디바이스 (1700)의 개략도를 나타낸다. 디바이스 (1700)는 기판 (1703)의 표면 상에 형성된 복수의 양극 유닛 (1721), 및 인접한 PDL (1730) 사이의 영역에서 각각의 양극 유닛 (1721)에 대한 상부에 제공된 유기층 (1716 또는 1717)을 포함한다. 공통 음극 (1742)이 유기층 (1716 및 1717) 및 PDL (1730) 위에 제공되어 각각 제2 부분 픽셀 (1712b) 및 제3 부분 픽셀 (1712c)을 형성한다. 핵 생성 억제 코팅 (1745)이 부분 픽셀 (1712b 및 1712c)에 상응하는 공통 음극 (1742)의 영역 위에 제공된다. 보조 전극 (1751)은 커버되지 않거나 또는 핵 생성 억제 코팅 (1745)으로부터 노출된 공통 음극 (1742)의 영역 위에 배치된다. 예를 들어, 이들 영역은 PDL (1730)의 실질적으로 평평한 영역을 코팅하는 영역에 상응할 수도 있다. 핵 생성 억제 코팅 (1745)은 또한 굴절률-정합 코팅의 역할을 할 수도 있다. 박막 캡슐화 층 (1761)은 디바이스 (1700)를 캡슐화하기 위해 선택적으로 제공될 수도 있다.
도 20A는 또 다른 구체예에 따르는 픽셀 배열을 가진 OLED 디바이스 (2000)의 개략도이다. 구체적으로, 디바이스 (2000)는 방출 영역 (2012a-c) (부분 픽셀)을 분리하는 복수의 PDL (2030)을 포함한다. 예를 들어, 제1 부분 픽셀 (2012a)은 초록색 부분 픽셀에 상응할 수도 있고, 제2 부분 픽셀 (2012b)은 파란색 부분 픽셀에 상응할 수도 있고, 제3 부분 픽셀 (2012c)은 빨간색 부분 픽셀에 상응할 수도 있다. 도 20B는 도 20A의 구체에에 따르는 픽셀 배열을 가진 OLED 디바이스의 이미지이다. 도시되지 않았지만, 디바이스 (2000)는 방출 영역에서 다양한 두께를 가진 공통 음극, 및/또는 디바이스 (2000)의 비-방출 영역 위에 제공된 보조 전극을 더 포함할 수도 있다. 예를 들어, 보조 전극은 PDL (2030)의 실질적으로 평평한 부분에 상응하는 공통 음극의 영역 위에 배치될 수도 있다.
도 21A는 또 다른 구체예에 따르는 AMOLED 디바이스 (4300)의 일부를 예시하며 AMOLED 디바이스 (4300)는 복수의 광 투과성 영역을 포함한다. 예시된 바와 같이, AMOLED 디바이스 (4300)는 복수의 픽셀 (4321)을 포함한다. 각각의 픽셀 (4321)은 부분 픽셀 영역 (4331)을 포함하며, 이것은 복수의 부분 픽셀 (4333, 4335, 4337), 및 광 투과성 영역 (4351)을 더 포함한다. 예를 들어, 부분 픽셀 (4333)은 빨간색 부분 픽셀에 상응할 수도 있고, 부분 픽셀 (4335)은 초록색 부분 픽셀에 상응할 수도 있고, 부분 픽셀 (4337)은 파란색 부분 픽셀에 상응할 수도 있다. 설명된 바와 같이, 광 투과성 영역 (4351)은 실질적으로 투명해서 광을 디바이스 (4300)를 통해 통과시킨다.
도 21B는 한 구체예에 따르는 선 A-A를 따라 취해진 디바이스 (4300)의 횡단면도를 예시한다. 디바이스 (4300)는 기초 기판 (4310), TFT (4308), 절연층 (4342), 및 절연층 (4342) 위에 형성되고 TFT (4308)와 전기적으로 통신 중인 양극 (4344)을 포함한다. 제1 PDL (4346a) 및 제2 PDL (4346b)이 절연층 (4342) 위에 형성되어 양극 (4344)의 엣지를 커버한다. 하나 이상의 유기층 (4348)이 증착되어 양극 (4344)의 노출된 영역 및 PDL (4346a, 4346b)의 일부를 커버한다. 그 다음에 제1 전도성 코팅 (4350)이 하나 이상의 유기층 (4348) 위에 증착된다. 예시된 구체예에서, 제1 전도성 코팅 (4350)은 부분 픽셀 영역 (4331) 및 광 투과성 영역 (4351) 둘 다 위에 배치된다. 이러한 구체예에서, 제1 전도성 코팅 (4350)은 실질적으로 투명하거나 또는 광-투과성일 수도 있다. 예를 들어, 제1 전도성 코팅 (4350)의 두께는 상대적으로 얇으며 이로 인해 제1 전도성 코팅 (4350)의 존재는 광 투과성 영역 (4351)을 통해 광의 투과를 실질적으로 감쇠시키지 않는다. 제1 전도성 코팅 (4350)은, 예를 들어, 오픈 마스크 또는 무 마스크 증착 공정을 사용하여 증착될 수도 있다. 그 다음에, 핵 생성 억제 코팅 (4362)이 증착되어 광 투과성 영역 (4351)에 상응하는 디바이스 (4300)의 일부를 커버한다. 이어서 전체 디바이스 표면이 성 코팅 (4352)을 형성하기 위해 재료의 증기 흐름에 노출되며, 따라서 제1 전도성 코팅 (4350)의 코팅되지 않은 영역 위에 제2 전도성 코팅 (4352)의 선택적 증착을 유발한다. 구체적으로, 제2 전도성 코팅 (4352)은 부분 픽셀 영역 (4331)에 상응하는 디바이스 (4300)의 일부 위에 배치된다. 이 방식으로, 디바이스 (4300)에 대한 음극은 제1 전도성 코팅 (4350) 및 제2 전도성 코팅 (4352)의 조합에 의해 형성된다.
일부 구체예에서, 제1 전도성 코팅 (4350)의 두께는 제2 전도성 코팅 (4352)의 두께보다 작다. 이 방식으로, 광 투과성 영역 (4351)에서 상대적으로 높은 광 투과율이 유지될 수 있다. 예를 들어, 제1 전도성 코팅 (4350)의 두께는, 예를 들어, 약 30 nm 미만, 약 25 nm 미만, 약 20 nm 미만, 약 15 nm 미만, 약 10 nm 미만, 약 8 nm 미만, 또는 약 5 nm 미만일 수도 있고, 제2 전도성 코팅 (4352)의 두께는, 예를 들어 미만, 약 30 nm 미만, 약 25 nm 미만, 약 20 nm 미만, 약 15 nm 미만, 약 10 nm 미만, 또는 약 8 nm 미만일 수도 있다. 다른 구체예에서, 제1 전도성 코팅 (4350)의 두께는 제2 전도성 코팅 (4352)의 두께보다 두껍다. 또 다른 구체예에서, 제1 전도성 코팅 (4350)의 두께 및 제2 전도성 코팅 (4352)의 두께는 실질적으로 거의 동일할 수도 있다.
제1 전도성 코팅 (4350) 및 제2 전도성 코팅 (4352)을 형성하는데 사용될 수 있는 재료(들)는 제1 전도성 코팅 (1371) 및 제2 전도성 코팅 (1372)을 형성하는데 사용된 것들과 실질적으로 동일할 수도 있다. 이러한 재료는 다른 구체예에 관하여 상기 기술되었기 때문에, 이들 재료들의 설명은 간결성의 이유로 생략된다.
디바이스 (4300)에서, 광 투과성 영역 (4351)은 그것을 통한 광의 투과에 실질적으로 영향을 줄 수도 있는 임의의 재료들이 실질적으로 없다. 특히, TFT (4308), 양극 (4344), 및 보조 전극은 모두 이들 구성요소가 광이 광 투과성 영역 (4351)을 통해 투과되는 것을 감쇠시키거나 또는 지연시키지 않도록 부분 픽셀 영역 (4331) 내에 위치한다. 이러한 배열은 전형적인 가시 거리의 디바이스 (4300)를 보는 시청자가 픽셀이 꺼져 있거나 비-방출성일 때 디바이스 (4300)를 통해 볼 수 있게 하며, 따라서 투명한 AMOLED 디스플레이를 생성한다.
도 21C는 또 다른 구체예에 따르는 디바이스 (4300')의 횡단면을 예시하며, 제1 전도성 코팅 (4350')은 부분 픽셀 영역 (4331)에 선택적으로 배치되고 광 투과성 영역 (4351)은 제1 전도성 코팅 (4350')을 형성하는데 사용된 재료가 실질적으로 없거나, 또는 이것으로부터 노출된다. 예를 들어, 디바이스 (4300')의 제작 동안에, 핵 생성 억제 코팅 (4362)은 제1 전도성 코팅 (4350')을 증착하기 전에 광 투과성 영역 (4351)에 증착될 수도 있다. 이 방식으로, 제1 전도성 코팅 (4350')은 오픈 마스크 또는 무 마스크 증착 공정을 사용하여 부분 픽셀 영역 (4331)에 선택적으로 증착될 수도 있다. 상기 설명된 바와 같이, 제1 전도성 코팅 (4350')을 형성하는데 사용된 재료는 일반적으로 핵 생성 억제 코팅 (4362)의 표면으로 증착되는 것에 대하여 상대적으로 불량한 친화도 (예를 들어, 낮은 초기 고착 확률)를 나타낸다. 예를 들어, 제1 전도성 코팅 (4350')은 높은 증기압 재료, 예컨대 이테르븀 (Yb), 아연 (Zn), 카드뮴 (Cd) 및 마그네슘 (Mg)을 포함할 수도 있다. 일부 구체예에서, 제1 전도성 코팅 (4350')은 순수한 또는 실질적으로 순수한 마그네슘을 포함할 수도 있다. 제1 전도성 코팅 (4350')이 없거나 실질적으로 없는 광 투과성 영역 (4351)을 제공함으로써, 이러한 영역의 광 투과율은, 예를 들어, 도 21B의 디바이스 (43OO)와 비교하여, 어떤 경우에는 바람직하게 향상될 수도 있다.
도시되지 않았지만, 도 21B의 AMOLED 디바이스 (4300) 및 도 21C의 AMOLED 디바이스 (4300')는 각각 제1 전도성 코팅 (4350 또는 4350')과 아래에 있는 표면 (예를 들어, 유기층 4348) 사이에 배치된 핵 생성 촉진 코팅을 더 포함할 수도 있다. 이러한 핵 생성 촉진 코팅은 또한 핵 생성 억제 코팅 (4362)과 아래에 있는 표면 (예를 들어, PDL (4346a-b)) 사이에 배치될 수도 있다.
일부 구체예에서, 핵 생성 억제 코팅 (4362)은 유기층 (4348) 중 적어도 하나와 동시에 형성될 수 있다. 예를 들어, 핵 생성 억제 코팅 (4362)을 형성하기 위한 재료는 또한 유기층 (4348) 중 적어도 하나를 형성하는데 사용될 수 있다. 이 방식으로, 디바이스 (4300 또는 4300')를 제작하기 위한 스테이지의 수가 감소될 수도 있다.
일부 구체예에서, 상기 다른 구체예에 관하여 기술된, 제2 전도성 코팅 및 제3 전도성 코팅을 포함하는 추가적인 전도성 코팅은 또한 부분 픽셀 (4333, 4335, 및 4337) 위에 제공될 수도 있다. 추가적으로, 일부 구체예에서, 보조 전극은 또한 디바이스 (4300, 4300')의 비-방출 영역에서 제공될 수도 있다. 예를 들어, 이러한 보조 전극은 그것이 부분 픽셀 영역 (4331) 또는 광 투과성 영역 (4351)에서 광 투과율에 실질적으로 영향을 미치지 않도록 인접한 픽셀 (4321) 사이의 영역에서 제공될 수도 있다. 보조 전극은 또한 부분 픽셀 영역 (4331)과 광 투과성 영역 (4351) 사이의 영역에서 제공될 수도 있고, 및/또는 원하는 경우, 인접한 부분 픽셀 사이에서 제공될 수도 있다.
일부 구체예에서, 유기층 (4348)을 포함한 다양한 층 또는 코팅은 이러한 층 또는 코팅이 실질적으로 투명한 경우 광 투과성 영역 (4351)의 일부를 커버할 수 있다. 대안으로, PDL (4346a, 4346b)은 원하는 경우 광 투과성 영역 (4351)으로부터 생략될 수도 있다.
도 21A 및 도 21B에서 예시된 배열 이외의 픽셀 및 부분 픽셀 배열이 또한 사용될 수 있다는 것을 알 수 있다.
AMOLED 디스플레이 디바이스를 도시하는 상기 언급된 구체예에서 예시된 디바이스를 캡슐화하기 위해 장벽 코팅 (미도시)이 제공될 수도 있다. 알 수 있는 바와 같이, 이러한 장벽 코팅은 산화에 취약한 유기층 및 음극을 포함한 다양한 디바이스 층을 습기 및 주위 공기에 노출되는 것으로부터 억제할 수도 있다. 예를 들어, 장벽 코팅은 프린팅, CVD, 스퍼터링, ALD, 상기 언급된 것들의 임의의 조합에 의해, 또는 임의의 다른 적합한 방법에 의해 형성되는 박막 캡슐화일 수도 있다. 장벽 코팅은 또한 접착제를 사용하여 사전 형성된 차단 막을 디바이스로 적층함으로써 제공될 수 있다. 예를 들어, 장벽 코팅은 유기 재료, 무기 재료, 또는 둘 다의 조합을 포함하는 다중층 코팅일 수도 있다. 장벽 코팅은 일부 구체예에서 게터형 재료(getter material) 및/또는 건조제를 더 포함할 수도 있다.
이해되는 것처럼, TFT (예를 들어, 도 21B에서 도시된 TFT (4308))를 포함하는 백플레인의 다양한 층 및 부분은 다양한 적합한 재료 및 공정을 사용하여 제작될 수 있다. 예를 들어, TFT는 유기 또는 무기 재료를 사용하여 제작될 수도 있으며, 이것은 CVD, PECVD, 레이저 어닐링(laser annealing), 및 PVD (예컨대 스퍼터링)와 같은 기술을 사용하여 증착되고 및/또는 처리될 수 있다. 이해된 것처럼, 이러한 층은 아래에 있는 디바이스 층을 커버하는 포토레지스트(photoresist)의 선택적 일부를 UV 광에 노출하기 위해 포토마스크(photomask)를 사용하는 포토리소그래피를 사용하여 패턴화될 수도 있다. 사용된 포토레지스트의 유형에 따라, 포토마스크의 노출된 부분 또는 노출되지 않은 부분이 세척되어 아래에 있는 디바이스 층의 원하는 부분(들)을 나타낼 수도 있다. 그 다음에 패턴화된 표면이 화학적으로 또는 물리적으로 에칭되어 디바이스층의 노출된 부분을 효과적으로 제거할 수도 있다.
게다가, 상기 특정 구체예에서 상부-게이트 TFT가 예시되고 기술되었지만, 다른 TFT 구조가 사용될 수도 있다는 것을 알 수 있을 것이다. 예를 들어, TFT는 하부-게이트 TFT일 수도 있다. TFT는 n형 TFT 또는 p형 TFT일 수도 있다. TFT 구조의 예는 비정질 실리콘 (a-Si), 인듐 갈륨 아연 산화물(IGZO), 및 저온 다결정 실리콘 (LTPS)을 이용하는 것들을 포함한다.
전극, 하나 이상의 유기층, 픽셀 규정 층, 및 캡핑 층(캡핑층)을 포함한 프론트플레인의 다양한 층 및 부분은 열 증발 및/또는 프린팅을 포함한 임의의 적합한 증착 공정을 사용하여 증착될 수도 있다. 예를 들어, 섀도 마스크가 이러한 재료를 증착할 때 원하는 패턴을 생산하는데 적절하게 사용될 수도 있고, 다양한 에칭 및 선택적 증착 공정이 또한 다양한 층을 패턴화하는데 사용될 수도 있다는 것을 알 수 있을 것이다. 이러한 방법의 예는, 제한되는 것은 아니지만, 포토리소그래피, 프린팅 (예컨대 잉크 또는 증기 제트 프린팅 및 릴-투-릴 프린팅), CVD, PVD (예컨대 스퍼터링), OVPD, 및 LITI 패턴화를 포함한다.
실시예
일부 구체예의 양태가 이제 다음 실시예를 참고하여 예시되고 기술될 것이며, 이것들은 어떠한 방법으로도 본 개시물의 범위를 제한하려는 의도는 아니다.
본원의 실시예에서 사용된 바와 같이, 재료의 층 두께에 대한 지시대상은 표적 표면 (또는 선택적 증착의 경우에 표면의 표적 영역(들)) 상에 증착된 재료의 양을 말하며, 이것은 언급된 층 두께를 가진 균일한 두께의 재료의 층을 가진 표적 표면을 커버하기 위한 재료의 양에 상응한다. 예로서, 10 nm의 층 두께를 증착하는 것은 표면 상에 증착된 재료의 양이 10 nm 두께인 균일한 두께의 재료의 층을 형성하기 위한 재료의 양에 상응한다는 것을 나타낸다. 예를 들어, 분자 또는 원자의 가능한 스태킹 또는 클러스터링으로 인해, 증착된 재료의 실제 두께가 균일하지 않을 수도 있다는 것을 알 수 있을 것이다. 예를 들어, 10 nm의 층 두께를 증착하는 것은 10 nm 초과의 실제 두께를 가진 증착된 재료의 일부 부분, 또는 10 nm 미만의 실제 두께를 가진 증착된 재료의 다른 부분을 수득할 수도 있다. 표면 상에 증착된 재료의 특정 층 두께는 표면을 가로질러 증착된 재료의 평균 두께에 상응할 수 있다.
예시의 실례에서 사용된 특정 재료의 분자 구조가 하기 제공된다.
실시예 1
핵 생성 억제 코팅 또는 핵 생성 촉진 코팅으로 사용을 위한 다양한 재료의 성질을 측정하기 위해서, 한 세트의 수정 진동자 저울 (QCM)을 사용하여 일련의 실험을 실행하였다.
이해되는 것처럼, 박막 증착 공정에서 증착의 속도를 모니터링하기 위해 QCM을 사용할 수 있다. 간략히 말하면, 공진자의 표면 상에서 재료의 추가 또는 제거에 의해 유발되는 수정 진동 공진자(resonator)의 주파수 변화를 측정함으로써 이러한 모니터링을 실행하였다.
도 22는 QCM의 표면 상에서의 마그네슘의 증착 프로파일을 측정하기 위한 실험 설정을 예시하는 개략도이다. 예시된 바와 같이, 증발 챔버 (2201)는 제1 증발 공급원 (2210) 및 제2 증발 공급원 (2212)을 포함한다. QCM (2231 및 2241)의 쌍은 각각의 QCM (2231 및 2241)의 공진자 표면이 공급원 (2210 및 2212)으로 향하는 상태로 챔버 (2201) 내부에 위치한다. 샘플 셔터 (2221) 및 공급원 셔터 (2225)를 QCM (2231 및 2241)과 증발 공급원 (2210 및 2212) 사이에 배치하였다. 샘플 셔터 (2221) 및 공급원 셔터 (2225)는 각각 QCM (2231 및 2241)에 입사하는 증기의 흐름 및 각각 공급원 (2210 및 2212)으로부터 나가는 증기의 흐름을 제어하도록 개조된 이동 가능한 셔터이다.
예시된 실례의 설정에서, 본원에서 "참조 QCM"으로도 불리는 제1 QCM (2231)은 본원에서 "샘플 QCM"으로도 불리는 제2 QCM (2241) 상에서의 마그네슘 증착 프로파일이 비교되는 베이스라인의 역할을 한다. LapTech Precision Inc.로부터 얻어진 광학적으로 폴리싱된 수정 진동자 (부품 번호: XL1252; 주파수: 6.000 MHz; AT1; 중심: 5.985 MHz; 직경: 13.97 mm ± 3 mm; 광학적으로 폴리싱됨)를 각 실험에서 참조 QCM 및 샘플 QCM으로 사용하였다.
각 실험을 다음과 같이 수행하였다. 먼저, 참조 QCM (2231) 및 샘플 QCM (2241)을 도 22에서 예시된 바와 같이 증발 챔버 (2201) 내부에 위치시킨다. 그 다음에 챔버 (2201)를 챔버 압력이 약 10-5 Pa 미만일 때까지 펌프 다운(pump down)하였다. 이어서 참조 QCM (2231) 및 샘플 QCM (2241) 둘 다의 공진자 표면이 숨겨지도록 샘플 셔터 (2221)를 작동시켰다. 제1 증발 공급원 (2210)은 핵 생성 촉진 또는 억제 재료 (본원에서 "핵 생성 개질 재료"라고도 불림)의 증발을 개시하기 시작하였다. 안정한 증발 속도가 달성되면, 참조 QCM (2231)의 표면을 노출되지 않은 채로 유지하면서 샘플 QCM (2241)의 공진자 표면이 증기 흐름에 노출되며, 따라서 핵 생성 개질 재료가 샘플 QCM (2241)의 표면 상에 증착되도록 샘플 셔터 (2221)가 이동하였다. 샘플 QCM (2241)의 표면 상에 원하는 층 두께의 핵 생성 개질 재료를 증착하면, 공급원 셔터 (2225)를 작동시켜 제1 공급원 (2210)에서 나가는 증기 흐름을 차단하며, 따라서 추가의 증착을 방지한다. 이때 제1 공급원 (2210)을 정지시켰다.
그 다음에, 제2 증발 공급원 (2212)이 마그네슘의 증발을 개시하기 시작하였다. 안정한 증착 속도에 도달할 때까지 셔터 (2221)를 사용하여 QCM (2231 및 2241)을 커버하였다. 안정한 증착 속도에 도달되면, 마그네슘 증기가 두 QCM (2231 및 2241)의 표면 상에 입사되도록 셔터 (2221)을 작동시켜 샘플 QCM (2241)의 변형된 표면 및 참조 QCM (2231)의 표면 둘 다를 노출시켰다. QCM (2231 및 2241)의 공명 주파수를 모니터링하여 각각의 QCM (2231 및 2241) 상에서의 마그네슘 증착 프로파일을 결정하였다.
핵 생성 억제 코팅을 형성하는데 사용될 수 있는 것을 포함하는 다양한 핵 생성 개질 재료를 샘플 QCM (2241)의 공진자 표면에 증착하여 그 위에서 핵 생성 개질 코팅을 형성하였다. 각각의 핵 생성 개질 재료에 대하여 도 22에서 예시된 챔버 구성형태를 사용하는 상기 실험 과정을 반복함으로써, 다양한 표면 상에서의 마그네슘 증착 속도를 분석하였다. 다음 재료를 사용하여 핵 생성 개질 코팅을 형성하였다: 3-(4-바이페닐)-4-페닐-5-tert-부틸페닐-1,2,4-트라이아졸 (TAZ); 알루미늄 (III) 비스(2-메틸-8-퀴놀리나토)-4-페닐페놀레이트 (BAlq); 2-(4-(9,10-디(나프탈렌-2-일)안트라센-2-일)페닐)-1-페닐-1H-벤조-[D]이미다졸 (LG201); 8-하이드록시퀴놀린 리튬 (Liq); 및 N(디페닐-4-일)9,9-디메틸-N-(4(9-페닐-9H-카르바졸-3-일)페닐)-9H-플루오렌-2-아민 (HT211).
도 23은 샘플 QCM 표면 상에 증착된 마그네슘의 층 두께 (샘플 층 두께, 또는 도 23에서 라벨링된 바와 같이 "평균 막 두께")에 대한 참조 QCM 표면 상에 증착된 마그네슘의 층 두께 (참조 층 두께, 또는 도 23에서 라벨링된 바와 같이 "증착된 두께")를 나타내는 로그-로그 플롯이다. 각각의 경우에, 참조 QCM 표면을 실험을 실행하기 전에 실질적으로 순수한 은으로 사전 코팅하였다.
도 23의 플롯에 기초하여, 두 QCM 표면 상에 증착된 마그네슘의 층 두께 및 따라서 표면을 동일한 마그네슘 증기 흐름에 노출시킨 결과로서 마그네슘 증착 속도를 결정하였다. 특히, 샘플 QCM 표면 상에서 비교적 얇은 층의 마그네슘의 형성 동안에 (즉, 층 두께가 1 nm 또는 10 nm인 증착의 초기 스테이지 동안에) 샘플 QCM 표면 상에서의 마그네슘 증착 속도를 참조 QCM 표면 상에서의 마그네슘 증착 속도와 비교함으로써 샘플 QCM 표면 상에 존재하는 코팅의 핵 생성 억제 성질이 결정될 수도 있다. 논의의 편의를 위해, 샘플 QCM 표면 상에 증착된 마그네슘 층 두께를 샘플 층 두께라고 부르고, 참조 QCM 표면 상에 증착된 마그네슘 층 두께를 참조 층 두께라고 부를 것이다.
특정 실험을 위해, 다양한 샘플에 대한 1 nm 및 10 nm의 샘플 층 두께에 상응하는 참조 층 두께를 하기 표 2에서 요약한다. 구체적으로, 표 2에서 제공된 참조 층 두께는 각각의 샘플에 대하여 샘플 QCM 표면 상에 증착될 1 nm 또는 10 nm 층 두께에 대하여 동일한 기간 내에 참조 QCM 표면 상에 증착된 마그네슘의 층 두께에 상응한다. 유기 재료는 약 10-5 Pa의 진공압에서 약 1 Å/sec의 증착 속도로 증착된다. 마그네슘은 약 520-530 ℃의 공급원 온도 및 약 10-5 Pa의 진공압에서 약 2 Å/sec의 증착 속도로 증착된다.
| 핵 생성 개질 재료 | 샘플 QCM 표면 상에서 Mg의 두께 (nm) | 참조 QCM 표면 상에서 Mg의 두께 (nm) |
| TAZ | 1 | 2158 |
| BAlq | 1 | 104 |
| LG201 | 1 | 31 |
| Liq | 1 | 62 |
| HT211 | 1 | 33 |
상기에 기초하여, 1 nm의 샘플 층 두께에 도달할 때 증착된 참조 층 두께는 실질적으로 샘플 QCM 표면을 커버하는 핵 생성 개질 재료에 따라 다르다는 것을 알 수 있다. 1 nm의 역가 샘플 층 두께를 이 실시예에서 선택하여 샘플 QCM 표면 상에서의 막 형성의 초기 스테이지 동안의 상대적인 증착 속도를 결정하였다. 참조 QCM 표면은 은으로 사전 코팅되었기 때문에, 참조 QCM 표면 상의 마그네슘의 증착 속도는 상대적으로 일정하게 유지되었다는 것을 관찰하였다.
TAZ로 코팅된 샘플 QCM에 대하여 1 nm의 샘플 층 두께에 도달하기 전에 2000 nm를 초과하는 마그네슘의 상대적으로 두꺼운 코팅을 참조 QCM 상에 증착하였다. BAlq로 코팅된 샘플 QCM에 대하여 1 nm의 샘플 층 두께에 도달하기 전에 104 nm의 참조 층 두께를 증착하였다. 하지만, LG201, Liq, 또는 HT211로 코팅된 샘플 QCM에 대하여 역가 두께에 도달하기 전에 62 nm 미만의 층 두께를 가진 마그네슘의 상대적으로 얇은 코팅을 참조 QCM 상에 증착하였다.
알 수 있는 바와 같이, 일반적으로는 상대적으로 높은 참조 층 두께, 및 따라서 상대적으로 낮은 초기 증착 속도 및 고착 확률을 나타내는 핵 생성 개질 코팅을 사용함으로써 전도성 코팅 증착 동안에 더 큰 선택성이 달성될 수 있다. 예를 들어, 높은 참조 층 두께를 나타내는 핵 생성 개질 코팅이 효과적인 핵 생성 억제 코팅일 수도 있고, 표적 표면의 영역(들)을 커버하는데 사용될 수도 있으며, 이로 인해 표적 표면이 마그네슘 증기 흐름에 노출될 때, 마그네슘이 선택적으로 표적 표면의 커버되지 않은 영역(들) 위에 형성되며, 핵 생성 억제 코팅의 표면은 마그네슘이 실질적으로 없거나 마그네슘에 의해 실질적으로 커버되지 않는다. 예를 들어, 1 nm의 역가 샘플 층 두께에서 적어도 약 80 nm 또는 약 80 nm보다 더 큰 참조 층 두께를 나타내는 핵 생성 개질 코팅이 핵 생성 억제 코팅으로 사용될 수도 있다. 예를 들어, 1 nm 역가 두께에서 약 100 nm 이상, 약 200 nm 이상, 약 500 nm 이상, 약 700 nm 이상, 약 1000 nm 이상, 약 1500 nm 이상, 약 1700 nm 이상, 약 2000 nm 이상의 참조 층 두께를 나타내는 핵 생성 개질 코팅이 핵 생성 억제 코팅으로 사용될 수도 있다. 다시 말하면, 참조 표면 상에서 마그네슘의 초기 증착 속도는 핵 생성 억제 코팅의 표면 상에서의 마그네슘의 초기 증착 속도의 약 80배 이상, 약 100배 이상, 약 200배 이상, 약 500배 이상, 약 700배 이상, 약 1000배 이상, 약 1500배 이상, 약 1700배 이상, 또는 약 2000배 이상일 수도 있다.
도 24는 샘플 QCM 표면 상에 증착된 마그네슘의 층 두께에 대한 샘플 QCM 표면 상의 마그네슘 증기의 고착 확률의 로그-로그 플롯이다.
고착 확률을 다음 방정식에 기초하여 유도하였다:
상기 식에서, Nads는 샘플 QCM의 표면 상에서 마그네슘 코팅으로 통합된 흡착된 모노머의 수이고, Ntotal은 표면 상에서 충돌하는 모노머의 총 수이며, 이것은 참조 QCM 상에서 마그네슘의 증착을 모니터링하는 것에 기초하여 결정되었다.
도 24의 플롯에서 볼 수 있는 바와 같이, 고착 확률은 일반적으로는 더 많은 마그네슘이 표면 상에 증착되는 만큼 증가한다. 마그네슘 코팅의 선택적 증착을 달성할 목적을 위해, 바람직하게는 상대적으로 낮은 초기 고착 확률 (예를 들어, 초기 증착 스테이지 동안의 낮은 고착 확률)을 나타내는 핵 생성 억제 코팅이 사용된다. 더 구체적으로, 이 실시예의 초기 고착 확률은 핵 생성 억제 코팅의 표면 상에서 1 nm의 평균 두께를 가진 밀집 (close-packed) 마그네슘 층을 형성하는 것에 상응하는 마그네슘의 양을 증착할 때 측정된 고착 확률을 말한다. 다양한 핵 생성 억제 코팅 표면 상에서 1 nm 층 두께의 마그네슘의 증착시 측정된 고착 확률을 하기 표 3에서 요약한다.
| 핵 생성 억제 재료 | 1 nm의 Mg의 증착시 고착 확률 |
| TAZ | < 0.001 |
| BAlq | 0.013 |
| LG201 | 0.042 |
| Liq | 0.045 |
| HT211 | 0.064 |
실험에 기초하여, 마그네슘 증기에 관하여 약 0.3 (또는 30%) 이하 또는 미만의 초기 고착 확률을 나타내는 코팅은 핵 생성 억제 코팅으로서 작용할 수도 있다. 이해되는 바와 같이, 더 낮은 초기 고착 확률을 가진 핵 생성 억제 코팅이 일부 용도에 대해서는, 예컨대 마그네슘 코팅의 증착 동안에 더 큰 선택성을 달성하기 위해서, 더 바람직할 수도 있다. 예를 들어, 약 0.2 이하 또는 미만, 약 0.1 이하 또는 미만, 또는 약 0.07 이하 또는 미만의 초기 고착 확률을 가진 코팅이 핵 생성 억제 코팅으로 사용될 수 있다. 예를 들어, 이러한 핵 생성 억제 코팅은 TAZ, BAlq, LG201, Liq, 및/또는 HT211을 증착함으로써 형성되는 것들을 포함할 수도 있다.
일부 용도에서는, 더 낮은 초기 고착 확률을 가진 핵 생성 억제 코팅이, 예컨대 상대적으로 두꺼운 마그네슘 코팅의 증착을 달성하는데, 특히 보조 전극으로서 사용에 더 바람직하다. 예를 들어, 약 0.03 이하, 약 0.02 이하, 약 0.01 이하, 약 0.08 이하, 약 0.005 이하, 약 0.003 이하, 약 0.001 이하, 약 0.0008 이하, 약 0.0005 이하, 또는 약 0.0001 이하의 초기 고착 확률을 갖는 코팅이 핵 생성 억제 코팅으로 사용될 수도 있다. 예를 들어, 이러한 핵 생성 억제 코팅은 BAlq 및/또는 TAZ를 증착함으로써 형성되는 것들을 포함할 수도 있다.
실시예 2
음극의 다양한 두께에 의해 유발되는 광학적 미세공동 효과를 평가하기 위해, 4개의 디바이스 영역을 포함하는 OLED 디바이스를 제작하였다.
도 25는 제작되는 OLED 디바이스 (2500)의 상면도를 예시하는 개략도이다. 디바이스 (2500)는 제1 디바이스 영역 (2511), 제2 디바이스 영역 (2512), 제3 디바이스 영역 (2513), 및 제4 디바이스 영역 (2514)을 포함한다. 각각의 디바이스 영역은 양극, 유기층, 음극, 및 캡핑 층을 포함한다. 디바이스 (2500)의 구조는 도 26 및 27에서 더 상세히 기술되며, 이것은 각각 도 25에서 나타난 라인 A-A 및 B-B를 따라 취해진 횡단면도를 예시한다. 모든 디바이스 영역에 대하여, 동일한 양극 및 유기층을 제공하였다.
OLED 디바이스 (2500)를 다음 방식으로 제작하였다. 반사성 양극 (2520)을 각각의 디바이스 영역 (2511, 2512, 2513, 2514)에 증착하였다. 그 다음에 유기층 (2530)을 각각의 디바이스 영역 (2511, 2512, 2513, 2514)에서 반사성 양극 (2520) 위에 증착하였다. 유기층 (2530)은 초록색 인광 에미터를 포함하는 에미터 층을 포함하였다. 이어서 제1 전도성 코팅 (2551)을 각각의 디바이스 영역 (2511, 2512, 2513, 2514)에서 유기층 (2530) 위에 증착하였다. 제1 전도성 코팅 (2551)은 부피가 1:4의 Mg:Ag 조성비를 갖는 마그네슘-은 합금 (Mg:Ag)을 포함하였고, 제1 전도성 코팅의 두께는 12 nm였다. 그 다음에 제1 핵 생성 억제 코팅 (2561)을 제1 디바이스 영역 (2511)에서 제1 전도성 코팅 (2551) 위에 증착하였다. 제1 핵 생성 억제 코팅 (2561)을 5 nm 두께 TAZ 코팅에 의해 형성하였다.
그 다음에 디바이스 영역 (2511, 2512, 2513, 2514)을 증발된 마그네슘 흐름에 노출하여 제2 디바이스 영역 (2512), 제3 디바이스 영역 (2513), 및 제4 디바이스 영역 (2514)에서 제2 전도성 코팅 (2552)을 증착하였다. 제1 디바이스 영역 (2511)에서 제1 전도성 코팅 (2551) 위에 핵 생성 억제 코팅 (2561)이 제공되기 때문에, 제2 전도성 코팅은 제1 디바이스 영역 (2511)에서 증착되지 않았다. 제2 전도성 코팅을 실질적으로 순수한 마그네슘 (순도 >99.99%)의 6 nm 두께 코팅에 의해 형성하였다. 제2 핵 생성 억제 코팅 (2562)을 제2 디바이스 영역 (2512)에서 제2 전도성 코팅 (2552) 위에 증착하였다.
그 다음에 디바이스 영역 (2511, 2512, 2513, 2514)을 증발된 마그네슘 흐름에 노출하여 제3 디바이스 영역 (2513) 및 제4 디바이스 영역 (2514)에서 제3 전도성 코팅 (2553)을 증착하였다. 각각 제1 디바이스 영역 (2511) 및 제2 디바이스 영역 (2512)에서 제1 핵 생성 억제 코팅 (2561) 및 제2 핵 생성 억제 코팅 (2562)이 제공되기 때문에, 제3 전도성 코팅은 제1 디바이스 영역 (2511) 또는 제2 디바이스 영역 (2512) 위에 증착되지 않았다. 제3 전도성 코팅을 실질적으로 순수한 마그네슘 (순도 >99.99%)의 6 nm 두께 코팅에 의해 형성하였다. 제3 핵 생성 억제 코팅 (2563)을 제3 디바이스 영역 (2513)에서 제3 전도성 코팅 (2553) 위에 증착하였다.
그 다음에 디바이스 영역 (2511, 2512, 2513, 2514)을 증발된 마그네슘 흐름에 노출하여 제4 디바이스 영역 (2514)에서 제4 전도성 코팅 (2554)에 증착하였다. 각각 제1 디바이스 영역 (2511), 제2 디바이스 영역 (2512), 및 제3 디바이스 영역 (2513)에서, 제1 핵 생성 억제 코팅 (2561), 제2 핵 생성 억제 코팅 (2562), 및 제3 핵 생성 억제 코팅 (2563)이 제공되기 때문에, 제4 전도성 코팅은 제1 디바이스 영역 (2511), 제2 디바이스 영역 (2512), 또는 제3 디바이스 영역 (2513) 위에 증착되지 않았다. 제4 전도성 코팅을 실질적으로 순수한 마그네슘 (순도 >99.99%)의 6 nm 두께 코팅에 의해 형성하였다.
그 다음에 캡핑층 (2570)을 디바이스 영역 (2511, 2512, 2513, 2514) 위에 증착하였다. 캡핑층 (2570)을 35 nm 두께 TAZ 코팅을 증착함으로써 형성하였다.
각각의 디바이스 영역 (2511, 2512, 2513, 2514)의 방출 스펙트럼을 측정하였다. 도 28은 각각의 디바이스 영역으로부터 측정된 발광의 표준화된 강도를 나타내는 플롯이다. 도 28의 플롯에서 나타난 방출 스펙트럼을 디바이스 표면에 직각인 각도에서 측정하였다. 제1 디바이스 영역의 방출 스펙트럼을 S1으로서 라벨링하고, 제2 디바이스 영역을 S2로서 라벨링하고, 제3 디바이스 영역을 S3으로서 라벨링하고, 제4 디바이스 영역을 S4로서 라벨링한다. 도 28의 플롯에서 알 수 있는 바와 같이, 방출 스펙트럼은 일반적으로는 더 큰 음극 두께를 구비한 디바이스 영역에 대하여 더 긴 파장으로 이동하였다 (예를 들어, 이동된 빨간색). 특히, 가장 큰 음극 두께를 구비한 제4 디바이스 영역 S4은 일반적으로는 가장 많은 양의 빨간색 이동을 나타냈으며, 이어서 제3 디바이스 영역 S3, 그 다음에 제2 디바이스 영역 S2가 뒤따른다는 것을 관찰하였다.
도 29는 다양한 각도에서 제1 디바이스 영역 S1로부터 얻어진 방출 스펙트럼의 플롯이다. 구체적으로, 디바이스 표면에 직각 (또는 수직)인 각도, 디바이스 표면의 표준 각도로부터 30도의 각도, 및 디바이스 표면의 표준 각도로부터 60도의 각도에서 방출 스펙트럼을 얻었다. 도 30-32의 플롯을 생성하기 위해 방출 스펙트럼을 동일한 각도에서 제2 디바이스 영역 S2, 제3 디바이스 영역 S3, 및 제4 디바이스 영역 S4로부터 측정하였다.
도 29-32의 플롯으로부터 알 수 있는 바와 같이, 모든 디바이스 영역 S1-S4에서, 일반적으로는 방출 스펙트럼은 표준 각도에 관한 각도 편차가 증가함에 따라 더 짧은 파장으로 이동하였다 (예를 들어, 이동된 파란색). 구체적으로, 가장 큰 파란색 이동을 모든 디바이스 영역 S1-S4에 대한 법선으로부터 60도의 각도에서 얻어진 방출 스펙트럼에 이어서, 법선으로부터 30도의 각도에서 얻어진 방출 스펙트럼에서 관찰하였다.
본원에서 사용된 바와 같이, 용어 "실질적으로", "실질적인", "대략", 및 "약"은 작은 편차를 나타내고 설명하는데 사용된다. 사건 또는 상황과 함께 사용될 때, 용어는 사건 또는 상황이 발생하는 경우를 정확하게 나타낼 수 있을 뿐만 아니라 사건 또는 상황이 발생하는 경우를 가까운 근사치로 나타낼 수 있다. 예를 들어, 수치와 함께 사용될 때, 용어는 수치의 ±10% 이하, 예컨대 ±5% 이하, ±4% 이하, ±3% 이하, ±2% 이하, ±1% 이하, ±0.5% 이하, ±0.1% 이하, 또는 ±0.05% 이하의 편차의 범위를 나타낼 수 있다. 예를 들어, 제1 수치가 제2 수치의 ±10% 이하, 예컨대 ±5% 이하, ±4% 이하, ±3% 이하, ±2% 이하, ±1% 이하, ±0.5% 이하, ±0.1% 이하, 또는 ±0.05% 이하의 편차의 범위 내에 있으면, 제1 수치는 제2 수치와 "실질적으로" 동일한 것일 수 있다.
일부 구체예의 설명에서, 또 다른 요소 "상에" 또는 "위에" 제공된, 또는 또 다른 구성요소를 "커버하고 있는" 또는 "커버하는" 구성요소는 전자 구성요소가 직접적으로 후자 구성요소 위에 있는 (예를 들어, 후자 구성요소와 무리적으로 접촉된) 경우, 뿐만 아니라 하나 이상의 개재 구성요소가 전자의 구성요소와 후자의 구성요소 사이에 위치하는 경우를 포함할 수 있다.
추가적으로, 양, 비, 및 그 밖의 수치는 본원에서 때때로 범위 포맷으로 제공된다. 이러한 범위 포맷은 편의성 및 간결성을 위해 사용되는 것으로 이해할 수 있으며, 범위의 한계로서 명확하게 명시된 수치, 뿐만 아니라 각각의 수치 및 부분 범위가 명확하게 명시된 것처럼 상기 범위 내에 포함되는 모든 개개의 수치 또는 부분 범위를 포함하는 것으로 유연하게 이해해야 한다.
본 개시물은 어떤 특정한 구체예를 참조하여 기술되었지만, 이것들의 다양한 변형은 당업자에게 명백할 것이다. 본원에서 제공된 어떠한 예도 단지 본 개시물의 특정 양태를 예시할 목적을 위한 것이며 어떠한 방법으로도 본 개시물을 제한하려는 의도는 아니다. 본원에서 제공된 임의의 도면은 단지 본 개시물의 특정 양태를 예시할 목적을 위한 것이며 일정한 비율로 그려지지 않았을 수도 있고 어떠한 방법으로도 본 개시물을 제한하지 않는다. 본원에 첨부된 청구범위는 상기 기술 내용에서 제시된 특정 구체예에 의해 제한되어서는 안 되지만, 전체로서 본 개시물과 일치하는 전체 범위가 제공되어야 한다. 본원에서 나열된 모든 문서의 개시 내용은 그 전문이 본원에 참조로 포함되어 있다.
Claims (55)
- 제1 방출 영역 및 제2 방출 영역으로서, 제1 방출 영역은 제2 방출 영역과 상이한 파장의 광을 방출하도록 구성된, 제1 방출 영역 및 제2 방출 영역; 및
제1 방출 영역 및 제2 방출 영역에 배치된 전도성 코팅으로서, 제1 방출 영역에 배치된 제1 부분 및 제2 방출 영역에 배치된 제2 부분을 포함하고, 제1 부분은 제1 두께를 갖고 제2 부분은 제2 두께를 갖는 전도성 코팅
을 포함하는 전자 발광 디바이스로서,
제1 두께는 제2 두께와 상이한, 전자 발광 디바이스. - 제1 항에 있어서, 제1 부분 및 제2 부분은 서로 연속적으로 형성되는 것을 특징으로 하는 전자 발광 디바이스.
- 제2 항에 있어서, 전도성 코팅은 제1 코팅 및 제2 코팅을 포함하며, 제1 코팅은 제1 방출 영역 및 제2 방출 영역에 배치되고, 제2 코팅은 제2 방출 영역에서 제1 코팅 위에 배치되는 것을 특징으로 하는 전자 발광 디바이스.
- 제3 항에 있어서, 제1 방출 영역에서 제1 코팅의 표면은 실질적으로 제2 코팅이 없는 것을 특징으로 하는 전자 발광 디바이스.
- 제3 항에 있어서, 제1 방출 영역에서 제1 코팅 위에 배치된 유기 코팅을 더 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제5 항에 있어서, 유기 코팅은 핵 생성 억제 코팅인 것을 특징으로 하는 전자 발광 디바이스.
- 제3 항에 있어서, 제2 코팅은 마그네슘을 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제7 항에 있어서, 제2 코팅은 실질적으로 순수한 마그네슘을 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제7 항에 있어서, 제1 코팅은 마그네슘, 알루미늄, 은, 이테르븀, 아연, 또는 이것들의 둘 이상의 임의의 조합을 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제1 항에 있어서, 전도성 코팅은 마그네슘을 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제1 항에 있어서, 제2 두께는 제1 두께보다 큰 것을 특징으로 하는 전자 발광 디바이스.
- 제1 항에 있어서, 제1 부분 및 제2 부분은 서로 이격된 것을 특징으로 하는 전자 발광 디바이스.
- 제12 항에 있어서, 제2 부분은 제1 코팅 및 제2 코팅을 포함하고, 제2 코팅은 제1 코팅 위에 배치되는 것을 특징으로 하는 전자 발광 디바이스.
- 제13 항에 있어서, 제1 부분 위에 배치된 핵 생성 억제 코팅을 더 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제13 항에 있어서, 제2 코팅은 마그네슘을 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제15 항에 있어서, 제2 코팅은 실질적으로 순수한 마그네슘을 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제15 항에 있어서, 제1 코팅은 마그네슘, 알루미늄, 은, 이테르븀, 아연, 또는 이것들의 둘 이상의 임의의 조합을 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제12 항에 있어서, 제2 두께는 제1 두께보다 큰 것을 특징으로 하는 전자 발광 디바이스.
- 제6 항 또는 제14 항에 있어서, 핵 생성 억제 코팅은 전도성 코팅의 재료에 대하여 0.3 이하의 초기 고착 확률을 갖는 것을 특징으로 하는 전자 발광 디바이스.
- 제6 항 또는 제14 항에 있어서, 핵 생성 억제 코팅은 코어 모이어티 및 코어 모이어티에 결합된 말단 모이어티를 각각 포함하는 유기 분자를 포함하며, 말단 모이어티는 바이페닐릴 모이어티, 페닐 모이어티, 플루오렌 모이어티, 또는 페닐렌 모이어티를 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제20 항에 있어서, 코어 모이어티는 헤테로환식 모이어티를 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제6 항 또는 제14 항에 있어서, 핵 생성 억제 코팅은 코어 모이어티 및 코어 모이어티에 결합된 복수의 말단 모이어티를 각각 포함하는 유기 분자를 포함하며, 복수의 말단 모이어티 중 제1 말단 모이어티는 바이페닐릴 모이어티, 페닐 모이어티, 플루오렌 모이어티, 또는 페닐렌 모이어티를 포함하고, 복수의 말단 모이어티 중 나머지 각각의 말단 모이어티는 제1 말단 모이어티의 분자량의 2배 이하의 분자량을 갖는 것을 특징으로 하는 전자 발광 디바이스.
- 제1 항에 있어서, 전도성 코팅은 광 투과성인 것을 특징으로 하는 전자 발광 디바이스.
- 제1 항에 있어서, 제1 방출 영역 및 제2 방출 영역에서 전도성 코팅 아래에 배치된 제1 전극, 및 제1 전극과 전도성 코팅 사이에 배치된 적어도 하나의 유기층을 더 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제24 항에 있어서, 적어도 하나의 유기층은 전자 발광층 및 정공주입층, 정공수송층, 정공차단층, 전자주입층, 전자수송층, 및 전자차단층으로 이루어진 군으로부터 선택된 하나 이상의 층을 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제24 항에 있어서, 기판을 더 포함하고, 제1 전극이 기판 위에 배치되는 것을 특징으로 하는 전자 발광 디바이스.
- 제26 항에 있어서, 기판은 제1 전극에 전기적으로 연결된 박막 트랜지스터를 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제1 항에 있어서, 전도성 코팅에 전기적으로 연결된 보조 전극을 더 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 복수의 픽셀 영역으로서, 각각의 픽셀 영역은 제1 부분 픽셀 영역 및 제2 부분 픽셀 영역을 포함하며, 제1 부분 픽셀 영역은 제2 부분 픽셀 영역과 상이한 파장의 광을 방출하도록 구성된 복수의 픽셀 영역; 및
복수의 픽셀 영역 위에 배치된 전도성 코팅으로서, 전도성 코팅은 각각의 픽셀 영역에 대하여 제1 부분 픽셀 영역 위에 배치된 제1 부분 및 제2 부분 픽셀 영역 위에 배치된 제2 부분을 포함하는 전도성 코팅
을 포함하는 전자 발광 디바이스로서,
제1 부분의 두께는 제2 부분의 두께와 상이한, 전자 발광 디바이스. - 제29 항에 있어서, 각각의 픽셀 영역은 제1 부분 픽셀 영역 또는 제2 부분 픽셀 영역과 상이한 파장의 광을 방출하도록 구성된 제3 부분 픽셀 영역을 더 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제30 항에 있어서, 전도성 코팅은 각각의 픽셀 영역에 대하여 제3 부분 픽셀 영역 위에 배치된 제3 부분을 더 포함하는 것을 특징으로 하는 전자 발광 디바이스.
- 제31 항에 있어서, 제3 부분의 두께는 제1 부분의 두께 또는 제2 부분의 두께와 상이한 것을 특징으로 하는 전자 발광 디바이스.
- 제31 항에 있어서, 제3 부분의 두께는 제1 부분의 두께 또는 제2 부분의 두께와 실질적으로 동일한 것을 특징으로 하는 전자 발광 디바이스.
- 제1 항 또는 제29 항에 있어서, 전자 발광 디바이스는 유기 발광 다이오드 디바이스인 것을 특징으로 하는 전자 발광 디바이스.
- 복수의 박막 트랜지스터를 포함하는 백플레인; 및
백플레인 위에 배치된 프론트플레인으로서, 프론트플레인은 복수의 픽셀을 포함하고, 각각의 픽셀은 서로 상이한 파장의 광을 방출하도록 구성된 적어도 2개의 부분 픽셀을 더 포함하며, 각각의 부분 픽셀은
복수의 박막 트랜지스터 중 한 박막 트랜지스터에 전기적으로 연결된 제1 전극;
제1 전극 위에 배치된 유기층; 및
유기층 위에 배치된 제2 전극
을 포함하는 프론트플레인
을 포함하는 유기 발광 다이오드 디바이스로서,
각각의 픽셀에 대하여 하나의 부분 픽셀에 배치된 제2 전극의 두께는 또 다른 부분 픽셀에 배치된 제2 전극의 두께와 상이한, 유기 발광 다이오드 디바이스. - 제35 항에 있어서, 각각의 픽셀에 대하여, 각각의 부분 픽셀에 배치된 제2 전극의 두께는 서로 상이한 것을 특징으로 하는 유기 발광 다이오드.
- 제35 항 또는 제36 항에 있어서, 픽셀 또는 부분 픽셀을 서로 분리하는 픽셀 규정 층을 더 포함하는 것을 특징으로 하는 유기 발광 다이오드.
- 전자 발광 디바이스를 제조하는 방법으로서,
제1 방출 영역 및 제2 방출 영역을 포함하는 기판 위에, 제1 방출 영역을 커버하는 제1 부분 및 제2 방출 영역을 커버하는 제2 부분을 포함하는 제1 전도성 코팅을 증착하는 단계;
제1 전도성 코팅의 제1 부분 위에 제1 핵 생성 억제 코팅을 증착하는 단계; 및
제1 전도성 코팅의 제2 부분 위에 제2 전도성 코팅을 증착하는 단계
를 포함하는 방법. - 제38 항에 있어서, 제2 전도성 코팅을 증착하는 단계는 제2 부분 위에 제2 전도성 코팅을 증착하기 위해 제1 핵 생성 억제 코팅 및 제1 전도성 코팅의 제2 부분 둘 다를 처리하는 한편, 제1 핵 생성 억제 코팅은 제2 전도성 코팅에 의해 실질적으로 커버되지 않은 채로 유지되는 단계를 포함하는 것을 특징으로 하는 방법.
- 제38 항에 있어서, 제2 전도성 코팅을 증착하는 단계는 오픈 마스크를 사용하여 또는 마스크 없이 수행되는 것을 특징으로 하는 방법.
- 제38 항에 있어서, 제1 방출 영역 및 제2 방출 영역은 서로 상이한 파장의 광을 방출하도록 구성된 것을 특징으로 하는 방법.
- 제38 항에 있어서, 제1 방출 영역 및 제2 방출 영역은 전자발광 디바이스의 부분 픽셀 영역에 상응하는 것을 특징으로 하는 방법.
- 제38 항에 있어서, 기판은 제3 방출 영역을 더 포함하고, 제1 전도성 코팅은 제3 방출 영역을 커버하는 제3 부분을 포함하는 것을 특징으로 하는 방법.
- 제43 항에 있어서, 제2 전도성 코팅을 증착하는 단계는 제1 전도성 코팅의 제3 부분 위에 제2 전도성 코팅을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제44 항에 있어서, 제2 전도성 코팅을 증착하는 단계는 제2 부분 및 제3 부분 위에 제2 전도성 코팅을 증착하기 위해 제1 핵 생성 억제 코팅, 제1 전도성 코팅의 제2 부분, 및 제1 전도성 코팅의 제3 부분을 처리하는 한편, 제1 핵 생성 억제 코팅은 제2 전도성 코팅에 의해 실질적으로 커버되지 않은 채로 유지되는 단계를 포함하는 것을 특징으로 하는 방법.
- 제45 항에 있어서, 제1 전도성 코팅의 제2 부분 위에 증착된 제2 전도성 코팅의 일부 위에 제2 핵 생성 억제 코팅을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제46 항에 있어서, 제1 전도성 코팅의 제3 부분 위에 증착된 제2 전도성 코팅의 일부 위에 제3 전도성 코팅을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제47 항에 있어서, 제3 전도성 코팅 위에 제3 핵 생성 억제 코팅을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제48 항에 있어서, 기판은 비-방출 영역을 더 포함하며, 비-방출 영역은 제1 전도성 코팅, 제2 전도성 코팅, 또는 제3 전도성 코팅 중 적어도 하나에 의해 커버되는 것을 특징으로 하는 방법.
- 제49 항에 있어서, 비-방출 영역은 제1 핵 생성 억제 코팅, 제2 핵 생성 억제 코팅, 및 제3 핵 생성 억제 코팅에 의해 실질적으로 커버되지 않는 것을 특징으로 하는 방법.
- 제49 항에 있어서, 비-방출 영역 위에 제4 전도성 코팅을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제48 항에 있어서, 제1 핵 생성 억제 코팅, 제2 핵 생성 억제 코팅, 및 제3 핵 생성 억제 코팅은 광 투과성인 것을 특징으로 하는 방법.
- 제47 항에 있어서, 제1 전도성 코팅, 제2 전도성 코팅, 및 제3 전도성 코팅은 광 투과성인 것을 특징으로 하는 방법.
- 제43 항에 있어서, 제3 방출 영역은 제1 방출 영역 또는 제2 방출 영역과 상이한 파장의 광을 방출하도록 구성된 것을 특징으로 하는 방법.
- 제38 항에 있어서, 제1 방출 영역은 제2 방출 영역과 상이한 파장의 광을 방출하도록 구성된 것을 특징으로 하는 방법.
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