CN110301053B - 包括设置在发射区域上面的导电涂层的器件及其方法 - Google Patents

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Abstract

一种电致发光器件，包括：(1)第一发射区域和第二发射区域，第一发射区域配置为发射与第二发射区域不同波长的光；和(2)设置在第一发射区域和第二发射区域中的导电涂层，该导电涂层包括设置在第一发射区域中的第一部分和设置在第二发射区域中的第二部分，第一部分具有第一厚度和第二部分具有第二厚度，其中第一厚度不同于第二厚度。

Description

包括设置在发射区域上面的导电涂层的器件及其方法
相关申请的交叉引用
本申请要求2016年12月2日提交的美国临时申请号62/429,625的权益和优先权，其内容通过引用以其整体并入本文。
技术领域
以下一般地涉及一种器件，该器件包括设置在该器件的发射区域上面的导电涂层，以及用于在器件的发射区域上沉积导电材料的方法。具体地，该方法涉及在表面上导电材料的选择性沉积，以形成器件的导电结构。
背景技术
有机发光二极管(OLED)通常包括插入到导电薄膜电极之间的若干有机材料层，其中至少一个有机层是电致发光层。当将电压施加到电极时，空穴和电子分别从阳极和阴极注入。由电极注入的空穴和电子迁移通过有机层到达电致发光层。当某空穴和某电子非常接近时，它们会因库仑力而相互吸引。然后空穴和电子可以结合以形成被称为激子的束缚态。激子可以通过辐射复合过程衰变，在该辐射复合过程中释放光子。可选地，激子可以通过非辐射复合过程衰变，在该非辐射复合过程中不释放光子。应该注意，如本文所使用，内部量子效率(IQE)将被理解为在通过辐射复合过程衰变的器件中产生的所有电子-空穴对的比例。
取决于电子-空穴对(即，激子)的自旋态，辐射复合过程可以作为荧光或磷光过程发生。具体地，由电子-空穴对形成的激子可以特征为具有单重态或三重态自旋态。通常，单重态激子的辐射衰变产生荧光，而三重态激子的辐射衰变产生磷光。
最近，已经提出并研究了OLED的其他发光机制，包括热激活延迟荧光(TADF)。简而言之，TADF发射通过借助于热能经由反向系统间交叉过程将三重态激子转换成单重态激子，随后是单重态激子的辐射衰变而发生。
OLED器件的外部量子效率(EQE)可以指提供给OLED器件的电荷载流子相对于由器件发射的光子数量的比率。例如，EQE为100％表示为注入器件内的每个电子发射一个光子。可以理解，器件的EQE通常大幅度(substantially)低于器件的IQE。EQE和IQE之间的差异通常可归因于许多因素，比如由器件的各个部件引起的光的吸收和反射。
取决于从器件发射的光的相对方向，OLED器件通常可被分类为“底部发射”或“顶部发射”器件。在底部发射器件中，由于辐射复合过程产生的光在朝向器件的基础基板的方向上发射，而在顶部发射器件中，光在远离基础基板的方向上发射。因此，在底部发射器件中靠近基础基板的电极通常制成为透光的(例如，基本上透明的或半透明的)，而在顶部发射器件中在基础基板远端的电极通常制成为透光的，以便减少光的衰减。取决于具体的器件结构，阳极或阴极可以用作顶部发射器件和底部发射器件中的透射电极。
OLED器件还可以是双面发射器件，其配置为在相对于基础基板的两个方向上发射光。例如，双面发射器件可以包括透射阳极和透射阴极，使得来自每个像素的光在两个方向上发射。在另一个实例中，双面发射显示器件可以包括配置为在一个方向上发射光的第一组像素和配置为在另一个方向上发射光的第二组像素，使得来自每个像素的单个电极是透射的。
除了以上器件配置，还可以实施透明的或半透明的OLED器件，其中器件包括允许外部光透射通过器件的透明部分。例如，在透明的OLED显示器件中，透明部分可以在每个相邻像素之间的非发射区域中提供。在另一个实例中，透明的OLED照明面板可以通过在面板的发射区域之间提供多个透明区域来形成。透明的或半透明的OLED器件可以是底部发射器件、顶部发射器件或双面发射器件。
虽然可以选择阴极或阳极作为透射电极，但是典型的顶部发射器件包括透光阴极。通常用于形成透射阴极的材料包括透明的导电氧化物(TCO)，比如氧化铟锡(ITO)和氧化锌(ZnO)，以及薄膜，比如通过沉积银(Ag)、铝(Al)或各种金属合金的薄层形成的那些，金属合金比如组成为按体积计从约1:9至约9:1的镁银(Mg:Ag)合金和镱银(Yb:Ag)合金。还可以使用包括两层或更多层TCO和/或薄金属膜的多层阴极。
具体地，在薄膜的情况下，至多约几十纳米的相对薄的层厚度有助于提高的透明度和有利的光学特性，以用作OLED中的顶部发射电极。顶部发射电极可以是涂覆多个像素的公共电极。例如，这种公共电极可以是在整个器件上具有基本上均匀厚度的相对薄的导电层。
然而，当在OLED显示器件中提供具有基本上均匀厚度的公共电极作为顶部发射阴极时，根据与每个亚像素相关联的发射光谱，不能容易地微调器件的光学特性。在典型的OLED显示器件中，提供红色、绿色和蓝色亚像素以形成显示器件的像素。虽然已经努力通过改变设置在不同亚像素内的有机层的厚度来调整与每个亚像素颜色相关联的光学微腔效应，但是这种方法在至少一些情况中可能无法提供足够程度的光学微腔效应的调谐。另外，这种方法可能难以在OLED显示器生产环境中实施。
发明内容
根据一些实施方式，电致发光器件包括：(1)第一发射区域和第二发射区域，第一发射区域配置为发射与第二发射区域不同波长的光；和(2)设置在第一发射区域和第二发射区域中的导电涂层，该导电涂层包括设置在第一发射区域中的第一部分和设置在第二发射区域中的第二部分，第一部分具有第一厚度和第二部分具有第二厚度，其中第一厚度不同于第二厚度。
根据一些实施方式，电致发光器件包括：(1)多个像素区域，每个像素区域包括第一亚像素区域和第二亚像素区域，第一亚像素区域配置为发射与第二亚像素区域不同波长的光；和(2)设置在多个像素区域上面的导电涂层，对于每个像素区域，导电涂层包括设置在第一亚像素区域上面的第一部分和设置在第二亚像素区域上面的第二部分，其中第一部分的厚度不同于第二部分的厚度。
根据一些实施方式，OLED器件包括：(1)包括多个薄膜晶体管的背板；和(2)设置在背板上面的前板，前板包括多个像素，每个像素进一步包括配置为发射彼此不同波长的光的至少两个亚像素，并且每个亚像素包括：(i)与多个薄膜晶体管中的一个薄膜晶体管电连接的第一电极；(ii)设置在第一电极上面的有机层；和(iii)设置在有机层上面的第二电极，其中，对于每个像素，设置在一个亚像素中的第二电极的厚度与设置在另一个亚像素中的第二电极的厚度不同。
根据一些实施方式，用于制造电致发光器件的方法包括：(1)在包括第一发射区域和第二发射区域的基板上沉积第一导电涂层，第一导电涂层包括覆盖第一发射区域的第一部分和覆盖第二发射区域的第二部分；(2)在第一导电涂层的第一部分上面沉积第一成核抑制涂层；和(3)在第一导电涂层的第二部分上面沉积第二导电涂层。
附图说明
现在将参考附图通过举例描述一些实施方式，其中：
图1是图解根据一个实施方式的用于制造器件的步骤的流程图；
图2A、图2B、图2C和图2D是图解根据图1中的实施方式的器件制造的各个步骤的示意图；
图3是根据另一个实施方式的器件；
图4是图解根据另一个实施方式的制造器件的步骤的流程图；
图5A和图5B是图解根据图4中的实施方式的器件制造的各个步骤的示意图；
图6是图解根据进一步实施方式的制造器件的步骤的流程图；
图7A和图7B是图解根据图6中的实施方式的器件制造的各个步骤的示意图；
图8是图解根据一个实例的有源矩阵OLED(AMOLED)的电路图的示意图；
图9是图解根据一个实例的开口掩膜的图；
图10是图解根据一个实施方式的AMOLED器件的横截面的示意图；
图11是图解根据另一个实施方式的AMOLED器件的横截面的示意图；
图12是图解根据又另一个实施方式的AMOLED器件的横截面的示意图；
图13是图解根据又另一个实施方式的AMOLED器件的横截面的示意图；
图14是图解根据又另一个实施方式的AMOLED器件的横截面的示意图；
图15是图解根据又另一个实施方式的AMOLED器件的横截面的示意图；
图16是图解根据又另一个实施方式的AMOLED器件的横截面的示意图；
图17是图解根据一个实施方式的亚像素排列的顶视图的示意图；
图18是图解图17中的亚像素排列的横截面图的示意图；
图19是图解图17中的亚像素排列的另一横截面图的示意图；
图20A是图解根据另一个实施方式的亚像素排列的顶视图的示意图；
图20B是图20A中的亚像素排列的显微照片；
图21A是图解根据透明显示器件的一个实施方式的亚像素排列的顶视图的示意图；
图21B是图解根据一个实施方式的图21A中的AMOLED器件的横截面的示意图；
图21C是图解根据另一个实施方式的图21A中的AMOLED器件的横截面的示意图；
图22是图解QCM实验设置的示意图；
图23是各种成核抑制材料的沉积厚度与平均膜厚度的关系图；
图24是各种成核抑制材料的粘着几率与平均膜厚度的关系图；
图25是实例器件的顶视图的示意图；
图26是图25中的器件的横截面图的示意图；
图27是图25中的器件的另一横截面图的示意图；
图28是显示从图25中的实例器件的各个区域获得的发射光谱的图；和
图29、图30、图31和图32是在各种测量角度下从图25的实例器件的各个区域获得的发射光谱的图。
具体实施方式
应当理解，为了说明的简单和清楚，在认为合适的情况下，可以在附图中重复附图标记以表示相应的或类似的部件。另外，阐述了许多具体细节以便提供对本文描述的实例实施方式的透彻理解。然而，本领域普通技术人员将理解，可以在没有这些具体细节中的一些的情况下实践本文描述的实例实施方式。在其他情况下，没有详细描述某些方法、程序和部件，以免模糊本文描述的实例实施方式。
如本文所使用，术语“成核抑制”用于指涂层或材料层具有这样的表面，该表面展现出对导电材料的沉积的相对低的亲和力，使得抑制导电材料或辅助电极材料在该表面上的沉积，而术语“成核促进”用于指涂层或材料层具有这样的表面，该表面展现出对导电材料的沉积的相对高的亲和力，使得有利于导电材料在表面上的沉积。表面的成核抑制或成核促进特性的一个量度是表面对于导电材料，比如镁的初始粘着几率。例如，关于镁的成核抑制涂层可以指具有这样的表面的涂层，该表面展现出对镁蒸气的相对低的初始粘着几率，使得抑制镁在表面上的沉积，同时关于镁的成核促进涂层可以指具有这样的表面的涂层，该表面展现出对镁蒸气的相对高的初始粘着几率，使得有利于镁在表面上的沉积。如本文所使用，术语“粘着几率”和“粘着系数”可以互换使用。表面的成核抑制特性或成核促进特性的另一个量度是相对于导电材料在另一(参考)表面上的初始沉积速率，导电材料比如镁在该表面上的初始沉积速率，其中两个表面都经历或暴露于导电材料的蒸发通量。
如本文所使用，术语“蒸发”和“升华”通常可互换地用于指沉积过程，其中(例如，通过加热)将源材料转化为蒸汽以沉积到例如固态的目标表面上。
如本文所使用，“基本上不含材料”或“基本上未被材料覆盖”的表面(或表面的某个区域)是指表面(或表面的某个区域)上基本上不存在材料。表面上的材料量的一个量度是材料对表面的覆盖范围百分比，例如，如果材料的覆盖范围百分比不大于约10％、不大于约8％、不大于约5％、不大于约3％或不大于约1％，则可以认为表面基本上不含材料。可以使用成像技术，比如使用透射电子显微镜(TEM)、原子力显微镜(AFM)或扫描电子显微镜(SEM)来评估表面覆盖范围。这种成像技术还可以与其他分析技术比如能量色散X射线光谱(EDX)组合。
在一个方面中，提供了一种用于制造器件的方法。例如，器件可以是光电器件和/或电致发光器件。在一些实施方式中，该方法包括将第一导电涂层沉积在基板上。基板可以包括第一发射区域和第二发射区域。沉积在基板上的第一导电涂层可以包括涂覆第一发射区域的第一部分和涂覆基板的第二发射区域的第二部分。该方法可以进一步包括将第一成核抑制涂层沉积在第一导电涂层的第一部分上，并且然后将第二导电涂层沉积在第一导电涂层的第二部分上。
图1是概述根据一个实施方式的制造器件的步骤的流程图。图2A-2D是图解在该过程的每个步骤的器件的示意图。
如图2A中所图解，提供了基板102。基板102包括第一发射区域112和第二发射区域114。基板102可以进一步包括一个或多个非发射区域121a、121b、121c。例如，第一发射区域112和第二发射区域114可以对应于电致发光器件的像素区域或亚像素区域。
在步骤12中，将第一导电涂层131沉积在基板上面。如图2B中所图解，沉积第一导电涂层131以涂覆第一发射区域112、第二发射区域114和非发射区域121a-121c。第一导电涂层131包括对应于涂覆第一发射区域112的部分的第一部分132，以及对应于涂覆第二发射区域114的部分的第二部分133。例如，第一导电涂层131可以通过蒸发沉积，包括热蒸发和电子束蒸发。在一些实施方式中，第一导电涂层131可以使用开口掩膜或不使用掩膜(例如，无掩膜)来沉积。第一导电涂层131可以使用其他方法来沉积，包括但不限于溅射、化学气相沉积、印刷(包括油墨或蒸汽喷印、卷盘到卷盘印刷和微触点转印)、有机气相沉积(OVPD)、激光诱导热成像(LITI)和其组合。
在步骤14中，将第一成核抑制涂层141选择性地沉积在第一导电涂层131的一部分上。在图2C中图解的实施方式中，沉积第一成核抑制涂层141以涂覆第一导电涂层131的第一部分132，第一部分132对应于第一发射区域112。在这种实施方式中，设置在第二发射区域114上面的第一导电涂层131的第二部分133基本上不含第一成核抑制涂层141或暴露于第一成核抑制涂层141。在一些实施方式中，第一成核抑制涂层141还可以任选地涂覆沉积在一个或多个非发射区域上面的第一导电涂层131的部分(一个或多个)。例如，第一成核抑制涂层141还可以任选地涂覆沉积在与第一发射区域112相邻的一个或多个非发射区域，比如非发射区域121a和/或121b上面的第一导电涂层131的部分(一个或多个)。用于在表面上选择性地沉积材料的各种方法可用于沉积第一成核抑制涂层141，包括但不限于蒸发(包括热蒸发和电子束蒸发)、光刻、印刷(包括油墨或蒸汽喷印、卷盘到卷盘印刷和微触点转印)、OVPD、LITI图案化和其组合。
一旦第一成核抑制涂层141沉积在第一导电涂层131的表面区域上，可以将第二导电涂层151沉积在表面的其余未覆盖区域，在未覆盖区域中不存在成核抑制涂层。转到图2D，在步骤16中，导电涂层源105被图解为将蒸发的导电材料朝向第一导电涂层131和第一成核抑制涂层141的表面引导。如图2D中所图解，导电涂层源105可以引导蒸发的导电材料，使得它入射到第一导电涂层131的被覆盖或被处理的区域(即，在其上沉积有成核抑制涂层141的第一导电涂层131的区域(一个或多个))以及未被覆盖或未被处理的区域二者。然而，因为与第一导电涂层131的未覆盖表面相比，第一成核抑制涂层141的表面展现出相对低的初始粘着系数，第二导电涂层151选择性地沉积在第一导电涂层表面的区域上，在该区域中不存在第一成核抑制涂层141。因此，第二导电涂层151可以涂覆第一导电涂层131的第二部分133，第二部分133对应于涂覆第二发射区域114的第一导电涂层131的部分。如图2D中所图解，第二导电涂层151还可以涂覆第一导电涂层131的其他部分或区域，包括涂覆非发射区域121a、121b和121c的部分。第二导电涂层151可以包括例如纯的镁或基本上纯的镁。在一些实例中，第二导电涂层151可以使用与用于形成第一导电涂层131的材料相同的材料形成。第二导电涂层151可以使用开口掩模或不使用掩模(例如，无掩模沉积工艺)来沉积。
在一些实施方式中，方法可以进一步包括在步骤16之后的附加步骤。这种附加步骤可以包括例如沉积一个或多个另外的成核抑制涂层、沉积一个或多个另外的导电涂层、沉积辅助电极、沉积外耦合涂层和/或器件的封装。
在图3中图解的另一个实施方式中，基板102包括除了第一发射区域112和第二发射区域114以外的第三发射区域116。基板102可以进一步包括与发射区域相邻设置的非发射区域121a-121d。图3中图解的器件100可以使用如上描述的图1中的基本上相同的方法产生。因此，省略了为生产图3中的器件100进行的每个步骤的细节。简而言之，器件100包括涂覆第一发射区域112、第二发射区域114、第三发射区域116和非发射区域121a-121d的第一导电涂层131。设置在第一发射区域112上面的第一导电涂层131的一部分被第一成核抑制涂层141涂覆，和第一导电涂层131的剩余部分——包括涂覆第二发射区域114、第三发射区域116和非发射区域121a-121d的部分——被第二导电涂层151涂覆。
图4是概述根据一个实施方式的制造器件的附加步骤的流程图，其中基板102包括第三发射区域。图5A和5B是图解该过程的每个步骤的器件的示意图。
在步骤22中，第二成核抑制涂层161选择性地沉积在第二导电涂层151的一部分上面。在图5A中图解的实施方式中，第二成核抑制涂层161被沉积以涂覆设置在第二发射区域114上面的第二导电涂层151的一部分。在这种实施方式中，设置在第三发射区域116上面的第二导电涂层151的一部分基本上不含第一成核抑制涂层141或第二成核抑制涂层161，或暴露于第一成核抑制涂层141或第二成核抑制涂层161。在一些实施方式中，第二成核抑制涂层161还可以任选地涂覆沉积在一个或多个非发射区域上面的第二导电涂层151的部分(一个或多个)。例如，第二成核抑制涂层161还可以任选地涂覆沉积在与第一发射区域112相邻的一个或多个非发射区域比如非发射区域121a和/或121b，和/或与第二发射区域114相邻的那些比如非发射区域121b和/或121c上面的第二导电涂层151的部分(一个或多个)。用于在表面上选择性地沉积材料的各种方法可用于沉积第二成核抑制涂层161，包括但不限于蒸发(包括热蒸发和电子束蒸发)、光刻、印刷(包括油墨或蒸汽喷印、卷盘到卷盘印刷和微触点转印)、OVPD、LITI图案化和其组合。
一旦第二成核抑制涂层161沉积在第二导电涂层151的表面区域上，第三导电涂层171可以沉积在表面的剩余未覆盖区域(一个或多个)上，在未覆盖区域中不存在成核抑制涂层。转到图5B，在步骤24中，导电涂层源106被图解为将蒸发的导电材料朝向第二导电涂层151、第一成核抑制涂层141和第二成核抑制涂层161的表面引导。如图5B中所图解，导电涂层源106可以引导蒸发的导电材料，使得它入射在第二导电涂层151的被覆盖的或被处理的区域(即，在其上沉积第一成核抑制涂层141和第二成核抑制涂层161的区域)和未被覆盖或未被处理的区域二者。然而，因为第一成核抑制涂层141和第二成核抑制涂层161的表面展现与第二导电涂层151的未覆盖表面相比的相对低的初始粘着系数，第三导电涂层171选择性地沉积在其中不存在第一成核抑制涂层141和第二成核抑制涂层161的区域上。因此，第三导电涂层171可以涂覆设置在第三发射区域116上面的第二导电涂层151的一部分。如图5B中所图解，第三导电涂层171还可以涂覆第二导电涂层151的其他部分或区域，包括涂覆非发射区域121a、121b、121c和121d的部分。第三导电涂层171可以包括例如纯的或基本上纯的镁。例如，第三导电涂层171可以使用与用于形成第一导电涂层131和/或第二导电涂层151的那些相同的材料来形成。第三导电涂层171可以使用开口掩膜或不使用掩膜(例如，无掩膜沉积工艺)来沉积。
在进一步的实施方式中，在步骤24之后，另外的涂层(一个或多个)可以沉积在器件上。图6是概述根据一个这样的进一步实施方式的另外的涂覆步骤的流程图。图7A和7B是图解在该过程的每个步骤的器件的示意图。
在步骤32中，第三成核抑制涂层181选择性地沉积在第三导电涂层171的一部分上。具体地，在图7A中图解的实施方式中，第三成核抑制涂层181被沉积以涂覆设置在第三发射区域116上面的第三导电涂层171的一部分。在一些实施方式中，第三成核抑制涂层181还可以任选地涂覆沉积在一个或多个非发射区域上面的第三导电涂层171的部分(一个或多个)。例如，第三成核抑制涂层181还可以任选地涂覆沉积在一个或多个非发射区域121a-d上面的第三导电涂层171的部分(一个或多个)。用于在表面上选择性地沉积材料的各种方法可用于沉积第三成核抑制涂层181，包括但不限于蒸发(包括热蒸发和电子束蒸发)、光刻、印刷(包括油墨或蒸汽喷印、卷盘到卷盘印刷和微触点转印)、OVPD、LITI图案化和其组合。
在步骤34中，源107被图解为将蒸发的导电材料朝向第三导电涂层171、第一成核抑制涂层141、第二成核抑制涂层161和第三成核抑制涂层181的表面引导以沉积辅助电极201。如图7B中所图解，导电涂层源107可以引导蒸发的导电材料，使得它入射在第三导电涂层171的被覆盖的或被处理的区域(即，其中存在第一成核抑制涂层141、第二成核抑制涂层161和第三成核抑制涂层181的区域)和未被覆盖或未被处理的区域二者。然而，因为第一成核抑制涂层141、第二成核抑制涂层161和第三成核抑制涂层181的表面展现与第三导电涂层171的未覆盖表面相比的相对低的初始粘着系数，辅助电极201选择性地沉积在其中不存在第一成核抑制涂层141、第二成核抑制涂层161和第三成核抑制涂层181的区域上。因此，辅助电极201可以涂覆对应于非发射区域121a、121b、121c和121d的第三导电涂层171的部分。辅助电极201可以包括例如纯的或基本上纯的镁。例如，辅助电极201可以使用与用于形成第一导电涂层131、第二导电涂层151和/或第三导电涂层171的那些相同的材料来形成。辅助电极201可以使用开口掩膜或不使用掩膜(例如，无掩膜沉积工艺)来沉积。在其他实施方式中，一个或多个非发射区域121a、121b、121c和/或121d可以被第一成核抑制涂层涂覆，使得基本上防止第二导电涂层和/或第三导电涂层在其上的沉积。
在导电涂层形成器件的透光电极的情况下提供辅助电极可能是特别有利的。具体地，这种透光电极可以具有低厚度以允许光的透射。然而，透射电极厚度的减小伴随着其薄层电阻的增加。具有高薄层电阻的电极通常不期望用于器件比如OLED中，因为当使用器件时它会产生大的电流-电阻(IR)下降，这对OLED的性能和效率是有害的。通过提高电源电平可以在一定程度上补偿IR压降；然而，当电源电平增加一个像素时，提供给其他部件的电压也升高以维持器件的正常操作，并且因此是不利的。
为了减少顶部发射OLED器件的电源规格，已经提出了在器件上形成母线结构或辅助电极的解决方案。例如，可以通过沉积与OLED器件的透射电极电气通信的导电涂层来形成这种辅助电极。通过降低透射电极的薄层电阻和相关的IR压降，这种辅助电极可以允许电流更有效地传输到器件的各个区域。
现在将参考图8解释电极薄层电阻的影响，图8显示了具有p型薄膜晶体管(TFT)的顶部发射有源矩阵OLED(AMOLED)像素的电路图的实例。在图8中，电路800包括电源(VDD)线812、控制线814、栅极线816和数据线818。提供了包括第一TFT 831、第二TFT833和存储电容器841的驱动电路，并且以附图中图解的方式将驱动电路部件连接到数据线818、栅极线816和VDD线812。还提供了补偿电路843，其通常用于补偿由随时间推移TFT 831和833的制造差异或劣化引起的晶体管特性的任何偏差。
OLED像素或亚像素850和在OLED电路图中表示为电阻器的阴极852与第二TFT 833(也称为“驱动晶体管”)串联连接。驱动晶体管833根据存储在存储电容器841中的电荷的电压调节穿过OLED像素850的电流，使得OLED像素850输出期望的亮度。通过经由第一TFT 831(也称为“开关晶体管”)将存储电容器841连接到数据线818来设置存储电容器841的电压。
由于基于驱动晶体管833的栅极电压和源极电压之间的电位差来调节通过OLED像素或亚像素850和阴极852的电流，所以阴极852的薄层电阻的增加导致更高的IR压降，其通过增加电源(VDD)来补偿。然而，当VDD增加时，提供给TFT 833和OLED像素850的其他电压也增加以维持适当的操作，并且因此是不利的。
参考图8，辅助电极854被图解为与阴极852并联连接的电阻器。由于辅助电极854的电阻基本上(substantially)低于阴极852的电阻，所以辅助电极854和阴极852的组合有效电阻低于仅阴极852的有效电阻。因此，可以通过辅助电极854的存在来减缓VDD的增加。
由于辅助电极通常在包括阳极、一个或多个有机层和阴极的OLED堆叠的顶部上提供，所以传统上使用具有掩膜开口的阴影掩模来实现辅助电极的图案化，例如通过物理气相沉积(PVD)过程，通过其选择性地沉积导电涂层。然而，由于掩模通常是金属掩模，所以它们在高温沉积过程中具有翘曲的倾向，从而使掩膜开口和产生的沉积图案变形。此外，掩模通常通过连续沉积而劣化，因为导电涂层粘附到掩模上并使掩模的特征模糊。因此，这种掩模应该使用耗时的且昂贵的工艺进行清洁，或者一旦掩模被认为在产生期望的图案时无效就应该被丢弃(dispose)，从而使这种工艺成本高且复杂。因此，使用阴影掩模沉积导电涂层的工艺对于OLED器件的大规模生产在商业上可能不可行。此外，因为大的金属掩模通常在阴影掩模沉积工艺期间被拉伸，所以使用阴影掩模工艺可以产生的特征的纵横比通常受到金属掩模的阴影效应和机械(例如，拉伸)强度的约束。
通过阴影掩模将导电涂层图案化到表面上的另一个挑战是使用单个掩模可以实现某些但不是所有的图案。由于掩模的每个部分都是物理支撑的，所以在单个处理步骤中并非所有图案都是可能的。例如，在图案指定隔离的特征的情况下，通常不能使用单个掩模处理步骤来实现期望的模式。另外，用于产生遍布整个器件表面的重复结构(例如，母线结构或辅助电极)的掩模包括在掩模上形成的大量穿孔或孔。然而，在掩模上形成大量孔可能损害掩模的结构完整性，因此在处理期间导致掩模的显著翘曲或变形，这会使沉积结构的图案变形。
使用上述方法和具体地参考图6、7A和7B描述的方法，辅助电极201可以在辅助电极沉积步骤期间选择性地沉积在器件的非发射区域上，而不使用精细金属掩模。此外，由于用于进行第二导电涂层和/或第三导电涂层的选择性沉积的成核抑制层可用于基本上抑制辅助电极201在器件的发射区域(一个或多个)中的沉积，进一步便于辅助电极201的沉积。
第一导电涂层131、第二导电涂层151和第三导电涂层171在电磁波谱的可见波长范围的至少一部分中可以是透光的或基本上透光的。为了进一步清楚起见，第一导电涂层131、第二导电涂层151和第三导电涂层171中的每一个在电磁波谱的可见波长范围中的至少一部分中可以是透光的或基本上透光的。因此，当第二导电涂层和/或第三导电涂层设置在第一导电涂层的顶部上以形成多涂层电极时，这种电极在电磁波谱的可见波长部分中也可以是透光的或基本上透光的。例如，第一导电涂层131、第二导电涂层151、第三导电涂层171和/或多涂层电极的透光率在电磁波谱的可见部分中可以大于约30％、大于约40％、大于约45％、大于约50％、大于约60％、大于70％、大于约75％或大于约80％。至少在一些情况中，可能特别期望的是第一导电涂层131、第二导电涂层151、第三导电涂层171和/或多涂层电极跨越电磁波谱的可见部分(例如，在从约390nm至约700nm的波长范围中)展现相对高的透光率。
在一些实施方式中，第一导电涂层131、第二导电涂层151和第三导电涂层171的厚度可以制成为相对薄的以维持相对高的透光率。例如，第一导电涂层131的厚度可以是约5至30nm、约8至25nm或约10至20nm。第二导电涂层151的厚度可以是，例如约1至25nm、约1至20nm、约1至15nm、约1至10nm或约3至6nm。第三导电涂层171的厚度可以是，例如约1至25nm、约1至20nm、约1至15nm、约1至10nm或约3至6nm。因此，由第一导电涂层131和第二导电涂层151和/或第三导电涂层171的组合形成的多涂层电极的厚度可以是，例如约6至35nm、约10至30nm、或约10至25nm、或约12至18nm。
辅助电极201的厚度可以基本上大于第一导电涂层131、第二导电涂层151、第三导电涂层和/或多涂层电极的厚度。例如，辅助电极201的厚度可以大于约50nm、大于约80nm、大于约100nm、大于约150nm、大于约200nm、大于约300nm、大于约400nm、大于约500nm、大于约700nm、大于约800nm、大于约1μm、大于约1.2μm、大于约1.5μm、大于约2μm、大于约2.5μm或大于约3μm。在一些实施方式中，辅助电极201可以是基本上非透明的或不透明的。然而，因为辅助电极201通常在器件的非发射区域(一个或多个)中提供，辅助电极201可能不会引起显著的光干扰。例如，辅助电极201的透光率在电磁波谱的可见部分中可以小于约50％、小于约70％、小于约80％、小于约85％、小于约90％或小于约95％。在一些实施方式中，辅助电极201可以吸收在电磁波谱的可见波长范围中的至少一部分中的光。
在一些实施方式中，第一发射区域112、第二发射区域114和/或第三发射区域116可以对应于OLED显示器件的亚像素区域。因此，将认识到，在其上沉积各种涂层的基板102可以包括在前述实施方式中没有明确阐释或描述的一个或多个另外的有机层和/或无机层。例如，OLED显示器件可以是有源矩阵OLED(AMOLED)显示器件。在这种实施方式中，基板102可以包括电极和至少一个有机层，至少一个有机层沉积在每个发射区域(例如亚像素)中的电极上面，使得第一导电涂层131可以沉积在至少一个有机层上面。例如，电极可以是阳极，并且第一导电涂层131本身或与第二导电涂层151、第三导电涂层171和/或任何另外的导电涂层组合可以形成阴极。至少一个有机层可以包括发射器层。至少一个有机层可以进一步包括空穴注入层、空穴传输层、电子阻挡层、空穴阻挡层、电子传输层、电子注入层和/或任何另外的层。基板102可以进一步包括多个TFT。在器件中提供的每个阳极可以电连接到至少一个TFT。例如，基板100可以包括一个或多个顶栅TFT，一个或多个底栅TFT和/或其他TFT结构。TFT可以是n-型TFT或p型TFT。TFT结构的实例包括包括非晶硅(a-Si)、铟镓氧化锌(IGZO)，和低温多晶硅(LTPS)的那些。
基板102还可以包括用于支撑上述确认的另外的有机层和/或无机层的基础基板。例如，基础基板可以是柔性或刚性基板。基础基板可以包括，例如，硅、玻璃、金属、聚合物(例如，聚酰亚胺)、蓝宝石或适合用作基础基板的其他材料。
第一发射区域112，第二发射区域114，和第三发射区域116可以是配置为发射彼此不同波长或发射光谱的光的亚像素。第一发射区域112可以配置为发射具有第一波长或第一发射光谱的光，第二发射区域114可以配置为发射具有第二波长或第二发射光谱的光，和第三发射区域116可以配置为发射具有第三波长或第三发射光谱的光。第一波长可以小于或大于第二波长和/或第三波长，第二波长可以小于或大于第一波长和/或第三波长，和第三波长可以小于或大于第一波长和/或第二波长。例如，第一发射区域112可以对应于蓝色亚像素，第二发射区域114可以对应于绿色亚像素，和第三发射区域116可以对应于红色亚像素。在其他实例中，与第一发射区域112、第二发射区域114和第三发射区域116相关联的发射光谱或发光颜色可以不同。第一发射区域112与第二发射区域114和/或第三发射区域116组合可以形成显示器件的像素。将认识到，这种显示器件通常包括多个像素。因此，在本文描述的各种实施方式中，可以提供多个第一发射区域、多个第二发射区域和多个第三发射区域。例如，形成第一发射区域、第二发射区域和/或第三发射区域的多个的发射区域可以以分布方式跨越显示器件布置，并且每个分组的发射区域(例如，第一发射区域、第二发射区域和第三发射区域中的每一个)可以对应于具体发光颜色或光谱的亚像素。在这种实例中，属于每个分组的发射区域可以具有与相同分组内的其他发射区域基本上相同的结构和配置。
在一些实施方式中，第一成核抑制涂层141、第二成核抑制涂层161和/或第三成核抑制涂层181可以使用与用于沉积至少一个有机层相同的阴影掩模来选择性地沉积。以这种方式，由于不存在用于沉积成核抑制涂层的另外的掩模要求，所以可以以成本有效的方式调整每个亚像素的光学微腔效应。
在一些实施方式中，方法可以进一步包括在步骤24或步骤34之后的附加步骤。这种附加步骤可以包括，例如，沉积一个或多个另外的成核抑制涂层、沉积一个或多个另外的导电涂层、沉积辅助电极、沉积外耦合涂层和/或器件的封装。
在一些实施方式中，可以在步骤中12中沉积第一导电涂层之后沉积外耦合涂层。例如，可以在步骤12之后，并且在步骤16中沉积第二导电涂层之前将外耦合涂层沉积在第一导电涂层的表面上面。在另一个实例中，可以在步骤16中沉积第二导电涂层之后，并且在步骤24中沉积第三导电涂层之前沉积外耦合涂层，因此产生其中外耦合涂层设置在第一导电涂层和第二导电涂层之间的器件。外耦合涂层可以包括，例如，小分子有机化合物、聚合物、有机金属化合物和/或无机化合物和元素。外耦合涂层的厚度可以是，例如约5至60nm。可以使用开口掩膜或无掩膜沉积工艺来沉积外耦合涂层。可选地，可以使用上述各种方法来选择性地沉积外耦合涂层，包括但不限于，蒸发(包括热蒸发和电子束蒸发)、光刻、印刷(包括油墨或蒸汽喷印、卷盘到卷盘印刷和微触点转印)、OVPD、LITI图案化和其组合。如将进一步解释的，在至少一些情况中，某些导电材料比如镁，可能不容易沉积在外耦合涂层的表面上，特别是如果外耦合涂层由有机材料形成。因此，在一些实例中，可以在外耦合涂层中待沉积导电涂层的部分上面沉积成核促进涂层。例如，成核促进涂层可以沉积在发射区域(一个或多个)上面以允许在其上沉积另外的导电涂层(一个或多个)。
还将认识到，在一些实施方式中，可以使用开口掩膜沉积第一导电涂层、第二导电涂层和/或第三导电涂层。开口掩模通常用于“掩蔽(mask)”或防止材料沉积在基板的某些区域上。然而，与用于形成具有几十微米或更小的特征尺寸的相对小的特征的精细金属掩模(FMM)不同，由开口掩模限定的特征尺寸通常与正在制造的OLED器件的尺寸相当。例如，开口掩模可以在制造期间掩蔽显示器件的边缘，这将导致开口掩模具有大致对应于显示器件的尺寸(例如，对于微显示器为约1英寸，对于移动显示器为约4-6英寸，对于笔记本电脑或平板电脑显示器为约8-17英寸，等等)的孔。例如，开口掩模的特征尺寸可以约为1cm或更大。
图9图解了具有或限定在其中形成的孔934的开口掩模931的实例。在图解的实例中，掩模931的孔934小于器件921的尺寸，使得当掩模931被覆盖时，掩模931覆盖器件921的边缘。具体地，在图解的实施方式中，器件921的所有的或者基本上所有的发射区域或像素923通过孔934暴露，而未暴露区域927在器件921的外边缘925和孔934之间形成。如将认识到，电触点或其他器件部件可以位于未暴露区域927中，使得这些部件通过开口掩模沉积工艺保持不受影响。将认识到，在其中在单个基板上同时制造多个独立器件的情况中，开口掩模可以包括多个孔，其中每个孔对应于器件区域。
在根据一些实施方式的另一方面中，提供了一种光电器件。光电器件可以是电致发光器件。在一些实施方式中，该器件包括第一发射区域和第二发射区域。第一发射区域可以配置为发射与第二发射区域不同波长的光。换句话说，例如，第一发射区域可以配置为发射具有第一波长的光，和第二发射区域可以配置为发射具有第二波长的光。第一波长可以大于或小于第二波长。例如，由每个发射区域发射的光的波长可以对应于峰值波长(例如，辐射发射光谱处于其最大值的波长)或主波长(例如，由人眼感知的波长)。器件进一步包括设置在第一发射区域和第二发射区域中的导电涂层。导电涂层可以包括设置在第一发射区域中的第一部分，和设置在第二发射区域中的第二部分。第一部分可以具有第一厚度和第二部分可以具有第二厚度，其中第一厚度不同于第二厚度。例如，第一厚度可以大于或小于第二厚度。例如，第二厚度可以大于第一厚度，比如其中第二厚度为第一厚度的至少约1.1倍、至少约1.2倍、至少约1.3倍、至少约1.4倍、至少约1.5倍、至少约1.8倍、或至少约2倍。
图10是图解根据一个实施方式的AMOLED器件1000的一部分的横截面示意图。AMOLED器件1000包括第一发射区域1031a和第二发射区域1031b。第一发射区域1031a和第二发射区域1031b可以是AMOLED器件1000的亚像素。
器件1000包括基础基板1010和沉积在基础基板1010的表面上面的缓冲层1012。然后在缓冲层1012上面形成多个TFT 1008a、1008b。具体参考TFT 1008b，在缓冲层1012的一部分上面形成半导体有源区1014，并且沉积栅极绝缘层1016以基本上覆盖半导体有源区1014。接下来，在栅极绝缘层1016的顶部上形成栅电极1018，并且沉积层间绝缘层1020。源电极1024和漏电极1022形成为使得它们延伸通过穿过层间绝缘层1020和栅极绝缘层1016形成的开口，以与半导体有源层1014接触。然后在TFT 1008a、1008b上面形成绝缘层1042。然后，在绝缘层1042的一部分上面分别在第一发射区域1031a和第二发射区域1031b中的每一个中形成第一电极1044a、1044b。如图10中所图解，第一电极1044a、1044b中的每一个延伸通过绝缘层1042的开口，使得它与相应的TFT 1008a、1008b的漏电极1022电气通信。然后形成像素定义层(PDL)1046a、1046b、1046c以覆盖第一电极1044a、1044b的至少一部分，包括每个电极的外边缘。例如，PDL 1046a、1046b、1046c可以包括绝缘有机材料或无机材料。然后在相应的第一电极1044a、1044b上面，具体地在相邻的PDL 1046a、1046b、1046c之间的区域中沉积有机层1048a、1048b。沉积第一导电涂层1071以基本上覆盖有机层1048a、1048b和PDL 1046a、1046b、1046c。例如，第一导电涂层1071可以形成共阴极或其一部分。第一成核抑制涂层1061选择性地沉积在设置在第一发射区域1031a上面的第一导电涂层1071的第一部分1035a上面。例如，可以使用精细金属掩模或阴影掩模选择性地沉积第一成核抑制涂层1061。因此，使用开口掩模或无掩模沉积工艺将第二导电涂层1072选择性地沉积在第一导电涂层1071的暴露表面上面。为了进一步的特异性，通过使用开口掩模或不使用掩模进行第二导电涂层1072(例如，包括镁)的热沉积，将第二导电涂层1072选择性地沉积在第一导电涂层1071的暴露表面上面，同时使第一成核抑制涂层1061的表面基本上不含第二导电涂层1072的材料。因此，第二导电涂层1072可以直接沉积在第一导电涂层1071的顶部或者与第一导电涂层1071直接物理接触。
在图10中图解的器件1000中，第一导电涂层1071和第二导电涂层1072共同地形成共阴极1075。具体地，共阴极1075可以通过第一导电涂层1071和第二导电涂层1072的组合形成，其中第二导电涂层1072直接设置在第一导电涂层1071的至少一部分上面。共阴极1075在第一发射区域1031a中具有第一厚度tc1，和在第二发射区域1031b中具有第二厚度tc2。第一厚度tc1可以对应于第一导电涂层1071的厚度，和第二厚度tc2可以对应于第一导电涂层1071和第二导电涂层1072的组合厚度。第一导电涂层1071的第一部分1035a和第二部分1035b可以彼此一体地或连续地形成以提供单个整体(monolithic)结构。例如，第一导电涂层1071可以进一步包括设置在第一部分1035a和第二部分1035b之间的中间部分，和连接第一部分1035a和第二部分1035b的中间部分。可选地，在一些实施方式中，第一部分1035a和第二部分1035b可以形成为彼此间隔开的单独的结构。例如，通过在沉积第一导电涂层之前在第一部分和第二部分之间设置成核抑制涂层，可以将涂覆相应的发射区域的第一部分和第二部分形成为单独的结构。例如，成核抑制涂层可以设置在发射区域之间的非发射区域中。以这种方式，可以抑制第一导电涂层材料在涂覆有成核抑制涂层的区域中的沉积，因此第一部分和第二部分可以形成为彼此间隔开的单独的结构。可选地，可以使用用于选择性沉积导电涂层的其他方法来将第一部分和第二部分形成为单独的结构。
在一些实施方式中，可以选择性地沉积第一成核抑制涂层1061，以使用与用于选择性地沉积有机层1048a的相同的阴影掩模涂覆第一导电涂层1071的至少第一部分1035a。
在一些实施方式中，第一成核抑制涂层1061可以是光学外耦合涂层。如将认识到，可以提供光学外耦合涂层以提高器件的外耦合效率。因此，成核抑制涂层可以由例如展现相对高的折射率的材料形成。在其他实施方式中，可以提供与第一成核抑制涂层1061分开的外耦合涂层。
图11图解了其中图10中的器件1000进一步包括外耦合涂层1110的实施方式。如图解的，可以沉积外耦合涂层1110以涂覆第一发射区域1031a和第二发射区域1031b。外耦合涂层1110可进一步涂覆器件的非发射区域，例如在其中使用开口掩膜或无掩膜沉积工艺沉积外耦合涂层1110的情况中。外耦合涂层1110可以包括与第一成核抑制涂层1061相同的材料组合物。可选地，外耦合涂层1110可以具有与第一成核抑制涂层1061不同的材料组合物。
图12图解了其中图10中的器件1000进一步包括辅助电极1131的另一个实施方式。辅助电极1131可以在器件1000的非发射部分中提供。在图12中的实施方式中，辅助电极1131设置在与发射区域1031a、1031b相邻的区域中，该区域对应于其中存在PDL 1046a-c的区域。例如，可以使用开口掩膜或无掩膜沉积工艺沉积辅助电极1131。可以分别通过第一成核抑制涂层1061和第二成核抑制涂层1062的存在基本上防止用于形成辅助电极1131的材料在第一发射区域1031a和第二发射区域1031b中的沉积。在一些实施方式中，辅助电极1131可以使用与第一导电涂层1071和/或第二导电涂层1072相同的材料形成。例如，辅助电极1131可以包括镁。例如，辅助电极1131可以包括基本上纯的镁。
在图12中的实施方式中，第一成核抑制涂层1061的厚度和第二成核抑制涂层1062的厚度可以基本上是相同的。可选地，在一些实施方式中，第一成核抑制涂层1061的厚度可以小于或大于第二成核抑制涂层1062的厚度。例如，在其中成核抑制涂层也用作外耦合涂层的情况中，改变沉积在器件的不同发射区域或亚像素上面的成核抑制涂层的厚度可能是特别有利的。通过调节除了不同亚像素之间的共阴极的厚度以外的成核抑制涂层(和因此外耦合涂层)的厚度，可以在亚像素-到-亚像素尺度上调节光学微腔效应。在其他实施方式中，图12中的器件1000可以进一步包括沉积在成核抑制涂层和任选地辅助电极上面的另外的外耦合涂层。
图13是图解AMOLED器件1300的一部分的示意性横截面图。为了简单起见，在描述下述实施方式时，省略了包括那些关于TFT 1308a、1308b、1308c的那些的背板的某些细节。
在图13中的实施方式中，器件1300包括第一发射区域1331a、第二发射区域1331b和第三发射区域1331c。例如，发射区域可以对应于器件1300的亚像素。在器件1300中，第一电极1344a、1344b、1344c分别在第一发射区域1331a、第二发射区域1331b和第三发射区域1331c中的每一个中形成。如图13中所图解，第一电极1344a、1344b、1344c中的每一个延伸通过绝缘层1342的开口，使得它与相应的TFT 1308a、1308b、1308c电气通信。然后形成PDL1346a-d以覆盖第一电极1344a-c的至少一部分，包括每个电极的外边缘。例如，PDL 1346a-d可以包括绝缘有机材料或无机材料。然后将有机层1348a、1348b、1348c沉积在相邻的第一电极1344a、1344b、1344c上面，具体地在相邻的PDL 1346a-d之间的区域中。沉积第一导电涂层1371以基本上覆盖有机层1348a-d和PDL 1346a-d二者。例如，第一导电涂层1371可以形成共阴极，或其部分。第一成核抑制涂层1361选择性地沉积在设置在第一发射区域1331a上面的第一导电涂层1371的一部分上面。例如，可以使用精细金属掩模或阴影掩模选择性地沉积第一成核抑制涂层1361。因此，使用开口掩膜或无掩模沉积工艺将第二导电涂层1372选择性地沉积在第一导电涂层1371的暴露表面上面。为了进一步特异性，通过使用开口掩膜或不使用掩膜进行第二导电涂层1372(例如，包括镁)的热沉积，第二导电涂层1372选择性地沉积在第一导电涂层1371的暴露表面上面，同时使第一成核抑制涂层1361的表面基本上不含第二导电涂层1372的材料。可以沉积第二导电涂层1372以涂覆设置在第二发射区域1331b和第三发射区域1331c上面的第一导电涂层1371的部分。
在图13中图解的器件1300中，第一导电涂层1371和第二导电涂层1372可以共同地形成共阴极1375。具体地，共阴极1375可以通过第一导电涂层1371和第二导电涂层1372的组合形成，其中第二导电涂层1372直接设置在第一导电涂层1371的至少一部分上面。共阴极1375在第一发射区域1331a中具有第一厚度tc1，和在第二发射区域1335b和第三发射区域1335c中具有第二厚度tc2。第一厚度tc1可以对应于第一导电涂层1371的厚度，和第二厚度tc2可以对应于第一导电涂层1371和第二导电涂层1372的组合厚度。因此，第二厚度tc2大于第一厚度tc1。
图14图解了器件1300的进一步实施方式，其中共阴极1375进一步包括第三导电涂层1373。具体地在图14中的实施方式中，器件1300包括设置在第二导电涂层1372的一部分上面的第二成核抑制涂层1362，该第二导电涂层1372在第二发射区域1331b上面提供。然后将第三导电涂层1373沉积在第二导电涂层1372的暴露的或未处理的表面(一个或多个)上面，包括设置在第三发射区域1331c上面的第二导电涂层1372的部分。这样，可以提供具有在第一发射区域1331a中的第一厚度tc1、在第二发射区域1331b中的第二厚度tc2和在第三发射区域1331c中的第三厚度tc3的共阴极1375。如将认识到，第一厚度tc1对应于第一导电涂层1371的厚度，第二厚度tc2对应于第一导电涂层1371和第二导电涂层1372的组合厚度，和第三厚度tc3对应于第一导电涂层1371、第二导电涂层1372和第三导电涂层1373的组合厚度。因此，第一厚度tc1通常小于第二厚度tc2，和第三厚度tc3通常大于第二厚度tc2。
在图15中图解的又另一个实施方式中，器件1300进一步包括设置在第三发射区域1331c上面的第三成核抑制涂层1363。具体地，第三成核抑制涂层1363被图解为沉积在第三导电涂层1373的一部分上面，涂覆对应于第三发射区域1331c的器件的一部分。
在图16中图解的又另一个实施方式中，器件1300进一步包括设置在器件1300的非发射区域中的辅助电极1381。例如，辅助电极1381可以使用与用于沉积第二导电涂层1372和/或第三导电涂层1373的那些基本上相同的方法形成。辅助电极1381被图解为沉积在PDL1346a-1346d上面，其对应于器件1300的非发射区域。可以基本上抑制辅助电极1381在发射区域1331a-c上面形成，并且同样地，发射区域1331a-c可以基本上不含用于形成辅助电极1381的材料。
第一导电涂层1371、第二导电涂层1372和第三导电涂层1373在电磁波谱的可见波长部分中可以是透光的或基本上透光的。为了进一步清楚起见，第一导电涂层1371、第二导电涂层1372和第三导电涂层1373中的每一个在电磁波谱的可见波长范围中的至少一部分中可以是透光的或基本上透光的。因此，当第二导电涂层和/或第三导电涂层设置在第一导电涂层的顶部上以形成共阴极1375时，这种电极在电磁波谱的可见波长部分中也可以是透光的或基本上透光的。例如，第一导电涂层1371、第二导电涂层1372、第三导电涂层1373和/或共阴极1375的透光率在电磁波谱的可见部分中可以大于约30％、大于约40％、大于约45％、大于约50％、大于约60％、大于70％、大于约75％或大于约80％。
在一些实施方式中，第一导电涂层1371、第二导电涂层1372和第三导电涂层1373的厚度可以制成为相对薄的以维持相对高的透光率。例如，第一导电涂层1371的厚度可以是约5至30nm、约8至25nm或约10至20nm。第二导电涂层1372的厚度可以是，例如约1至25nm、约1至20nm、约1至15nm、约1至10nm或约3至6nm。第三导电涂层1373的厚度可以是，例如约1至25nm、约1至20nm、约1至15nm、约1至10nm或约3至6nm。因此，由第一导电涂层1371和第二导电涂层1372和/或第三导电涂层1373的组合形成的共阴极1375的厚度可以是，例如约6至35nm、约10至30nm、或约10至25nm、或约12至18nm。
辅助电极1381的厚度可以大于第一导电涂层1371、第二导电涂层1372、第三导电涂层1373和/或共阴极1375的厚度。例如，辅助电极1381的厚度可以大于约50nm、大于约80nm、大于约100nm、大于约150nm、大于约200nm、大于约300nm、大于约400nm、大于约500nm、大于约700nm、大于约800nm、大于约1μm、大于约1.2μm、大于约1.5μm、大于约2μm、大于约2.5μm或大于约3μm。在一些实施方式中，辅助电极1375可以是基本上非透明的或不透明的。然而，因为辅助电极1375通常在器件的非发射区域(一个或多个)中提供，所以辅助电极1375可能不会引起显著的光干扰。例如，辅助电极1375的透光率在电磁波谱的可见部分中可以小于约50％、小于约70％、小于约80％、小于约85％、小于约90％或小于约95％。在一些实施方式中，辅助电极1375可以吸收在电磁波谱的可见波长范围中的至少一部分中的光。
第一导电涂层1371可以包括用于形成透光的导电层或涂层的各种材料。例如，第一导电涂层1371可以包括透明的导电氧化物(TCO)、金属或非金属薄膜和其任意组合。第一导电涂层1371可以进一步包括两个或更多个层或涂层。例如，这种层或涂层可以是彼此叠置的不同的层或涂层。第一导电涂层1371可以包括各种材料，包括例如，氧化铟锡(ITO)、氟氧化锡(FTO)、镁(Mg)、铝(Al)、镱(Yb)、银(Ag)、锌(Zn)、镉(Cd)和其任何组合，包括包含前述材料的任一种的合金。例如，第一导电涂层1371可以包括Mg:Ag合金、Mg:Yb合金或其组合。对于Mg:Ag合金或Mg:Yb合金，合金组合物的范围可以为按体积计从约1:9至约9:1。在其他实例中，第一导电涂层1371可以包括Yb/Ag双层涂层。例如，这种双层涂层可以通过沉积镱涂层，随后银涂层来形成。银涂层的厚度可以大于镱涂层的厚度，或反之亦然。在又另一实例中，第一导电涂层1371可以包括富勒烯和镁。例如，这种涂层可以通过沉积富勒烯涂层随后镁涂层来形成。在另一个实例中，富勒烯可以分散在镁涂层中以形成包含富勒烯的镁合金涂层。在美国专利申请公开号US 2015/0287846(2015年10月8日公布)和PCT专利申请号PCT/IB2017/054970(2017年8月15日提交)中进一步描述了这种涂层的实例。
第二导电涂层1372和第三导电涂层1373可以包括高蒸汽压材料，比如镱(Yb)、锌(Zn)、镉(Cd)和镁(Mg)。在一些实施方式中，第二导电涂层1372和第三导电涂层1373可以包括纯的镁或基本上纯的镁。
辅助电极1381可以包括与第二导电涂层1372和/或第三导电涂层1373基本上相同的材料(一种或多种)。在一些实施方式中，辅助电极1381可以包括镁。例如，辅助电极1381可以包括纯的镁或基本上纯的镁。在其他实施例中，辅助电极1381可以包括Yb、Cd和/或Zn。
在一些实施例中，设置在发射区域1331a、1331b、1331c中的成核抑制涂层1361、1362、1363的厚度可以根据由每个发射区域发射的光的颜色或发射光谱而变化。如图15和16中所图解，第一成核抑制涂层1361可以具有第一成核抑制涂层厚度tn1，第二成核抑制涂层1362可以具有第二成核抑制涂层厚度tn2，和第三成核抑制涂层1363可以具有第三成核抑制涂层厚度tn3。第一成核抑制涂层厚度tn1、第二成核抑制涂层厚度tn2和/或第三成核抑制涂层厚度tn3彼此可以基本上相同。可选地，第一成核抑制涂层厚度tn1、第二成核抑制涂层厚度tn2和/或第三成核抑制涂层厚度tn3彼此可以不同。
通过调节设置在彼此独立的每个发射区域或亚像素中的成核抑制涂层的厚度，可以进一步控制每个发射区域或亚像素中的光学微腔效应。例如，设置在蓝色亚像素上面的成核抑制涂层的厚度可以小于设置在绿色亚像素上面的成核抑制涂层的厚度，和设置在绿色亚像素上面的成核抑制涂层的厚度可以小于设置在红色亚像素上面的成核抑制涂层的厚度。如将认识到，通过调节独立于其他发射区域或亚像素的每个发射区域或亚像素的成核抑制涂层厚度和导电涂层厚度，可以将每个发射区域或亚像素中的光学微腔效应控制到甚至更大的程度。
光学微腔效应由于由具有不同折射率的许多薄膜层和涂层产生的光学界面的存在而产生，薄膜层和涂层用于构造光电器件比如OLED。影响在器件中观察到的光学微腔效应的一些因素包括总路径长度(例如，器件的总厚度，从器件发射的光在外耦合之前必须行进通过该器件的总厚度)以及各个层和涂层的折射率。现在已经发现，通过调节发射区域(例如，亚像素)中的阴极的厚度，可以改变发射区域中的光学微腔效应。这种效应通常可归因于总光程长度的变化。发明人进一步假设，特别是在通过薄涂层(一个或多个)形成的透光阴极的情况中，除了总光程长度之外，阴极厚度的变化也可以改变阴极的折射率。此外，还可以通过改变设置在发射区域中的成核抑制涂层的厚度来调节光程长度，并且因此调节光学微腔效应。
可以通过调节光学微腔效应来影响器件的光学特性包括发射光谱、强度(例如发光强度)和输出光的角度分布，包括输出光的亮度和色移的角度依赖性。
虽然已经用2或3个发射区域或亚像素描述了各种实施方式，但是应认识到器件可以包括任何数量的发射区域或亚像素。例如，器件可以包括多个像素，其中每个像素包括2、3或更多个亚像素。此外，像素或亚像素相对于其他像素或亚像素的特定布置可以根据器件设计而变化。
在一些应用中，可能需要将具有特定材料特性的导电涂层沉积到基板表面上，导电涂层不能容易地沉积在该基板表面上。例如，由于镁在各种有机表面上的低粘着系数，纯的或基本上纯的镁通常不能容易地沉积在有机表面上。因此，在一些实施方式中，可以通过在沉积导电涂层，比如包括镁的导电涂层之前在其上沉积成核促进涂层来进一步处理其上要沉积第一导电涂层、第二导电涂层、第三导电涂层和/或辅助电极的表面。
基于发现和实验观察，如本文将进一步解释的，假定富勒烯和其他成核促进材料充当用于沉积包括镁的导电涂层的成核位点。例如，在其中使用蒸发工艺将镁沉积在富勒烯处理的表面上的情况中，富勒烯分子充当促进形成用于镁沉积的稳定核的成核位点。在一些情况中，可以在处理的表面上提供少于单层的富勒烯或其它成核促进材料以充当用于镁沉积的成核位点。如将理解的，通过沉积几个单层的成核促进材料来处理表面可能导致更高数量的成核位点，并且因此具有更高的初始粘着几率。
还将认识到，沉积在表面上的富勒烯或其他材料(其可充当成核促进涂层)的量可以多于或少于一个单层。例如，可以通过沉积0.1个单层、1个单层、10个单层或更多的成核促进材料来处理表面。沉积在表面上以形成成核抑制涂层的成核抑制材料的量通常为约1个单层或更多。如本文所使用，沉积1个单层的材料是指用单层材料的构成分子或原子覆盖表面的期望区域的材料的量。类似地，如本文所使用，沉积0.1个单层的材料是指用单层材料的构成分子或原子覆盖表面的期望区域的10％的材料的量。例如，由于分子或原子的可能堆叠或聚集，沉积材料的实际厚度可能是不均匀的。例如，沉积1个单层的材料可导致表面的一些区域未被材料覆盖，而表面的其他区域可具有沉积在其上的多个原子或分子层。
如本文所使用，术语“富勒烯”指包括碳分子的材料。富勒烯分子的实例包括碳笼分子，该碳笼分子包括含有多个碳原子的三维骨架，该三维骨架形成封闭壳体，并且其形状可以是球形或半球形的。富勒烯分子可以被命名为Cn，其中n是对应于包括在富勒烯分子中的碳骨架的碳原子的整数。富勒烯分子的实例包括Cn，其中n的范围为50至250，比如C60、C70、C72、C74、C76、C78、C80、C82和C84。另外的富勒烯分子的实例包括管状或圆柱形的碳分子，比如单壁碳纳米管和多壁碳纳米管。
用于在表面上选择性地沉积材料的各种方法可用于沉积成核促进涂层，包括但不限于蒸发(包括热蒸发和电子束蒸发)、光刻、印刷(包括油墨或蒸汽喷印、卷盘到卷盘印刷和微触点转印)、OVPD、LITI图案化、旋转涂覆、浸渍涂覆、喷雾涂覆、物理气相沉积(PVD)(包括溅射)、化学气相沉积(CVD)和其组合。
例如，参考图1和2A-2C中的实施方式，沉积成核促进涂层的附加步骤可以在步骤12之前进行。具体地，在沉积第一导电涂层131之前，可以用成核促进涂层涂覆基板102的表面。在其他实施方式中，在步骤16中沉积第二导电涂层之前，可以包括在第一导电涂层131上面选择性沉积成核促进涂层的附加步骤。例如，在步骤14中选择性沉积第一成核抑制涂层之前和在步骤12中沉积第一导电涂层之后，或在步骤14中选择性沉积第一成核抑制涂层之后和在步骤16中沉积第二导电涂层之前可以包括这样的附加步骤。例如，这种成核促进涂层可以设置第一导电涂层131的未处理的或暴露于第一成核抑制涂层141的部分上面。例如，成核促进涂层可以设置在导电涂层的部分中的第一导电涂层131和第二导电涂层151之间的界面处，该导电涂层在非发射区域121a、121b，121c和第二发射区域114上面提供。
在另一个实例中，参考图13至16中图解的器件1300的各种实施方式，第一成核促进涂层可以设置在有机层1348a、1348b、1348c和第一导电涂层1371之间的界面处。可选地，或除此之外，另外的成核促进涂层(一个或多个)可以设置在第一导电涂层1371和第二导电涂层1372之间的界面处和/或第二导电涂层1372和第三导电涂层1373之间的界面处。如果需要，可以使用开口掩模或无掩膜沉积工艺沉积这种成核促进涂层(一个或多个)。因此，在一些实例中，成核促进涂层(一个或多个)可以设置在第一成核抑制涂层1361、第二成核抑制涂层1362和第三成核抑制涂层1363以及每个成核抑制涂层下面的各个导电涂层或表面之间的界面处。
基础基板1010、1310可以是，例如柔性基板或刚性基板。基础基板可以包括，例如，硅、玻璃、金属、聚合物(例如，聚酰亚胺)、蓝宝石或适合用作基础基板的其他材料。
有机层包括电致发光层。例如，可以通过用发射器材料掺杂主体材料来形成电致发光层。发射器材料可以是例如荧光发射器、磷光发射器或TADF发射器。还可以将多种发射器材料掺杂到主体材料中以形成电致发光层。
虽然已经关于OLED描述了前述实施方式中一些，但是应该理解，这些方法和由于此方法而形成的导电涂层可用于将包括量子点的光电器件形成为有源层材料。例如，这种器件可以包括设置在一对电极之间的有源层，其中有源层包括量子点。器件可以是，例如电致发光量子点显示器件，其中由于电极提供的电流从量子点有源层发射光。导电涂层可以形成用于这种器件的电极。
根据上述实施方式，可以通过使用成核抑制涂层或成核抑制涂层和成核促进涂层的组合，使用开口掩膜或无掩模沉积工艺将导电涂层选择性地沉积在目标区域上(例如，发射区域或亚像素区域)。相比之下，在开口掩模或无掩模沉积工艺中缺乏足够的选择性将导致导电材料超出目标区域沉积和在非发射区域或相邻的发射区域或亚像素区域上面沉积，这是非期望的，因为这种材料在相邻的发射区域或亚像素区域上面的沉积可能有助于降低这些区域中的器件的光学特性。此外，通过提供在目标区域上沉积导电涂层的高选择性，导电涂层可以用作在不同亚像素区域之间具有不同厚度的电极，以在OLED器件中实现期望的光学和电气性能。例如，由上述实施方式提供的高选择性允许沉积具有不同厚度的共阴极，以调谐或调节每个亚像素的光学微腔效应和与其相关的发射色谱。
在基板表面上气相沉积期间形成薄膜涉及成核和生长的过程。在成膜的初始步骤期间，足够数量的蒸气单体(例如原子或分子)通常从气相凝结以在表面上形成初始核。随着蒸汽单体继续撞击表面，这些初始核的尺寸和密度增加以形成小簇或岛(island)。在达到饱和的岛密度之后，相邻的岛通常将开始聚结，增加平均岛尺寸，同时降低岛密度。相邻岛的聚结持续直到形成基本上闭合的膜。
形成薄膜可以有三种基本生长模式：1)岛(岛状生长(Volmer-Weber))，2)逐层(层状生长(Frank-van der Merwe)，和3)层状-岛状(Stranski-Krastanov)。当稳定的单体簇在表面上成核并生长形成离散的岛时，岛生长通常发生。当单体之间的相互作用强于单体和表面之间的相互作用时，发生这种生长模式。
成核速率描述了每单位时间表面上临界尺寸形成的核的数量。在成膜的初始步骤期间，由于核的密度低，核不太可能由单体直接冲击表面而生长，并且因此核覆盖表面的相对小部分(例如，在相邻核之间存在大的间隙/空间)。因此，临界核生长的速率通常取决于表面上吸附的单体(例如吸附原子)迁移并附着到附近核的速率。
在吸附原子吸附在表面上之后，吸附原子可以从表面解吸，或者可以在解吸附、与其他吸附原子相互作用以形成小簇或附着到生长核之前，在表面上迁移一定的距离。由下式给出初始吸附后吸附原子保留在表面上的平均时间：
在上面的等式中，v是表面上的吸附原子的振动频率，k是玻尔兹曼常数，T是温度，并且Edes是参与从表面解吸吸附原子的能量。从该等式可以指出，Edes的值越低，吸附原子就越容易从表面解吸，并且因此吸附原子在表面上保留的时间越短。由下式给出吸附原子可以扩散的平均距离：
其中a0晶格常数和ES是表面扩散的激活能。对于Edes的低值和/或ES的高值，吸附原子将在解吸之前扩散较短的距离，并且因此不太可能附着至生长核或与另一吸附原子或吸附原子簇相互作用。
在成膜的初始步骤期间，吸附的吸附原子可以相互作用以形成簇，由下式给出每单位面积的簇的临界浓度：
其中Ei是参与将包含i个吸附原子的临界簇解离成单独的吸附原子的能量，n0是吸附位点的总密度，并且N1是由下式给出的单体密度：
其中是蒸汽撞击速率。通常，i将取决于沉积的材料的晶体结构，并将确定临界簇尺寸以形成稳定的核。
用于生长簇的临界单体供应速率由蒸汽撞击速率和在解吸之前吸附原子可以扩散在上面的平均面积给出：
因此，通过以上等式的组合给出临界成核速率：
从上面的等式可以指出，对于具有用于吸附的吸附原子的低解吸能、用于吸附原子扩散的高激活能的表面、在高温下或者经历低的蒸汽撞击速率的表面，临界成核速率将受到抑制。
基板不均匀性比如缺陷、凸缘或台阶边缘的位置，可以增加Edes，导致在这些位置处观察到的更高的核密度。此外，表面上的杂质或污染物也可能增加Edes，导致更高的核密度。对于在高真空条件下进行的气相沉积过程，表面上污染物的类型和密度受到真空压力和补偿该压力的残余气体的组成的影响。
在高真空条件下，由下式给出撞击表面(每cm2-秒)的分子通量：
其中P是压力，M是分子量。因此，反应性气体比如H2O的较高分压可以导致在气相沉积期间表面上较高的污染物密度，导致Edes的增加并因此导致较高的核密度。
用于表征薄膜的成核和生长的有用参数是由下式给出的粘着几率：
其中Nads是保留在表面上的吸附的单体(例如，并入膜中)的数量，Ntotal是在表面上撞击的单体的总数。粘着几率等于1表示撞击表面的所有单体都被吸附并随后掺入生长膜中。粘着几率等于0表示撞击表面的所有单体都被解吸，并且随后在表面上没有形成膜。可以使用测量粘着几率的各种技术来评估金属在各种表面上的粘着几率，比如在Walker etal.，J.Phys.Chem.C 2007，111，765(2006)和下面的实施例部分中描述的双石英晶体微量天平(QCM)技术。
随着岛密度增加(例如，增加平均膜厚度)，可能改变粘着几率。例如，低初始粘着几率可以随着平均膜厚度的增加而增加。这可以基于没有岛的表面区域(裸基板)和具有高密度岛的区域之间的粘着几率的差来理解。例如，撞击岛表面的单体可以具有接近1的粘着几率。
因此，初始粘着几率S0可以被规定为在形成任何显著数量的临界核之前的表面的粘着几率。初始粘着几率的一个量度可以涉及在材料沉积的初始步骤期间材料表面的粘着几率，其中跨越表面的沉积材料的平均厚度为阈值或低于阈值。在一些实施方式的描述中，初始粘着几率的阈值可以规定为1nm。然后由下式给出平均粘着几率：
其中Snuc是由岛覆盖的区域的粘着几率，并且Anuc是由岛覆盖的基板表面的区域的百分比。
用于形成成核抑制涂层的合适材料包括展现或表征为具有不大于或小于约0.3(或30％)、或不大于或小于约0.2、或不大于或小于约0.1、或不大于或小于约0.05，和更具体地，不大于或小于约0.03、不大于或小于约0.02、不大于或小于约0.01、不大于或小于约0.08、不大于或小于约0.005、不大于或小于约0.003、不大于或小于约0.001、不大于或小于约0.0008、不大于或小于约0.0005、或不大于或小于约0.0001的导电涂层材料的初始粘着几率的那些。具体地，在其中成核抑制涂层所经受的蒸发的导电涂层材料(包括用于形成第一导电涂层、第二导电涂层、第三导电涂层和/或辅助电极的材料)的总通量等于用于形成相对薄的导电涂层的量的实施方式中，该相对薄的导电涂层具有例如小于约50nm或小于约30nm的总的平均厚度，成核抑制涂层的初始粘着几率可能相对较高(例如，初始粘着几率小于约0.3)。然而，在其中成核抑制涂层所经受的蒸发的导电涂层材料的总通量等于用于形成相对厚的导电涂层的量的实施方式中，该相对厚的导电涂层具有例如大于约50nm、大于约80nm、大于约100nm或大于约300nm的总的平均厚度，成核抑制涂层的初始粘着几率可能相对较低(例如，初始粘着几率小于约0.1、小于约0.05或小于约0.03)。例如，用于形成第一成核抑制涂层、第二成核抑制涂层和/或第三成核抑制涂层的合适的材料包括TAZ、BAlq及其任何混合物。
用于形成成核促进涂层的合适材料包括展现或表征为具有至少约0.6(或60％)、至少约0.7、至少约0.75、至少约0.8、至少约0.9、至少约0.93、至少约0.95、至少约0.98、或至少约0.99的导电涂层材料的初始粘着几率的那些。
合适的成核抑制材料包括有机材料，比如小分子有机材料和有机聚合物。合适的有机材料的实例包括多环芳族化合物，该多环芳族化合物包括有机分子，该有机分子可以任选地包括一个或多个杂原子，比如氮(N)、硫(S)、氧(O)、磷(P)和铝(Al)。在一些实施方式中，多环芳族化合物包括有机分子，每个有机分子包括核部分和与核部分键合的至少一个末端部分。许多末端部分可以是1个或更多个、2个或更多个、3个或更多个或4个或更多个。在2个或更多个末端部分的情况中，末端部分可以相同或不同，或末端部分的子集可以相同，但是与至少一个剩余的末端部分不同。在一些实施方式中，至少一个末端部分为由如下化学结构(I-a)、(I-b)和(Ic)中的一个表示的联苯基部分，或包括由如下化学结构(I-a)、(I-b)和(Ic)中的一个表示的联苯基部分：
其中虚线表示在联苯基部分和核部分之间形成的键。通常，由(I-a)、(I-b)和(I-c)表示的联苯基部分可以是未取代的，或者可以通过用一个或多个取代基取代其一个或多个氢原子而被取代。在由(Ia)、(Ib)和(Ic)表示的部分中，Ra和Rb独立地表示任选存在一个或多个取代基，其中Ra可以表示单取代、二取代、三取代或四取代，并且Rb可以表示单取代、二取代、三取代、四取代或五取代。例如，一个或多个取代基Ra和Rb可以独立地选自：氘、氟、包括C1-C4烷基的烷基、环烷基、芳基烷基、甲硅烷基、芳基、杂芳基、氟烷基和其任何组合。具体地，一个或多个取代基Ra和Rb可以独立地选自：甲基、乙基、叔丁基、三氟甲基、苯基、甲基苯基、二甲基苯基、三甲基苯基、叔丁基苯基、联苯基、甲基联苯基、二甲基联苯基、三甲基联苯基、叔丁基联苯基、氟苯基、二氟苯基、三氟苯基、多氟苯基、氟联苯基、二氟联苯基、三氟联苯基和多氟联苯基。不希望受具体理论束缚，表面上暴露的联苯基部分的存在可用于调节或调谐表面能(例如，解吸能)以降低表面对导电材料比如镁的沉积的亲和力。产生类似的表面能调节以抑制镁沉积的其他部分和材料可用于形成成核抑制涂层。
在另一个实施方式中，至少一个末端部分是由如下结构(I-d)表示的苯基部分，或包括由如下结构(I-d)表示的苯基部分：
其中虚线表示在苯基部分和核部分之间形成的键。通常，由(I-d)表示的苯基部分可以是未取代的，或者可以通过用一个或多个取代基取代一个或多个氢原子而被取代。在由(I-d)表示的部分中，Rc表示任选地存在一个或多个取代基，其中Rc可以表示单取代、二取代、三取代、四取代或五取代。一个或多个取代基Rc可以独立地选自：氘、氟、包括C1-C4烷基的烷基、环烷基、甲硅烷基、氟烷基和其任何组合。具体地，一个或多个取代基Rc可以独立地选自：甲基、乙基、叔丁基、氟甲基、二氟甲基、三氟甲基、氟乙基和多氟乙基。
在又另一个实施方式中，至少一个末端部分是包含稠环结构的多环芳族部分或包括包含稠环结构的多环芳族部分，比如芴部分或亚苯基部分(包括包含多个(例如，3、4或更多个)稠苯环的那些)。这种部分的实例包括螺二芴部分、三亚苯基部分、二苯基芴部分、二甲基芴部分、二氟芴部分和其任何组合。
在一些实施方式中，多环芳族化合物包括由如下化学结构(II)、(III)和(IV)中的至少一种表示的有机分子：
在(II)、(III)和(IV)中，C表示核部分，和T1、T2和T3表示与核部分键合的末端部分。尽管在(II)、(III)和(IV)中描绘了1个、2个和3个末端部分，应该理解，还可以包括多于3个末端部分。
在一些实施方式中，C是杂环部分或包括杂环部分，比如包括一个或多个氮原子的杂环部分，杂环部分实例是三唑部分。在一些实施方式中，C是金属原子(包括过渡和后过渡原子)，或包括金属原子(包括过渡和后过渡原子)，比如铝原子、铜原子、铱原子和/或铂原子。在一些实施方式中，C是氮原子、氧原子和/或磷原子，或包括氮原子、氧原子和/或磷原子。在一些实施方式中，C是环状烃部分，或包括环状烃部分，该环状烃部分可以是芳族的。在一些实施方式中，C是取代的或未取代的烷基，或包括取代的或未取代的烷基，该取代的或未取代的烷基可以是支链的或非支链的、环炔基(包括包含在1个和7个碳原子之间的那些)、链烯基、炔基、芳基(包括苯基、萘基、噻吩基和吲哚基)、芳基烷基、杂环部分(包括环胺比如吗啉基、哌啶基和吡咯烷基)、环醚部分(比如四氢呋喃和四氢吡喃部分)、杂芳基(包括吡咯、呋喃、噻吩、咪唑、唑、噻唑、三唑、吡唑、吡啶、吡嗪、嘧啶、多环杂芳族部分和二苄基苯硫基)、芴部分、甲硅烷基和其任何组合。
在(II)、(III)和(IV)中，T1是或包括由(I-a)、(I-b)、(I-c)或(I-d)表示的部分，或如上所述的包括稠环结构的多环芳族部分。部分T1可直接与核部分键合，或可以经由连接基团(linker)部分与核部分键合。连接基团部分的实例包括–O–(其中O表示氧原子)、–S–(其中S表示硫原子)，和包括1、2、3、4或多个碳原子的环状或无环烃部分，并且其可以是未取代的或取代的，并且其可以任选地包括一个或多个杂原子。核部分与一个或多个末端部分之间的键可以是共价键或在金属元素和有机元素之间形成的键，特别是在有机金属化合物的情况中。
在(III)中，T1和T2可以相同或不同，只要至少T1是或包括由(I-a)、(I-b)、(I-c)或(I-d)表示的部分，或包括如上所述的稠环结构的多环芳族部分。例如，T1和T2中的每一个可以是或可以包括由(I-a)、(I-b)、(I-c)或(I-d)表示的部分，或如上所述的包括稠环结构的多环芳族部分。作为另一个实例，T1是或包括由(I-a)、(I-b)、(I-c)或(I-d)表示的部分，或如上所述的包括稠环结构的多环芳族部分，而T2可能缺少这样的部分。在一些实施方式中，T2是或包括环烃部分，其可以是芳族的，其可以包括单环结构或可以是多环的，其可以是取代的或未取代的，并且其可以直接与核部分键合，或可以经由连接基团部分与核部分键合。在一些实施方式中，T2是或包括杂环部分，比如包括一个或多个氮原子的杂环部分，其可以包括单环结构或可以是多环的，其可以是取代的或未取代的，并且其可以直接与核部分键合，或可以经由连接基团部分与核部分键合。在一些实施方式中，T2是或包括无环烃部分，其可以是未取代的或取代的，其可以任选地包括一个或多个杂原子，并且其可以直接与核部分键合，或可以经由连接基团部分与核部分键合。在一些实施方式中，其中T1和T2不同，T2可以选自具有与T1相当的尺寸的部分。具体地，T2可以选自上面列出的部分，其具有不大于约2倍、不大于约1.9倍、不大于约1.7倍、不大于约1.5倍、不大于约1.2倍或不大于约1.1倍的T1的分子量的分子量。不希望受具体理论束缚，假定当包括末端部分T2时，该末端部分T2不同于或缺少由(I-a)、(I-b)、(I-c)或(I-d)表示的部分或如上所述的包括稠环结构的多环芳族部分，T2关于T1的相当的尺寸可以促进表面上T1的暴露，与由于分子堆积、空间位阻或这些效应的组合引起可能阻碍T1的暴露的庞大末端基团形成对比。
在(IV)中，T1、T2和T3可以相同或不同，只要至少T1是或包括由(I-a)、(I-b)、(I-c)或(I-d)表示的部分，或如上所述的包括稠环结构的多环芳族部分。例如，T1、T2和T3中的每一个可以是或可以包括由(I-a)、(I-b)、(I-c)或(I-d)表示的部分，或如上所述的包括稠环结构的多环芳族部分。作为另一个实例，T1和T2中的每一个可以是或可以包括由(I-a)、(I-b)、(I-c)或(I-d)表示的部分，或如上所述的包括稠环结构的多环芳族部分，而T3可能缺少这样的部分。作为另一个实例，T1和T3中的每一个可以是或可以包括由(I-a)、(I-b)、(I-c)或(I-d)表示的部分，或如上所述的包括稠环结构的多环芳族部分，而T2可能缺少这样的部分。作为进一步的实例，T1是或包括由(I-a)、(I-b)、(I-c)或(I-d)表示的部分，或如上所述的包括稠环结构的多环芳族部分，而T2和T3二者可能缺少这样的部分。在一些实施方式中，至少一个T2和T3是或包括环烃部分，其可以是芳族的，其可以包括单环结构或可以是多环的，其可以是取代的或未取代的，并且其可以直接与核部分键合，或可以经由连接基团部分与核部分键合。在一些实施方式中，至少一个T2和T3是或包括杂环部分，比如包括一个或多个氮原子的杂环部分，其可以包括单环结构或可以是多环的，其可以是取代的或未取代的，并且其可以直接与核部分键合，或可以经由连接基团部分与核部分键合。在一些实施方式中，至少一个T2和T3是或包括无环烃部分，其可以是未取代的或取代的，其可以任选地包括一个或多个杂原子，并且其可以直接与核部分键合，或可以经由连接基团部分与核部分键合。在其中T1、T2和T3不同的一些实施方式中，T2和T3可选自具有与T1相当的尺寸的部分。具体地，T2和T3可以选自上面列出的部分，其具有不大于约2倍、不大于约1.9倍、不大于约1.7倍、不大于约1.5倍、不大于约1.2倍、或不大于约1.1倍的T1的分子量的分子量。不希望受具体理论束缚，假定当包括末端部分T2和T3时，该末端部分T2和T3不同于或缺少由(I-a)、(I-b)、(I-c)或(I-d)表示的部分，或如上所述的包括稠环结构的多环芳族部分，T2和T3关于T1的相当的尺寸可以促进表面上T1的暴露，与由于分子堆积、空间位阻或这些效应的组合引起可能阻碍T1的暴露的庞大末端基团形成对比。
合适的成核抑制材料包括聚合材料。这种聚合材料的实例包括：含氟聚合物，包括但不限于全氟化的聚合物和聚四氟乙烯(PTFE)；聚乙烯基联苯；聚乙烯基咔唑(PVK)；和通过聚合如上所述的多种多环芳族化合物形成的聚合物。在另一个实例中，聚合材料包括通过聚合多个单体形成的聚合物，其中至少一种单体包括末端部分，该末端部分是或包括由(I-a)、(I-b)、(I-c)或(I-d)表示的部分，或如上所述的包括稠环结构的多环芳族部分。
为了进一步清楚起见，任何前述成核抑制材料可用于形成第一成核抑制涂层、第二成核抑制涂层、第三成核抑制涂层和/或任何其他成核抑制涂层。
在一些实施方式中，在沉积导电涂层之后可以通过使用例如溶剂或等离子体蚀刻工艺来去除在制造工艺期间沉积的各种成核抑制涂层。因此，在一些实施方式中，器件可以包括第一发射区域和第二发射区域，和设置在第一发射区域和第二发射区域上面的导电涂层，其中导电涂层在第一发射区域中具有第一厚度和在第二发射区域中具有第二厚度。第一厚度可以小于或大于第二厚度。第一发射区域和第二发射区域可以配置为发射彼此具有不同波长或发射光谱的光。例如，第一发射区域和第二发射区域可以对应于电致发光显示器件的亚像素区域。
已经参考各种层或涂层描述了上述实施方式中的至少一些，各种层或涂层包括使用蒸发工艺形成的第一成核抑制涂层、第二成核抑制涂层和第三成核抑制涂层、一个或多个成核促进涂层、第一导电涂层、第二导电涂层和第三导电涂层和辅助电极。如将理解的，蒸发工艺是一种类型的PVD工艺，其中一种或多种源材料在低压(例如真空)环境下蒸发或升华并通过一种或多种蒸发的源材料的去升华沉积在目标表面上。可以使用各种不同的蒸发源来加热源材料，并且因此应当认识到可以以各种方式加热源材料。例如，源材料可以通过电丝、电子束、感应加热或通过电阻加热来加热。另外，可以使用其他合适的工艺沉积和/或图案化这种层或涂层，包括光刻、印刷、OVPD、LITI图案化和其组合。这些工艺也可以与阴影掩模组合使用以实现各种图案。
例如，镁可以在高达约600℃的源温度下沉积以实现更快的沉积速率，比如每秒约10至30nm或更多。参考下面的表1，提供了使用Knudsen电池源测量的各种沉积速率，以在富勒烯处理的有机表面上沉积大约1nm的基本上纯的镁。将认识到，其他因素也可以影响沉积速率，包括但不限于源(source)和基板之间的距离、基板的特性、基板上成核促进涂层的存在、所用源的类型和从源蒸发的材料通量的成形。
表1：随温度变化的镁沉积速率
样品# 温度(C) 速率(埃/s)
1 510 10
2 525 40
3 575 140
4 600 160
本领域技术人员将理解，所使用的具体处理条件可以根据用于进行沉积的装置而变化。还将认识到，通常在较高的源温度下获得较高的沉积速率；然而，可以选择其他沉积条件，例如通过将基板放置得更靠近沉积源。
用于沉积导电涂层的沉积源材料可以是混合物或化合物，并且在一些实施方式中，混合物或化合物的至少一种组分在沉积期间不沉积在基板上(或以与例如镁相比相对少的量沉积)。在一些实施方式中，源材料可以是铜-镁(Cu-Mg)混合物或Cu-Mg化合物。在一些实施方式中，用于镁沉积源的源材料包括镁和具有低于镁的蒸汽压的材料，比如例如Cu。在其他实施方式中，用于镁沉积源的源材料是基本上纯的镁。具体地，基本上纯的镁可以展现与纯的镁(99.99％和更高纯度的镁)相比基本上相似的特性(例如，成核抑制涂层和成核促进涂层上的初始粘着几率)。例如，基本上纯的镁在成核抑制涂层上的初始粘着几率可以在99.99％纯度的镁在成核抑制涂层上的初始粘着几率的±10％或±5％内。镁的纯度可以是约95％或更高、约98％或更高、约99％或更高、或约99.9％或更高。用于沉积导电涂层的沉积源材料可以包括代替镁或与镁组合的其他金属。例如，源材料可以包括高蒸汽压材料，比如镱(Yb)、镉(Cd)、锌(Zn)或其任何组合。
如上所述的方法和使用这种方法形成的电极的各种实施方式可以与具有各种像素和亚像素排列的器件结合使用。例如，器件可以是RGB器件，其中器件包括多个像素，每个像素包括红色亚像素、绿色亚像素和蓝色亚像素。在图17-21中图解了其他实例亚像素排列。
图17是根据一个实施方式具有菱形像素排列的OLED器件1700的示意图。OLED器件1700包括多个PDL 1730和设置在相邻的PDL 1730之间的发射区域1712a-c(亚像素)。发射区域1712a-c包括对应于第一亚像素1712a、第二亚像素1712b和第三亚像素1712c的那些，第一亚像素1712a可以例如对应于绿色亚像素，第二亚像素1712b可以例如对应于蓝色亚像素，第三亚像素1712c可以例如对应于红色亚像素。
图18是沿图17中显示的线A-A截取的OLED器件1700的示意图。如图18中更清楚地图解，器件1700包括基板1703和在基础基板1703的表面上形成的多个阳极单元1721。基板1703可以进一步包括多个晶体管和基础基板，为了简单起见而将其从图中省略。在相邻的PDL 1730之间的区域中的每个阳极单元1721的顶部上提供有机层1715，并且在有机层1715和PDL 1730上面提供共阴极1742以形成第一亚像素1712a。如上所述，共阴极1745的厚度可以在不同的亚像素之间变化。有机层1715可以包括多个有机层和/或无机层。例如，这种层可以包括空穴传输层、空穴注入层、电致发光层、电子注入层和/或电子传输层。在对应于第一亚像素1712a的共阴极1742的区域上面提供成核抑制涂层1745。辅助电极1751可以设置在由成核抑制涂层1745暴露或未被成核抑制涂层1745涂覆的区域上面。例如，这种区域可以包括对应于PDL 1730的基本上平面区域的共阴极1742的部分。成核抑制涂层1745还可以充当折射率匹配涂层。可以任选地提供薄膜封装层1761以封装器件1700。成核抑制涂层1745的厚度还可以在不同亚像素之间变化以调谐每个亚像素的光学微腔效应。
图19显示了沿图17中所示的线B-B截取的OLED器件1700的示意图。器件1700包括在基板1703的表面上形成的多个阳极单元1721，以及在相邻的PDL 1730之间的区域中的每个阳极单元1721的顶部上提供的有机层1716或1717。在有机层1716和1717和PDL1730上面提供共阴极1742以分别形成第二亚像素1712b和第三亚像素1712c。在对应于亚像素1712b和1712c的共阴极1742的区域上面提供成核抑制涂层1745。辅助电极1751设置在未覆盖成核抑制涂层1745或暴露于成核抑制涂层1745的共阴极1742的区域上面。例如，这些区域可以对应于涂覆PDL 1730的基本上平面区域的区域。成核抑制涂层1745还可以充当折射率匹配涂层。可以任选地提供薄膜封装层1761以封装器件1700。
图20A是根据另一个实施方式的具有像素排列的OLED器件2000的示意图。具体地，器件2000包括分离发射区域2012a-c(亚像素)的多个PDL 2030。例如，第一亚像素2012a可以对应于绿色亚像素，第二亚像素2012b可以对应于蓝色亚像素，和第三亚像素2012c可以对应于红色亚像素。图20B是具有根据图20A中的实施方式的像素排列的OLED器件的图像。尽管没有显示，器件2000可以进一步包括在发射区域中具有不同厚度的共阴极，和/或在器件2000的非发射区域上面提供的辅助电极。例如，辅助电极可以设置在对应于PDL 2030的基本上平面部分的共阴极的区域上面。
图21A图解了根据又另一个实施方式的AMOLED器件4300的一部分，其中AMOLED器件4300包括多个透光区域。如图解的，AMOLED器件4300包括多个像素4321。每个像素4321包括亚像素区域4331，其进一步包括多个亚像素4333、4335、4337和透光区域4351。例如，亚像素4333可以对应于红色亚像素，亚像素4335可以对应于绿色亚像素，和亚像素4337可以对应于蓝色亚像素。如将解释的，透光区域4351基本上是透明的以允许光穿过器件4300。
图21B图解了根据一个实施方式的沿线A-A截取的器件4300的横截面图。器件4300包括基础基板4310、TFT 4308、绝缘层4342和在绝缘层4342上形成并与TFT 4308电气通信的阳极4344。第一PDL 4346a和第二PDL 4346b在绝缘层4342上面形成并且覆盖阳极4344的边缘。沉积一个或多个有机层4348以覆盖阳极4344的暴露区域和PDL 4346a、4346b的部分。然后将第一导电涂层4350沉积在一个或多个有机层4348上面。在图解的实施方式中，将第一导电涂层4350设置在亚像素区域4331和透光区域4351二者上面。在这种实施方式中，第一导电涂层4350可以是基本上透明的或透光的。例如，第一导电涂层4350的厚度可以相对较薄，使得第一导电涂层4350的存在基本上不衰减光通过透光区域4351的透射。例如，可以使用开口掩膜或无掩膜沉积工艺沉积第一导电涂层4350。接下来，沉积成核抑制涂层4362以覆盖对应于透光区域4351的器件4300的部分。然后将整个器件表面暴露于用于形成第二导电涂层4352的材料的蒸汽通量，因此引起在第一导电涂层4350的未涂覆区域上面选择性沉积第二导电涂层4352。具体地，第二导电涂层4352设置在对应于亚像素区域4331的器件4300的一部分上面。这样，通过第一导电涂层4350和第二导电涂层4352的组合形成用于器件4300的阴极。
在一些实施方式中，第一导电涂层4350的厚度小于第二导电涂层4352的厚度。以这种方式，可以维持在透光区域4351中相对高的透光率。例如，第一导电涂层4350的厚度可以，例如，小于约30nm、小于约25nm、小于约20nm、小于约15nm、小于约10nm、小于约8nm或小于约5nm，和第二导电涂层4352的厚度可以，例如，小于约30nm、小于约25nm、小于约20nm、小于约15nm、小于约10nm或小于约8nm。在其他实施方式中，第一导电涂层4350的厚度大于第二导电涂层4352的厚度。在又另一个实施方式中，第一导电涂层4350的厚度和第二导电涂层4352的厚度基本上可以大致相同。
可用于形成第一导电涂层4350和第二导电涂层4352的材料(一种或多种)可以分别与用于形成第一导电涂层1371和第二导电涂层1372的那些基本上相同。由于以上已经关于其他实施方式描述了这些材料，所以为了简洁起见省略了对这些材料的描述。
在器件4300中，透光区域4351基本上不含可能基本上影响光通过其透射的任何材料。具体而言，TFT 4308、阳极4344和辅助电极都位于亚像素区域4331内，使得这些部件不会衰减或阻碍光通过透光区域4351透射。当像素关闭或不发射时，这样的排列允许观察者从通常的观看距离观察器件4300以看透(see through)器件4300，因此形成透明的AMOLED显示器。
图21C图解了根据另一个实施方式的器件4300’的横截面，其中第一导电涂层4350’选择性地设置在亚像素区域4331中，并且透光区域4351基本上不含用于形成第一导电涂层4350’的材料或暴露于用于形成第一导电涂层4350’的材料。例如，在制造器件4300’期间，可以在沉积第一导电涂层4350’之前将成核抑制涂层4362沉积在透光区域4351中。这样，可以使用开口掩膜或无掩膜沉积工艺将第一导电涂层4350’选择性地沉积在亚像素区域4331中。如上所解释，用于形成第一导电涂层4350’的材料通常展现对于沉积在成核抑制涂层4362的表面上的相对差的亲和力(例如，低初始粘着几率)。例如，第一导电涂层4350’可以包括高蒸汽压材料，比如镱(Yb)、锌(Zn)、镉(Cd)和镁(Mg)。在一些实施方式中，第一导电涂层4350’可以包括纯的镁或基本上纯的镁。通过提供不含或基本上不含第一导电涂层4350’的透光区域4351，在一些情况中，例如与图21B中的器件4300相比，可以有利地增强这种区域中的透光率。
尽管未显示，图21B中的AMOLED器件4300和图21C中的AMOLED器件4300’中的每一个可以进一步包括设置在第一导电涂层4350或4350’和下表面(例如，有机层4348)之间的成核促进涂层。这种成核促进涂层还可以设置在成核抑制涂层4362和下表面(例如，PDL4346a-b)之间。
在一些实施方式中，成核抑制涂层4362可以与至少一个有机层4348同时形成。例如，用于形成成核抑制涂层4362的材料也可用于形成至少一个有机层4348。以这种方式，可以减少用于制造器件4300或4300’的步骤数。
在一些实施方式中，还可以在亚像素4333、4335和4337上面提供另外的导电涂层，包括关于上述其他实施方式描述的第二导电涂层和第三导电涂层。另外，在一些实施方式中，辅助电极也可以在器件的非发射区域4300、4300’中提供。例如，这种辅助电极可以在相邻的像素4321之间的区域中提供，使得它基本上不影响亚像素区域4331或透光区域4351中的透光率。如果需要，辅助电极也可以在亚像素区域4331和透光区域4351之间的区域中提供，和/或在相邻的亚像素之间提供。
在一些实施方式中，如果包括有机层4348的各种层或涂层是基本上透明的，则这种层或涂层可以覆盖透光区域4351的一部分。可选地，如果需要，可以从透光区域4351省略PDL 4346a、4346b。
将认识到，还可以使用除了图21A和图21B中图解的排列以外的像素和亚像素排列。
可以提供阻挡涂层(未显示)以封装在描绘AMOLED显示器件的前述实施方式中图解的器件。如将认识到，这种阻挡涂层可以抑制包括有机层的各种器件层和可能易于氧化的阴极暴露于湿气和环境空气中。例如，阻挡涂层可以是通过印刷、CVD、溅射、ALD、前述的任何组合或通过任何其他合适的方法形成的薄膜封装。还可以通过使用粘合剂将预先形成的阻挡膜层压到器件上来提供阻挡涂层。例如，阻挡涂层可以是包括有机材料、无机材料或二者的组合的多层涂层。在一些实施方式中，阻挡涂层还可以包括吸气材料和/或干燥剂。
如将理解的，可以使用各种合适的材料和工艺来制造包括TFT(例如，图21B中显示的TFT 4308)的背板的各种层和部分。例如，TFT可以使用有机材料或无机材料制造，其可以使用比如CVD、PECVD、激光退火和PVD(包括溅射)的技术沉积和/或处理。如将理解的，可以理解，可以使用光刻法对这些层进行图案化，所述光刻法使用光掩模将覆盖下面的器件层的光致抗蚀剂的选择性部分暴露于UV光。取决于使用的光致抗蚀剂的类型，然后可以洗掉光掩模的暴露的或未暴露的部分以露出下面的器件层的期望的部分(一个或多个)。然后可以化学地或物理地蚀刻图案化的表面以有效地去除器件层的暴露部分。
此外，虽然已经在上面的某些实施方式中图解和描述了顶栅TFT，但是将认识到还可以使用其他TFT结构。例如，TFT可以是底栅TFT。TFT可以是n型TFT或p型TFT。TFT结构的实例包括利用非晶硅(a-Si)、铟镓氧化锌(IGZO)和低温多晶硅(LTPS)的那些。
可以使用包括热蒸发和/或印刷的任何合适的沉积工艺来沉积前板的各种层和部分，包括电极、一个或多个有机层、像素定义层和加帽层(capping layer)。将认识到，例如，当沉积这种材料时可以适当地使用阴影掩模以产生期望的图案，并且还可以使用各种蚀刻和选择性沉积方法来图案化各种层。这种方法的实例包括但不限于光刻、印刷(包括油墨或蒸汽喷印和卷盘到卷盘印刷)、CVD、PVD(包括溅射)、OVPD和LITI图案化。
实施例
现将参考下述实施例阐释和描述一些实施方式的方面，其决不旨在限制本公开的范围。
如在本文的实施例中所使用，参考材料的层厚度指沉积在目标表面(或在选择性沉积的情况下，目标区域(一个或多个)表面)的材料的量，其对应于以具有参考的层厚度的均匀厚度的材料层覆盖目标表面的材料的量。作为实例，沉积10nm的层厚度表示沉积在表面上的材料的量对应于形成10nm厚的均匀厚度的材料层的材料的量。认识到，例如，由于分子或原子可能的堆叠或聚集，沉积材料的实际厚度可能为非均匀的。例如，沉积10nm的层厚度可产生具有大于10nm的实际厚度的沉积材料的一些部分，或具有小于10nm的实际厚度的其他部分的沉积材料。沉积在表面上的某些层厚度的材料可以对应于横跨表面的沉积材料的平均厚度。
下面提供了在说明性实施例中使用的某些材料的分子结构。
实施例1
为了测量用作成核抑制涂层或成核促进涂层的各种材料的特性，使用一组石英晶体微量天平(QCM)进行一系列实验。
如将理解的，QCM可用于监测薄膜沉积过程中的沉积的速率。简而言之，这种监测通过测量由于在共振器的表面上添加或去除材料而石英晶体共振器的频率的改变而进行。
图22为图解用于测量QCM的表面上镁的沉积轮廓的实验设置的示意图。如图解的，蒸发室2201包括第一蒸发源2210和第二蒸发源2212。一对QCM 2231和2241位于室2201的内侧，其中每一个QCM 2231和2241的共振器表面面向源2210和2212。样品闸门2221和源闸门2225设置在QCM 2231和2241以及蒸发源2210和2212之间。样品闸门2221和源闸门2225为可移动的闸门，分别适于控制入射在QCMs 2231和2241上的蒸汽的通量以及从源2210和2212离开的蒸汽的通量。
在阐释的示例性设置中，在本文也称为“参考QCM”的第一QCM 2231用作基线，针对其比较在本文称也为“样品QCM”的第二QCM 2241上的镁的沉积轮廓。在每个实验中，获得自LapTech Precision Inc.的光学抛光石英晶体(零件号码：XL1252；频率：6.000MHz；AT1；中心：5.985MHz；直径：13.97mm±3mm；光学抛光)用作参考QCM和样品QCM。
如下进行每个实验。首先，将参考QCM 2231和样品QCM 2241放置在蒸发室2201的内侧，如图22中所图解。接着，抽空室2201，直到室压力小于约10-5Pa。接着，将样品闸门2221致动使得参考QCM 2231和样品QCM 2241的共振器表面都被掩膜。第一蒸发源2210接着被启动，以开始成核促进或抑制材料(本文也称为“成核改性材料”)的蒸发。一旦实现了稳定蒸发速度，移动样品闸门2221，使得样品QCM 2241的共振器表面暴露于蒸汽通量，同时保持参考QCM 2231的表面不被暴露，因此允许成核改性材料沉积在样品QCM 2241的表面上。一旦在样品QCM 2241的表面上沉积期望的层厚度的成核改性材料，将源闸门2225致动，以阻断离开第一源2210的蒸汽通量，因此防止进一步沉积。接着，关闭第一源2210。
接下来，启动第二蒸发源2212，以开始镁的蒸发。闸门2221用于覆盖QCM 2231和2241，直到达到稳定的沉积速率。一旦达到稳定的沉积速率，使闸门2221致动，以揭开样品QCM 2241的修饰表面和参考QCM 2231的表面二者，使得镁蒸汽入射在QCM 2231和2241二者的表面上。监测QCM 2231和2241的共振频率，以确定每一个QCM 2231和2241上镁的沉积轮廓。
各种成核改性材料，包括可用于形成成核抑制涂层的那些沉积在样品QCM 2241的共振器表面上，以在其上形成成核改性涂层。通过使用图22中阐释的室构造为每个成核改性材料重复上述实验程序，分析各个表面上镁的沉积速率。下述材料用于形成成核改性涂层：3-(4-联苯基)-4-苯基-5-叔丁基苯基-1,2,4-三唑(TAZ)；双(2-甲基-8-喹啉合)-4-联苯酚铝(III)(BAlq)；2-(4-(9,10-二(萘-2-基)蒽-2-基)苯基)-1-苯基-1H-苯并-[D]咪唑(LG201)；8-羟基喹啉锂(Liq)；和N(二苯基-4-基)9,9-二甲基-N-(4(9-苯基-9H-咔唑-3-基)苯基)-9H-芴-2-胺(HT211)。
图23为重对数图，其显示沉积在参考QCM表面(参考层厚度，或“沉积厚度”，如图23中标记)上的镁的层厚度对沉积在样品QCM表面(样品层厚度，或“平均膜厚度”，如图23中标记)上的镁的层厚度。在每种情况中，参考QCM表面预涂覆基本上纯的银，然后进行实验。
基于图23的图，可确定沉积在两个QCM表面上的镁的层厚度和因此镁的沉积速率，由于将表面暴露于相同镁蒸汽通量。尤其，在样品QCM表面上形成相对薄层的镁期间(即，沉积至多1nm或10nm层厚度的初始步骤期间)，通过比较样品QCM表面上的镁的沉积速率与参考QCM表面上镁的沉积速率，可确定样品QCM表面上操作的涂层的成核抑制特性。为了易于讨论，沉积在样品QCM表面上的镁的层厚度将称为样品层厚度，并且沉积在参考QCM表面上的镁的层厚度将称为参考层厚度。
对于某些实验，对应于各种样品的1nm和10nm的样品层厚度的参考层厚度总结在下面表2中。具体地，表2中提供的参考层厚度对应于在相同的时间段内沉积在参考QCM表面的镁的层厚度，对于每个样品，1nm或10nm层厚度沉积在样品QCM表面上。有机材料以约的沉积速率，在约10-5Pa的真空压力下沉积。以约/>的沉积速率，以约520-530℃的源温度下和约10-5Pa的真空压力下沉积镁。
表2–样品层厚度和对应的参考层厚度结果的总结
基于上述可以看出，当达到1nm的样品层厚度时沉积的参考层厚度基本上取决于覆盖样品QCM表面的成核改性材料而变化。在该实施例中选择1nm的阈值样品层厚度以确定在样品QCM表面上成膜的初始步骤期间的相对沉积速率。观察到，由于参考QCM表面预先涂覆有银，所以镁在参考QCM表面上的沉积速率保持相对恒定。
在涂覆有TAZ的样品QCM达到1nm的样品层厚度之前，将超过2000nm的相对厚的镁涂层沉积在参考QCM上。在涂覆有BAlq的样品QCM达到1nm的样品层厚度之前，沉积104nm的参考层厚度。然而，在涂覆有LG201、Liq或HT211的样品QCM达到阈值厚度之前，在参考QCM上沉积具有小于62nm的层厚度的相对薄的镁涂层。
可以理解，通过使用展现相对高的参考层厚度的成核改性涂层，和因此相对低的初始沉积速率和粘着几率，通常可以在导电涂层沉积期间实现更高的选择性。例如，展现高参考层厚度的成核改性涂层可以是有效的成核抑制涂层，并且可以用于覆盖目标表面的区域(一个或多个)，使得当目标表面暴露于镁蒸气通量时，镁选择性地在目标表面的未覆盖区域(一个或多个)上形成，其中成核抑制涂层的表面保持基本上不含镁或基本上不被镁覆盖。例如，在1nm的阈值样品层厚度处展现至少或大于约80nm的参考层厚度的成核改性涂层可以用作成核抑制涂层。例如，在1nm阈值厚度处展现至少或大于约100nm、至少或大于约200nm、至少或大于约500nm、至少或大于约700nm、至少或大于约1000nm、至少或大于约1500nm、至少或大于约1700nm、或者至少或大于约2000nm的参考层厚度的成核改性涂层可以用作成核抑制涂层。换句话说，镁在参考表面上的初始沉积速率可以为镁在成核抑制涂层的表面上的初始沉积速率的至少或大于约80倍、至少或大于约100倍、至少或大于约200倍、至少或大于约500倍、至少或大于约700倍、至少或大于约1000倍、至少或大于约1500倍、至少或大于约1700倍、或至少或大于约2000倍。
图24是样品QCM表面上镁蒸汽的粘着几率与沉积在样品QCM表面上的镁的层厚度的重对数图。
基于以下等式导出粘着几率：
其中Nads是并入到样品QCM表面上的镁涂层中的吸附单体的数量，和Ntotal是表面上的撞击单体的总数，其基于监测镁在参考QCM上的沉积来确定。
从图24的图中可以看出，粘着几率通常随着更多的镁沉积在表面上而增加。为了实现镁涂层的选择性沉积的目的，期望使用展现相对低的初始粘着几率(例如，在初始沉积步骤期间的低粘着几率)的成核抑制涂层。更具体地，该实施例的初始粘着几率是指在沉积一定量的镁时测量的粘着几率，该一定量的镁对应于在成核抑制涂层的表面上形成平均厚度为1nm的紧密堆积的镁层。在下表3中总结了当在各种成核抑制涂层表面上沉积1nm层厚度的镁时测量的粘着几率。
表3-粘着几率的结果总结
成核抑制材料 在沉积1nm的Mg时的粘着几率
TAZ ＜0.001
BAlq 0.013
LG201 0.042
Liq 0.045
HT211 0.064
基于实验，相对于镁蒸气展现不大于或小于约0.3(或30％)的初始粘着几率的涂层可以用作成核抑制涂层。可以理解，具有较低初始粘着几率的成核抑制涂层对于一些应用可能是更理想的，比如用于在镁涂层沉积期间获得更高的选择性。例如，具有不大于或小于约0.2、不大于或小于约0.1、或者不大于或小于约0.07的初始粘着几率的涂层可以用作成核抑制涂层。例如，这种成核抑制涂层可以包括通过沉积TAZ、BAlq、LG201、Liq和/或HT211形成的那些。
在一些应用中，具有甚至更低的初始粘着几率的成核抑制涂层可能是更期望的，比如用于实现相对厚的镁涂层的沉积，特别是用作辅助电极。例如，具有不大于或小于约0.03、不大于或小于约0.02、不大于或小于约0.01、不大于或小于约0.08、不大于或小于约0.005、不大于或小于约0.003、不大于或小于约0.001、不大于或小于约0.0008、不大于或小于约0.0005、或者不大于或小于约0.0001的初始粘着几率的涂层可以用作成核抑制涂层。例如，这种成核抑制涂层可以包括通过沉积BAlq和/或TAZ形成的那些。
实施例2
为了评估由各种厚度的阴极引起的光学微腔效应，制造了包括四个器件区域的OLED器件。
图25是图解制造的OLED器件2500的顶视图的示意图。器件2500包括第一器件区域2511、第二器件区域2512、第三器件区域2513和第四器件区域2514。每个器件区域包括阳极、有机层、阴极和加帽层。在图26和27中进一步详细说明了器件2500的结构，图26和27分别图解了沿图25中所示的线A-A和B-B截取的横截面视图。对于所有的器件区域，提供了相同的阳极和有机层。
以下列方式制造OLED器件2500。将反射阳极2520沉积在每一个器件区域2511、2512、2513、2514中。然后在每一个器件区域2511、2512、2513、2514中的反射阳极2520上面沉积有机层2530。有机层2530包括发射器层，该发射器层包括绿色磷光发射器。然后将第一导电涂层2551沉积在每个器件区域2511、2512、2513、2514中的有机层2530上面。第一导电涂层2551包括具有按体积计1:4的Mg:Ag组成比的镁-银合金(Mg:Ag)，并且第一导电涂层的厚度为12nm。然后将第一成核抑制涂层2561沉积在第一器件区域2511中的第一导电涂层2551上面。第一成核抑制涂层2561由5nm厚的TAZ涂层形成。
然后将器件区域2511、2512、2513、2514暴露于蒸发的镁通量以将第二导电涂层2552沉积在第二器件区域2512、第三器件区域2513和第四器件区域2514中。应注意，因为成核抑制涂层2561在第一器件区域2511中的第一导电涂层2551上面提供，所以第二导电涂层没有沉积在第一器件区域2511中。第二导电涂层由6nm厚的基本上纯的镁(纯度>99.99％)涂层形成。然后将第二成核抑制涂层2562沉积在第二器件区域2512中的第二导电涂层2552上面。
然后将器件区域2511、2512、2513、2514暴露于蒸发的镁通量以将第三导电涂层2553沉积在第三器件区域2513和第四器件区域2514中。注意，因为第一成核抑制涂层2561和第二成核抑制涂层2562分别在第一器件区域2511和第二器件区域2512中提供，所以第三导电涂层没有沉积在第一器件区域2511或第二器件区域2512上面。第三导电涂层由6nm厚的基本上纯的镁(纯度>99.99％)涂层形成。然后将第三成核抑制涂层2563沉积在第三器件区域2513中的第三导电涂层2553上面。
然后将器件区域2511、2512、2513、2514暴露于蒸发的镁通量以将第四导电涂层2554沉积在第四器件区域2514中。应注意，因为第一成核抑制涂层2561、第二成核抑制涂层2562和第三成核抑制涂层2563分别在第一器件区域2511、第二器件区域2512和第三器件区域2513中提供，所以第四导电涂层没有沉积在第一器件区域2511、第二器件区域2512或第三器件区域2513上面。第四导电涂层由6nm厚的基本上纯的镁(纯度>99.99％)涂层形成。
然后将加帽层2570沉积在器件区域2511、2512、2513、2514上面。加帽层2570通过沉积35nm厚的TAZ涂层形成。
测量来自每个器件区域2511、2512、2513、2514的发射光谱。图28是显示从每个器件区域测量的归一化发光强度的图。图28的图中显示的发射光谱以法向于器件表面的角度测量。第一器件区域的发射光谱标记为S1，第二器件区域为S2，第三器件区域为S3，和第四器件区域为S4。由图28中的图可见，对于提供有较大阴极厚度的器件区域，发射光谱通常朝向较长的波长偏移(例如，红移)。具体而言，观察到提供有最大阴极厚度的第四器件区域S4通常表现出最大量的红移，接着是第三器件区域S3，然后是第二器件区域S2。
图29是从第一器件区S1以各种角度获得的发射光谱的图。具体地，发射光谱以与器件表面法向(或垂直)的角度，与器件表面的法向角成30度的角度，以及与器件表面的法向角成60度的角度获得。以相同的角度从第二器件区域S2、第三器件区域S3和第四器件区域S4测量发射光谱，以产生图30-32的图。
由图29-32中的图中可见，在所有的器件区域S1-S4中，随着相对于法向角的角度偏差增加，发射光谱通常朝向较短的波长移动(例如，蓝移)。具体地，在与所有器件区域S1-S4的法线成60度的角度获得的发射光谱中观察到最大的蓝移，接着是以与法线成30度的角度获得的发射光谱。
如本文所使用的，术语“基本上”、“实质上”、“近似”和“约”用于表示和解释小的变化。当与事件或情况结合使用时，术语可以指其中事件或情况恰好发生的实例，以及其中事件或环境近似发生的实例。例如，当与数值结合使用时，术语可指该数值小于或等于±10％的变化范围，比如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或者小于或等于±0.05％。例如，如果第一数值在第二数值的小于或等于±10％的变化范围内，比如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或者小于或等于±0.05％，第一数值可以与第二数值“基本上”相同。
在一些实施方式的描述中，在另一组件“上”或“上面”提供，或者“覆盖(covering/cover)”另一部件的部件可以包括其中前一部件直接在后一部件上(例如，与其物理接触)的情况，以及其中一个或多个中间部件位于前一部件和后一部件之间的情况。
另外，数量、比率和其他数值在本文中有时以范围格式呈现。可以理解的是，这些范围格式是为了方便和简洁而使用的，并且应该被灵活地理解为不仅包括明确指定为范围界限的数值，而且还包括包含在该范围内的所有单个数值或子范围，如同明确指定每个数值和子范围。
尽管已经参考某些特定实施例描述了本公开内容，但是其各种改进对于本领域技术人员而言将是显而易见的。本文提供的任何实例被包括仅用于说明本公开内容的某些方面的目的，并不旨在以任何方式限制本公开内容。本文提供的任何附图仅用于说明本公开内容的某些方面的目的，并且可以不按比例绘制，并且不以任何方式限制本公开内容。在此所附权利要求的范围不应受到以上描述中阐述的特定实施例限制，而是应当给出它们与本公开作为整体一致的全部范围。本文叙述的所有文档的公开内容均通过引用以其整体并入本文。

Claims (49)

1.一种电致发光器件，其包括：
配置为在同一方向上发射光的第一发射区域和第二发射区域，所述第一发射区域配置为发射与所述第二发射区域不同波长的光；
基板；
多个透光导电涂层，其设置在所述第一发射区域和所述第二发射区域中，所述多个透光导电涂层中的第一透光导电涂层包括设置在所述第一发射区域中并在其中形成第一透光电极的第一部分，和设置在所述第二发射区域中的第二部分，并且所述多个透光导电涂层中的第二透光导电涂层设置在所述第二部分中的所述第一透光导电涂层上，所述第一透光导电涂层和所述第二透光导电涂层在所述第二发射区域中形成第二透光电极；
第三电极；
至少一个有机层，其中所述第三电极设置在所述基板和所述至少一个有机层之间，并且所述至少一个有机层设置在所述第三电极和所述多个透光导电涂层之间；
所述第一部分中的所述第一透光电极具有第一厚度并且所述第二部分中的所述第二透光电极具有第二厚度，其中所述第一厚度不同于所述第二厚度；以及
所述第一发射区域不含第二透光导电涂层；
其中所述多个透光导电涂层、第一透光电极、第一透光导电涂层、第二透光导电涂层和第二透光电极中的透光均指的是半透明的。
2.根据权利要求1所述的电致发光器件，其中所述第一部分和所述第二部分彼此连续地形成。
3.根据权利要求2所述的电致发光器件，其中所述第一发射区域中的所述第一透光导电涂层的表面基本上不含所述第二透光导电涂层。
4.根据权利要求2所述的电致发光器件，进一步包括设置在第一发射区域中的第一透光导电涂层上面的有机涂层。
5.根据权利要求4所述的电致发光器件，其中所述有机涂层是成核抑制涂层。
6.根据权利要求2所述的电致发光器件，其中所述第二透光导电涂层包括镁。
7.根据权利要求6所述的电致发光器件，其中所述第二透光导电涂层包括基本上纯的镁。
8.根据权利要求6所述的电致发光器件，其中所述第一透光导电涂层包括镁、铝、银、镱、锌或其两种或更多种的任何组合。
9.根据权利要求1所述的电致发光器件，其中所述多个透光导电涂层包括镁。
10.根据权利要求1所述的电致发光器件，其中所述第二厚度大于所述第一厚度。
11.根据权利要求1所述的电致发光器件，其中所述第一部分和所述第二部分彼此间隔开。
12.根据权利要求11所述的电致发光器件，进一步包括设置在所述第一部分上面的成核抑制涂层。
13.根据权利要求11所述的电致发光器件，其中所述第二透光导电涂层包括镁。
14.根据权利要求13所述的电致发光器件，其中所述第二透光导电涂层包括基本上纯的镁。
15.根据权利要求13所述的电致发光器件，其中所述第一透光导电涂层包括镁、铝、银、镱、锌或其两种或更多种的任何组合。
16.根据权利要求11所述的电致发光器件，其中所述第二厚度大于所述第一厚度。
17.根据权利要求5或12所述的电致发光器件，其中所述成核抑制涂层的特征在于所述多个透光导电涂层的材料具有不大于0.3的初始粘着几率。
18.根据权利要求5或12所述的电致发光器件，其中所述成核抑制涂层包括有机分子，每个所述有机分子包括核部分和与所述核部分键合的末端部分，并且所述末端部分包括联苯基部分、苯基部分、芴部分或亚苯基部分。
19.根据权利要求18所述的电致发光器件，其中所述核部分包括杂环部分。
20.根据权利要求5或12所述的电致发光器件，其中所述成核抑制涂层包括有机分子，每个所述有机分子包括核部分和与所述核部分键合的多个末端部分，所述多个末端部分的第一末端部分包括联苯基部分、苯基部分、芴部分或亚苯基部分，并且所述多个末端部分的每个剩余末端部分具有不大于所述第一末端部分的分子量的2倍的分子量。
21.根据权利要求1所述的电致发光器件，其中所述至少一个有机层包括电致发光层和选自下列的一个或多个层：空穴注入层、空穴传输层、空穴阻挡层、电子注入层、电子传输层和电子阻挡层。
22.根据权利要求1所述的电致发光器件，其中所述基板包括电连接到所述第三电极的薄膜晶体管。
23.根据权利要求1所述的电致发光器件，进一步包括电连接到所述多个透光导电涂层的辅助电极。
24.一种电致发光器件，其包括：
多个像素区域，每个像素区域包括配置为在同一方向中发射光的第一亚像素区域和第二亚像素区域，所述第一亚像素区域配置为发射与所述第二亚像素区域不同波长的光；
基板；
多个透光导电涂层，其设置在所述多个像素区域上面，对于每个像素区域，所述多个透光导电涂层中的第一透光导电涂层包括设置在所述第一亚像素区域上面并在其中形成第一透光电极的第一部分，和设置在所述第二亚像素区域上面的第二部分，并且所述多个透光导电涂层中的第二透光导电涂层设置在所述第二部分中的第一透光导电涂层上，所述第一透光导电涂层和所述第二透光导电涂层在所述第二亚像素区域中形成第二透光电极，
第三电极；
至少一个有机层，其中所述第三电极设置在所述基板和所述至少一个有机层之间，并且所述至少一个有机层设置在所述第三电极和所述多个透光导电涂层之间；
其中所述第一部分中所述第一透光电极的厚度不同于所述第二部分中所述第二透光电极的厚度；以及
所述第一亚像素区域不含第二透光导电涂层；
其中所述多个透光导电涂层、第一透光电极、第一透光导电涂层、第二透光导电涂层和第二透光电极中的透光指的是半透明的。
25.根据权利要求24所述的电致发光器件，其中每个像素区域进一步包括第三亚像素区域，所述第三亚像素区域配置为在所述同一方向发射与所述第一亚像素区域或所述第二亚像素区域不同波长的光。
26.根据权利要求25所述的电致发光器件，其中，所述多个透光导电涂层进一步包括在所述第三亚像素区域中形成第三透光电极的第三透光导电涂层，对于每个像素区域所述第一透光导电涂层包括设置在所述第三亚像素区域上面的第三部分，并且所述第二透光导电涂层和所述第三透光导电涂层中的至少一个设置在所述第三部分中的所述第一透光导电涂层上；
所述第三透光导电涂层和第三透光电极中的透光指的是半透明的。
27.根据权利要求26所述的电致发光器件，其中所述第三部分中所述第三透光电极的厚度不同于所述第一部分中所述第一透光电极的厚度或所述第二部分中第二透光电极的厚度。
28.根据权利要求26所述的电致发光器件，其中所述第三部分中第三透光电极的厚度与所述第一部分中所述第一透光电极的厚度或所述第二部分中所述第二透光电极的厚度基本上相同。
29.根据权利要求1或24所述的电致发光器件，其中所述电致发光器件是有机发光二极管器件。
30.一种有机发光二极管器件，其包括：
包括多个薄膜晶体管的背板；和
设置在所述背板上面的前板，所述前板包括多个像素，每个像素进一步包括配置为发射彼此不同波长但沿同一方向的光的至少两个亚像素，并且每个亚像素包括：
与所述多个薄膜晶体管中的一个薄膜晶体管电连接的第一电极；
设置在所述第一电极上面的有机层；和
设置在所述有机层上面的第二透光电极，所述第二透光电极包括多个透光导电涂层，
其中，对于每个像素，设置在一个亚像素中的第二透光电极包括所述多个透光导电涂层的第一透光导电涂层并且不含所述多个透光导电涂层的第二透光导电涂层，并且设置在另一个亚像素中的第二透光电极包括第一透光导电涂层和在其上设置的所述多个透光导电涂层的第二透光导电涂层；
对于每个像素，设置在一个亚像素中的所述第二透光电极的厚度与设置在另一个亚像素中的所述第二透光电极的厚度不同；以及
所述多个透光导电涂层、第一透光导电涂层、第二透光导电涂层和第二透光电极中的透光指的是半透明的。
31.根据权利要求30所述的有机发光二极管器件，其中，对于每个像素，设置在每个亚像素中的所述第二透光电极的厚度彼此不同。
32.根据权利要求30或31所述的有机发光二极管器件，进一步包括将像素或亚像素彼此分开的像素定义层。
33.一种用于制造电致发光器件的方法，所述方法包括：
提供基板；
在所述基板上沉积多个第一电极，第一电极界定第一发射区域，并且第二第一电极限定第二发射区域，所述第一发射区域和所述第二发射区域配置为在同一方向上发射光；
沉积至少一个有机层，其中所述多个第一电极中的每一个设置在所述基板和所述至少一个有机层之间；
在包括所述第一发射区域和所述第二发射区域的所述基板上沉积第一透光导电涂层，所述第一透光导电涂层设置在所述至少一个有机层上，所述第一透光导电涂层包括覆盖所述第一发射区域并在其中形成第一透光电极的第一部分，和覆盖所述第二发射区域的第二部分；
将第一成核抑制涂层沉积在所述第一透光导电涂层的所述第一部分上面；和
将第二透光导电涂层沉积在所述第一透光导电涂层的所述第二部分上面，所述第二透光导电涂层和所述第一透光导电涂层在所述第二发射区域中形成第二透光电极；
所述第一透光电极、第一透光导电涂层、第二透光导电涂层和第二透光电极中的透光指的是半透明的。
34.根据权利要求33所述的方法，其中沉积所述第二透光导电涂层包括处理所述第一成核抑制涂层和所述第一透光导电涂层的所述第二部分二者以将所述第二透光导电涂层沉积在所述第二部分上面，同时所述第一成核抑制涂层保持基本上不被所述第二透光导电涂层覆盖。
35.根据权利要求33所述的方法，其中使用开口掩膜或不使用掩膜进行沉积所述第二透光导电涂层。
36.根据权利要求33所述的方法，其中所述第一发射区域和所述第二发射区域配置为发射彼此不同波长的光。
37.根据权利要求33所述的方法，其中所述第一发射区域和所述第二发射区域对应于所述电致发光器件的亚像素区域。
38.根据权利要求33所述的方法，其中所述基板进一步包括配置为沿所述同一方向发射光的第三发射区域，并且其中所述第一透光导电涂层包括覆盖所述第三发射区域的第三部分。
39.根据权利要求38所述的方法，其中沉积所述第二透光导电涂层包括在所述第一透光导电涂层的所述第三部分上面沉积所述第二透光导电涂层。
40.根据权利要求39所述的方法，其中沉积所述第二透光导电涂层包括处理所述第一成核抑制涂层、所述第一透光导电涂层的所述第二部分和所述第一透光导电涂层的所述第三部分以在所述第二部分和所述第三部分上面沉积所述第二透光导电涂层，同时所述第一成核抑制涂层保持基本上不被所述第二透光导电涂层覆盖。
41.根据权利要求40所述的方法，进一步包括在所述第二透光导电涂层的一部分上面沉积第二成核抑制涂层，所述第二透光导电涂层沉积在所述第一透光导电涂层的所述第二部分上面。
42.根据权利要求41所述的方法，进一步包括在所述第二透光导电涂层的一部分上面沉积第三透光导电涂层，所述第二透光导电涂层沉积在所述第一透光导电涂层的所述第三部分上面；
所述第三透光导电涂层中的透光指的是半透明的。
43.根据权利要求42所述的方法，进一步包括在所述第三透光导电涂层上面沉积第三成核抑制涂层。
44.根据权利要求43所述的方法，其中所述基板进一步包括非发射区域，所述非发射区域被所述第一透光导电涂层、所述第二透光导电涂层或所述第三透光导电涂层中的至少一个覆盖。
45.根据权利要求44所述的方法，其中所述非发射区域基本上不被所述第一成核抑制涂层、所述第二成核抑制涂层和所述第三成核抑制涂层覆盖。
46.根据权利要求44所述的方法，进一步包括在所述非发射区域上面沉积第四透光导电涂层。
47.根据权利要求43所述的方法，其中所述第一成核抑制涂层、所述第二成核抑制涂层和所述第三成核抑制涂层是透光的。
48.根据权利要求38所述的方法，其中所述第三发射区域配置为发射与所述第一发射区域或所述第二发射区域不同波长的光。
49.根据权利要求33所述的方法，其中第一发射区域配置为发射与所述第二发射区域不同波长的光。
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