KR20190080996A - 표시 장치 - Google Patents

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Abstract

표시 패널이 제공된다. 표시 패널은 복수의 화소가 배치된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역이 정의된 베이스층, 상기 베이스층 상에 배치된 회로 소자층, 상기 회로 소자층 상에 배치된 입력 감지층, 상기 베이스층, 상기 회로 소자층 및 상기 입력 감지층의 측벽에 배치된 적어도 하나의 표시 신호 패드 및 적어도 하나의 감지 신호 패드를 포함하되, 상기 표시 신호 패드는 상기 회로 소자층에 배치된 표시 신호 라인과 전기적으로 연결되고, 상기 감지 신호 패드는 상기 입력 감지층에 배치된 입력 감지 라인과 전기적으로 연결된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
종 전기적 신호정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 및 플렉서블 등의 우수한 특성을 지닌 다양한 표시 장치들이 연구 및 개발되고 있다.
이러한 표시 장치는 화상을 표시하는 표시영역과 표시영역에 신호를 전달하는 배선들이 배치된 주변영역을 포함한다. 최근, 표시 장치의 고품질을 유지하면서 주변영역의 크기를 줄이기 위한 연구가 활발히 진행되고 있다.
하지만, 화상이 표시되는 영역인 표시부를 둘러싸도록 배치된 비표시부에 위치하는 신호 전달을 위한 패드 등으로 인하여 얇은 베젤을 가진 표시 장치를 구현하는 데 어려움이 있다.
특히, 표시 장치에 터치 기능이 내장되는 경우, 터치 기능의 구현을 위한 신호 전달용 패드가 추가적으로 요구되는 바, 얇은 베젤을 가진 표시 장치를 구현하는 데 어려움이 있다.
이에, 본 발명이 해결하고자 하는 과제는 신호 전달을 위한 패드의 위치를 조정하여, 얇은 베젤을 가진 표시 장치의 제조가 가능한 표시 패널을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 패널은 복수의 화소가 배치된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역이 정의된 베이스층, 상기 베이스층 상에 배치된 회로 소자층, 상기 회로 소자층 상에 배치된 입력 감지층, 상기 베이스층, 상기 회로 소자층 및 상기 입력 감지층의 측벽에 배치된 적어도 하나의 표시 신호 패드 및 적어도 하나의 감지 신호 패드를 포함하되, 상기 표시 신호 패드는 상기 회로 소자층에 배치된 표시 신호 라인과 전기적으로 연결되고, 상기 감지 신호 패드는 상기 입력 감지층에 배치된 입력 감지 라인과 전기적으로 연결된다.
또한, 상기 베이스층, 상기 회로 소자층 및 상기 입력 감지층과 이격 배치된 회로 기판을 더 포함하되, 상기 회로 기판은 상기 베이스층, 상기 회로 소자층 및 상기 입력 감지층의 측벽에 나란히 배치될 수 있다.
또한, 상기 회로 기판은 상기 표시 신호 패드 또는 상기 감지 신호 패드와 전기적으로 연결된 복수의 회로기판 패드를 더 포함할 수 있다.
또한, 상기 회로기판 패드와 상기 표시 신호 패드 또는 상기 감지 신호 패드 사이에는 이방성 도전 필름이 배치될 수 있다.
또한, 상기 입력 감지층은 감지전극을 더 포함할 수 있다.
또한, 상기 입력 감지 라인은 상기 감지전극으로 제공된 외부의 입력에 대한 정보를 상기 감지 신호 패드로 제공할 수 있다.
또한, 상기 감지전극은 메쉬 형상을 가질 수 있다.
또한, 상기 화소는 유기발광 다이오드가 배치된 발광영역 및 이외의 영역인 비발광영역을 포함하되, 상기 감지 전극은 상기 비발광영역에 배치될 수 있다.
또한, 상기 회로 소자층 및 상기 입력 감지층 사이에 배치된 박막 봉지층을 더 포함할 수 있다.
또한, 상기 박막 봉지층은 상기 표시 영역을 오버랩하되 상기 비표시 영역에 의하여 오버랩되는 박막 봉지 영역에 배치될 수 있다.
또한, 상기 화소는 구동 트랜지스터, 스위칭 트랜지스터 및 유기발광 다이오드를 더 포함하되, 상기 구동 트랜지스터의 제어 전극 및 상기 스위칭 트랜지스터의 제어 전극은 상기 표시 신호 라인과 동일 층에 배치되며, 동일 물질로 이루어질 수 있다.
또한, 상기 회로 소자층은 제1 중간 무기막, 상기 제1 중간 무기막 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제2 중간 무기막, 상기 제2 중간 무기막 상에 배치된 제2 도전층을 포함하되, 상기 구동 트랜지스터의 제어 전극과 상기 스위칭 트랜지스터의 제어 전극은 상기 제1 도전층에 배치될 수 있다.
또한, 상기 스위칭 트랜지스터의 제어 전극과 중첩되도록 배치된 유지 전극을 더 포함하되, 상기 유지 전극은 상기 제2 도전층에 배치될 수 있다.
또한, 상기 표시 신호 라인은 상기 제1 도전층의 일부 및 상기 제1 도전층의 상면에 중첩되도록 배치된 제2 도전층의 일부로 형성될 수 있다.
또한, 상기 회로 소자층 및 상기 입력 감지층 사이에 배치된 표시 소자층을 더 포함할 수 있다.
또한, 상기 표시 소자층은 유기발광 다이오드를 포함할 수 있다.
또한, 상기 표시 신호 패드는 상기 입력 감지 라인의 상면과 접촉하도록 구부러진 모양을 가질 수 있다.
또한, 상기 표시 신호 라인과 상기 입력 감지 라인은 중첩되도록 배치되고, 상기 표시 신호 패드와 상기 감지 신호 패드는 상기 베이스층, 상기 회로 소자층 및 상기 입력 감지층의 측벽을 따라 나란히 배치될 수 있다.
또한, 상기 베이스층은 합성수지층일 수 있다.
또한, 상기 입력 감지층 상에 배치된 커버층을 더 포함하되, 상기 베이스층 및 상기 커버층은 리지드(rigid)할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 신호 전달을 위한 패드의 위치를 조정하여, 얇은 베젤을 가진 표시 장치의 제조가 가능한 표시 패널을 제공할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 구성하는 표시 패널의 레이아웃도이다.
도 2는 도 1의 Ⅰ-Ⅰ’로 도시된 선을 따라 자른 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ’로 도시된 선을 따라 자른 단면도이고, 도 4는 도 1의 Ⅲ-Ⅲ’로 도시된 선을 따라 자른 단면도이다.
도 5는 도 1과 관련된 실시예에 따른 표시 패널의 사시도이다.
도 6은 다른 실시예에 따른 표시 패널에 대하여 도 1의 Ⅱ-Ⅱ’로 도시된 선에 대응되는 선을 따라 자른 단면도이다.
도 7은 다른 실시예에 따른 표시 패널의 레이아웃도이다.
도 8은 도 7의 Ⅳ-Ⅳ'로 도시된 선을 따라 자른 단면도이다.
도 9는 다른 실시예에 따른 표시 패널에 대하여 도 1의 Ⅱ-Ⅱ’로 도시된 선에 대응되는 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 구성하는 표시 패널의 레이아웃도이고, 도 2는 도 1의 Ⅰ-Ⅰ’로 도시된 선을 따라 자른 단면도이고, 도 3은 도 1의 Ⅱ-Ⅱ’로 도시된 선을 따라 자른 단면도이고, 도 4는 도 1의 Ⅲ-Ⅲ’로 도시된 선을 따라 자른 단면도이고, 도 5는 도 1과 관련된 실시예에 따른 표시 패널의 사시도이다.
도 1에 도시된 것과 같이, 표시 패널(10)은 평면상에서 표시 영역(AA)과 비표시 영역(NA)을 포함한다. 본 실시예에서 비표시영역(NA)은 표시 영역(AA)의 테두리를 따라 정의될 수 있다.
또한, 표시 영역(AA)을 오버랩하되, 비표시 영역(NA)에 의하여 오버랩되는 영역인 박막 봉지 영역(EA)이 정의된다. 박막 봉지 영역(EA)은 후술할 박막 봉지층(400)이 배치되는 영역을 도 1의 시점에서 정의한다.
표시 패널(10)은 구동회로, 복수의 신호라인들, 복수의 신호패드들 및 복수의 화소(PX)를 포함할 수 있다. 화소(PX)는 표시 영역(AA)에 배치되어, 화상을 구현한다. 화소(PX)들 각각은 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다. 구동회로, 복수의 신호라인들, 복수의 신호패드들 및 화소 구동회로는 도 4에 도시된 회로 소자층(200)에 포함될 수 있다.
회로 기판(PCB)은 리지드 회로기판 또는 플렉서블 회로기판일 수 있다. 회로 기판(PCB)은 표시 패널(10)에 직접 결합되거나, 또 다른 회로기판을 통해 표시 패널(10)에 연결될 수 있다.
회로 기판(PCB)에는 표시 패널(10)의 동작을 제어하는 타이밍 제어회로가 배치될 수 있다. 또한, 회로 기판(PCB)에는 입력 감지층(500)을 제어하는 입력감지회로가 배치될 수 있다. 타이밍 제어회로와 입력감지회로 각각은 집적 칩의 형태로 회로 기판(PCB)에 실장될 수 있다. 회로 기판(PCB)은 표시 패널(10)과 전기적으로 연결되는 회로기판 패드(PCB-P)를 포함할 수 있다. 미 도시되었으나, 회로 기판(PCB)은 회로기판 패드(PCB-P)들과 타이밍 제어회로 및/또는 입력감지회로를 연결하는 신호라인들을 더 포함한다.
한편, 복수의 신호패드들은 표시 패널(10)의 측벽에 배치될 수 있다. 여기서, 신호패드는 화소(PX)의 구동을 제어하기 위한 신호가 제공되는 표시 신호 패드(SPD-D)와, 사용자의 입력을 감지하는 입력감지유닛의 구동을 제어하기 위한 신호가 제공되는 감지 신호 패드(SPD-T)를 포함한다. 다수의 표시 신호 패드(SPD-D)와 다수의 감지 신호 패드(SPD-T)는 서로 다른 영역에 배치될 수 있다. 즉, 다수의 표시 신호 패드(SPD-D)는 표시 패널(10)의 측벽 상의 제1 패드 영역(PDA1)에 배치되고, 다수의 감지 신호 패드(SPD-T)는 표시 패널(10)의 측벽에 배치되되, 제1 패드 영역(PDA1)과 분리된 영역인 제2 패드 영역(PDA2)에 배치될 수 있다.
표시 신호 패드(SPD-D)와 감지 신호 패드(SPD-T)는 외부로부터 제공된 신호를 표시 패널(10)로 제공하는 회로 기판(PCB)이 표시 패널(10)의 측벽과 평행하도록 배치된 상태에서 복수의 신호패드들과 연결될 수 있다. 이에 따라, 회로 기판(FPC)이 벤딩됨에 따른 공간적 제약으로부터 자유로운 설계가 가능하여, 얇은 베젤을 갖는 표시 패널(10)을 제공할 수 있다.
나아가, 감지 신호 패드(SPD-T)는 후술할 회로 소자층(200)에 배치된 도전층을 경유하지 않고도 회로기판 패드(PCB-P)와 연결될 수 있어, 신호의 제공 경로를 최소화할 수 있으며, 더욱 얇은 베젤을 갖는 표시 패널(10)을 구현할 수 있다.
한편, 표시 신호 패드(SPD-D) 및 감지 신호 패드(SPD-T)와 이들과 각각 연결된 회로기판 패드(PCB-P)는 이방성 도전 필름(ACF)에 의하여 전기적으로 연결됨과 동시에 고정될 수 있다.
이방성 도전 필름(ACF)은 폴리머와 폴리머 내에 함유된 도전성 입자를 포함할 수 있으며, 도전성 입자가 양측의 패드 사이에 배치되어 도전성 입자를 통해 도전 패드들 간에 전기가 통하도록 할 수 있다. 또한, 이방성 도전 필름(ACF)은 양면으로 접착력을 가져, 회로기판 패드(PCB-P)가 표시 패널(10)의 측벽에 접착되어 고정되도록 할 수 있다.
이하에서는, 표시 패널(10)의 단면 구조를 기준으로 표시 패널(10)의 각 구성들에 대하여 설명하기로 한다.
표시 패널(10)은 베이스층(100), 베이스층(100) 상에 배치된 회로 소자층(200), 표시 소자층(300), 박막 봉지층(400) 및 입력 감지층(500)을 포함한다. 별도로 도시되지 않았으나, 표시 패널(10)은 반사방지층, 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다.
베이스층(100)은 합성수지 필름을 포함할 수 있다. 표시 패널(10)의 제조시에 이용되는 작업기판 상에 합성수지층을 형성한다. 이후 합성수지층 상에 도전층 및 절연층 등을 형성한다. 작업기판이 제거되면 합성수지층은 베이스층(100)에 대응한다. 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스층(100)은 유기 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(100) 상에는 회로 소자층(200)이 배치된다. 본 실시예에서 회로 소자층(200)은 무기막인 버퍼막(210), 제1 중간 무기막(220), 제2 중간 무기막(230), 제3 중간 무기막(240) 및 중간 유기막(250)을 포함한다. 제1 중간 무기막(220), 제2 중간 무기막(230), 제3 중간 무기막(240) 및 중간 유기막(250)의 재료는 특별히 제한되지 않고, 버퍼막(210)은 선택적으로 배치/생략될 수 있다.
버퍼막(210) 상에 제1 트랜지스터(T1)의 반도체 패턴(SP1: 이하, 제1 반도체 패턴), 제2 트랜지스터(T2)의 반도체 패턴(SP2: 이하 제2 반도체 패턴)이 배치된다. 여기서, 제1 트랜지스터(T1)은 각 화소(PX)의 구동 트랜지스터일 수 있으며, 제2 트랜지스터(T2)는 각 화소(PX)의 스위칭 트랜지스터일 수 있다. 구동 트랜지스터는 유기발광 다이오드에 흐르는 전류의 통로가 되는 트랜지스터일 수 있으며, 스위칭 트랜지스터는 구동 트랜지스터의 제어에 필요한 전압의 인가 여부를 결정하는 트랜지스터일 수 있다. 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 아몰포스 실리콘, 폴리 실리콘, 금속 산화물 반도체에서 선택될 수 있다.
제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 상에 제1 중간 무기막(220)이 배치된다.
제1 중간 무기막(220) 상에 제1 트랜지스터(T1)의 제어전극(GE1: 이하, 제1 제어전극) 및 제2 트랜지스터(T2)의 제어전극(GE2: 이하, 제2 제어전극)이 배치된다. 제1 제어전극(GE1) 및 제2 제어전극(GE2)은 동일한 포토리소그래피 공정에 따라 제조될 수 있다.
또한, 비표시 영역(NA)에서는 제1 중간 무기막(220) 상에 제1 표시 신호 라인(DSL1)이 배치된다. 제1 표시 신호 라인(DSL1)은 표시 패널(10)의 일측 측벽으로 노출되도록 연장된다. 표시 패널(10)의 일측 측벽으로 노출된 제1 표시 신호 라인(DSL1)은 표시 신호 패드(SPD-D)와 접촉함으로써 전기적으로 연결될 수 있다.
제1 중간 무기막(220) 상에 제1 제어전극(GE1) 및 제2 제어전극(GE2)을 커버하는 제2 중간 무기막(230)이 배치된다.
제2 중간 무기막(230) 상에 유지 전극(CT)이 배치된다. 유지 전극(CT)은 제2 제어전극(GE2)과 소정의 커패시턴스를 형성하여, 전압을 유지시킬 수 있다.
제2 중간 무기막(230) 상에 제2 제어전극(GE2)을 커버하는 제3 중간 무기막(240)이 배치된다.
제3 중간 무기막(240) 상에 제1 트랜지스터(T1)의 입력전극(DE1: 이하, 제1 입력전극) 및 출력전극(SE1: 이하, 제1 출력전극), 제2 트랜지스터(T2)의 입력전극(DE2: 이하, 제2 입력전극) 및 출력전극(SE2: 이하, 제2 출력전극)이 배치된다.
제3 중간 무기막(230) 상에 제1 입력전극(DE1), 제2 입력전극(DE2), 제1 출력전극(SE1) 및 제2 출력전극(SE2)을 커버하는 중간 유기막(250)이 배치된다. 중간 유기막(250)은 평탄면을 제공할 수 있다.
중간 유기막(250) 상에는 표시 소자층(300)이 배치된다. 표시 소자층(300)은 화소 정의막(310) 및 유기발광 다이오드(OLED)를 포함할 수 있다. 화소 정의막(310)은 유기물질을 포함할 수 있다. 중간 유기막(250) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 중간 유기막(250)을 관통하여 제1 출력전극(SE1)에 연결된다. 화소 정의막(310)에는 개구부(OP)가 정의된다. 화소 정의막(310)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 본 발명의 일 실시예에서 화소 정의막(310)은 생략될 수도 있다.
화소(PX)는 표시영역(AA)에 배치될 수 있다. 표시영역(AA)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 둘러싸도록 배치될 있다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하도록 정의되었다.
제1 전극(AE) 상에는 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들(PX) 각각에 분리되어 형성될 수 있다. 발광층(EML)은 유기물질 및/또는 무기물질을 포함할 수 있다. 발광층(EML)은 소정의 유색 컬러광을 생성할 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 발광층(EML)은 백색 광을 생성할 수도 있다. 또한, 발광층(EML)은 텐덤(tandem)이라 지칭되는 다층구조를 가질 수 있다.
발광층(EML) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 화소(PX)들 각각에 공통적으로 배치된다.
제2 전극(CE) 상에 박막 봉지층(400)이 배치된다. 박막 봉지층(400)은 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(400)은 제2 전극(CE)을 직접 커버한다. 본 발명의 일 실시예에서, 박막 봉지층(400)과 제2 전극(CE) 사이에는, 제2 전극(CE)을 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막 봉지층(400)은 캡핑층을 직접 커버할 수 있다.
박막 봉지층(400)은 n-1개의 봉지 유기막을 포함하고, n-1개의 봉지 유기막은 n개의 봉지 무기막들과 교번하게 배치될 수 있다(여기서, n은 양의 정수). n-1 개의 봉지 유기막은 평균적으로 n개의 봉지 무기막들보다 더 큰 두께를 가질 수 있다.
n개의 봉지 무기막들 각각은 1개의 물질을 포함하는 단층이거나, 각각이 다른 물질을 포함하는 복층을 가질 수 있다. n-1개의 봉지 유기막은 유기 모노머들을 증착하여 형성될 수 있다. 예컨대, 유기 모노머들은 아크릴계 모노머를 포함할 수 있고, 특별히 제한되지 않는다.
본 실시예에서는 하나의 봉지 유기막(420) 및 두개의 봉지 무기막(410, 430)이 박막 봉지층(400)을 구성하는 실시예를 예시하였다.
나아가, 본 발명의 일 실시예에서 박막 봉지층(400)은 제2 전극(CE)으로부터 순차적으로 적층된 실리콘 옥시 나이트라이드층/유기 모노머층/실리콘 나이트라이드층을 포함할 수 있다. 실리콘 나이트라이드층 상에 또 다른 무기층이 배치될 수 있으며, 실리콘 나이트라이드층은 서로 다른 조건에서 증착된 복층(예컨대, 2층)을 가질 수도 있다.
박막 봉지층(400) 상에 입력 감지층(500)이 배치된다. 입력 감지층(500) 상에는 반사방지유닛이나 윈도우유닛 등의 구성이 추가 배치될 수 있으나, 이는 미도시되었다.
본 실시예에서는 "층" 형태의 입력감지유닛을 예시적으로 설명하며, 이를 입력 감지층(500)이라 지칭하기로 한다. 입력 감지층(500)은 표시 패널(10)이 제공하는 베이스면 상에 직접 배치됨으로써 "패널" 형태의 입력감지유닛과 달리, 베이스층이 생략되어 표시 패널(10) 전체의 두께가 감소될 수 있다. 본 실시예에서, 베이스면은 박막 봉지층(400)의 상면일 수 있다.
다만, 이에 제한되지 아니하고, 몇몇 실싱예의 경우, 박막 봉지층은 생략될 수 있다. 이 경우, 입력감지유닛은 "패널" 형태를 가지며, 베이스층에 대응되는 또 다른 커버층을 더 포함한다. 여기서, 베이스층 및 커버층은 리지드할 수 있다.
입력 감지층(500) 다층구조를 가질 수 있다. 입력 감지층(500)은 감지전극, 감지전극에 연결된 신호라인 및 적어도 하나의 절연층을 포함한다. 입력 감지층(500)은 예컨대, 정전용량 방식으로 외부입력을 감지할 수 있다. 본 발명에서 입력 감지층(500) 동작방식은 특별히 제한되지 않고, 본 발명의 일 실시예에서 입력 감지층(500)은 전자기 유도방식 또는 압력 감지방식으로 외부입력을 감지할 수도 있다.
본 실시예에 따른 입력 감지층(500)은 제1 절연층(510), 감지 전극(TE), 감지 신호 라인(TSL) 및 제2 절연층(520)을 포함한다. 각각은 단층구조를 갖거나 적어도 두 개의 층이 적층된 다층구조를 가질 수 있다. 단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 다층의 금속층들을 포함할 수 있다. 다층의 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 전극(TE)들의 적층 구조 및 재료는 센싱감도를 고려하여 결정될 수 있다. 본 실시예에서는 감지 전극(TE) 및 감지 신호 라인(TSL)이 배치된 하나의 금속층만을 도시하였으나, 이에 제한되지 않을 수 있다. 다시 말하면, 입력 감지층(500)은 복수의 금속층이 적층된 구조일 수 있으며, 그 형태는 다양할 수 있다.
미 도시되었으나, 금속층을 포함하는 감지 전극(TE)들은 사용자에게 시인되는 것을 방지하기 위해 메쉬 형상을 가질 수 있다. 감지 전극(TE)이 메쉬 형상을 가질 경우, 감지 전극(TE)은 비발광영역(NPXA)에 한하여 배치될 수 있다. 다만, 이에 제한되지 않고, 면 형태로 형성될 수도 있다.
제1 절연층(510) 및 제2 절연층(520) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제1 절연층(510) 및 제2 절연층(520) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
비표시 영역(NA)에서는 제1 절연층(510) 상에 감지 신호 라인(TSL)이 배치된다. 감지 신호 라인(TSL)은 표시 패널(10)의 일측 측벽으로 노출되도록 연장된다. 표시 패널(10)의 일측 측벽으로 노출된 감지 신호 라인(TSL)은 감지 신호 패드(SPD-T)와 접촉함으로써 전기적으로 연결될 수 있다.
즉, 감지 신호 패드(SPD-T)는 회로 소자층(200)에 배치된 도전층을 경유하지 않고도 회로기판 패드(PCB-P)와 연결될 수 있어, 신호의 제공 경로를 최소화할 수 있으며, 더욱 얇은 베젤을 갖는 표시 패널(10)을 제공할 수 있다.
도 6은 다른 실시예에 따른 표시 패널에 대하여 도 1의 Ⅱ-Ⅱ’로 도시된 선에 대응되는 선을 따라 자른 단면도이다.
본 실시예에 따른 표시 패널(10a)은 도 1 내지 도 5에 도시된 실시예에 따른 표시 패널(도 1의 10)과 비교하여, 제2 표시 신호 라인(DSL2)을 더 포함한다는 차이점을 갖는다. 따라서, 본 실시예에서는 제2 표시 신호 라인(DSL2)에 대하여 중점적으로 설명하기로 하며, 중복되는 구성 및 도면 부호에 대한 설명은 생략하거나 간략화하기로 한다.
도 6을 참조하면, 본 실시예에 따른 표시 패널(10a)은 비표시 영역(NA)에서 제1 표시 신호 라인(DSL1) 상에 배치된 제2 표시 신호 라인(DSL2)을 더 포함한다.
제2 표시 신호 라인(DSL2)은 표시 영역(AA)에 배치된 유지 전극(CT)과 동일한 층에 동일한 물질로 형성된 라인일 수 있다.
제2 표시 신호 라인(DSL2)은 제1 표시 신호 라인(DSL1)과 중첩되도록 배치됨으로써, 하나의 라인과 동일하게 기능한다. 이에, 제1 표시 신호 라인(DSL1)과 제2 표시 신호 라인(DSL2)이 모두 화소(PX)의 제어에 필요한 각종 신호를 전달함으로써, 내구성이 향상될 수 있다. 보다 구체적으로, 베이스층(100)의 신축에 따른 제1 표시 신호 라인(DSL1) 또는 제2 표시 신호 라인(DSL2)의 들뜸을 최소화할 수 있다.
도 7은 다른 실시예에 따른 표시 패널의 레이아웃도이고, 도 2는 도 7의 Ⅳ-Ⅳ'로 도시된 선을 따라 자른 단면도이다.
본 실시예에 따른 표시 패널(10b)은 도 1 내지 도 5에 도시된 실시예에 따른 표시 패널(도 1의 10)과 비교하여, 표시 신호 패드(SPD-D)와 감지 신호 패드(SPD-T)위 배치에서 차이점을 갖는다. 따라서, 본 실시예에서는 표시 신호 패드(SPD-D)과 감지 신호 패드(SPD-T)의 배치에 대하여 중점적으로 설명하기로 하며, 중복되는 구성 및 도면 부호에 대한 설명은 생략하거나 간략화하기로 한다.
도 7 및 도 8을 참조하면, 제1 표시 신호 라인(DSL1)과 감지 신호 라인(TSL)이 중첩 배치된다. 또한, 표시 신호 패드(SPD-D)와 감지 신호 패드(SPD-T)가 표시 패널(10b)의 측벽에 나란히 배치될 수 있다. 이에 따라, 표시 신호 패드(SPD-D)와 감지 신호 패드(SPD-T)가 표시 패널(10b)의 측벽에서 차지하는 면적을 최소화할 수 있으며, 회로 기판(PCB)이 배치되는 영역을 최소화할 수 있다.
도 9는 다른 실시예에 따른 표시 패널에 대하여 도 1의 Ⅱ-Ⅱ’로 도시된 선에 대응되는 선을 따라 자른 단면도이다.
본 실시예에 따른 표시 패널(10c)은 도 1 내지 도 5에 도시된 실시예에 따른 표시 패널(도 1의 10)과 비교하여, 감지 신호 패드(SPD-Tc)의 구조가 상이한 차이점을 갖는다. 따라서, 본 실시예에서는 감지 신호 패드(SPD-Tc)에 대하여 중점적으로 설명하기로 하며, 중복되는 구성 및 도면 부호에 대한 설명은 생략하거나 간략화하기로 한다.
도 9를 참조하면, 본 실시예에 따른 표시 패널(10c)은 감지 신호 패드(SPD-Tc)가 표시 패널(10c)의 측벽에만 배치되는 것에 그치지 않고, 표시 패널(10c)의 가장자리에서 감지 신호 라인(TSL)의 일부를 오버랩하도록 형성된다. 즉, 감지 신호 패드(SPD-Tc)가 벤딩됨으로써, 감지 신호 라인(TSL)의 상부면 일부와, 표시 패널(10c)의 측벽을 따라 배치될 수 있다.
이에 따라, 감지 신호 패드(SPD-Tc)의 내구성이 향상될 수 있다. 즉, 감지 신호 패드(SPD-Tc)와 감지 신호 라인(TSL)의 단선을 최소화할 수 있으며, 감지 신호 패드(SPD-Tc)의 표시 패널(10c)의 측벽에 보다 견고히 고정될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 패널
EA: 박막 봉지 영역
AA: 표시 영역

Claims (20)

  1. 복수의 화소가 배치된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역이 정의된 베이스층;
    상기 베이스층 상에 배치된 회로 소자층;
    상기 회로 소자층 상에 배치된 입력 감지층;
    상기 베이스층, 상기 회로 소자층 및 상기 입력 감지층의 측벽에 배치된 적어도 하나의 표시 신호 패드 및 적어도 하나의 감지 신호 패드를 포함하되,
    상기 표시 신호 패드는 상기 회로 소자층에 배치된 표시 신호 라인과 전기적으로 연결되고,
    상기 감지 신호 패드는 상기 입력 감지층에 배치된 입력 감지 라인과 전기적으로 연결된 표시 패널.
  2. 제1 항에 있어서,
    상기 베이스층, 상기 회로 소자층 및 상기 입력 감지층과 이격 배치된 회로 기판을 더 포함하되,
    상기 회로 기판은 상기 베이스층, 상기 회로 소자층 및 상기 입력 감지층의 측벽에 나란히 배치된 표시 패널.
  3. 제2 항에 있어서,
    상기 회로 기판은 상기 표시 신호 패드 또는 상기 감지 신호 패드와 전기적으로 연결된 복수의 회로기판 패드를 더 포함하는 표시 패널.
  4. 제3 항에 있어서,
    상기 회로기판 패드와 상기 표시 신호 패드 또는 상기 감지 신호 패드 사이에는 이방성 도전 필름이 배치된 표시 패널.
  5. 제1 항에 있어서,
    상기 입력 감지층은 감지전극을 더 포함하는 표시 패널.
  6. 제5 항에 있어서,
    상기 입력 감지 라인은 상기 감지전극으로 제공된 외부의 입력에 대한 정보를 상기 감지 신호 패드로 제공하는 표시 패널.
  7. 제5 항에 있어서,
    상기 감지전극은 메쉬 형상을 갖는 표시 패널.
  8. 제7 항에 있어서,
    상기 화소는 유기발광 다이오드가 배치된 발광영역 및 이외의 영역인 비발광영역을 포함하되,
    상기 감지 전극은 상기 비발광영역에 배치된 표시 패널.
  9. 제1 항에 있어서,
    상기 회로 소자층 및 상기 입력 감지층 사이에 배치된 박막 봉지층을 더 포함하는 표시 패널.
  10. 제9 항에 있어서,
    상기 박막 봉지층은 상기 표시 영역을 오버랩하되 상기 비표시 영역에 의하여 오버랩되는 박막 봉지 영역에 배치된 표시 패널.
  11. 제1 항에 있어서,
    상기 화소는 구동 트랜지스터, 스위칭 트랜지스터 및 유기발광 다이오드를 더 포함하되,
    상기 구동 트랜지스터의 제어 전극 및 상기 스위칭 트랜지스터의 제어 전극은 상기 표시 신호 라인과 동일 층에 배치되며, 동일 물질로 이루어진 표시 패널.
  12. 제11 항에 있어서,
    상기 회로 소자층은 제1 중간 무기막, 상기 제1 중간 무기막 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제2 중간 무기막, 상기 제2 중간 무기막 상에 배치된 제2 도전층을 포함하되,
    상기 구동 트랜지스터의 제어 전극과 상기 스위칭 트랜지스터의 제어 전극은 상기 제1 도전층에 배치된 표시 패널.
  13. 제12 항에 있어서,
    상기 스위칭 트랜지스터의 제어 전극과 중첩되도록 배치된 유지 전극을 더 포함하되,
    상기 유지 전극은 상기 제2 도전층에 배치된 표시 패널.
  14. 제13 항에 있어서,
    상기 표시 신호 라인은 상기 제1 도전층의 일부 및 상기 제1 도전층의 상면에 중첩되도록 배치된 제2 도전층의 일부로 형성된 표시 패널.
  15. 제1 항에 있어서,
    상기 회로 소자층 및 상기 입력 감지층 사이에 배치된 표시 소자층을 더 포함하는 표시 패널.
  16. 제15 항에 있어서,
    상기 표시 소자층은 유기발광 다이오드를 포함하는 표시 패널.
  17. 제1 항에 있어서,
    상기 표시 신호 패드는 상기 입력 감지 라인의 상면과 접촉하도록 구부러진 모양을 갖는 표시 패널.
  18. 제1 항에 있어서,
    상기 표시 신호 라인과 상기 입력 감지 라인은 중첩되도록 배치되고,
    상기 표시 신호 패드와 상기 감지 신호 패드는 상기 베이스층, 상기 회로 소자층 및 상기 입력 감지층의 측벽을 따라 나란히 배치된 표시 패널.
  19. 제1 항에 있어서,
    상기 베이스층은 합성수지층인 표시 패널.
  20. 제1 항에 있어서,
    상기 입력 감지층 상에 배치된 커버층을 더 포함하되,
    상기 베이스층 및 상기 커버층은 리지드(rigid)한 표시 패널.
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