KR20160013473A - 표시장치용 백플레인 및 그 제조 방법 - Google Patents

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KR20160013473A
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Abstract

본 발명의 일 실시예는 표시 영역 및 비표시 영역을 구비하는 기판, 기판의 표시 영역 상에 형성되는 제1 트랜지스터, 및 기판의 비표시 영역 상에 형성되는 제2 트랜지스터를 포함하고, 제1 트랜지스터의 제1 활성층은, 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치하는 제1 소스 영역, 제1 채널 영역의 타측에 위치하는 제1 드레인 영역, 제1 게이트 전극의 양단과 인접한 저농도 도핑 영역 및 할로 도핑 영역을 포함하고, 제2 트랜지스터의 상기 제2 활성층은, 제2 채널 영역, 상기 제2 채널 영역의 일측에 위치하는 제2 소스 영역, 및 상기 제2 채널 영역의 타측에 위치하는 제2 드레인 영역만을 포함하는 표시장치용 백플레인 및 그 제조 방법을 제공한다.

Description

표시장치용 백플레인 및 그 제조 방법 {Backplane for display apparatus and manufacturing method thereof}
본 발명의 표시장치용 백플레인 및 그 제조 방법에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 유기발광표시장치(organic light emitting diode display)가 주목받고 있다.
유기발광표시장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
본 발명의 표시장치용 백플레인 및 그 제조 방법에 관한 것이다.
본 발명의 일 실시예는 표시 영역 및 비표시 영역을 구비하는 기판; 상기 기판의 상기 표시 영역 상에 형성되며, 제1 활성층, 상기 제1 활성층 상에 형성되는 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터; 상기 기판의 상기 비표시 영역 상에 형성되며, 제2 활성층, 상기 제2 활성층 상에 형성되는 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 트랜지스터; 상기 제1 활성층과 상기 제1 게이트 전극 사이에 형성된 제1 절연층; 및 상기 제2 활성층과 상기 제2 게이트 전극 사이에 형성된 제2 절연층;을 포함하고, 상기 제1 트랜지스터의 상기 제1 활성층은, 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치하는 제1 소스 영역, 상기 제1 채널 영역의 타측에 위치하는 제1 드레인 영역, 상기 제1 게이트 전극의 양단과 인접한 저농도 도핑 영역 및 할로 도핑 영역을 포함하고, 상기 제2 트랜지스터의 상기 제2 활성층은, 제2 채널 영역, 상기 제2 채널 영역의 일측에 위치하는 제2 소스 영역, 및 상기 제2 채널 영역의 타측에 위치하는 제2 드레인 영역만을 포함하는, 표시장치용 백플레인을 제공한다.
본 실시예에 있어서, 상기 제2 절연층은 상기 제1 게이트 전극 상에 위치하도록 연장될 수 있다.
본 실시예에 있어서, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 다른 층에 형성될 수 있다.
본 실시예에 있어서, 상기 제1 절연층의 폭은 상기 제1 게이트 전극의 폭과 실질적으로 동일할 수 있다.
본 실시예에 있어서, 상기 제1 채널 영역의 폭은 상기 제2 채널 영역의 폭 보다 작을 수 있다.
본 실시예에 있어서, 상기 기판의 상기 표시 영역 상에 형성되며, 제3 활성층, 상기 제3 활성층 상에 형성되는 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 트랜지스터; 및 상기 제3 트랜지스터와 중첩되도록 형성된 스토리지 커패시터;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 스토리지 커패시터는 상기 제2 절연층을 사이에 두고 서로 평행하게 배치된 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극은 상기 제3 게이트 전극일 수 있다.
본 실시예에 있어서, 상기 스토리지 커패시터의 상기 제2 전극은 상기 제2 게이트 전극과 동일한 물질을 포함하고 동일층에 형성될 수 있다.
본 실시예에 있어서, 상기 제3 활성층 및 상기 제3 게이트 전극 사이에 개재되며, 상기 제3 게이트 전극과 실질적으로 동일한 크기를 갖는 제3 절연층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제3 절연층은 상기 제1 절연층과 동일한 물질을 포함하고 동일층에 형성될 수 있다.
본 실시예에 있어서, 상기 제3 활성층은, 제3 채널 영역, 상기 제3 채널 영역의 일측에 위치하는 제3 소스 영역, 상기 제3 채널 영역의 타측에 위치하는 제3 드레인 영역, 상기 제3 게이트 전극의 양단에 인접한 저농도 도핑 영역 및 할로 도핑 영역을 포함할 수 있다.
본 발명의 또 다른 실시예는, 기판의 표시 영역 상에 위치하는 제1 활성층 및 상기 기판의 비표시 영역 상에 위치하는 제2 활성층을 형성하는 공정; 상기 제1 활성층을 도핑하여 제1 채널 영역을 사이에 두고 상기 제1 채널 영역의 양단에 배치되는 제1 소스 영역 제1 드레인 영역을 형성하는 제1 도핑 공정; 상기 제1 활성층 상에 배치되는 제1 게이트 전극을 형성하는 공정; 상기 제1 게이트 전극을 마스크로 하고 상기 제1 소스 영역 및 상기 제1 드레인 영역보다 저농도의 불순물을 사용하여 상기 제1 활성층에 저농도 도핑 영역을 형성하는 제2 도핑 공정; 상기 제1 게이트 전극을 마스크로 상기 제1 활성층을 도핑하여 할로 도핑 영역을 형성하는 제3 도핑 공정; 상기 제2 활성층 상에 배치되는 제2 게이트 전극을 형성하는 공정; 상기 제2 게이트 전극을 마스크로 제2 활성층을 도핑하여, 제2 채널 영역을 사이에 두고 상기 제2 채널 영역의 양단에 배치되는 제2 소스 영역 및 제2 드레인 영역을 형성하는 제4 도핑 공정; 및 상기 제1 활성층의 상기 제1 소스 영역 및 상기 제1 드레인 영역에 연결된 제1 소스 전극 및 제1 드레인 전극과, 상기 제2 활성층의 상기 제2 소스 영역 및 상기 제2 드레인 영역에 연결된 제2 소스 전극 및 제2 드레인 전극을 형성하는 공정;을 포함하는, 표시장치용 백플레인의 제조 방법을 제공한다.
본 실시예에 있어서, 상기 제1 도핑 공정, 제2 도핑 공정 및 상기 제3 도핑 공정에서 상기 제2 활성층은, 상기 제1 게이트 전극과 동일층에 형성되고 상기 활성층과 같거나 그보다 큰 폭을 갖는 금속패턴에 의해 덮일 수 있다.
본 실시예에 있어서, 상기 제2 도핑 공정 전에, 상기 제1 활성층과 상기 제1 게이트 전극 사이에 개재되는 제1 절연층이 패터닝되는 공정을 더 포함할 수 있다.
본 실시예에 있어서, 상기 기판의 표시 영역 상에 위치하는 제3 활성층을 형성하는 공정; 상기 제3 활성층을 도핑하여 제3 소스 영역 및 제3 드레인 영역을 형성하는 공정; 상기 제3 활성층 상에 제3 게이트 전극을 형성하는 공정; 제3 게이트 전극을 마스크로 상기 제3 활성층을 도핑하여 저농도 도핑 영역 및 할로 도핑 영역을 형성하는 공정; 및 상기 제3 게이트 전극 상에 위치하는 스토리지 커패시터를 형성하는 공정;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제3 소스 영역 및 상기 제3 드레인 영역을 형성하는 공정은, 상기 제1 도핑 공정과 함께 수행되고, 상기 제3 활성층을 도핑하여 저농도 도핑 영역 및 할로 도핑 영역을 형성하는 공정은, 상기 제2 도핑 공정 및 상기 제3 도핑 공정과 함께 수행될 수 있다.
본 실시예에 있어서, 상기 스토리지 커패시터는, 상기 스토리지 커패시터의 제1 전극을 형성하는 공정; 및 상기 스토리지 커패시터의 제2 전극을 형성하는 공정;을 포함하며, 상기 제1 전극은 상기 제3 게이트 전극일 수 있다.
본 실시예에 있어서, 상기 제3 게이트 전극은 상기 제1 게이트 전극과 동일층에 형성될 수 있다.
본 실시예에 있어서, 상기 스토리지 커패시터의 상기 제2 전극은 상기 제2 게이트 전극과 동일층에 형성될 수 있다.
본 실시예에 있어서, 상기 제2 게이트 전극 형성 공정 전에, 상기 제2 활성층과 상기 제2 게이트 전극 사이에 제2 절연층을 형성하는 공정을 더 포함하고,
상기 제2 절연층은 상기 스토리지 커패시터의 상기 제1 전극과 상기 스토리지 커패시터의 상기 제2 전극 사이에 개재되도록 연장될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 표시장치용 백플레인 및 그 제조방법은 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치용 백플레인의 일부를 발췌하여 나타낸 평면도이다.
도 2는 도 1의 표시장치용 백플레인의 화소 영역에 형성되는 화소의 등가회로도를 나타낸다.
도 3은 도 1의 Ⅲ-Ⅲ선을 따라 취한 단면도이다.
도4a 내지 도 4j는 본 발명의 일 실시예에 따른 표시장치용 백플레인의 제조 방법에 따른 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치용 백플레인의 일부를 발췌하여 나타낸 평면도이고, 도 2는 도 1의 표시장치용 백플레인의 화소 영역에 형성되는 화소의 등가회로도를 나타낸다. 도 2는 표시장치용 백플레인이 유기발광표시장치에 사용된 경우에 유기발광표시장치의 하나의 화소의 등가회로도를 나타낸다. 표시장치용 백플레인의 화소 영역에는 화소 회로와 유기발광표시소자(organic light emitting diode, OLED)가 형성될 수 있다. 도 2에서는 표시장치용 백플레인이 유기발광표시장치에 사용된 것을 도시하였으나, 본 발명의 일 실시예에 따른 표시장치용 백플레인은 액정표시장치와 같은 다른 종류의 표시장치에 사용될 수 있음은 물론이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시장치용 백플레인은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한다. 백플레인의 표시 영역(DA)은 복수의 화소 영역(PA)을 포함하며, 각 화소 영역(PA)에는 화소 회로(2: 도 2 참조)가 구비된다. 백플레인의 비표시 영역(NDA)에는 표시 영역(DA)에 형성되는 복수의 화소(1: 도 2 참조)를 구동하기 위한 구동회로부(Dr)가 구비된다.
도 1에서는 표시 영역(DA)의 좌측에 구동회로부(Dr)가 배치된 상태를 도시하였으나, 구동회로부(Dr)가 비표시 영역(NDA)에 형성되는 한 그 구체적인 위치를 한정할 것은 아니다.
표시 영역(DA)은 화상이 표시되는 영역이고, 표시 영역(DA)에 구비된 하나의 화소 영역(PA)마다 하나의 화소(1: 도 2 참조)가 형성될 수 있다. 구동회로부(Dr)는 복수의 화소를 구동하기 위한 주사 신호, 데이터 신호, 발광 제어 신호들, 및 이들 신호를 제어하는 제어 신호를 생성하는 구동 회로를 포함할 수 있다.
도 2를 참조하면, 하나의 화소 영역(PA)에는 복수의 박막 트랜지스터(T1 내지 T7) 및 적어도 하나의 스토리지 커패시터(storage capacitor, Cst)를 포함하는 화소 회로(2)가 형성될 수 있다. 화소 회로(2)는 유기발광소자와 전기적으로 연결되며, 유기발광소자는 화소 회로(2)를 통해 구동 전류를 전달받아 발광한다.
복수의 박막 트랜지스터는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 제1초기화 박막 트랜지스터(T4), 제1발광 제어 박막 트랜지스터(T5), 제2발광 제어 박막 트랜지스터(T6) 및 제2초기화 박막 트랜지스터(T7)를 포함할 수 있다.
화소 영역(PA)에는 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)에 제1주사 신호(Sn)를 전달하는 제1주사선(14), 제1초기화 박막 트랜지스터(T4)에 제2주사 신호(Sn-1)를 전달하는 제2주사선(24), 제2초기화 박막 트랜지스터(T7)에 제3주사신호(Sn+1)를 전달하는 제3주사선(34), 제1발광 제어 박막 트랜지스터(T5) 및 제2발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(15), 데이터 신호(Dm)를 전달하는 데이터선(16), 제1전원전압(ELVDD)을 전달하는 구동 전압선(26), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(VINT)을 전달하는 초기화 전압선(22)이 형성될 수 있다.
구동 박막 트랜지스터(T1)의 드레인 전극은 제2발광 제어 박막 트랜지스터를 경유하여 유기발광소자의 화소 전극과 전기적으로 연결될 수 있다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기발광소자(OLED)에 구동 전류(Id)를 공급할 수 있다.
스위칭 박막 트랜지스터(T2)의 게이트 전극은 제1주사선(14)과 연결될 수 있다. 스위칭 박막 트랜지스터(T2)의 소스 전극은 데이터선(16)과 연결될 수 있다. 스위칭 박막 트랜지스터(T2)의 드레인 전극은 구동 박막 트랜지스터(T1)의 소스 전극과 연결되어 있으면서 제1발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(26)과 연결될 수 있다.
스위칭 박막 트랜지스터(T2)는 제1주사선(14)을 통해 전달받은 제1주사 신호(Sn)에 따라 턴 온되어 데이터선(16)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 소스 전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 게이트 전극은 제1주사선(14)에 연결될 수 있다. 보상 박막 트랜지스터(T3)의 소스 전극은 구동 박막 트랜지스터(T1)의 드레인 전극과 연결되어 있으면서 제2발광 제어 박막 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소 전극과 연결될 수 있다. 보상 박막 트랜지스터(T3)의 드레인 전극은 스토리지 커패시터(Cst)의 제1 전극, 제1초기화 박막 트랜지스터(T4)의 소스 전극 및 구동 박막 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 보상 박막 트랜지스터(T3)는 제1주사선(14)을 통해 전달받은 제1주사 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막 트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1초기화 박막 트랜지스터(T4)의 게이트 전극은 제2주사선(24)과 연결될 수 있다. 제1초기화 박막 트랜지스터(T4)의 드레인 전극은 초기화 전압선(22)과 연결될 수 있다. 제1초기화 박막 트랜지스터(T4)의 소스 전극은 스토리지 커패시터(Cst)의 제1전극(C1), 보상 박막 트랜지스터(T3)의 드레인 전극 및 구동 박막 트랜지스터(T1)의 게이트 전극과 함께 연결될 수 있다. 제1초기화 박막 트랜지스터(T4)는 제2주사선(24)을 통해 전달받은 제2주사 신호(Sn-1)에 따라 턴 온되어 초기화 전압(VINT)을 구동 박막 트랜지스터(T1)의 게이트 전극에 전달하여 구동 박막 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제1발광 제어 박막 트랜지스터(T5)의 게이트 전극은 발광 제어선(15)과 연결될 수 있다. 제1발광 제어 박막 트랜지스터(T5)의 소스 전극은 구동 전압선(26)과 연결될 수 있다. 제1발광 제어 박막 트랜지스터(T5)의 드레인 전극은 구동 박막 트랜지스터(T1)의 소스 전극 및 스위칭 박막 트랜지스터(T2)의 드레인 전극과 연결되어 있다.
제2발광 제어 박막 트랜지스터(T6)의 게이트 전극은 발광 제어선(15)과 연결될 수 있다. 제2발광 제어 박막 트랜지스터(T6)의 소스 전극은 구동 박막 트랜지스터(T1)의 드레인 전극 및 보상 박막 트랜지스터(T3)의 소스 전극과 연결될 수 있다. 제2발광 제어 박막 트랜지스터(T6)의 드레인 전극은 유기발광소자(OLED)의 화소 전극과 전기적으로 연결될 수 있다. 제1발광 제어 박막 트랜지스터(T5) 및 제2발광 제어 박막 트랜지스터(T6)는 발광 제어선(15)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 제1전원전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동 전류(Id)가 흐르게 된다.
제2초기화 박막 트랜지스터(T7)의 게이트 전극은 제3주사선(34)에 연결될 수 있다. 제2초기화 박막 트랜지스터(T7)의 소스 전극은 유기발광소자(OLED)의 화소 전극과 연결될 수 있다. 제2초기화 박막 트랜지스터(T7)의 드레인 전극은 초기화 전압선(22)과 연결될 수 있다. 제2초기화 박막 트랜지스터(T7)는 제3주사선(34)을 통해 전달받은 제3주사신호(Sn+1)에 따라 턴 온되어 유기발광소자(OLED)의 화소 전극을 초기화시킬 수 있다.
스토리지 커패시터(Cst)의 제2 전극은 구동 전압선(26)과 연결될 수 있다. 스토리지 커패시터(Cst)의 제1 전극은 구동 박막 트랜지스터(T1)의 게이트 전극, 보상 박막 트랜지스터(T3)의 드레인 전극 및, 제1초기화 박막 트랜지스터(T4)의 소스 전극에 함께 연결될 수 있다.
유기발광소자(OLED)의 대향 전극은 제2전원전압(ELVSS)과 연결될 수 있다. 유기발광소자(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
도 3은 도 1의 Ⅲ-Ⅲ선을 따라 취한 단면도이다. 본 발명의 일 실시예에 따른 표시장치용 백플레인은 표시 영역의 화소 영역(PA)에 구비된 제1 트랜지스터(200), 및 비표시 영역(NDA)에 구비된 제1 트랜지스터(300)를 포함한다. 그리고, 표시장치용 백플레인은 표시 영역의 화소 영역(PA)에 구비된 제3 트랜지스터(400) 및 제3 트랜지스터(400)와 중첩되는 스토리지 커패시터(500)를 포함할 수 있다.
제1 트랜지스터(200) 및 제3 트랜지스터(400)는 앞서 도 2를 참조하여 설명한 복수의 박막 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 중 하나일 수 있다. 예컨대, 제1 트랜지스터(200)는 도 2의 제2 발광 제어 박막 트랜지스터(T6)일 수 있고, 제3 트랜지스터(400)는 구동 박막 트랜지스터일 수 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예에 따르면, 제1 트랜지스터(200)가 구동 박막 트랜지스터일 수 있고, 제1 트랜지스터(300)가 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 제1초기화 박막 트랜지스터(T4), 제1발광 제어 박막 트랜지스터(T5), 제2발광 제어 박막 트랜지스터(T6), 또는 제2초기화 박막 트랜지스터(T7)일 수 있다.
표시 영역(예컨대, 화소 영역: PA)에는, 기판(100), 버퍼층(110), 제1 트랜지스터(200), 제3 트랜지스터(400), 제3 트랜지스터(400)와 중첩되도록 위치하는 스토리지 커패시터(500)가 형성된다. 제1 트랜지스터(200)는 제1 활성층(210), 제1 게이트 전극(220), 제1 소스 전극(230) 및 제1 드레인 전극(240)을 포함하고, 제3 트랜지스터(400)는 제3 활성층(410), 제3 게이트 전극(420), 제3 소스 전극(430) 및 제3 드레인 전극(440)을 포함한다.
기판(100)은 투명한 유리기판, 또는 투명한 플라스틱 기판일 수 있다. 또 다른 실시예로서, 기판(100)은 금속으로 형성된 불투명 기판일 수 있다.
기판(100)의 상부에는 평활한 면을 형성하고 불순 원소가 침투하는 것을 차단하도록 버퍼층(110)이 더 구비될 수 있다. 버퍼층(110)은 실리콘질화물 및/또는 실리콘산화물과 같은 무기물로 단층 또는 복수층으로 형성될 수 있다.
제1 활성층(210) 및 제3 활성층(410)은 버퍼층(110) 상에 형성될 수 있다. 제1 활성층(210) 및 제3 활성층(410)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있다.
제1 활성층(210)은 제1 채널 영역(210C)과 제1 채널 영역(210C)을 가운데 두고 양측에 배치되는 제1 소스 영역(210S) 및 제1 드레인 영역(210D)을 포함한다. 그리고, 제1 활성층(210)은 제1 채널 영역(210C)의 양측에, 제1 소스 영역(210S) 및 제1 드레인 영역(210D)과 인접하게 배치되 제1 저농도 도핑 영역(210L) 및 제1 할로(halo) 도핑 영역(210H)을 포함한다. 제1 저농도 도핑 영역(210L)은 제1 소스 영역(210S) 및 제1 드레인 영역(210D)에 비하여 상대적으로 저농도의 불순물로 도핑된다.
제3 활성층(410)은 제3 채널 영역(410C)과 제3 채널 영역(410C)을 가운데 두고 양측에 배치되는 제3 소스 영역(410S) 및 제3 드레인 영역(410D)을 포함한다. 그리고, 제3 활성층(410)은 제3 채널 영역(410C)의 양측에, 제3 소스 영역(410S) 및 제3 드레인 영역(410D)과 인접하게 배치되는 제2 저농도 도핑 영역(410L) 및 제2 할로(halo) 도핑 영역(410L)을 포함한다. 제3 저농도 도핑 영역(410L)은 제3 소스 영역(410S) 및 제3 드레인 영역(410D)에 비하여 상대적으로 저농도의 불순물로 도핑된다.
제1 채널 영역(210C)과 제3 채널 영역(410C)의 폭은 후술할 제2 채널 영역(310C)의 폭 보다 작게 형성될 수 있다. 일 실시예로서, 고해상도의 표시장치를 구현하기 위하여 화소의 크기는 작아지는데 반해 하나의 화소 영역(PA)에 배치되는 박막 트랜지스터의 수는 점차 증가한다. 따라서, 제1 활성층(210)과 제3 활성층(410)의 폭은 제2 활성층(310)의 폭 보다 작게 형성될 수 있으며, 그에 따라 제1 채널 영역(210C)과 제3 채널 영역(410C)의 폭은 제2 채널 영역(310C)의 폭 보다 작게 형성될 수 있다.
채널 영역의 폭이 줄어들면, 쇼트 채널 현상이 발생하고 오프 전류(Ioff)가 증가하면서 트랜지스터의 기능이 저하될 수 있다. 그러나, 본 발명의 실시예에 따르면 제1 채널 영역(210C)과 제3 채널 영역(410C)이 제1,2 저농도 도핑 영역(210L, 410L) 및 제1,2 할로 도핑 영역(210H, 410H)을 포함하므로 상술한 바와 같은 문제를 해소할 수 있다.
제1 게이트 전극(220)은 제1 절연층(121)을 사이에 두고 제1 채널 영역(210C)과 대응되는 위치에 배치될 수 있으며, 제3 게이트 전극(420)은 제3 절연층(123)을 사이에 두고 제3 채널 영역(410C)과 대응되는 위치에 배치될 수 있다.
제1 절연층(121)과 제3 절연층(123)은 게이트 절연막으로서, 각각 제1 게이트 전극(220) 및 제3 게이트 전극(420)과 동일한 패턴을 가질 수 있다. 예컨대, 제1 절연층(121)과 제3 절연층(123)의 폭은 각각 제1 게이트 전극(220) 및 제3 게이트 전극(420)과 동일한 폭을 가질 수 있다.
제1 절연층(121)과 제3 절연층(123)은 동일층에 동일한 물질로 형성될 수 있다. 예컨대, 제1 절연층(121)과 제3 절연층(123) SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물로 형성할 수 있다.
제1 게이트 전극(220)과 제3 게이트 전극(420)은 동일층에 동일한 물질로 형성될 수 있다. 예컨대, 제1 게이트 전극(220)과 제3 게이트 전극(420)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 복수층으로 형성될 수 있다.
제1 게이트 전극(220) 상에는 제2 절연층(130) 및 층간 절연막(140)을 사이에 두고 제1 활성층(210)의 제1 소스 영역(210S) 및 제1 드레인 영역(210D)에 각각 접속하는 제1 소스 전극(230) 및 제1 드레인 전극(240)이 배치된다. 제3 게이트 전극(420) 상에는 제2 절연층(130) 및 층간 절연막(140)을 사이에 두고 제3 활성층(410)의 제3 소스 영역(410S) 및 제3 드레인 영역(410D)에 각각 접속하는 제3 소스 전극(430) 및 제3 드레인 전극(440)이 배치된다.
제2 절연층(130)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT와 같은 무기물로 형성할 수 있다. 층간 절연막(140)은 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드와 같은 유기물을 포함할 수 있다.
제1 소스 전극(230)과 제1 드레인 전극(240), 및 제3 소스 전극(430)과 제3 드레인 전극(440)은, 동일층에 동일한 물질로 형성될 수 있다. 예를 들어, 제1 소스 전극(230)과 제1 드레인 전극(240), 및 제3 소스 전극(430)과 제3 드레인 전극(440)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 복수층으로 형성될 수 있다.
스토리지 커패시터(500)는 제3 트랜지스터(400) 상에 배치될 수 있다. 고해상도의 표시장치를 구현하기 위해 공간을 충분히 활용하면서 필요한 커패시턴스를 확보할 수 있도록 스토리지 커패시터(500)는 제3 트랜지스터(400)와 중첩되도록 형성된다.
스토리지 커패시터(500)의 제1 전극(420)과 제2 전극(520)은 제2 절연층(130)을 사이에 두고 서로 평행하게 배치된다. 도면부호 420은 제3 트랜지스터(400)의 게이트 전극으로서의 기능뿐만 아니라, 스토리지 커패시터(500)의 제1 전극으로의 기능을 동시에 수행할 수 있다. 스토리지 커패시터(500)의 제2 전극(520)은 후술할 제1 트랜지스터(300)의 제2 게이트 전극(320)과 동일층에 동일한 물질로 형성될 수 있다.
화소 전극(600)은 제1 트랜지스터(200)의 제1 드레인 전극(240)과 연결될 수 있다. 예컨대, 본 발명의 일 실시예에 따른 표시장치용 백플레인이 유기발광표시장치에 사용되는 경우, 화소정의막(160)의 개구를 통해 노출된 화소 전극(600) 상에는 유기발광층을 포함하는 중간층 및 대향 전극이 형성될 수 있다.
비표시 영역(NDA)에는, 기판(100), 버퍼층(110), 제2 트랜지스터(300)가 구비된다. 제2 트랜지스터(300)는 제2 활성층(310), 제2 게이트 전극(320), 제2 소스 전극(330) 및 제2 드레인 전극(340)을 포함한다.
제2 활성층(310)은 제2 채널 영역(310C)과 제2 채널 영역(310C)을 가운데 두고 양측에 배치되는 제2 소스 영역(310S) 및 제2 드레인 영역(310D)을 포함한다. 제2 활성층(310)은 제1 활성층(310) 또는/및 제3 활성층(310)과 다르게, 저농도 도핑 영역 및 할로 도핑 영역을 포함하지 않는다.
제2 게이트 전극(320)은 제2 절연층(130)을 사이에 두고 제2 채널 영역(310C)과 대응되는 위치에 배치될 수 있다. 제2 절연층(130)은 제1 트랜지스터(300)의 게이트 절연막이면서 동시에 화소 영역(PA)에 구비된 스토리지 커패시터(500)의 유전체로서의 기능을 수행할 수 있다. 제2 게이트 전극(320)은 제1 게이트 전극(220)과 다른 층에 형성된다. 제2 게이트 전극(320)은 스토리지 커패시터(500)의 제2 전극(520)과 동일층에 동일한 물질로 형성될 수 있음은 앞서 언급한 바와 같다.
제2 게이트 전극(320) 상에는 층간 절연막(140)을 사이에 두고 제2 활성층(310)의 제2 소스 영역(310S) 및 제2 드레인 영역(310D)에 각각 접속하는 제2 소스 전극(330) 및 제2 드레인 전극(340)이 배치된다. 제2 소스 전극(330) 및 제2 드레인 전극(340)은 제1 소스 전극(230) 및 제1 드레인 전극(240)과 동일층에 동일한 물질로 형성될 수 있다.
도4a 내지 도 4j는 본 발명의 일 실시예에 따른 표시장치용 백플레인의 제조 방법에 따른 단면도이다.
도 4a는 본 실시예에 따른 표시장치용 백플레인의 제1 마스크 공정을 개략적으로 나타낸 단면도이다.
도 4a를 참조하면, 화소 영역(PA)을 포함하는 표시 영역 및 비표시 영역(NDA)이 정의된 기판(100) 상에 버퍼층(110)을 형성하고, 반도체층(미도시)을 형성한다. 이 후, 반도체층을 패터닝하여 제1 활성층(210), 제2 활성층(310), 및 제3 활성층(410)을 형성한다. 이 때, 제1 활성층(210)의 폭 및 제3 활성층(410)의 폭은 제2 활성층(410)의 폭 보다 작게 형성될 수 있다. 버퍼층(110)은 실리콘질화물 및/또는 실리콘산화물과 같은 무기물로 단층 또는 복수층으로 형성될 수 있다
도 4b는 본 실시예에 따른 표시장치용 백플레인의 제2 마스크 공정을 개략적으로 나타낸 단면도이다.
도 4b를 참조하면, 절연물질층(120)을 형성하고, 제1 금속층(미도시)를 형성한 후 제1 포토레지스트(PR1)를 이용하여 패터닝한다. 패터닝 결과 절연물질층(120) 상에 제1 금속패턴(220P), 제2 금속패턴(315), 및 제3 금속패턴(420P)이 형성된다. 절연물질층(120)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 와 같은 무기물로 형성할 수 있다.
제1 금속패턴(220P)과 제3 금속패턴(420P)의 폭은 제1 활성층(210) 및 제3 활성층(410)의 폭 보다 작게 형성되나, 제2 금속패턴(315)의 폭은 제2 활성층(310)의 폭과 같거나 그보다 크게 형성된다.
도 4c는 본 실시예에 따른 표시장치용 백플레인의 제1 도핑 공정을 개략적으로 나타낸 단면도이다.
도 4c를 참조하면, 제1 금속패턴 내지 제3 금속패턴(220P, 315, 420P)을 마스크로 제1 도핑을 수행한다. 제1 금속패턴(220P)과 제3 금속패턴(420P)을 마스크로 하여 제1 활성층(210)과 제3 활성층(410) 양단은 상대적으로 고농도의 불순물이 도핑된다.
제1 금속패턴(220P)의 폭(w1)과 제3 금속패턴(420P)의 폭(w2)은 각각 제1 활성층(210) 및 제3 활성층(410)의 폭 보다 작기 때문에, 제1 활성층(210)의 양단에는 제1 소스 영역(210S)과 제1 드레인 영역(210D)이 형성되고, 제1 소스 영역(210S)과 제1 드레인 영역(210D) 사이에는 미도핑 영역인 제1 채널 영역(210C)이 형성된다.
마찬가지로, 제3 활성층(410)의 양단에는 제3 소스 영역(410S)과 제3 드레인 영역(410D)이 형성되고, 제3 소스 영역(410S)과 제3 드레인 영역(410D) 사이에는 미도핑 영역인 제3 채널 영역(410C)이 형성된다. 반면에, 제2 활성층(310)은 제2 금속패턴(315)에 의해 덮여 있으므로 도핑되지 않는다.
도 4d는 본 실시예에 따른 표시장치용 백플레인의 제3 마스크 공정을 개략적으로 나타낸 단면도이다.
도 4d를 참조하면, 화소 영역(PA)에 구비된 제1 포토레지스트(PR1)의 폭을 감소시킨 후, 제1 금속패턴(220P) 및 제3 금속패턴(420P)을 패터닝하여 제1 게이트 전극(220) 및 제3 게이트 전극(420)을 형성한다.
제1 게이트 전극(220)의 폭(w3)은 제1 금속패턴(220P)의 폭(w1) 보다 작다. 바꾸어 말하면, 제1 게이트 전극(220)의 폭(w3)은 제1 소스 영역(210S)과 제1 드레인 영역(210D) 사이의 거리보다 작다. 제3 게이트 전극(420)의 폭(w4)은 제3 금속패턴(420P)의 폭(w2) 보다 작다. 바꾸어 말하면, 제3 게이트 전극(420)의 폭(w4)은 제3 소스 영역(410S)과 제3 드레인 영역(410D) 사이의 거리보다 작다.
제1 금속패턴(220P) 및 제3 금속패턴(420P)이 패터닝될 때, 절연물질층(120)도 패터닝되어, 제1 절연층(121), 제3 절연층(123), 및 제4 절연층(124)이 형성된다.
제1 절연층(121)의 폭(w5)은 제1 게이트 전극(220)의 폭(w3)과 실질적을 동일하고, 제3 절연층(123)의 폭(w6)은 제3 게이트 전극(420)의 폭(w4)과 실질적으로 동일하다. 그리고, 제4 절연층(124)의 폭은 제2 금속패턴(315)의 폭과 실질적으로 동일하다.
도 4e는 본 실시예에 따른 표시장치용 백플레인의 제2 도핑 공정을 개략적으로 나타낸 단면도이다.
도 4e를 참조하면, 제1 포토레지스트(PR1)를 제거하고, 제1 게이트 전극(220), 제3 게이트 전극(420) 및 제2 금속패턴(315)을 마스크로 제2차 도핑을 수행한다. 제1 게이트 전극(220)과 제3 게이트 전극(420)을 마스크로, 제1 채널 영역(210C)과 제3 채널 영역(410C)의 양단은 상대적으로 저농도의 불순물이 도핑된다.
제3 마스크 공정에 의해 제1 게이트 전극(220)의 폭이 감소하므로, 제1 게이트 전극(220)에 의해 노출된 제1 채널 영역(210C)의 양단의 일 부분을 도핑하여 제1 저농도 도핑 영역(210L)을 형성한다. 마찬가지로, 제3 마스크 공정에 의해 제3 게이트 전극(420)의 폭이 감소하므로 제3 게이트 전극(420)에 의해 노출된 제3 채널 영역(410C)의 양단의 일 부분을 도핑하여 제2 저농도 도핑 영역(410L)을 형성한다.
제2 도핑 공정시, 제2 금속패턴(315)이 마스크가 되므로, 제2 활성층(310)은 도핑되지 않는다.
도 4f는 본 실시예에 따른 표시장치용 백플레인의 제3 도핑 공정을 개략적으로 나타낸 단면도이다.
제2 도핑 공정과 동일한 마스크를 사용하여, 할로 영역을 형성하기 위한 제3 도핑 공정이 수행된다. 제3 도핑 공정은 일반적으로 알려진 할로 도핑 방법에 의해 수행될 수 있다. 제1 게이트 전극(220)에 의해 노출된 제1 채널 영역(210C)의 양단의 일 부분을 도핑하여 제1 할로(halo) 도핑 영역(210H)을 형성한다. 제3 게이트 전극(420)에 의해 노출된 제3 채널 영역(410C)의 양단의 일 부분을 도핑하여 제2 할로 도핑 영역(410H)을 형성한다.
제3 도핑 공정시, 2 금속패턴(315)이 마스크가 되므로, 제2 활성층(310)은 도핑되지 않는다.
전술한 바에 따르면, 제2 도핑 공정 후 제3 도핑 공정을 수행하는 것을 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제3 도핑 공정 후 제2 도핑 공정을 수행할 수 있다.
도 4g는 본 실시예에 따른 표시장치용 백플레인의 제4 마스크 공정을 개략적으로 나타낸 단면도이다.
도 4g를 참조하면, 화소 영역(PA)을 제2 포토레지스트(PR2)로 마스킹한 후, 비표시 영역(NDA)의 제2 활성층(310) 상에 있던 제2 금속패턴(315)과 제4 절연층(124)을 제거한다. 제4 마스크 공정에 의해 제2 활성층(310)이 노출된다.
도 4h는 본 실시예에 따른 표시장치용 백플레인의 제5 마스크 공정을 개략적으로 나타낸 단면도이다.
도 4h를 참조하면, 제2 절연층(130)을 형성하고, 제2 절연층(130) 상에 제2 금속층(미도시)를 형성한 후 패터닝한다. 패터닝 결과, 제2 활성층(210) 상에 제2 게이트 전극(320)이 형성되고, 제3 게이트 전극(420) 상에는 스토리지 커패시터(500)의 제2 전극(520)이 형성된다. 제3 게이트 전극(420)은 제3 트랜지스터(400)의 게이트로서의 기능뿐만 아니라 스토리지 커패시터(500)의 제1 전극으로서의 기능을 동시에 수행한다.
도 4i는 본 실시예에 따른 표시장치용 백플레인의 제6 마스크 공정 및 제4 도핑 공정을 개략적으로 나타낸 단면도이다.
도 4i를 참조하면, 화소 영역(PA)을 덮도록 제3 포토레지스트(PR3)를 형성한 후, 제4 도핑 공정을 수행한다. 제2 게이트 전극(320)을 마스크로 제2 활성층(310)에는 제2 소스 영역(310S) 및 제2 드레인 영역(310D)이 형성된다.
도 4j는 본 실시예에 따른 표시장치용 백플레인의 제7~11 마스크 공정을 개략적으로 나타낸 단면도이다
도 4j를 참조하면, 층간 절연막(140)을 형성하고 콘택홀을 형성한 후(제7 마스크 공정), 제3 금속층(미도시)를 형성한 후 패터닝한다. 패터닝 결과 제1 소스 전극(230), 제1 드레인 전극(240), 제2 소스 전극(330), 제2 드레인 전극(340), 제3 소스 전극(430) 및 제3 드레인 전극(440)이 형성된다 (제8 마스크 공정).
이 후, 평탄화막(150)을 형성하고 콘택홀을 형성한 후(제9 마스크 공정), 화소 전극(600)을 패터닝(제10 마스크 공정) 한다. 화소정의막(160)을 형성한 후 패터닝하여 화소 전극(600)의 상부를 노출시키는 개구를 형성한다(제11 마스크 공정). 화소정의막(160)은 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함하는 유기 절연층으로 형성될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판 110: 버퍼층
121: 제1 절연층 123: 제3 절연층
130: 제2 절연층 140: 층간 절연막
150: 평탄화막 160: 화소정의막
200: 제1 커패시터 210: 제1 활성층
210C: 제1 채널 영역 210D: 제1 드레인 영역
210S: 제1 소스 영역 210L: 제1 저농도 도핑 영역
210H: 제1 할로 도핑 영역 220: 제1 게이트 전극
230: 제1 소스 전극 240: 제1 드레인 전극
300: 제2 커패시터 310: 제2 활성층
310C: 제2 채널 영역 310D: 제2 드레인 영역
310S: 제2 소스 영역 320: 제2 게이트 전극
330: 제2 소스 전극 340: 제2 드레인 전극
400: 제3 커패시터 410: 제3 활성층
410C: 제3 채널 영역 410D: 제3 드레인 영역
410S: 제3 소스 영역 410L: 제2 저농도 도핑 영역
410H: 제2 할로 도핑 영역
420: 제3 게이트 전극, 스토리지 커패시터의 제1 전극
430: 제3 소스 전극 440: 제3 드레인 전극
500: 스토리지 커패시터
520: 스토리지 커패시터의 제2 전극
600: 화소 전극

Claims (20)

  1. 표시 영역 및 비표시 영역을 구비하는 기판;
    상기 기판의 상기 표시 영역 상에 형성되며, 제1 활성층, 상기 제1 활성층 상에 형성되는 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터;
    상기 기판의 상기 비표시 영역 상에 형성되며, 제2 활성층, 상기 제2 활성층 상에 형성되는 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 트랜지스터;
    상기 제1 활성층과 상기 제1 게이트 전극 사이에 형성된 제1 절연층; 및
    상기 제2 활성층과 상기 제2 게이트 전극 사이에 형성된 제2 절연층;을 포함하고,
    상기 제1 트랜지스터의 상기 제1 활성층은,
    제1 채널 영역, 상기 제1 채널 영역의 일측에 위치하는 제1 소스 영역, 상기 제1 채널 영역의 타측에 위치하는 제1 드레인 영역, 상기 제1 게이트 전극의 양단과 인접한 저농도 도핑 영역 및 할로 도핑 영역을 포함하고,
    상기 제2 트랜지스터의 상기 제2 활성층은,
    제2 채널 영역, 상기 제2 채널 영역의 일측에 위치하는 제2 소스 영역, 및 상기 제2 채널 영역의 타측에 위치하는 제2 드레인 영역만을 포함하는, 표시장치용 백플레인.
  2. 제1항에 있어서,
    상기 제2 절연층은 상기 제1 게이트 전극 상에 위치하도록 연장된, 표시장치용 백플레인.
  3. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 다른 층에 형성된, 표시장치용 백플레인.
  4. 제1항에 있어서,
    상기 제1 절연층의 폭은 상기 제1 게이트 전극의 폭과 실질적으로 동일한, 표시장치용 백플레인.
  5. 제1항에 있어서,
    상기 제1 채널 영역의 폭은 상기 제2 채널 영역의 폭 보다 작은, 표시장치용 백플레인.
  6. 제1항에 있어서,
    상기 기판의 상기 표시 영역 상에 형성되며, 제3 활성층, 상기 제3 활성층 상에 형성되는 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 트랜지스터; 및
    상기 제3 트랜지스터와 중첩되도록 형성된 스토리지 커패시터;를 더 포함하는, 표시장치용 백플레인.
  7. 제6항에 있어서,
    상기 스토리지 커패시터는 상기 제2 절연층을 사이에 두고 서로 평행하게 배치된 제1 전극 및 제2 전극을 포함하고,
    상기 제1 전극은 상기 제3 게이트 전극인, 표시장치용 백플레인.
  8. 제7항에 있어서,
    상기 스토리지 커패시터의 상기 제2 전극은 상기 제2 게이트 전극과 동일한 물질을 포함하고 동일층에 형성된, 표시장치용 백플레인.
  9. 제6항에 있어서,
    상기 제3 활성층 및 상기 제3 게이트 전극 사이에 개재되며, 상기 제3 게이트 전극과 실질적으로 동일한 크기를 갖는 제3 절연층을 더 포함하는, 표시장치용 백플레인.
  10. 제9항에 있어서,
    상기 제3 절연층은 상기 제1 절연층과 동일한 물질을 포함하고 동일층에 형성된, 표시장치용 백플레인.
  11. 제6항에 있어서,
    상기 제3 활성층은,
    제3 채널 영역, 상기 제3 채널 영역의 일측에 위치하는 제3 소스 영역, 상기 제3 채널 영역의 타측에 위치하는 제3 드레인 영역, 상기 제3 게이트 전극의 양단에 인접한 저농도 도핑 영역 및 할로 도핑 영역을 포함하는, 표시장치용 백플레인.
  12. 기판의 표시 영역 상에 위치하는 제1 활성층 및 상기 기판의 비표시 영역 상에 위치하는 제2 활성층을 형성하는 공정;
    상기 제1 활성층을 도핑하여 제1 채널 영역을 사이에 두고 상기 제1 채널 영역의 양단에 배치되는 제1 소스 영역 제1 드레인 영역을 형성하는 제1 도핑 공정;
    상기 제1 활성층 상에 배치되는 제1 게이트 전극을 형성하는 공정;
    상기 제1 게이트 전극을 마스크로 하고 상기 제1 소스 영역 및 상기 제1 드레인 영역보다 저농도의 불순물을 사용하여 상기 제1 활성층에 저농도 도핑 영역을 형성하는 제2 도핑 공정;
    상기 제1 게이트 전극을 마스크로 상기 제1 활성층을 도핑하여 할로 도핑 영역을 형성하는 제3 도핑 공정;
    상기 제2 활성층 상에 배치되는 제2 게이트 전극을 형성하는 공정;
    상기 제2 게이트 전극을 마스크로 제2 활성층을 도핑하여, 제2 채널 영역을 사이에 두고 상기 제2 채널 영역의 양단에 배치되는 제2 소스 영역 및 제2 드레인 영역을 형성하는 제4 도핑 공정; 및
    상기 제1 활성층의 상기 제1 소스 영역 및 상기 제1 드레인 영역에 연결된 제1 소스 전극 및 제1 드레인 전극과, 상기 제2 활성층의 상기 제2 소스 영역 및 상기 제2 드레인 영역에 연결된 제2 소스 전극 및 제2 드레인 전극을 형성하는 공정;을 포함하는, 표시장치용 백플레인의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 도핑 공정, 제2 도핑 공정 및 상기 제3 도핑 공정에서 상기 제2 활성층은,
    상기 제1 게이트 전극과 동일층에 형성되고 상기 활성층과 같거나 그보다 큰 폭을 갖는 금속패턴에 의해 덮인, 표시장치용 백플레인의 제조 방법.
  14. 제12항에 있어서,
    상기 제2 도핑 공정 전에,
    상기 제1 활성층과 상기 제1 게이트 전극 사이에 개재되는 제1 절연층이 패터닝되는 공정을 더 포함하는, 표시장치용 백플레인의 제조 방법.
  15. 제12항에 있어서,
    상기 기판의 표시 영역 상에 위치하는 제3 활성층을 형성하는 공정;
    상기 제3 활성층을 도핑하여 제3 소스 영역 및 제3 드레인 영역을 형성하는 공정;
    상기 제3 활성층 상에 제3 게이트 전극을 형성하는 공정;
    제3 게이트 전극을 마스크로 상기 제3 활성층을 도핑하여 저농도 도핑 영역 및 할로 도핑 영역을 형성하는 공정; 및
    상기 제3 게이트 전극 상에 위치하는 스토리지 커패시터를 형성하는 공정;을 더 포함하는, 표시장치용 백플레인의 제조 방법.
  16. 제15항에 있어서,
    상기 제3 소스 영역 및 상기 제3 드레인 영역을 형성하는 공정은, 상기 제1 도핑 공정과 함께 수행되고,
    상기 제3 활성층을 도핑하여 저농도 도핑 영역 및 할로 도핑 영역을 형성하는 공정은, 상기 제2 도핑 공정 및 상기 제3 도핑 공정과 함께 수행되는, 표시장치용 백플레인의 제조 방법.
  17. 제15항에 있어서,
    상기 스토리지 커패시터는,
    상기 스토리지 커패시터의 제1 전극을 형성하는 공정; 및
    상기 스토리지 커패시터의 제2 전극을 형성하는 공정;을 포함하며,
    상기 제1 전극은 상기 제3 게이트 전극인, 표시장치용 백플레인의 제조 방법.
  18. 제17항에 있어서,
    상기 제3 게이트 전극은 상기 제1 게이트 전극과 동일층에 형성된, 표시장치용 백플레인의 제조 방법.
  19. 제17항에 있어서,
    상기 스토리지 커패시터의 상기 제2 전극은 상기 제2 게이트 전극과 동일층에 형성된, 표시장치용 백플레인의 제조 방법.
  20. 제17항에 있어서,
    상기 제2 게이트 전극 형성 공정 전에,
    상기 제2 활성층과 상기 제2 게이트 전극 사이에 제2 절연층을 형성하는 공정을 더 포함하고,
    상기 제2 절연층은 상기 스토리지 커패시터의 상기 제1 전극과 상기 스토리지 커패시터의 상기 제2 전극 사이에 개재되도록 연장된, 표시장치용 백플레인의 제조 방법.
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