KR20190062242A - 반도체 다이를 장착하기 위한 프리몰딩된 기판 및 그의 제작 방법 - Google Patents

반도체 다이를 장착하기 위한 프리몰딩된 기판 및 그의 제작 방법 Download PDF

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KR20190062242A
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춘 호 판
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에이에스엠 테크놀러지 싱가포르 피티이 엘티디
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Abstract

반도체 다이를 장착하기 위한 프리몰딩된 기판을 형성하는 방법은, 캐리어를 제공하는 단계; 캐리어상에 전도성 회로들을 형성하는 단계; 전도성 회로들상에 복수의 금속 접촉들을 형성하는 단계를 포함한다. 이후, 상기 방법은 각각의 금속 접촉의 상부를 압착하고 평탄화하기 위해 각각의 금속 접촉의 상부를 압축함으로써 캐리어를 캡슐화하는 단계; 및 복수의 금속 접촉들의 평탄화된 상부면들이 몰딩 화합물의 상부면상에 노출되고 그와 동일 높이가 되도록 복수의 금속 접촉들을 둘러싸기 위해 몰딩 화합물을 도입하는 단계를 더 포함한다.

Description

반도체 다이를 장착하기 위한 프리몰딩된 기판 및 그의 제작 방법{PREMOLDED SUBSTRATE FOR MOUNTING A SEMICONDUCTOR DIE AND A METHOD OF FABRICATION THEREOF}
본 발명은 반도체 기판 및 반도체 기판을 제작하는 방법에 관한 것이다. 특히, 반도체 패키징 동안 반도체 다이들을 지지하기 위한 프리몰딩 반도체 기판에 관한 것이다.
반도체 패키징 공정은 일반적으로 기판상에 반도체 다이를 장착하고, 이후 몰딩 화합물로 반도체 다이를 캡슐화하고, 따라서 반도체 패키지를 형성하는 것을 포함한다. 기판은 장착된 반도체 다이의 전기 접촉들을 외부 전기 회로 소자에 기능적으로 및 전기적으로 접속하는 전기적 상호 접속들을 포함하고, 몰딩 화합물은 기판 및 기판상에 장착된 반도체 다이를 보호한다.
종래에, 구리 합금 또는 스테인리스 스틸로 구성된 리드 프레임들(lead frames)은 반도체 다이들을 지지하고 전기적 상호접속들을 제공하기 위해 기판들로서 사용된다. 그러나, 더 작고 더 얇은 패키지 크기들이지만 더 큰 리드 카운트들을 갖는 더 높은 성능 디바이스들에 대한 강한 요구가 볼-그리드 어레이("BGA") 패키지들, 몰딩된 상호 접속 기판들("MIS"), 및 임베딩된 트레이스 기판들("ETS")과 같은 적층 기판들의 사용의 빠른 증가를 초래했다.
ETS는 상부 금속층을 하부 BGA 층에 접속하기 위해 비아(via)를 사용한다. ETS의 제조는 유전체 재료의 비아를 레이저 드릴링(laser drilling)하는 것을 포함하고, 이는 전기 상호 접속들을 만들기 위해 패터닝되는 시드 금속층(seed metallic layer)을 형성하는 것으로 후속된다. 그러나, 레이저 드릴링은 값비싸고 느린 공정이고, 따라서 ETS를 제조 및 사용을 위해 비교적 값비싼 기판으로 만든다.
MIS는 상부 금속층을 하부 BGA층에 접속하기 위해 구리 스터드들(copper studs)을 사용한다. 구리 스터드들을 형성하는 것 외에, MIS의 제조는 구리 스터드들을 드러내기 위해 유전체층을 그라인딩하는 것과 같은 추가 처리 단계들을 포함하고, 이후 하부 BGA층을 형성하기 위해 패터닝된 시드층을 형성한다. 그러나, 이러한 MIS 제조 공정들은 복잡하고 값비싸서, MIS의 제작을 복잡하고 값비싸게 한다.
따라서, 본 발명의 목적은 종래 기술보다 덜 복잡하고 및/또는 덜 비싼 기판을 제작하는 방법을 제공하는 것을 추구하는 것이다.
본 발명의 제 1 양태에 따라, 반도체 다이를 장착하기 위한 프리몰딩된 기판을 형성하는 방법이 제공되고, 상기 방법은: 캐리어를 제공하는 단계; 캐리어상에 전도성 회로들을 형성하는 단계; 전도성 회로들상에 복수의 금속 접촉들을 형성하는 단계; 및 이후, 각각의 금속 접촉의 상부를 압착하고 평탄하게 하기 위해 각각의 금속 접촉의 상부를 압축함으로써 상기 캐리어를 캡슐화하고, 상기 복수의 금속 접촉들의 상기 평탄화된 상부면들이 상기 몰딩 화합물의 상부면상에 노출되고 그와 동일 높이가 되도록 상기 복수의 금속 접촉들을 둘러싸기 위한 몰딩 화합물을 도입하는 단계를 포함한다.
본 발명의 제 2 양태에 따라, 반도체 다이를 장착하기 위한 프리몰딩된 기판이 제공되고, 상기 프리몰딩된 기판은: 전도성 회로들; 전도성 회로들상의 복수의 금속 접촉들; 및 복수의 금속 접촉들을 둘러싸고 금속 접촉들의 상부면을 노출시키는 몰딩 화합물을 포함하고, 복수의 금속 접촉들의 상부면들은 몰딩 화합물의 상부면과 동일 높이가 되도록 압착되고 평탄화된다.
이들 및 다른 특징들, 양태들, 및 이점들은 상세한 설명 섹션, 첨부된 청구항들, 및 첨부하는 도면들에 관하여 더 잘 이해될 것이다.
본 발명의 실시예들은 여기서, 첨부하는 도면들을 참조하여, 단지 예로서, 기술될 것이다.
도 1은 본 발명의 제 1 바람직한 실시예에 따라 프리몰딩된 회로를 형성하기 위한 제작 공정에서의 단계들을 도시하는 플로차트.
도 2a 및 도 2b는 캐리어의 평면도 및 단면도를 각각 도시하는 도면들.
도 3a 및 도 3b는 캐리어의 제 1 표면상에 형성된 금속층의 평면도 및 단면도를 각각 도시하는 도면들.
도 4a 및 도 4b는 금속층상에 형성된 전기 접촉들의 평면도 및 단면도를 각각 도시하는 도면들.
도 5a 및 도 5b는 금속층 및 전기 접촉들상에 형성된 금속 트레이스층의 평면도 및 단면도를 각각 도시하는 도면들.
도 6a 및 도 6b는 BGA 패드들의 위치들에 대응하는 원통형 부분들에서 금속 트레이스층상에 형성된 땜납 접촉 패드들의 평면도 및 단면도를 각각 도시하는 도면들.
도 7a 및 도 7b는 접착력 증진 처리가 수행된 후 캐리어의 제 1 표면의 평면도 및 단면도를 각각 도시하는 도면들.
도 8a 및 도 8b는 각각의 땜납 접촉 패드상에 형성된 각각의 금속 접촉의 평면도 및 단면도를 각각 도시하는 도면들.
도 9a 및 도 9b는 제 1 캡슐화제(encapsulant)에 의해 캡슐화된 캐리어의 평면도 및 단면도를 각각 도시하는 도면들.
도 10a 및 도 10b는 캐리어 및 금속층이 제거된 후 프리몰딩된 기판의 평면도 및 단면도를 각각 도시하는 도면들.
도 11a 및 도 11b는 접착력 증진 처리가 캐리어의 제 2 표면상에 수행된 후 프리몰딩된 기판의 평면도 및 단면도를 각각 도시하는 도면들.
도 12a 및 도 12b는 형성되는 프리몰딩된 기판의 평면도 및 단면도를 각각 도시하는 도면들.
도 13a 및 도 13b는 반도체 다이 접촉들을 통해 프리몰딩된 기판에 부착된 반도체 다이의 평면도 및 단면도를 각각 도시하는 도면들.
도 14a 및 도 14b는 제 2 캡슐화제에 의해 캡슐화된 접착된 반도체 다이의 평면도 및 단면도를 각각 도시하는 도면들.
도 15는 본 발명의 제 2 바람직한 실시에에 따라 프리몰딩된 기판을 형성하는 다른 제작 공정에서의 단계들을 도시하는 플로차트.
도 16a 및 도 16b는 캐리어의 평면도 및 단면도를 각각 도시하는 도면들.
도 17a 및 도 17b는 캐리어의 제 1 표면상에 형성된 금속층의 평면도 및 단면도를 각각 도시하는 도면들.
도 18a 및 도 18b는 캐리어상에 형성된 금속 트레이스 패턴들의 평면도 및 단면도를 각각 도시하는 도면들.
도 19a 및 도 19b는 각각의 금속 트레이스 패턴상에 형성된 각각의 땜납 볼의 평면도 및 단면도를 각각 도시하는 도면들.
도 20a 및 도 20b는 캡슐화제에 의해 캡슐화된 캐리어상의 평면도 및 단면도를 각각 도시하는 도면들.
도 21a 및 도 21b는 캐리어 및 접착제가 제거된 후 프리몰딩된 기판의 평면도 및 단면도를 각각 도시하는 도면들.
도면들에서, 유사한 부분들은 유사한 참조 번호들로 표기된다.
개요 부분에서, 상세한 설명 부분에서, 첨부된 청구항들에서, 및 첨부하는 도면들에서, 층이 다른 층 또는 기판 "상"에 있다고 말해질 때, 이는 직접적으로 다른 층 또는 기판상에 있을 수 있거나, 또는 중간층들이 또한 존재할 수 있다는 것이 이해될 것이다. 도면들의 특정 양태들은 예시 목적들을 위해 과장되었다는 것이 또한 주의되어야 한다.
도 1은 본 발명의 제 1 바람직한 실시예에 따라 프리몰딩된 기판을 형성하는 제조 공정에서의 단계들을 도시하는 플로차트이고, 도 2a 내지 도 14b는 도 1의 제조 공정의 다양한 스테이지들에서 프리몰딩된 기판의 평면도 및 단면도를 도시한다.
단계(110)에서, 금속 기판 또는 캐리어(300)가 제공된다. 캐리어(300)의 제 1 표면의 평면도가 도 2a에 도시되고, 도 2b는 도 2a에서 라인 2B-2B를 따라 보이는 캐리어(300)의 단면도를 도시한다. 캐리어(300)는 철을 포함할 수 있고 이하에 설명되는 나중의 처리 단계에서 제거될 일시적인 캐리어의 역할을 할 수 있다.
단계(120)에서, 금속층(310)은, 도 3a 및 도 3b에 도시되는, 캐리어(300)의 제 1 표면상에 형성된다. 금속층(310)은 구리를 포함하는 시드층일 수 있다. 금속층(310)의 두께는 약 0.001 내지 5 미크론의 범위 내에 있을 수 있다. 금속층(310)은 전해 도금 또는 무전해 도금에 의해, 또는 스퍼터링, 열 증착(thermal evaporation), 또는 e-빔 증착(e-beam deposition)과 같은 물리적 또는 화학적 증착 방법들을 사용하여 전도성 재료를 증착시킴으로써 획득될 수 있다. 또한, 본 기술 분야에서의 다수의 다른 잘 알려진 도금 또는 증착 공정들이 존재하고, 본 발명이 임의의 특정한 도금 또는 증착 공정으로 한정되는 것이 의도되지 않는다.
선택적인 단계(130)에서, 패키지 레벨 상호 접속 접촉들과 같은 전기 접촉들(320)은, 도 4a 및 도 4b에 도시되는, 금속층(310)상에 형성될 수 있다. 전기 접촉들(320)은 제 1 접촉 금속(322) 및 제 2 접촉 금속(324)를 각각 포함할 수 있다. 전기 접촉들(320)은 다운스트림 와이어 본딩 또는 플립 칩 본딩 공정들을 위해 이용될 수 있다. 전기 접촉들(320)을 위해 사용된 재료는 최종 전자 디바이스의 설계 명세들에 의존할 것이고, 예를 들면, 금, 팔라듐 또는 니켈을 포함할 수 있다. 전기 접촉들(320)은 임의의 도금 또는 증착 방법에 의해 형성될 수 있고, 본 발명이 임의의 특정한 도금 또는 증착 공정으로 한정되는 것이 의도되지 않는다.
단계(140)에서, 라우팅 금속 트레이스 층과 같은 금속 트레이스층(330)은, 도 5a 및 도 5b에 도시되는 금속층(310) 및 전기 접촉들(320)상에 형성된다. 금속 트레이스층(330)은 프리몰딩된 기판 내에 전기 접속들 또는 전도성 회로들을 형성하고, 금속 트레이스층(330)의 원통형 부분들은 최종 전자 디바이스의 BGA 패드들의 위치들에 대응한다. 금속 트레이스층(330)은 예를 들면 구리를 포함할 수 있다.
금속 트레이스층(330)은 전기 접촉들(320)에 접속되고, 전체적으로 또는 적어도 부분적으로 그를 둘러싼다. 금속 트레이스층(330) 내에 그를 임베딩함으로써와 같이, 금속 트레이스층(330)에 의해 적어도 부분적으로 둘러싸이도록 전기 접촉들(320)을 형성하는 것의 이점은, 최종 전자 디바이스의 요건들 또는 적용에 맞추기 위해 상이한 재료들이 금속 트레이스층(330) 및 전기 접촉들(320)에 대해 사용될 수 있다는 것이다. 예를 들면, 금속 트레이스층(330)을 위해 선택된 재료는 후속 처리 단계에서 도입될 몰딩 화합물에 잘 접착할 수 있는 재료일 수 있고, 전기 접촉들(320)을 위해 선택된 재료는 다른 후속 처리 단계에서 반도체 다이에 잘 본딩할 수 있는 다른 재료일 수 있다.
금속 트레이스층(330)은 금속층(310)상에 포토레지스트층과 같은 도금 방지층을 적용함으로써 형성될 수 있고, 이후 포토레지스트층의 부분들을 마스킹, 노출, 현상, 및 제거한다. 이후, 금속 트레이스층(330)은 포토레지스트층의 노출된 영역들 위에 도금되거나 증착된다. 후속하여, 나머지 포토레지스트층이 제거되고, 따라서 도 5a 및 도 5b에 도시되는 금속 트레이스층(330)을 형성한다. 기술 분야에서 다수의 다른 잘 알려진 금속층 형성 공정들이 존재하고, 본 발명은 임의의 특정한 금속층 형성 공정으로 한정되는 것이 의도되지 않는다.
선택적인 단계(150)로서, 금속 접촉 패드들 또는 땜납 접촉 패드들(340)은, 도 6a 및 도 6b에 도시되는, BGA 패드들의 위치들에 대응하는 원통형 부분들에서 금속 트레이스층(330)상에 형성될 수 있다. 땜납 접촉 패드들(340)은 제 1 땜납 접촉 금속(342) 및 제 2 땜납 접촉 금속(344)을 각각 포함할 수 있다. 땜납 접촉들(340)을 위해 사용된 재료는 최종 전자 디바이스의 설계 명세들에 의존할 것이고, 예를 들면, 금 또는 니켈을 포함할 수 있다. 땜납 접촉 패드들(340)은 임의의 도금 또는 증착 방법에 의해 형성될 수 있고, 본 발명은 임의의 특정한 도금 또는 증착 공정으로 한정되는 것이 의도되지 않는다.
단계(160)에서, 접착력 증진 처리는, 도 7a 및 도 7b에 도시되는, 캐리어(300)의 제 1 표면상에 수행될 수 있다. 접착력 증진 처리는 선택된 표면들상에 수행될 수 있어서, 금속층들(310, 330)의 노출된 표면들(350)은 러프닝된다. 처리된 노출된 표면들(350)은 노출된 표면들(350)과 후속하여 도입될 몰딩 화합물 사이에 접착력을 증진시키는 것을 돕는다.
단계(170)에서, 땜납 접촉 또는 땜납 볼(360)과 같은 각각의 금속 접촉은, 도 8a 및 도 8b에 도시되는, 각각의 땜납 접촉 패드(340) 또는 금속 트레이스층(330)의 각각의 원통형 부분상에 형성된다. 땜납 볼들(360)의 높이 및 직경은 크게 변할 수 있고, 최종 전자 디바이스의 설계 명세들에 기초하여 선택된다. 땜납 볼들(360)은 땜납 페이스트를 프린팅하고, 이후 리플로잉 및 세정에 의해, 또는 땜납 접촉 패드들(340)상에 직접 땜납 볼들(360)을 사전 증착된 플럭스와 함께 배치하고, 후속하여 리플로잉 및 세정함으로써 증착될 수 있다.
단계(180)에서, 캐리어(300)의 제 1 표면은, 도 9a 및 도 9b에 되시되는, 제 1 몰딩 화합물 또는 제 1 캡슐화제(370)에 의해 캡슐화된다. 제 1 캡슐화제(370)는 노출된 표면들(350)을 덮고 제 1 캡슐화제(370)의 상부면상에 노출되고 그와 동일 높이로 땜납 볼들(360)의 상부면들을 남긴다. 제 1 캡슐화제(370)는 최종 전자 디바이스가 가혹한 작동 온도 환경들에서 신뢰가능하게 수행되게 하고 우수한 구조적 무결성을 갖추게 한다.
캐리어(300)는 캐리어(300)를 유지하기 위한 몰딩 캐비티(500), 및 몰딩 기계의 하부 몰드판에 관하여 이동 가능한 상부 몰드판(510)을 포함하는 몰딩 시스템에 캡슐화될 수 있다. 캐리어(300)는 몰딩 기계의 상부 몰드판(510)과 하부 몰드판 사이에 클램핑됨으로써 몰딩 캐비티(500)에 유지될 수 있다. 몰딩 화합물이 몰딩 캐비티(500)로 도입되는 동안, 상부 몰드판(510)의 표면은 변형하거나 압착하고 땜납 볼들(360)의 상부면들을 평탄하게 하기 위해 땜납 볼들(360)의 상부면들상에 압축력을 가할 수 있다. 대안적으로, 하부 몰드판의 표면은 압착하거나 변형하고, 땜납 볼들(360)의 상부면들을 평탄하게 하기 위해 압축력을 가하기 위해 사용될 수 있다. 상부 몰드판(510)은 또한 원하는 형상 및 높이로 몰딩 캐비티(500)에서 몰딩 화합물을 성형한다. 몰딩 화합물은 라우팅 금속 트레이스층(330)을 임베딩하고 땜납 볼들(360)을 부분적으로 임베딩하고, 땜납 볼들(360)의 상부 부분들을 평탄화하고 몰딩 화합물의 상부면상에 노출되고 그와 동일 높이로 상기 상부 부분들을 남긴다. 땜납 볼들의 노출된 부분들은 넓은 레벨 어셈블리 동안 넓은 레벨 상호 접속들에 대해 사용될 수 있다.
단계(190)에서, 캐리어(300)는, 도 10a 및 도 10b에 도시되는, 금속층(310)과 함께 제거된다. 캐리어(300) 및 금속층(310)은 건식 에칭 방법, 화학적 제거와 같은 습식 에칭 방법, 또는 건식 및 습식 에칭 방법들의 조합에 의해 제거될 수 있다. 또한, 본 기술 분야에서 다수의 다른 잘 알려진 에칭 공정들 및 에천트들이 존재하고, 본 발명은 임의의 특정한 에칭 또는 제거 공정으로 한정되는 것이 의도되지 않는다. 일반적으로, 캐리어(300) 및 금속층(310)은 반도체 다이(390)를 프리몰딩된 기판상에 장착하기 전에 제거된다.
선택적인 단계(200)에서, 접착력 증진 처리는, 도 11a 및 도 11b에 도시되는, 프리몰딩된 기판의 제 2 표면상에 수행될 수 있다. 접착력 증진 처리는 선택된 표면들상에 수행될 수 있어서, 금속 트레이스층(330)의 하부 노출된 표면들(380)이 러프닝된다. 하부 노출된 표면들(380)은 하부 노출된 표면들(380)과 후속하여 도입될 몰딩 화합물 사이에 접착력을 증진시키는 것을 돕는다.
단계(210)에서, 프리몰딩된 기판은 도 12a 및 도 12b에 도시된 바와 같이 형성된다. 프리몰딩된 기판은 180°플리핑되어서 금속 트레이스층(330)의 하부 노출된 표면들(380) 및 전기 접촉들(320)은 윗쪽을 향하고 땜납 볼들(360)의 노출된 상부 부분들은 아래쪽을 향한다. 단계(210)는 반도체 패키징 공정의 제 1 어셈블리 스테이지의 마지막 단계이다.
단계(220)에서, 반도체 다이(390)는 예를 들면, 플립 칩 본딩 공정에 의해, 도 13a 및 도 13b에 도시된 바와 같이, 반도체 다이 접촉들(400)을 통해 프리몰딩된 기판에 부착된다. 반도체 다이(390)는 플립 칩 본딩 공정에 의해 전기 접촉들(320)에 부착될 수 있고, 반도체 다이(390)는 전기 접촉들(320)상에 배치되고, 이후 그 사이에 전기적으로 전도성 본드를 형성하기 위해 리플로우된다.
단계(230)에서, 부착된 반도체 다이(390)는, 도 14a 및 도 14b에 도시된 바와 같이, 최종 전자 디바이스 또는 반도체 패키지를 형성하기 위해 제 2 캡슐화제(410)에 의해 캡슐화된다. 제 2 캡슐화제(410)는 하부 노출된 표면들(380) 및 부착된 반도체 다이(390)를 덮는다. 제 2 캡슐화제(410)는 최종 전자 디바이스가 가혹한 작업 온도 환경들에서 신뢰 가능하게 수행되고 우수한 구조적 무결성을 갖추게 한다.
도 15는 본 발명의 제 2 바람직한 실시예에 따라 프리몰딩된 기판을 형성하기 위한 다른 제조 공정에서의 단계들을 도시하는 플로차트이고, 도 16a 내지 도 21b는 도 15의 제조 공정의 다양한 스테이지들에서 프리몰딩된 기판의 평면도 및 단면도를 도시한다.
단계(500)에서, 금속 기판 또는 캐리어(600)가 제공된다. 캐리어(300)의 제 1 표면의 평면도가 도 16a에 도시되고, 도 16b는 도 16a의 선(16B-16B)을 따라 보이는 단면도를 도시한다. 캐리어(600)는 이하에 설명되는 나중 처리 단계에서 제거될 일시적인 캐리어의 역할을 할 수 있다. 캐리어(600)는 또한, 예를 들면, PI 테이프, 유리 또는 실리콘 기판일 수 있다.
단계(510)에서, 금속층(620)은 도 17a 및 도 17b에 도시되는 캐리어(600)의 제 1 표면상에 형성된다. 금속층(620)은 접착제(610)에 의해 캐리어(600)상에 적층된 구리 포일일 수 있다. 금속층(620)의 두께는 크게 변할 수 있고, 최종 전자 디바이스의 원하는 선폭 및 간격과 같은 설계 명세들에 기초하여 선택된다. 사용된 접착제(610)는 다운스트림 화학 및 열 공정들과 호환될 수 있도록 선택된다.
단계(520)에서, 패턴 에칭은 도 18a 및 도 18b에 도시되는 전도성 회로들 또는 금속 트레이스 패턴들(630)을 형성하기 위해 수행된다. 금속 트레이스 패턴들(630)의 원통형 부분들은 최종 전자 디바이스에서 BGA 패드들의 위치들에 대응할 수 있다. 금속 트레이스 패턴들(630)은 구리를 포함할 수 있다.
금속 트레이스 패턴들(630)은 금속층(620)상에 포토리지스트층과 같은 에칭 방지층을 적용하고, 포토레지스트층의 부분들을 마스킹, 노출, 현상, 및 제거함으로써 형성될 수 있다. 이후, 포토레지스트층의 제거된 부분들에 위치된 금속층(620)의 영역들은 제거될 수 있다. 포토레지스트층의 제거된 부분들에 있는 금속층(620)의 이러한 영역들은 건식 에칭 방법, 화학적 제거와 같은 습식 에칭 방법, 또는 건식 및 습식 에칭 방법들의 조합에 의해 제거될 수 있다. 또한, 본 기술 분야에서 다수의 다른 잘 알려진 에칭 공정들 및 에천트들이 존재하고, 본 발명이 임의의 특정한 에칭 공정으로 한정되는 것이 의도되지 않는다.
단계(530)에서, 땜납 접촉 또는 땜납 볼(640)과 같은 각각의 금속 접촉은, 도 19a 및 도 19b에 도시된 바와 같이, 각각의 금속 트레이스 패턴(630)의 특정 영역들 또는 금속 트레이스 패턴들(630)의 각각의 원통형 부분상에 형성된다. 땜납 볼들(640)은, 예를 들면, 금속 트레이스 패턴들(630)상에 땜납 페이스트를 프린팅하고, 이후 리플로잉 및 세척함으로써, 또는 금속 트레이스 패턴들(630)상에 땜납 볼들(640)을 직접 배치함으로써 증착될 수 있다.
단계(540)에서, 캐리어(600)는 도 20a 및 도 20b에 도시된 바와 같이 캡슐화제(650)에 의해 캡슐화된다. 캡슐화제(650)는 금속 트레이스 패턴들(630)을 커버하고 노출된 땜납 접촉들(640)의 상부 부분들을 남겨둔다. 이러한 캡슐화 공정은 단계(180)에 관하여 설명되고 도 9a 및 도 9b에 관련하여 상기에 설명되는 제 1 캡슐화 공정과 유사할 수 있다.
단계(550)에서, 캐리어(600) 및 접착제(610)는, 도 21a 및 도 21b에 도시된 바와 같이, 프리몰딩된 기판을 형성하기 위해 제거된다. 캐리어(600) 및 접착제(610)의 제거 공정들은 단계(190)에 관하여 설명되고 도 10a 및 도 10b에 관련하여 상기에 설명되는 제거 공정들과 유사할 수 있다. 일반적으로, 캐리어(600) 및 접착제(610)는 프리몰딩된 기판상에 반도체 다이를 장착하기 전에 제거된다.
도 21a 및 도 21b에 도시된 프리몰딩된 기판은 180° 플리핑되어서, 금속 트레이스 패턴들(630)은 윗쪽을 향하고 땜납 접촉들(640)의 노출된 표면들은 아래쪽을 향한다. 단계(550)는 반도체 패키징 공정의 제 1 어셈블리 스테이지의 종료를 표시한다.
당업자는 본 발명의 제 1 및 제 2 바람직한 실시예들의 프리몰딩된 기판이 제조하기 위해 간단하고 비용 효율적인 처리 단계들을 이용하는 하나의 층 구조인 것을 이해할 것이다. 또한, 임의의 유전체층을 그라인딩하거나 또는 땜납 레지스트를 사용하는 것이 필요하지 않고, 양쪽 모두는 제조 공정으로 불순물들 및 문제들을 도입할 수 있다. 또한, 구리 스터드들을 도금할 필요가 없고, 이는 MIS 및 ETS를 위한 종래의 제조 공정들보다 명확한 이점일 것이다.
또한, 당업자는 제 1 바람직한 실시예가 제 2 바람직한 실시예보다 더 미세한 선폭 및 간격을 잠재적으로 달성할 수 있다는 것을 이해할 것이다.
상기에 인용된 다양한 공정들의 특징들이 예시적인 목적들만을 위해 제공된다는 것 및 동등한 결과들을 제공하는 다른 공정들 및 재료들이 그 대신에 대체될 수 있다는 것이 인식되어야 한다. 따라서, 첨부된 청구항들의 정신 및 범위는 여기에 포함된 실시예들의 설명으로 한정되지 않아야 한다.

Claims (16)

  1. 반도체 다이를 장착하기 위한 프리몰딩된 기판을 형성하는 방법에 있어서,
    캐리어를 제공하는 단계;
    상기 캐리어상에 전도성 회로들을 형성하는 단계;
    상기 전도성 회로들상에 복수의 금속 접촉들을 형성하는 단계; 및
    이후, 각각의 금속 접촉의 상부를 압착하고 평탄하게 하기 위해 각각의 금속 접촉의 상부를 압축함으로써 상기 캐리어를 캡슐화하고, 상기 복수의 금속 접촉들의 상기 평탄화된 상부면들이 상기 몰딩 화합물의 상부면상에 노출되고 그와 동일 높이가 되도록 상기 복수의 금속 접촉들을 둘러싸기 위해 몰딩 화합물을 도입하는 단계를 포함하는, 프리몰딩된 기판을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 캐리어상에 상기 전도성 회로들을 형성하는 단계는:
    상기 캐리어상에 도금 방지층을 형성하는 단계;
    상기 도금 방지층의 부분들을 제거하는 단계; 및
    상기 도금 방지층의 제거된 부분들에 대응하는 위치들에서 상기 캐리어상에 전도성 재료를 충전하고, 그에 의해 상기 캐리어상에 상기 전도성 회로들을 형성하는 단계를 포함하는, 프리몰딩된 기판을 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 전도성 재료는 구리를 포함하는, 프리몰딩된 기판을 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 캐리어상에 상기 전도성 회로들을 형성하는 단계는:
    상기 캐리어상에 전도성 재료층을 형성하는 단계;
    상기 전도성 재료층상에 에칭 방지층을 형성하는 단계;
    상기 에칭 방지층의 부분들을 제거하는 단계; 및
    상기 에칭 방지층의 상기 제거된 부분들의 위치들에 대응하는 위치들에서 상기 전도성 재료층을 에칭하는 단계를 포함하는, 프리몰딩된 기판을 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 전도성 재료층은 구리를 포함하는, 프리몰딩된 기판을 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 캐리어를 캡슐화하는 단계는 상기 캐리어가 몰딩 기계의 상부와 하부 몰드들 사이에 클램핑되는 동안 수행되고, 상기 금속 접촉들의 상기 상부를 압축하는 단계는 상기 상부 또는 상기 하부 몰드의 표면에 의해 수행되는, 프리몰딩된 기판을 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 복수의 금속 접촉들은 땜납을 포함하는, 프리몰딩된 기판을 형성하는 방법.
  8. 제 7 항에 있어서,
    상기 전도성 회로들상에 상기 복수의 금속 접촉들을 형성하는 단계는 상기 전도성 회로들상에 땜납 접촉들을 프린팅하는 단계를 포함하는, 프리몰딩된 기판을 형성하는 방법.
  9. 제 7 항에 있어서,
    각각의 금속 접촉은 상기 전도성 회로들상에 배치되는 땜납 볼인, 프리몰딩된 기판을 형성하는 방법.
  10. 제 9 항에 있어서,
    상기 전도성 회로들상에 상기 금속 접촉들을 형성하는 단계는:
    상기 전도성 회로들상에 플럭스(flux)를 증착시키는 단계;
    상기 플럭스 및 전도성 회로들 상에 상기 땜납 볼들을 배치하는 단계; 및
    상기 땜납 볼들을 리플로우하는 단계를 포함하는, 프리몰딩된 기판을 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 전도성 회로들상에 상기 금속 접촉들을 형성하는 단계는:
    상기 전도성 회로들상에 금속 접촉 패드들을 형성하는 단계; 및
    상기 금속 접촉 패드들상에 상기 금속 접촉들을 형성하는 단계를 포함하는, 프리몰딩된 기판을 형성하는 방법.
  12. 제 1 항에 있어서,
    상기 캐리어상에 상기 전도성 회로들을 형성하는 단계는:
    상기 캐리어상에 금속층을 형성하는 단계; 및
    상기 금속층상에 상기 전도성 회로들을 형성하는 단계를 포함하는, 프리몰딩된 기판을 형성하는 방법.
  13. 제 1 항에 있어서,
    상기 캐리어상에 전기 접촉들을 형성하는 단계를 더 포함하고, 상기 전도성 회로들은 상기 전기 접촉들에 접속되고 적어도 부분적으로 상기 전기 접촉들을 둘러싸는, 프리몰딩된 기판을 형성하는 방법.
  14. 제 1 항에 있어서,
    상기 전도성 회로들의 노출된 표면들과 후속 단계에서 도입되는 상기 몰딩 화합물 사이의 접착력을 증진시키기 위해 상기 전도성 회로들의 상기 노출된 표면들을 러프닝(roughening)하는 단계를 더 포함하는, 프리몰딩된 기판을 형성하는 방법.
  15. 제 1 항에 있어서,
    상기 프리몰딩된 기판상에 상기 반도체 다이를 장착하기 전에 상기 캐리어를 제거하는 단계를 더 포함하는, 프리몰딩된 기판을 형성하는 방법.
  16. 반도체 다이를 장착하기 위한 프리몰딩된 기판에 있어서,
    전도성 회로들;
    상기 전도성 회로들상의 복수의 금속 접촉들; 및
    상기 복수의 금속 접촉들을 둘러싸고 상기 금속 접촉들상의 상부면을 노출시키는 몰딩 화합물을 포함하고,
    상기 복수의 금속 접촉들의 상부면들은 상기 몰딩 화합물의 상부면과 동일 높이가 되도록 압착되고 평탄화되는, 프리몰딩된 기판.
KR1020180146526A 2017-11-27 2018-11-23 반도체 다이를 장착하기 위한 프리몰딩된 기판 및 그의 제작 방법 KR20190062242A (ko)

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