KR20190046879A - 20nm 미만의 핀 피치를 위한 신규한 자기-정렬된 쿼드러플 패터닝 프로세스 - Google Patents

20nm 미만의 핀 피치를 위한 신규한 자기-정렬된 쿼드러플 패터닝 프로세스 Download PDF

Info

Publication number
KR20190046879A
KR20190046879A KR1020197007671A KR20197007671A KR20190046879A KR 20190046879 A KR20190046879 A KR 20190046879A KR 1020197007671 A KR1020197007671 A KR 1020197007671A KR 20197007671 A KR20197007671 A KR 20197007671A KR 20190046879 A KR20190046879 A KR 20190046879A
Authority
KR
South Korea
Prior art keywords
sidewall spacers
pin
forming
fins
pitch
Prior art date
Application number
KR1020197007671A
Other languages
English (en)
Inventor
스탠리 송
제프리 수
다 양
컨 림
초 페이 예프
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20190046879A publication Critical patent/KR20190046879A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

20nm 미만의 핀 피치를 갖는 FinFET 디바이스를 생성하는 방법이 제시된다. 일부 실시예들에 따라, 핀들은 측벽 스페이서들 상에 증착되며, 이 측벽 스페이서들 그 자체는 맨드릴들 상에 증착된다. 맨드릴들은 리소그래피 프로세스들에 의해 형성될 수 있는 반면, 핀들 및 측벽 스페이서들은 증착 기술들에 의해 형성될 수 있다.

Description

20nm 미만의 핀 피치를 위한 신규한 자기-정렬된 쿼드러플 패터닝 프로세스
[0001] 본 출원은, 2016년 9월 20일에 출원된 미국 출원 제15/271,043호를 우선권으로 주장하며, 상기 출원의 내용은 모든 목적들을 위해 그 전체가 인용에 의해 본원에 포함된다.
[0002] 본 출원은 20 나노미터(nm) 미만의 피치를 갖는 FinFET 구조들의 생성에 관한 것이다.
[0003] FinFET(fin-type field-effect transistor)들은 집적 회로들을 효과적으로 스케일링하는 데 점점 더 사용되고 있다. 채널들로서 기능하는 수직 핀 구조를 갖는 FinFET들은 반도체 기판 상의 더 적은 수평 공간을 점유하고 일반 반도체 패터닝 프로세스들을 통해 로직 영역들 및 메모리 영역들에 형성될 수 있다.
[0004] 그러나, 집적 회로들을 추가로 스케일링하도록 하는 계속되는 압력은 더욱 더 작은 핀 구조들을 형성하기 위한 프로세스들에 대한 요구를 발생시켰다. 현재의 리소그래피 프로세스들에서 광학 분해능의 제한들은 집적 회로들의 추가의 스케일링을 위해 충분히 작은 피처들을 갖는 구조들의 형성을 허용하지 않는다. 이러한 디바이스들의 피처 크기들이 계속해서 더 작아지는 것이 요구되기 때문에, 타겟 크기들을 달성하기 위한 새로운 프로세스들을 개발할 필요가 있다.
[0005] 일부 실시예들에 따라, 2-핀 FinFET 디바이스의 핀들을 형성하는 방법은, 리소그래피 에칭 프로세스로 맨드릴들(mandrel)을 형성하는 단계; 맨드릴들 상에 측벽 스페이서들을 형성하는 단계; 및 측벽 스페이서들 상에 핀(fin)들을 형성하는 단계를 포함하며, 2-핀 FinFET 디바이스가 측벽 스페이서들 각각 상에 형성된다.
[0006] 다중-핀 디바이스를 형성하는 방법은, 제1 피치 및 제1 폭을 갖는 하나 이상의 맨드릴들을 형성하는 단계; 하나 이상의 맨드릴들의 각각의 측 상에 측벽 스페이서들을 형성하는 단계 ― 측벽 스페이서들 각각은 제2 폭을 가짐 ― ; 및 측벽 스페이서들의 측들 상에 핀들을 형성하는 단계를 포함하고, 핀들은 20nm 미만의 피치를 갖는다.
[0007] 이들 및 다른 실시예들은 이하의 도면들과 관련하여 아래에서 보다 완전하게 논의된다.
[0008] 도 1a는 다중-핀 FinFET 디바이스의 평면도를 도시한다.
[0009] 도 1b는 다중-핀 FinFET 디바이스의 단면도를 도시한다.
[0010] 도 2는 FinFET 디바이스를 생성하기 위한 예시적인 프로세스를 예시한다.
[0011] 도 3은 FinFET 디바이스를 생성하기 위한 다른 예시적인 프로세스를 예시한다.
[0012] 도 4는 FinFET 디바이스를 생성하기 위한, 본 발명의 일부 실시예들에 따른 예시적인 프로세스를 예시한다.
[0013] 도 5는 FinFET 디바이스를 생성하기 위한, 본 발명의 일부 실시예들에 따른 다른 예시적인 프로세스를 예시한다.
[0014] 본 개시내용의 실시예들 및 그들의 이점들은, 후속하는 상세한 설명을 참조함으로써 가장 잘 이해된다. 도면들 중 하나 이상에서 예시되는 동일한 엘리먼트들을 식별하기 위해 동일한 참조 부호들이 사용된다는 것이 인지되어야 한다.
[0015] 이하의 설명에서, 일부 실시예들을 설명하는 특정 세부 사항들이 기술된다. 그러나, 일부 실시예들은 이들 특정한 세부사항들 중 일부 또는 전부 없이도 실시될 수 있다는 것이 당업자에게 자명할 것이다. 본원에서 개시된 특정 실시예들은 제한적이 아니라 예시적인 것으로 의도된다. 당업자는, 여기서 구체적으로 설명되지는 않았지만, 본 개시내용의 범위 및 사상 내에 있는 다른 엘리먼트들을 인식할 수 있다.
[0016] 본 발명의 양상들 및 실시예들을 예시하는 이러한 설명 및 첨부 도면들은 제한적인 것으로 간주되어서는 안 되며, 청구항들이 보호되는 발명을 정의한다. 본 설명 및 청구항들의 사상 및 범위를 벗어나지 않고 다양한 변경들이 이루어질 수 있다. 일부 경우들에서, 본 개시내용을 모호하게 하지 않기 위해, 잘-알려진 구조들 및 기술들은 상세히 도시되거나 설명되어 있지 않다.
[0017] 도 1a 및 도 1b는 FinFET 구조(100)를 예시한다. 도 1a의 평면도에 도시된 바와 같이, FinFET 구조(100)는 기판(102) 상에 형성된 하나 이상의 평행 핀들(104-1 내지 104-N)을 포함한다. 게이트 구조(106)는 핀들(104-1 내지 104-N) 위에 증착된다. 현대의 구조들은 피치(P) 만큼 균일하게 분리된 둘 이상 핀들(104)을 포함할 수 있다. FinFET 디바이스들은 핀들(104-1 내지 104-N)의 형성에 의존하여 nMOS 또는 pMOS 디바이스들일 수 있다. 도 1b는 도 1a에 예시된 구조(100)의 단면도를 예시한다. 피치(P)는 도 1a에 도시된 바와 같이 2개의 핀들 사이의 공간 및 핀의 폭에 의해 정의된다.
[0018] 도 1a 및 도 1b에 예시된 FinFET 구조(100)가 디바이스 밀도를 엄청나게 증가시켰지만, 디바이스 밀도를 증가시키는 것은 추가로, 사용되는 FinFET 구조들에 대해 더 작은 피처 크기들 및 더 작은 피치들에 대한 필요성으로 이어진다. 그러나, 이 기술은 더 높은 피치들을 갖는 FinFET 구조들을 생성하기 위한 현재 리소그래피 기술들의 제한들을 초과했다. 특히, 로직 셀 높이 및 이에 따라, 전체 칩 크기들을 스케일링하기 위해 핀 피치를 20nm 미만으로 스케일링하는 것이 바람직하다.
[0019] 현대 리소그래피는 작은 피처들을 갖는 디바이스들의 생성에 있어 파장이 제한되어 있다. 현재, 193nm 리소그래피는 약 80nm의 피처 크기들로 제한된다. 즉, 193nm 리소그래피 프로세스들은 단일 리소그래피 노출 및 에칭 프로세스를 사용하여 약 80nm의, 최소 피처 폭과 최소 피처 간격의 합에 의해 정의된 최소 피치를 갖는 피처들을 생성할 수 있다. 더 작은 피치 크기들을 획득하기 위해, MPL(multiple patterning lithography)이 개발되었다. 2개의 형태들의 MPL이 시도되었는데, 하나는 반복된 리소그래피 프로세스들(LELE(또는 litho-etch-litho-etch)) 기술들을 사용하고 다른 하나는 자기-정렬된 스페이서 프로세싱에 기초한다. FinFET 구조들에 대한 핀의 생성에서, 자기-정렬된 스페이서 프로세싱이 선호된다. 그러나 프로세스 제한들로 인해 20nm보다 작은 피치들을 달성하는 것은 어렵다는 것이 판명되었다.
[0020] 자기-정렬 스페이서 프로세싱은 종종, SADP(self-aligned double processing)로서 지칭된다. SADP에서, 맨드릴들의 그룹은 맨드릴 재료를 패터닝 및 에칭함으로써 리소그래피 방식으로 형성된다. 그 후, 측벽 스페이서들이 맨드릴들의 측벽들 상에 형성될 수 있다. 측벽 스페이서들의 형성은 맨드릴 재료 위에 재료를 증착하고, 수평 표면들 상에서 증착된 재료를 제거하고, 측벽 스페이서들을 남겨두고 맨드릴 재료를 제거함으로써 달성될 수 있다. 측벽 스페이서들의 증착은 맨드릴들의 리소그래피 형성의 경우에서 이용 가능한 것보다 스페이서 폭들을 훨씬 더 작게 할 수 있다. 그 후, 측벽 스페이서들 및 맨드릴들은 잔여 맨드릴 재료들의 제거를 위한 에칭 마스크로서 사용되는 맨드릴들 및 스페이서들을 노출시키도록 폴리싱될 수 있다.
[0021] 결과적으로, SADP 프로세스는 사전-패터닝된 맨드릴들의 측벽 상에 필름 층으로서 스페이서를 형성하고, 수평 표면들로부터 스페이서 층을 제거하고, 스페이서들 그 자체를 남겨두고 원래 패터닝된 맨드릴 재료를 제거하는 것을 포함한다. 모든 각각의 맨드릴에 대해 2개의 측벽 스페이서들이 존재하기 때문에, 라인 밀도는 이제 배가된다. 결과적으로, SADP는 오리지널 리소그래피 피치의 절반의 피치로 좁은 게이트들을 정의하는 데 적용될 수 있다. 이 스페이서 접근법은 이론적으로는, 스페이서들 사이의 피치를 연속적으로 반감(half)시키도록 반복될 수 있다. 예컨대, SAQP(self-aligned quadruple patterning)로서 지칭되는 제2 SADP 절차는 원래 형성된 맨드릴들의 피치의 1/4의 피치를 초래할 수 있다.
[0022] 도 2는 SAQP 프로세스(200)를 예시한다. 도 2에 예시된 바와 같이, 맨드릴들(202-1 내지 202-4)은 P1의 피치로 증착된다. 도 2는 맨드릴들(202-1 내지 202-4)을 예시하지만, 임의의 수의 맨드릴들(202)이 형성될 수 있다. 위에서 논의된 바와 같이, 맨드릴들(202)은 리소그래피 프로세스를 사용하여 패터닝 및 에칭된다.
[0023] 그 후, 측벽 스페이서들(204-1 내지 204-8)은 맨드릴들(202) 상의 측벽 재료들의 증착, 수평 표면들 상의 측벽 재료들의 제거 및 맨드릴들(202)을 제거하기 위한 에칭에 의해, SADP 프로세스로 맨드릴들(202-1 내지 202-4) 상에 형성된다. 도 2에 예시된 바와 같이, 측벽 스페이서들(204-1 및 204-2)은 맨드릴(202-1)의 대향하는 측들 상에 형성되고; 측벽 스페이서들(204-3 및 204-4)은 맨드릴(202-2)의 대향하는 측들 상에 형성되고; 측벽 스페이서들(204-5 및 204-6)은 맨드릴(202-3)의 대향하는 측들 상에 형성되고; 그리고 측벽 스페이서들(204-7 및 204-8)은 맨드릴(202-4)의 대향하는 측들 상에 형성된다.
[0024] 측벽 스페이서들(204)에 대한 제2 SADP 프로세스에서, 측벽 스페이서들(206-1 내지 206-8) 및 핀들(208-1 내지 208-8)은 측벽 스페이서들(204)의 측벽들 상에 형성된다. 도 2에 예시된 바와 같이, 측벽 스페이서(206-1) 및 핀(208-1)은 측벽 스페이서(204-1)의 대향하는 측들 상에 형성되고; 핀(208-2) 및 측벽 스페이서(206-2)는 측벽 스페이서(204-2)의 대향하는 측들 상에 형성되고; 측벽 스페이서(206-3) 및 핀(208-3)은 측벽 스페이서(204-3)의 대향하는 측들 상에 형성되고; 핀(208-4) 및 측벽 스페이서(206-4)는 측벽 스페이서(204-4)의 대향하는 측들 상에 형성되고; 측벽 스페이서(206-4) 및 핀(208-5)은 측벽 스페이서(204-5)의 대향하는 측들 상에 형성되고; 핀(208-6) 및 측벽 스페이서(206-6)는 측벽 스페이서(204-6)의 대향하는 측들 상에 형성되고; 측벽 스페이서(206-7) 및 핀(208-7)은 측벽 스페이서(204-7)의 대향하는 측들 상에 형성되고; 그리고 핀(208-8) 및 측벽 스페이서(206-8)는 측벽 스페이서(204-8)의 대향하는 측들 상에 형성된다. 그 후, 스페이서들(204-1 내지 204-8) 뿐만 아니라 스페이서들(206-1 내지 206-8)은 제거되어, 핀들(208-1 내지 208-8)을 남긴다. 따라서, 핀들(208-1 및 208-2)은 2-핀 FinFET 디바이스의 부분을 형성하고; 핀들(208-3 및 208-4)은 2-핀 FinFET 디바이스의 부분을 형성하고; 핀들(208-5 및 208-6)은 2-핀 FinFET 디바이스의 부분을 형성하고; 그리고 핀들(208-7 및 208-8)은 2-핀 FinFET 디바이스의 부분을 형성한다. 도 2에 예시된 바와 같이, 단지 하나의 핀(208)만이 측벽 스페이서들(206) 각각 상에 형성된다.
[0025] 도 2에 추가로 예시된 바와 같이, 각각의 연속적인 SADP 프로세스에서, 증착된 디바이스들 간의 피치는 반감된다. 결과적으로, 맨드릴들(202) 사이의 피치가 P1이면, 스페이서들(204) 사이의 피치가 P1/2이고, 단일 디바이스에 있는 핀들(208) 사이의 최종 피치는 P1/4이다. 또한, 디바이스들 간의 피치는 P1이다. 193nm 리소그래피 프로세스의 제한들을 이용하면, P1은 80nm이고 핀들 사이의 피치는 20nm이다. 결과적으로, 도 2에 예시된 바와 같은 SAQP는 핀들 사이에 20nm 미만의 피치 크기를 생성할 수 없다.
[0026] 도 3은 193nm 리소그래피 프로세스로 20nm 미만의 피치를 달성할 수 있는 SAOP(self-aligned octuplet process)를 예시한다. SAOP는 3개의 연속적인 SADP 프로세스들에 의해 수행되어, 맨드릴들 사이의 피치의 1/8인 피치를 초래한다. 도 3에 예시된 바와 같이, 리소그래피 프로세스는 맨드릴들(302-1 및 302-2)을 패터닝하는 데 사용된다. 맨드릴(302)은 P2의 피치로 증착된다. 도 3에 예시된 바와 같이, 제1 SADP 프로세스에서, 측벽 스페이서들(304)이 그 후 맨드릴들(302) 상에 증착된다. 결과적으로, 측벽 스페이서들(304-1 및 304-2)이 맨드릴(302-1)의 대향하는 측들 상에 형성되고, 측벽 스페이서들(304-3 및 304-4)은 맨드릴(302-2)의 대향하는 측들 상에 형성된다. 맨드릴들(302)은 그 후 제거되어, 측벽 스페이서들(304)을 남긴다. 도 3에 예시된 바와 같이, 측벽 스페이서들(304)은 P2/2의 피치를 갖는다. 제2 SADP 프로세스에서, 측벽 스페이서들(306)은 측벽 스페이서들(304) 상에 형성되고 측벽 스페이서들(304)이 제거된다. 도 3에 도시된 바와 같이, 측벽 스페이서들(306-1 및 306-2)은 측벽 스페이서(304-1)의 대향하는 측들 상에 형성되고; 측벽 스페이서들(306-3 및 306-4)은 측벽 스페이서(304-2)의 대향하는 측들 상에 형성되고; 측벽 스페이서들(306-5 및 306-6)은 측벽 스페이서들(304-3)의 대향하는 측들 상에 형성되고; 그리고 측벽 스페이서들(306-7 및 306-8)은 측벽 스페이서들(304-4)의 대향하는 측들 상에 형성된다. 측벽 스페이서들(306) 사이의 피치는 이제 P2/4이다.
[0027] 이제, 제3 SADP 프로세스에서, 측벽 스페이서들(307) 및 핀(308)은 측벽 스페이서들(306) 상에 형성되고, 그 후에 스페이서들(307) 및 스페이서들(306) 둘 모두가 제거되어 핀(308)을 남긴다. 도 3에 도시된 바와 같이, 측벽 스페이서(307-1) 및 핀(308-1)은 측벽 스페이서(306-1)의 대향하는 측들 상에 형성되고; 핀(308-2) 및 측벽 스페이서(307-2)는 측벽 스페이서(306-2)의 대향하는 측들 상에 형성되고; 측벽 스페이서(307-3) 및 핀(308-3)은 측벽 스페이서(306-3)의 대향하는 측들 상에 형성되고; 핀(308-4) 및 측벽 스페이서(307-4)는 측벽 스페이서(306-4)의 대향하는 측들 상에 형성되고; 측벽 스페이서(307-5) 및 핀(308-5)은 측벽 스페이서(306-5)의 대향하는 측들 상에 형성되고; 핀(308-6) 및 측벽 스페이서(307-6)는 측벽 스페이서(306-6)의 대향하는 측들 상에 형성되고; 측벽 스페이서(307-7) 및 핀(308-7)은 측벽 스페이서(306-7)의 대향하는 측들 상에 형성되고; 그리고 핀(308-8) 및 측벽 스페이서(307-8)는 측벽 스페이서(306-8)의 대향하는 측들 상에 형성된다. 그 후, 핀들(308)과 측벽 스페이서들(307) 사이의 결과적인 피치는 P2/8이다. 재차, 단지 하나의 핀(308)만이 측벽 스페이서들(306) 각각 상에 형성된다.
[0028] 예컨대, P2가 128nm인 경우, P2/2는 64nm이고; P2/4는 32nm이고; P2/8은 16nm이다. 결과적으로, SAOP 프로세스를 사용하여 32nm의 더미 핀들 또는 측벽 스페이서들(307)의 제거 후에, 디바이스 분리를 통해 16nm의 피치가 달성 가능하다. 그러나 달성하기 위해 필요한 제3 SADP 프로세스는 너무 많은 프로세스 단계들을 필요로 하여, 비용들을 증가시키고 프로세스가 복잡하게 하며, 재료 증착 프로세스들의 제약들 내에서 달성하기가 어렵다.
[0029] 도 4는 20nm 미만의 피치를 갖는 2-핀 디바이스를 달성하기 위한 본 발명의 일부 실시예들에 따른 SAQP 프로세스의 예를 예시한다. 도 4에 도시된 바와 같이, 맨드릴들(402)은 리소그래피 프로세스에서 증착된다. 맨드릴들(402-1 및 402-2)은 도 4에 예시된다. 맨드릴들(402-1 및 402-2)은 피치(P3) 및 폭(W1)으로 증착된다. 측벽 스페이서들(404)이 맨드릴들(402)의 측벽들 상에 증착된다. 결과적으로, 측벽 스페이서들(404-1 및 404-2)은 맨드릴(402-1)의 대향하는 측들 상에 형성되고 측벽 스페이서들(404-3 및 404-4)은 맨드릴(402-2)의 대향하는 측들 상에 형성된다. 그러나, 측벽 스페이서들(404) 사이의 피치가 P3/2가 되도록 측벽 스페이서들(404)의 폭(W2)을 배열하는 것 대신에, 측벽 스페이서들(404)의 폭(W2)은 핀들(406)의 최종 피치에 영향을 미치도록 배열된다.
[0030] 도 4에 예시된 바와 같이, 핀들(406)은 측벽 스페이서들(404)의 측벽들 상에 형성된다. 예시된 바와 같이, 핀들(406-1 및 406-2)은 측벽 스페이서(404-1)의 대향하는 측들 상에 형성되고; 핀들(406-3 및 406-4)은 측벽 스페이서(404-2)의 대향하는 측들 상에 형성되고; 핀들(406-5 및 506-6)은 측벽 스페이서(404-3)의 대향하는 측들 상에 형성되고; 그리고 핀들(406-7 및 406-8)은 측벽 스페이서(404-4)의 대향하는 측들 상에 형성된다. 일부 실시예에서, 측벽 스페이서들(404)의 폭(W2) 및 핀들(406)의 폭(W3)은 동일하다.
[0031] 도 4에 추가로 예시된 바와 같이, 맨드릴들(402)은 P3의 피치로 형성될 수 있다. 각각의 디바이스의 핀들(406)은 P의 피치를 가지며 디바이스들은 D의 피치 분리를 갖는다. 예로서, 측벽 스페이서들(404)의 폭(W2) 및 핀들(406)의 W2이 합하여 16nm인 경우 피치(P)는 16nm으로 제조될 수 있다. 예로서, W2 및 W3 둘 모두가 7nm 프로세스 기술을 사용한 측벽 재료들의 증착에 대해 달성 가능한 치수인 8nm인 경우, 피치(P)는 16nm이다. 측벽 스페이서들(404)의 피치(PS)는 맨드릴들(402)의 폭(W1) 및 스페이서들의 폭(W2)을 변동시킴으로써 P3/2가 되도록 배열될 수 있다. 결과적인 2-핀 디바이스들 사이의 분리(D)는 W1과 W2의 합에 의해 주어진다. 그러나, 맨드릴들(402) 사이의 간격은 각각의 측벽 스페이서들(404) 사이의 거리를 균일하게 하지 않을 수 있다.
[0032] 결과적으로, 도 4에 예시된 바와 같이, 리소그래피 에칭 프로세스로 W1의 폭 및 P3의 피치를 갖는 맨드릴들(402)을 형성하는 것을 포함하는 프로세스에서, 작은 피치(20nm 미만의 피치)를 갖는 핀들이 형성된다. 측벽 스페이서들(404)은 맨드릴들(402)의 측들 상의 재료의 증착에 의해 형성되고, 맨드릴 재료는 측벽 스페이서들(404)을 남기도록 제거된다. 측벽 스페이서들(404)은 각각 폭(W2)을 가지며 측벽 스페이서들은 PS의 피치를 갖는다. 그 후, 핀들(406)이 스페이서들(404)의 측벽 상에 형성되며, 각각의 스페이서(404)는 단일 2-핀 디바이스 형성을 제공한다. 그 결과, 일단 스페이서들(404)이 제거되면, 측벽 상에 증착된 핀들(406) 중 어느 것도 제거되지 않는다(즉, 더미 스페이서 제거가 없음). 일부 실시예들에서, 맨드릴 피치(P3)는 PMOS FinFET 디바이스들로부터 NMOS를 분리하는 데 사용될 수 있다.
[0033] 도 4에 예시된 본 발명의 예시적인 실시예는, 핀 피치가 특정 폭 내에서 측벽 스페이서들(404) 및 핀들(406)을 증착하는 능력에만 의존하기 때문에 주로 20nm 미만의 핀 피치들을 생성할 수 있다. 7nm 기술들에서, 이러한 증착 폭들은 7nm 만큼 낮아질 수 있으며, 8nm 이상의 폭들이 이용 가능하다. 디바이스들 간의 분리(D)는 맨드릴들(402)을 형성하는 데 수반되는 프로세스 제한들에 여전히 의존한다.
[0034] 도 5는 핀들의 수가 2 초과인 다중-핀 FinFET 디바이스를 생성하기 위한 본 발명의 일부 실시예들에 따른 프로세스의 예를 예시한다. 프로세스 기술들의 제한들로 인해, 20nm 미만의 핀 피치들이 쉽게 달성되지 않을 수도 있지만, 도 5에 예시된 프로세스는 핀-피치가 20nm보다 클 수 있는 다중-핀 디바이스들을 생성하는 데 사용될 수 있다.
[0035] 도 5에 도시된 바와 같이, 맨드릴들(502)은 리소그래피 및 에칭 프로세스로 형성된다. 맨드릴들(502)(맨드릴들(502-1 내지 502-4)이 예시됨)은 리소그래피 프로세스의 분해능의 제한 내에 있는 P4의 피치 및 W1의 폭을 갖는다. 추가로 도시된 바와 같이, 측벽 스페이서들(504)이 맨드릴들(502) 상에 형성된다. 특히, 측벽 스페이서들(504-1 및 504-3)은 맨드릴(502-1)의 대향하는 측들 상에 형성되고; 측벽 스페이서들(504-3 및 504-4)은 맨드릴(502-2)의 대향하는 측들 상에 형성되고; 측벽 스페이서들(504-5 및 504-6)은 맨드릴(502-3)의 대향하는 측들 상에 형성되고; 그리고 측벽 스페이서들(504-7 및 504-8)은 맨드릴(502-4)의 대향하는 측들 상에 형성된다.
[0036] 추가로 예시된 바와 같이, 핀들(506) 및 희생 측벽 스페이서들(507)은 측벽 스페이서들(504) 상에 형성된다. 도 5는 3-핀 디바이스의 생성을 예시하지만, 4-핀 디바이스가 또한 단일 맨드릴(502) 상의 측벽들(504)을 사용하여 생성될 수 있다. 인접한 맨드릴들(502)로부터의 측벽들(504)을 사용하여 4개 초과의 핀들을 갖는 디바이스가 생성될 수 있다.
[0037] 도 5에 예시된 예시적인 3-핀 디바이스에서, 각각의 디바이스에 대한 핀들은 인접한 맨드릴들(502)에 스팬(span)할 수 있다. 도 5에 예시된 바와 같이, 핀들(506-1 및 506-2)은 측벽 스페이서(504-1)의 대향하는 측들 상에 형성된다. 희생 스페이서들(507-1 및 507-2)이 핀들(506)의 형성 동안 측벽 스페이서(504-2)의 대향하는 측들 상에 형성되고 제거된다. 핀들(506-3 및 506-4)은 측벽 스페이서(504-3)의 대향하는 측들 상에 형성되고, 핀들(506-3, 506-4 및 506-5)을 포함하는 디바이스의 제3 핀을 형성하는 핀(506-5)은 측벽 스페이서(504-4)의 제1 측 상에 형성된다. 희생 스페이서(507-3)는 측벽 스페이서(504-4)의 제2 측 상에 형성된다. 도 5에 추가로 예시된 바와 같이, 희생 측벽 스페이서(507-4) 및 핀(506-6)은 측벽 스페이서(504-5)의 대향하는 측들 상에 형성되고; 핀들(506-7 및 506-8)은 측벽 스페이서(504-6)의 대향하는 측들 상에 형성되고; 희생 측벽 스페이서들(507-5 및 507-6)은 측벽 스페이서(504-7)의 대향하는 측들 상에 형성되고; 핀들(506-9 및 506-10)은 측벽 스페이서(504-8)의 대향하는 측들 상에 형성된다.
[0038] 결과적으로, 도 5에 예시된 바와 같이, 더 큰 핀-피치가 허용될 수 있다면, 2개 초과의 핀들을 갖는 디바이스들이 본 발명의 일부 실시예에 따라 형성될 수 있다. 도 5에 예시된 바와 같이, 핀들(506) 사이의 간격은 측벽 스페이서(504)의 폭(W2)에 의해 결정된다. 결과적으로, 도 5에서 예로서 P4/4로서 도시된 핀 피치는, 측벽 스페이서(504)의 폭(W2) 및 측벽 스페이서(w3)의 폭(W3)의 합에 의해 주어진다. 맨드릴(502)의 폭(W1)은 다중-핀 디바이스에 대한 P4/4의 전체 피치를 생성하도록 조정될 수 있다. 일부 실시예들에서, 스페이서들(504)의 폭(W2) 및 핀들(506)의 폭(W3)은 동일하다.
[0039] 선행 명세서에서, 다양한 실시예들이 첨부 도면들을 참조하여 설명되었다. 그러나, 이어지는 청구항들에서 기술된 바와 같은 본 발명의 더 넓은 범위로부터 벗어나지 않으면서, 그에 대한 다양한 수정들 및 변경들이 이루어질 수 있고, 부가적인 실시예들이 구현될 수 있다는 것이 명백할 것이다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 예시적인 의미로 간주될 것이다.

Claims (21)

  1. 2-핀 FinFET 디바이스의 핀들을 형성하는 방법으로서,
    리소그래피 에칭 프로세스로 맨드릴(mandrel)을 형성하는 단계;
    상기 맨드릴의 수직 측 상에 적어도 하나의 제1 측벽 스페이서를 형성하는 단계;
    상기 맨드릴을 제거하는 단계;
    상기 적어도 하나의 제1 측벽 스페이서의 수직 측들 상에 적어도 하나의 제2 측벽 스페이서를 형성하는 단계;
    상기 적어도 하나의 제1 측벽 스페이서를 제거하는 단계; 및
    상기 제2 측벽 스페이서들의 수직 측들 상에 핀들을 형성하는 단계를 포함하고,
    상기 2-핀 FinFET 디바이스는 상기 제2 측벽 스페이서들의 대향하는 수직 측들 상에 형성되는,
    2-핀 FinFET 디바이스의 핀들을 형성하는 방법.
  2. 제1 항에 있어서,
    상기 2-핀 FinFET 디바이스의 피치는 20nm 미만인,
    2-핀 FinFET 디바이스의 핀들을 형성하는 방법.
  3. 제1 항에 있어서,
    한 쌍의 상기 2-핀 FinFET 디바이스들 사이의 분리는 상기 맨드릴의 폭에 의해 결정되는,
    2-핀 FinFET 디바이스의 핀들을 형성하는 방법.
  4. 제1 항에 있어서,
    인접 맨드릴들 사이의 거리는 pMOS FinFET 디바이스들로부터 nMOS FinFET 디바이스들을 분리하는,
    2-핀 FinFET 디바이스의 핀들을 형성하는 방법.
  5. 제1 항에 있어서,
    상기 2-핀 FinFET 디바이스의 피치는 측벽 스페이서 폭 및 핀 폭에 의해 결정되는,
    2-핀 FinFET 디바이스의 핀들을 형성하는 방법.
  6. 제1 항에 있어서,
    상기 핀들을 형성한 후에 상기 제2 측벽 스페이서들을 제거하는 단계를 더 포함하는,
    2-핀 FinFET 디바이스의 핀들을 형성하는 방법.
  7. 다중-핀 디바이스를 형성하는 방법으로서,
    제1 피치 및 제1 폭을 갖는 하나 이상의 맨드릴들을 형성하는 단계;
    상기 하나 이상의 맨드릴들의 각각의 수직 측 상에 제1 측벽 스페이서들을 형성하는 단계 ― 상기 제1 측벽 스페이서들 각각은 제2 폭을 가짐 ― ;
    상기 하나 이상의 맨드릴들을 제거하는 단계;
    상기 제1 측벽 스페이서들의 수직 측들 상에 제2 측벽 스페이서들을 형성하는 단계;
    상기 제1 측벽 스페이서들을 제거하는 단계; 및
    단일 맨드릴의 상기 측벽 스페이서들의 수직 측들 상에 핀들을 형성함으로써 2-핀 구조들을 형성하는 단계를 포함하고,
    상기 단일 맨드릴 상에 형성된 핀들은 20nm 미만의 피치를 갖는,
    다중-핀 디바이스를 형성하는 방법.
  8. 제7 항에 있어서,
    상기 맨드릴들은 리소그래피 노출 및 에칭 프로세스로 형성되는,
    다중-핀 디바이스를 형성하는 방법.
  9. 제7 항에 있어서,
    상기 제1 측벽 스페이서들, 상기 제2 측벽 스페이서들 및 상기 핀들은 재료 증착 기술로 증착되는,
    다중-핀 디바이스를 형성하는 방법.
  10. 제9 항에 있어서,
    상기 재료 증착 기술은 7nm 기술인,
    다중-핀 디바이스를 형성하는 방법.
  11. 제7 항에 있어서,
    상기 핀들을 남기도록 상기 제2 측벽 스페이서들을 제거하는 단계를 더 포함하는,
    다중-핀 디바이스를 형성하는 방법.
  12. 제7 항에 있어서,
    상기 다중-핀 디바이스는 2-핀 디바이스이며, 상기 2 핀 디바이스는 상기 제2 측벽 스페이서들 중 하나 상에 형성되는,
    다중-핀 디바이스를 형성하는 방법.
  13. 제12 항에 있어서,
    인접한 2-핀 디바이스들은 상기 맨드릴의 폭에 따라 분리되는,
    다중-핀 디바이스를 형성하는 방법.
  14. 제7 항에 있어서,
    상기 다중-핀 디바이스는 상기 단일 맨드릴의 인접한 제2 측벽 스페이서들 상에 형성된 2개 초과의 핀들을 포함하는,
    다중-핀 디바이스를 형성하는 방법.
  15. 다중-핀 디바이스로서,
    제2 측벽 스페이서들의 수직 측들 상의 핀들을 증착에 의해 형성된 복수의 핀들을 포함하고,
    상기 제2 측벽 스페이서들은 제1 측벽 스페이서들의 수직 측들 상에 형성되었고, 상기 제1 측벽 스페이서들은 단일 맨드릴 상에 형성되고 상기 단일 맨드릴에 의해 분리되었고,
    상기 복수의 핀들의 피치는 20nm 미만인,
    다중-핀 디바이스.
  16. 제15 항에 있어서,
    상기 복수의 핀들은 하나의 제2 측벽 스페이서의 대향하는 측들 상에 형성된 2개의 핀들을 포함하는,
    다중-핀 디바이스.
  17. 제16 항에 있어서,
    상기 2-핀들은 다른 2-핀 디바이스로부터 분리되는,
    다중-핀 디바이스.
  18. 제15 항에 있어서,
    상기 복수의 핀들은 인접한 제2 측벽 스페이서들의 측들 상에 형성된 2개 초과의 핀들을 포함하는,
    다중-핀 디바이스.
  19. 제15 항에 있어서,
    상기 제2 측벽 스페이서들은 제거되는,
    다중-핀 디바이스.
  20. 다중-핀 디바이스로서,
    20㎚ 미만의 피치를 갖는 복수의 핀들을 제공하기 위한 수단을 포함하고,
    상기 복수의 핀들은 단일 맨드릴의 수직 측들 상에 형성된 제1 측벽 스페이서들의 수직 측들 상에 형성된 제2 측벽 스페이서들의 대향하는 수직 측들 상에 형성된 2-핀 FinFET 디바이스를 포함하는,
    다중-핀 디바이스.
  21. 제20 항에 있어서,
    상기 복수의 핀들을 제공하기 위한 수단은,
    상기 맨드릴들을 증착하기 위한 수단; 및
    상기 맨드릴들의 수직 측들 상에 상기 제1 측벽 스페이서들을 증착하기 위한 수단;
    상기 제1 측벽 스페이서들의 수직 측들 상에 상기 제2 측벽 스페이서들을 증착하기 위한 수단을 포함하는,
    다중-핀 디바이스.
KR1020197007671A 2016-09-20 2017-08-08 20nm 미만의 핀 피치를 위한 신규한 자기-정렬된 쿼드러플 패터닝 프로세스 KR20190046879A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/271,043 2016-09-20
US15/271,043 US10559501B2 (en) 2016-09-20 2016-09-20 Self-aligned quadruple patterning process for Fin pitch below 20nm
PCT/US2017/045966 WO2018057141A1 (en) 2016-09-20 2017-08-08 Novel self-aligned quadruple patterning process for fin pitch below 20nm

Publications (1)

Publication Number Publication Date
KR20190046879A true KR20190046879A (ko) 2019-05-07

Family

ID=59631887

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197007671A KR20190046879A (ko) 2016-09-20 2017-08-08 20nm 미만의 핀 피치를 위한 신규한 자기-정렬된 쿼드러플 패터닝 프로세스

Country Status (7)

Country Link
US (2) US10559501B2 (ko)
EP (1) EP3516695A1 (ko)
JP (1) JP2019530229A (ko)
KR (1) KR20190046879A (ko)
CN (1) CN109716528A (ko)
BR (1) BR112019005093A2 (ko)
WO (1) WO2018057141A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10763118B2 (en) 2018-07-11 2020-09-01 International Business Machines Corporation Cyclic selective deposition for tight pitch patterning
KR20200132183A (ko) 2019-05-16 2020-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11257681B2 (en) 2019-07-17 2022-02-22 International Business Machines Corporation Using a same mask for direct print and self-aligned double patterning of nanosheets

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762448B1 (en) * 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
US7638381B2 (en) * 2005-10-07 2009-12-29 International Business Machines Corporation Methods for fabricating a semiconductor structure using a mandrel and semiconductor structures formed thereby
US8669186B2 (en) 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US8492228B1 (en) * 2012-07-12 2013-07-23 International Business Machines Corporation Field effect transistor devices having thick gate dielectric layers and thin gate dielectric layers
US9093556B2 (en) 2012-08-21 2015-07-28 Stmicroelectronics, Inc. Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods
WO2014088918A1 (en) * 2012-12-03 2014-06-12 Applied Materials, Inc Semiconductor device processing tools and methods for patterning substrates
US9123654B2 (en) 2013-02-15 2015-09-01 International Business Machines Corporation Trilayer SIT process with transfer layer for FINFET patterning
CN104347421A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(北京)有限公司 鳍式场效应管的形成方法
US9040371B2 (en) 2013-08-07 2015-05-26 International Business Machines Corporation Integration of dense and variable pitch fin structures
WO2015025441A1 (ja) * 2013-08-23 2015-02-26 パナソニック株式会社 半導体集積回路装置
US9171764B2 (en) * 2013-12-13 2015-10-27 GlobalFoundries, Inc. Methods for fabricating integrated circuits using self-aligned quadruple patterning
KR20150101398A (ko) 2014-02-24 2015-09-03 아이엠이씨 브이제트더블유 기판 내 반도체 장치의 핀 구조체 제조방법
JP6227466B2 (ja) * 2014-04-14 2017-11-08 株式会社日立ハイテクノロジーズ 荷電粒子線装置および検査装置
US9209038B2 (en) 2014-05-02 2015-12-08 GlobalFoundries, Inc. Methods for fabricating integrated circuits using self-aligned quadruple patterning
US20150372107A1 (en) 2014-06-18 2015-12-24 Stmicroelectronics, Inc. Semiconductor devices having fins, and methods of forming semiconductor devices having fins
TWI540650B (zh) 2014-08-06 2016-07-01 聯華電子股份有限公司 鰭狀場效電晶體元件製造方法
US9209279B1 (en) 2014-09-12 2015-12-08 Applied Materials, Inc. Self aligned replacement fin formation
US9530701B2 (en) 2014-12-18 2016-12-27 International Business Machines Corporation Method of forming semiconductor fins on SOI substrate
US9472414B2 (en) * 2015-02-13 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned multiple spacer patterning process
JP6502705B2 (ja) * 2015-03-03 2019-04-17 キヤノン株式会社 形成方法
US9287135B1 (en) 2015-05-26 2016-03-15 International Business Machines Corporation Sidewall image transfer process for fin patterning
US9640633B1 (en) * 2015-12-18 2017-05-02 International Business Machines Corporation Self aligned gate shape preventing void formation
US9793271B1 (en) * 2016-04-29 2017-10-17 International Business Machines Corporation Semiconductor device with different fin pitches
US9806155B1 (en) * 2016-05-05 2017-10-31 International Business Machines Corporation Split fin field effect transistor enabling back bias on fin type field effect transistors

Also Published As

Publication number Publication date
EP3516695A1 (en) 2019-07-31
CN109716528A (zh) 2019-05-03
US20200161189A1 (en) 2020-05-21
BR112019005093A2 (pt) 2019-06-04
WO2018057141A1 (en) 2018-03-29
US20180082906A1 (en) 2018-03-22
JP2019530229A (ja) 2019-10-17
US10559501B2 (en) 2020-02-11

Similar Documents

Publication Publication Date Title
US10089430B2 (en) Integrated circuits and methods of design and manufacture thereof
TWI509669B (zh) 使用多重側壁影像移轉技術於結構中圖案化特徵之方法
CN109496356B (zh) 垂直存储器件
CN109427774B (zh) 半导体元件及其制造方法
US9171764B2 (en) Methods for fabricating integrated circuits using self-aligned quadruple patterning
US20190326286A1 (en) Method, apparatus, and system for fin-over-nanosheet complementary field-effect-transistor
EP3182461B1 (en) Method for fabricating finfet technology with locally higher fin-to-fin pitch
US8569125B2 (en) FinFET with improved gate planarity
US9209037B2 (en) Methods for fabricating integrated circuits including selectively forming and removing fin structures
US9337050B1 (en) Methods of forming fins for finFET semiconductor devices and the selective removal of such fins
CN105244280B (zh) 通过执行三包工艺形成半导体装置的沟道区的方法
US9437481B2 (en) Self-aligned double patterning process for two dimensional patterns
KR20190046879A (ko) 20nm 미만의 핀 피치를 위한 신규한 자기-정렬된 쿼드러플 패터닝 프로세스
US9006110B1 (en) Method for fabricating patterned structure of semiconductor device
US9276115B2 (en) Semiconductor devices and methods of manufacture
CN110622311A (zh) 垂直存储器设备
US11532482B2 (en) High-density semiconductor device
CN106158663A (zh) 形成finfet半导体装置的鳍片的方法及其半导体装置
KR102184027B1 (ko) 비평면형 반도체 디바이스용 금속 레일 전도체
Lyu et al. Simulation Study on Different Integration Schemes to Form Single Diffusion Break
DE102024102830A1 (de) Nur-lese-speichervorrichtung und verfahren

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application