JP2019530229A - ２０ｎｍ未満のフィンピッチのための新規の自己整合４重パターニングプロセス - Google Patents

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Abstract

フィンピッチが20nm未満であるFinFETデバイスを製造する方法が提示される。いくつかの実施形態によれば、側壁スペーサ上にフィンが堆積され、側壁スペーサ自体がマンドレル上に堆積される。マンドレルは、リソグラフィックプロセスによって形成することができ、一方、フィンおよび側壁スペーサは堆積技術によって形成することができる。

Description

関連出願の相互参照
本願は、2016年9月20日に出願した米国出願第15/271,043号の優先権を主張するものであり、その内容は、あらゆる目的のためにその全体が参照により本明細書に組み込まれる。
本出願は、ピッチが20ナノメートル(nm)未満であるFinFET構造の製造に関する。
集積回路を効果的にスケーリングするためにフィン型電界効果トランジスタ(FinFET)がますます使用されるようになっている。FinFETは、チャネルとして機能する垂直フィン構造を有し、半導体基板上で占有する水平空間が狭く、一般的な半導体パターニングプロセスによって論理領域およびメモリ領域内に形成することができる。
しかし、集積回路をさらにスケーリングすることが引き続き求められているので、さらに小形のフィン構造を形成するためのプロセスが要求されている。現在のリソグラフィックプロセスにおける光学分解能の限界では、集積回路をさらにスケーリングできるほど小さいフィーチャを有する構造を形成することはできない。これらのデバイスのフィーチャサイズをより小さくすることが引き続き求められているので、ターゲットサイズを実現するための新しいプロセスを開発する必要がある。
いくつかの実施形態によれば、2フィンFinFETデバイスのフィンを形成する方法は、リソグラフィックエッチングプロセスによってマンドレルを形成するステップと、マンドレル上に側壁スペーサを形成するステップと、側壁スペーサ上にフィンを形成するステップとを含み、2フィンFinFETデバイスは、側壁スペーサの各々上に形成される。
マルチフィンデバイスを形成する方法は、第1のピッチおよび第1の幅を有する1つまたは複数のマンドレルを形成するステップと、1つまたは複数のマンドレルの各側面上に側壁スペーサを形成するステップであって、側壁スペーサの各々が第2の幅を有する、ステップと、側壁スペーサの側面上にフィンを形成するステップであって、フィンのピッチが20nm未満である、ステップとを含み得る。
これらおよび他の実施形態については下で、以下の図に関してより完全に論じられる。
マルチフィンFinFETデバイスの平面図である。 マルチフィンFinFETデバイスの断面図である。 FinFETデバイスを製造するための例示的なプロセスを示す図である。 FinFETデバイスを製造するための別の例示的なプロセスを示す図である。 FinFETデバイスを製造するための本発明のいくつかの実施形態による例示的なプロセスを示す図である。 FinFETデバイスを製造するための本発明のいくつかの実施形態による別の例示的なプロセスを示す図である。
本開示の実施形態およびそれらの利点は、以下の詳細な説明を参照することによって最も良く理解される。各図のうちの1つまたは複数に示される同様の要素を特定するために同様の参照番号が使用されることを理解されたい。
以下の説明では、いくつかの実施形態について説明する具体的な詳細が記載される。しかしながら、いくつかの実施形態は、これらの具体的な詳細のうちのいくつか、またはそのすべてがなくても実施され得ることが、当業者には明らかであろう。本明細書において開示する具体的な実施形態は、限定的ではなく例示的であることを意図したものである。ここでは具体的に説明していないが、本開示の範囲および趣旨に含まれる他の要素を、当業者なら認識できよう。
本発明の態様および実施形態を示す本説明および添付の図面は、限定的なものと解釈すべきではなく、特許請求の範囲が、保護される発明を定義する。本説明および特許請求の範囲に記載の趣旨および範囲から逸脱することなく、様々な変更が加えられてもよい。場合によっては、本開示を不明瞭にしないために、良く知られている構造および技法について詳細に図示または説明していない。
図1Aおよび図1Bは、FinFET構造100を示す。図1Aの平面図に示すように、FinFET構造100は、基板102上に形成された1つまたは複数の互いに平行なフィン104-1〜104-Nを含む。フィン104-1〜104-Nの上にゲート構造106が配設される。現代の構造は、ピッチPだけ一様に分離された2つ以上のフィン104を含んでもよい。FinFETデバイスは、フィン104-1〜104-Nの形成に応じてnMOSデバイスであってもまたはpMOSデバイスであってもよい。図1Bは、図1Aに示す構造100の断面図である。ピッチPは、図1Aに示すように、2つのフィン間の間隔およびフィンの幅によって規定される。
図1Aおよび図1Bに示すFinFET構造100ではデバイス密度が極めて高くなるが、デバイス密度をさらに高くすると、使用されるFinFET構造についてフィーチャサイズを小さくし、ピッチをより小さくすることが必要になる。しかし、この技術は、より高いピッチを有するFinFET構造を製造するために現在のリソグラフィック技術の限界を超えている。具体的には、論理セル高さ、したがって全体的なチップサイズをスケーリングするには、フィンピッチを20nm未満にスケーリングすることが望ましい。
現代のリソグラフィは、小さいフィーチャを有するデバイスの製造において波長が制限されている。現在、193nmリソグラフィは約80nmのフィーチャサイズに制限されている。言い換えれば、193nmリソグラフィックプロセスは、単一のリソグラフィック露光およびエッチングプロセスを使用して、約80nmの、最小フィーチャ幅+最小フィーチャ間隔によって定義される、最小ピッチを有するフィーチャを製造することができる。より小さいピッチサイズを得るために、複数のパターニングリソグラフィ(MPL)が開発されている。1つの形態が、繰返しリソグラフィックプロセス(litho-etch-litho-etchまたはLELE)技法を使用し、別の形態が自己整合型スペーサ処理に基づく、2つの形態のMPLが試みられている。FinFET構造用のフィンの製造では、自己整合型スペーサ処理が好ましい。しかし、プロセス限界に起因して20nmよりも小さいピッチを実現するのは困難であることがわかっている。
自己整合型スペーサ処理は、自己整合2重処理(SADP)と呼ばれることが多い。SADPでは、マンドレル材料をパターニングしエッチングすることによって、マンドレルのグループがリソグラフィ的に形成される。次に、マンドレルの側壁上に側壁スペーサを形成することができる。側壁スペーサの形成は、マンドレル材料の上に材料を堆積させ、水平面上の堆積させた材料を除去し、マンドレル材料を除去して側壁スペーサを残すことによって実現することができる。側壁スペーサを堆積させると、マンドレルのリソグラフィック形成によって利用可能なスペーサ幅よりもずっと小さいスペーサ幅を得ることができる。次いで、側壁スペーサおよびマンドレルを研磨して、マンドレルおよび残りのマンドレル材料を除去するためのエッチマスクとして使用されるスペーサを露出させることができる。
したがって、SADPプロセスは、事前にパターニングされたマンドレルの側壁上のフィルム層としてスペーサを形成することと、水平面からスペーサ層を除去することと、最初にパターニングされたマンドレル材料を除去してスペーサ自体を残すこととを含む。マンドレルごとに2つの側壁スペーサがあるので、今や線密度は2倍になっている。したがって、SADPは、最初のリソグラフィックピッチの2分の1の狭いゲートを画定するために適用可能である。理論的には、このスペーサ手法を繰り返してスペーサ間のピッチを連続的に2分の1にすることができる。たとえば、第2のSADP手順は、自己整合4重パターニング(SAQP)と呼ばれ、最初に形成されたマンドレルのピッチの4分の1のピッチを得ることができる。
図2は、SAQPプロセス200を示す。図2に示すように、マンドレル202-1〜202-4がP1のピッチで堆積される。図2は、マンドレル202-1〜202-4を示すが、任意の数のマンドレル202が形成されてもよい。上述のように、マンドレル202は、リソグラフィックプロセスを使用してパターニングされエッチングされる。
次いで、SADPプロセスにおいて、マンドレル202上に側壁材料を堆積させ、水平面上の側壁材料を除去し、エッチングによってマンドレル202を除去することによって、マンドレル202-1〜202-4上に側壁スペーサ204-1〜204-8が形成される。図2に示すように、マンドレル202-1の両側に側壁スペーサ204-1および204-2が形成され、マンドレル202-2の両側に側壁スペーサ204-3および204-4が形成され、マンドレル202-3の両側に側壁スペーサ204-5および204-6が形成され、マンドレル202-4の両側に側壁スペーサ204-7および204-8が形成される。
側壁スペーサ204に対する第2のSADPプロセスでは、側壁スペーサ204の側壁上に側壁スペーサ206-1〜206-8およびフィン208-1〜208-8が形成される。図2に示すように、側壁スペーサ204-1の両側に側壁スペーサ206-1およびフィン208-1が形成され、側壁スペーサ204-2の両側にフィン208-2および側壁スペーサ206-2が形成され、側壁スペーサ204-3の両側に側壁スペーサ206-3およびフィン208-3が形成され、側壁スペーサ204-4の両側にフィン208-4および側壁スペーサ206-4が形成され、側壁スペーサ204-5の両側に側壁スペーサ206-4およびフィン208-5が形成され、側壁スペーサ204-6の両側にフィン208-6および側壁スペーサ206-6が形成され、側壁スペーサ204-7の両側に側壁スペーサ206-7およびフィン208-7が形成され、側壁スペーサ204-8の両側にフィン208-8および側壁スペーサ206-8が形成される。次いで、スペーサ204-1〜204-8ならびにスペーサ206-1〜206-8が除去され、フィン208-1〜208-8が残される。したがって、フィン208-1および208-2が2フィンFinFETデバイスの一部を形成し、フィン208-3および208-4が2フィンFinFETデバイスの一部を形成し、フィン208-5および208-6が2フィンFinFETデバイスの一部を形成し、フィン208-7および208-8が2フィンFinFETデバイスの一部を形成する。図2に示すように、側壁スペーサ206の各々上には1つのフィン208のみが形成される。
図2にさらに示すように、各々の連続的なSADPプロセスにおいて、堆積させたデバイス間のピッチは2分の1にされる。したがって、マンドレル202間のピッチがP1である場合、スペーサ204間のピッチはP1/2であり、単一のデバイス内のフィン208間の最終ピッチはP1/4である。さらに、デバイス間のピッチはP1である。193nmリソグラフィックプロセスの限界を使用すると、P1は80nmであり、フィン間のピッチは20nmである。したがって、図2に示すSAQPでは、フィン間に20nm未満のピッチサイズを作製することはできない。
図3は、193nmリソグラフィックプロセスによって20nm未満のピッチを実現することができる自己整合8重プロセス(SAOP)を示す。SAOPは、3回の連続するSADPプロセスによって実行され、マンドレル間のピッチの1/8であるピッチが得られる。図3に示すように、リソグラフィックプロセスを使用してマンドレル302-1および302-2がパターニングされる。マンドレル302はP2のピッチで堆積される。図3に示すように、最初のSADPプロセスにおいて、次に、マンドレル302上に側壁スペーサ304が堆積される。したがって、マンドレル302-1の両側に側壁スペーサ304-1および304-2が形成され、マンドレル302-2の両側に側壁スペーサ304-3および304-4が形成される。次いで、マンドレル302が除去され、側壁スペーサ304が残される。図3に示すように、側壁スペーサ304はピッチがP2/2である。2回目のSADPプロセスでは、側壁スペーサ304上に側壁スペーサ306が形成され、側壁スペーサ304が除去される。図3に示すように、側壁スペーサ304-1の両側に側壁スペーサ306-1および306-2が形成され、側壁スペーサ304-2の両側に側壁スペーサ306-3および306-4が形成され、側壁スペーサ304-3の両側に側壁スペーサ306-5および306-6が形成され、側壁スペーサ304-4の両側に側壁スペーサ306-7および306-8が形成される。これで側壁スペーサ306間のピッチはP2/4になる。
さらに3回目のSADPプロセスでは、側壁スペーサ306上に側壁スペーサ307およびフィン308が形成され、その後、スペーサ307とスペーサ306の両方が除去され、フィン308が残される。図3に示すように、側壁スペーサ306-1の両側に側壁スペーサ307-1およびフィン308-1が形成され、側壁スペーサ306-2の両側にフィン308-2および側壁スペーサ307-2が形成され、側壁スペーサ306-3の両側に側壁スペーサ307-3およびフィン308-3が形成され、側壁スペーサ306-4の両側にフィン308-4および側壁スペーサ307-4が形成され、側壁スペーサ306-5の両側に側壁スペーサ307-5およびフィン308-5が形成され、側壁スペーサ306-6の両側にフィン308-6および側壁スペーサ307-6が形成され、側壁スペーサ306-7の両側に側壁スペーサ307-7およびフィン308-7が形成され、側壁スペーサ306-8の両側にフィン308-8および側壁スペーサ307-8が形成される。これで、フィン308と側壁スペーサ307との間の得られるピッチはP2/8になる。この場合も、側壁スペーサ306の各々上には1つのフィン308のみが形成される。
P2がたとえば128nmである場合、P2/2は64nmであり、P2/4は32nmであり、P2/8は16nmである。したがって、SAOPプロセスを使用すると、16nmのピッチが実現可能であり、(ダミーフィンまたは側壁スペーサ307を除去した後の)デバイス離隔距離は32nmになる。しかし、実現する必要がある3回目のSADPプロセスは、過度に多くのプロセスステップが必要であり、コストの増大およびプロセスの複雑化を招き、材料堆積プロセスの制約内で実現するのは困難である。
図4は、ピッチが20nm未満である2フィンデバイスを実現するための本発明のいくつかの実施形態によるSAQPプロセスの例を示す。図4に示すように、マンドレル402はリソグラフィックプロセスにおいて堆積される。図4にはマンドレル402-1および402-2が示されている。マンドレル402-1および402-2はピッチP3および幅W1で堆積される。マンドレル402の側壁上に側壁スペーサ404が堆積される。したがって、マンドレル402-1の両側に側壁スペーサ404-1および404-2が形成され、マンドレル402-2の両側に側壁スペーサ404-3および404-4が形成される。しかし、側壁スペーサ404間のピッチがP3/2になるように側壁スペーサ404の幅W2を設定する代わりに、側壁スペーサ404の幅W2はフィン406の最終ピッチに作用するように設定される。
図4に示すように、側壁スペーサ404の側壁上にフィン406が形成される。図示のように、側壁スペーサ404-1の両側にフィン406-1および406-2が形成され、側壁スペーサ404-2の両側にフィン406-3および406-4が形成され、側壁スペーサ404-3の両側にフィン406-5および506-6が形成され、側壁スペーサ404-4の両側にフィン406-7および406-8が形成される。いくつかの実施形態では、側壁スペーサ404の幅W2とフィン406の幅W3は同じである。
図4にさらに示すように、マンドレル402は、P3のピッチで形成されてもよい。各デバイス内のフィン406は、ピッチがPであり、デバイスはピッチ離隔距離がDである。一例として、側壁スペーサ404の幅W2とフィン406のW2が合計で16nmになる場合、ピッチPを16nmにすることができる。一例として、W2とW3がどちらも、7nmプロセス技術を使用する側壁材料の堆積について実現可能な寸法である8nmである場合、ピッチPは16nmである。側壁スペーサ404のピッチPSは、マンドレル402の幅W1およびスペーサの幅W2を変更することによってP3/2に設定することができる。得られる2フィンデバイス間の離隔距離Dは、W1とW2の和によって与えられる。しかし、マンドレル402間の間隔では側壁スペーサ404の各々間の距離が均等にならない場合がある。
したがって、図4に示すように、リソグラフィックエッチングプロセスによって幅がW1でありピッチがP3であるマンドレル402を形成することを含むプロセスにおいて、20nm未満である小さいピッチを有するフィンが形成される。マンドレル402の側面上に材料を堆積させることによって側壁スペーサ404が形成され、マンドレル材料が除去され、側壁スペーサ404が残される。側壁スペーサ404の各々は幅W2を有し、側壁スペーサはPSのピッチを有する。次いで、スペーサ404の側壁上にフィン406が形成され、各スペーサ404によって単一の2フィンデバイスを形成することが可能になる。したがって、スペーサ404が除去された後、側壁上に堆積されたフィン406が除去されることはない(すなわち、ダミースペーサの除去は行われない)。いくつかの実施形態では、マンドレルピッチP3を使用してPMOS FinFETデバイスからNMOS FinFETデバイスを分離することができる。
図4に示す本発明の例示的な実施形態は、主として、フィンピッチが、側壁スペーサ404およびフィン406を特定の幅以内に堆積させる能力にしか依存しないので、20nm未満のフィンピッチを作製することができる。7nm技術では、そのような堆積幅は7nm程度に小さくすることができ、かつ8nm以上の幅が利用可能である。デバイス間の離隔距離Dは、この場合も、マンドレル402の形成に関与するプロセス限界に依存する。
図5は、フィンの数が2つよりも多いマルチフィンFinFETデバイスを製造するための本発明のいくつかの実施形態によるプロセスの一例を示す。プロセス技術の限界に起因して、20nm未満のフィンピッチを実現することは容易ではない場合があるが、図5に示すプロセスを使用して、フィンピッチを20nmよりも大きくすることができるマルチフィンデバイスを製造することが可能である。
図5に示すように、リソグラフィックおよびエッチングプロセスによってマンドレル502が形成される。マンドレル502(マンドレル502-1〜502-4が示されている)は、リソグラフィックプロセスの分解能の限界内のP4のピッチとW1の幅とを有する。さらに図示するように、マンドレル502上に側壁スペーサ504が形成される。具体的には、マンドレル502-1の両側に側壁スペーサ504-1および504-3が形成され、マンドレル502-2の両側に側壁スペーサ504-3および504-4が形成され、マンドレル502-3の両側に側壁スペーサ504-5および504-6が形成され、マンドレル502-4の両側に側壁スペーサ504-7および504-8が形成される。
さらに図示するように、側壁スペーサ504上にフィン506および犠牲側壁スペーサ507が形成される。図5は、3フィンデバイスの製造を示すが、単一のマンドレル502上で側壁504を使用して4フィンデバイスを製造することもできる。隣接するマンドレル502からの側壁504を使用して、4つよりも多くのフィンを有するデバイスを製造することができる。
図5に示す例示的な3フィンデバイスでは、各デバイス用のフィンが隣接するマンドレル502に至ってもよい。図5に示すように、側壁スペーサ504-1の両側にフィン506-1および506-2が形成される。フィン506が形成される間に側壁スペーサ504-2の両側に犠牲スペーサ507-1および507-2が形成され、除去される。側壁スペーサ504-3の両側にフィン506-3および506-4が形成され、フィン506-3、506、および506-5を含むデバイスの第3のフィンを形成するフィン506-5が、側壁スペーサ504-4の第1の側面上に形成される。側壁スペーサ504-4の第2の側面上に犠牲スペーサ507-3が形成される。図5にさらに示すように、側壁スペーサ504-5の両側に犠牲側壁スペーサ507-4およびフィン506-6が形成され、側壁スペーサ504-6の両側にフィン506-7および506-8が形成され、側壁スペーサ504-7の両側に犠牲側壁スペーサ507-5およびフィン507-6が形成され、側壁スペーサ504-8の両側にフィン506-9および506-10が形成される。
したがって、図5に示すように、より大きいフィンピッチが許容できるとすれば、本発明のいくつかの実施形態に従って、2つよりも多くのフィンを有するデバイスを形成することができる。図5に示すように、フィン506間の間隔は、側壁スペーサ504の幅W2によって決定される。したがって、フィンピッチは、図5では一例としてP4/4として示されているが、側壁スペーサ504の幅W2と側壁スペーサの幅W3の和によって与えられる。マンドレル502の幅W1は、マルチフィンデバイス用の全体的なピッチのP4/4を作製するように調整することができる。いくつかの実施形態では、側壁スペーサ504の幅W2とフィン506の幅W3は同じである。
先の明細書では、様々な実施形態について、添付の図面を参照して説明してきた。しかしながら、添付の特許請求の範囲に記載の本発明のより広範な範囲から逸脱することなく、それらの実施形態に様々な修正および変更が加えられ得ること、また追加の実施形態が実施され得ることが明白であろう。したがって、本明細書および図面は、限定的な意味ではなく例示的な意味において考慮されるべきである。
100 FinFET構造
102 基板
104-1〜104-N フィン
106 ゲート構造
200 SAOPプロセス
202-1〜202-4 マンドレル
204-1〜204-8 側壁スペーサ
206-1〜206-8 側壁スペーサ
208-1〜208-8 フィン
302-1および302-2 マンドレル
304-1〜304-4 側壁スペーサ
306-1〜306-8 側壁スペーサ
307-1〜307-8 側壁スペーサ
308-1〜308-8 フィン
402-1および402-2 マンドレル
404-1〜404-4 側壁スペーサ
406-1〜406-8 フィン
502-1〜502-4 マンドレル
504-1〜504-8 側壁スペーサ
506-1〜506-10 フィン
507-1〜507-6 側壁スペーサ

Claims (21)

  1. 2フィンFinFETデバイスのフィンを形成する方法であって、
    リソグラフィックエッチングプロセスによってマンドレルを形成するステップと、
    前記マンドレル上に側壁スペーサを形成するステップと、
    前記側壁スペーサ上にフィンを形成するステップとを含み、
    前記側壁スペーサの各々上に前記2フィンFinFETデバイスが形成される方法。
  2. 前記2フィンFinFETデバイスのピッチは20nm未満である、請求項1に記載の方法。
  3. 一対の前記2フィンFinFETデバイス間の離隔距離が、前記マンドレルの幅によって決定される、請求項1に記載の方法。
  4. マンドレル間の距離によってpMOS FinFETデバイスからnMOS FinFETデバイスを分離することができる、請求項1に記載の方法。
  5. 前記2フィンFinFETデバイスのピッチが、側壁スペーサ幅とフィン幅によって決定される、請求項1に記載の方法。
  6. 前記マンドレルおよび前記側壁スペーサを除去するステップをさらに含む、請求項1に記載の方法。
  7. マルチフィンデバイスを形成する方法であって、
    第1のピッチおよび第1の幅を有する1つまたは複数のマンドレルを形成するステップと、
    前記1つまたは複数のマンドレルの各側面上に側壁スペーサを形成するステップであって、前記側壁スペーサの各々が第2の幅を有する、ステップと、
    前記側壁スペーサの側面上にフィンを形成するステップであって、前記フィンが20nm未満のピッチを有する、ステップとを含む方法。
  8. 前記マンドレルは、リソグラフィック露光およびエッチングプロセスによって形成される、請求項7に記載の方法。
  9. 前記側壁スペーサおよび前記フィンは、材料堆積技術によって堆積される、請求項7に記載の方法。
  10. 前記材料堆積技術は7nm技術である、請求項9に記載の方法。
  11. 前記マンドレルおよび前記側壁スペーサを除去して前記フィンを残すステップをさらに含む、請求項7に記載の方法。
  12. 前記マルチフィンデバイスは2フィンデバイスであり、前記2フィンデバイスは前記側壁スペーサの1つの上に形成される、請求項7に記載の方法。
  13. 互いに隣接する2フィンデバイスは、前記マンドレルの幅に応じて分離される、請求項12に記載の方法。
  14. 前記マルチフィンデバイスは、互いに隣接する側壁スペーサ上に形成された2つよりも多くのフィンを含む、請求項7に記載の方法。
  15. 側壁スペーサ上に堆積することによって形成された複数のフィンであって、前記側壁スペーサがマンドレルによって分離された、複数のフィンを備え、
    前記複数のフィンのピッチは20nm未満である、マルチフィンデバイス。
  16. 前記複数のフィンは、1つの側壁スペーサの両側に形成された2つのフィンを含む、請求項15に記載のマルチフィンデバイス。
  17. 前記2つのフィンは、別の2フィンデバイスから分離される、請求項16に記載のマルチフィンデバイス。
  18. 前記複数のフィンは、互いに隣接する側壁スペーサの側面上に形成された2つよりも多くのフィンを含む、請求項15に記載のマルチフィンデバイス。
  19. 前記側壁スペーサは除去される、請求項15に記載のマルチフィンデバイス。
  20. ピッチが20nm未満である複数のフィンを設けるための手段を備える、マルチフィンデバイス。
  21. 複数のフィンを設けるための前記手段は、
    マンドレルを堆積させるための手段と、
    前記マンドレル上に側壁スペーサを堆積させるための手段とを備える、請求項20に記載のマルチフィンデバイス。
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