KR20190034346A

KR20190034346A - 메모리 어레이에서의 풀 바이어스 감지

Info

Publication number: KR20190034346A
Application number: KR1020197008057A
Authority: KR
Inventors: 움베르토 디 빈센초; 페르디난도 베데쉬
Original assignee: 마이크론 테크놀로지, 인크
Priority date: 2016-08-24
Filing date: 2017-08-22
Publication date: 2019-04-01
Also published as: US10854266B1; JP6987850B2; US20180336941A1; US20210125655A1; US10395717B2; EP3504712B1; EP3504712A1; WO2018039215A1; US10049713B2; US20200372943A1; CN109643568B; JP2019525377A; KR102277417B1; EP3504712A4; US20180061470A1; US11232823B2; CN109643568A

Abstract

메모리 어레이에서의 풀 바이어스 감지를 위한 방법, 시스템, 및 장치가 기재된다. 셀과 선택 구성요소 간 중간 전극의 잔류 전하가 방전될 수 있도록 어레이 내 셀의 액세스 동작의 다양한 실시예의 타이밍이 정해질 수 있다. 타 셀과 연관된 중간 전극의 잔류 전하가 방전될 수 있도록 액세스 동작의 타이밍이 또한 정해질 수 있다. 타깃 셀에 대한 액세스 동작과 함께, 또 다른 셀의 중간 전극의 잔류 전하가 방전될 수 있으며 그 후 타깃 셀이 액세스될 수 있다. 셀과 전자 통신하는 커패시터가 충전될 수 있고 셀의 논리 상태가 커패시터의 전하량을 기초로 결정된다. 커패시터를 충전하기 위한 타이밍이 셀 또는 또 다른 셀의 중간 전극을 방전하기 위한 시점과 관련될 수 있다.

Description

메모리 어레이에서의 풀 바이어스 감지

교차 참조

본 특허 출원은 본 출원인에게 양도된 2016년 08월 24일에 출원된 Di Vincenzo외의 미국 특허 출원 번호 15/246,249 발명의 명칭 "Full Bias Sensing in a Memory Array"의 우선권을 주장한다.

이하는 일반적으로 메모리 디바이스와 관련되며 더 구체적으로 메모리 어레이에서의 풀 바이어스 감지(full bias sensing)와 관련된다.

메모리 디바이스는 다양한 전자 디바이스, 가령, 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등에서 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스는 2개의 상태, 종종 논리 "1" 또는 논리 "0"으로 나타내어지는 상태를 가진다. 또 다른 시스템에서, 셋 이상의 상태가 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스가 메모리 디바이스 내 저장된 상태를 읽거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스가 메모리 디바이스에 상태를 쓰거나, 프로그램할 수 있다.

다양한 유형의 메모리 디바이스가 존재하는데, 가령, 랜덤 액세스 메모리(RAM), 리드 온리 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리 등이 있다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 가령, 플래시 메모리가 외부 전원이 없는 경우에도 긴 시간 동안 데이터를 저장할 수 있다. 휘발성 메모리 디바이스, 가령, DRAM은 시간의 흐름에 따라 외부 전원에 의해 주기적으로 리프레시되지 않는 한 자신의 저장된 상태를 잃을 수 있다. 이전 메모리 디바이스는 예를 들어 충전 또는 방전된 커패시터를 포함할 수 있다. 그러나 충전된 커패시터는 시간에 따라 누설 전류를 통해 방전되어 저장된 정보의 손실을 야기할 수 있다. 휘발성 메모리의 특정 특징이 성능 이점, 가령, 더 빠른 읽기 또는 쓰기 속도를 제공할 수 있지만, 비휘발성 메모리의 특징, 가령, 주기적 리프레시 없이 데이터를 저장할 수 있는 능력이 바람직할 수 있다.

FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 이용할 수 있지만, 저장 디바이스로서 강유전성 커패시터를 사용함으로써 비휘발성 속성을 가질 수 있다. 따라서 FeRAM 디바이스는 다른 비휘발성 및 휘발성 메모리 디바이스에 비교할 때 개선된 성능을 가질 수 있다. 공통 전도성 라인을 따르는 반복되는 액세스 동작에 의해 원치 않는 전하가 공통 전도성 라인에 연결된 임의의 개수의 메모리 셀 상에 쌓일 수 있다.

본 명세서는 다음의 도면을 참조하고 이를 포함한다:
도 1은 본 발명의 실시예에 따르는 메모리 어레이에서의 풀 바이어스 감지를 지원하는 메모리 어레이의 예시를 도시한다.
도 2는 본 발명의 실시예에 따르는 메모리 어레이에서의 풀 바이어스 감지를 지원하는 메모리 어레이의 예시를 도시한다.
도 3은 본 발명의 실시예에 따르는 메모리 어레이에서의 풀 바이어스 감지를 지원하는 강유전성 메모리 셀에 대한 히스테리시스 플롯의 예시를 도시한다.
도 4는 본 발명의 실시예에 따르는 메모리 어레이에서의 풀 바이어스 감지를 지원하는 메모리 어레이의 예시를 도시한다.
도 5는 본 발명의 실시예에 따르는 메모리 어레이에서의 풀 바이어스 감지를 지원하는 방전 회로의 구현예를 도시한다.
도 6은 본 발명의 실시예에 따르는 타깃 메모리 셀의 제1 공통 전도성 라인 및 제2 공통 전도성 라인 상의 전압의 타임 플롯의 예시를 도시한다.
도 7은 본 발명의 실시예에 따르는 복수의 스위칭 구성요소에서 게이트 전압의 타임 플롯의 예시를 도시한다.
도 8은 본 발명의 실시예에 따르는 커패시터의 단자에서의 전압의 타임 플롯의 예시를 도시한다.
도 9는 본 발명의 실시예에 따르는 전류의 타임 플롯의 예시를 도시한다.
도 10은 본 발명의 실시예에 따르는 메모리 어레이에서의 풀 바이어스 감지를 지원하는 방전 회로의 또 다른 구현예를 도시한다.
도 11은 본 발명의 실시예에 따르는 전압의 타임 플롯의 예시를 도시한다.
도 12는 본 발명의 실시예에 따르는 복수의 스위칭 구성요소에서의 게이트 전압의 타임 플롯의 예시를 도시한다.
도 13은 본 발명의 실시예에 따르는 커패시터의 단자의 전압의 타임 플롯의 예시를 도시한다.
도 14는 본 발명의 실시예에 따르는 메모리 어레이에서의 풀 바이어스 감지를 지원하는 메모리 어레이를 도시한다.
도 15는 본 발명의 실시예에 따르는 메모리 어레이에서의 풀 바이어스 감지를 지원하는 메모리 어레이를 포함하는 시스템의 블록도이다.
도 16은 본 발명의 실시예에 따르는 메모리 어레이에서의 풀 바이어스 감지를 위한 예시적 방법을 도시한다.
도 17은 본 발명의 실시예에 따르는 메모리 어레이에서의 풀 바이어스 감지를 위한 예시적 방법을 도시한다.

타깃 메모리 셀 상으로의 액세스 동작을 수행할 때, 어레이 내에 존재하는 잔류 전하가 공통 전도성 라인 상의 신호에 기여할 수 있고 신호의 신뢰성에 영향을 미칠 수 있다. 예를 들어, 읽기 동작 동안, 잔류 전하는 타깃 메모리 셀에 의해 출력되는 신호에 기여할 수 있고 메모리 어레이가 타깃 메모리 셀 상의 전하를 잘못 해석할 수 있다. 이러한 에러와 잔류 전하에 의해 유도될 수 있는 그 밖의 다른 에러를 교정하기 위해, 잔류 전하가 소멸되거나 방전되게 하도록 액세스 동작의 단계의 타이밍이 정해질 수 있다. 어레이는 또한 액세스 동작을 촉진하고 잔류 전하에 의해 야기되는 문제를 완화하도록 배열된 구성요소(가령, 스위치, 커패시터, 래치 등)을 포함할 수 있다. 예를 들어, 스위칭 구성요소라고도 지칭될 수 있는 스위치, 가령, 트랜지스터가 타깃 메모리 셀 상에 액세스 동작을 수행하기 전에 공통 전도성 라인 및 메모리 셀로부터의 잔류 전하를 방전시키도록 배열되고 동작될 수 있다.

예를 들어, 일부 메모리 아키텍처가 공통 전도성 라인(가령, 액세스 라인, 로우 라인, 워드 라인, 컬럼 라인, 디지트 라인, 비트 라인 등)에 연결되는 복수의 메모리 셀을 가질 수 있다. 메모리 셀은 2개의 이러한 공통 전도성 라인의 교차점에 존재할 수 있고, 각각의 메모리 셀은 이의 2개의 각각의 전도성 라인에 의해 액세스될 수 있다. 이러한 유형의 구성을 갖는 메모리 어레이가 교차점 어레이 또는 교차점 아키텍처라고 지칭될 수 있다. 메모리 셀은 2-단자 선택 구성요소를 포함하거나 이와 연결될 수 있으며, 이때 선택 구성요소는 2개의 전도성 라인들 간 메모리 셀과 일체 구성될 수 있다.

메모리 셀은 이의 전도성 라인 모두 여기(energize)될 때 액세스될 수 있다. 액세스되는 메모리 셀은 타깃 또는 타깃 메모리 셀이라고 지칭될 수 있다. 그러나 일부 메모리 아키텍처, 가령, 3차원 교차점 아키텍처에서, 동일한 공통 전도성 라인을 반복적으로 액세스하는 것이 상기 전도성 라인과 전자 통신하는 하나 이상의 메모리 셀을 교란시킬 수 있다 - 가령, 타깃 셀이 아닌 다른 전도성 라인, 가령, 컬럼 또는 로우 라인에 연결된 셀이 타깃 메모리 셀 상의 액세스 동작에 의해 교란될 수 있다. 예를 들어, 타깃 메모리 셀 상에서 액세스 동작을 수행함으로써 전하가 그 밖의 다른 비타깃 메모리 셀의 중간 전극 내에 쌓임으로써, 0 아닌 전압(non-zero voltage)을 생성할 수 있다. 본 명세서에서 사용될 때, 메모리 셀의 중간 전극이 메모리 셀의 저장 디바이스, 가령, 커패시터와 메모리 셀의 선택 구성요소 사이에 위치하는 메모리 셀의 일부분 또는 단자를 지칭할 수 있다. 잔류 전하는 또한 공통 전도성 라인 상에 쌓일 수 있다.

타깃 메모리 셀의 액세스 동작 동안, 공통 전도성 라인이 여기되고, 공통 전도성 라인 및 연결된 메모리 셀 상에 존재하는 전류 전하가 방전되게 할 수 있다. 메모리 셀 및 공통 전도성 라인 상에 존재하는 잔류 전하는 액세스 동작 동안 타깃 메모리 셀의 신호를 교란 또는 오염시키기에 충분히 클 수 있다. 이러한 상황에서, 셀로부터 읽히거나 셀로 써지는 데이터에 에러가 도입될 수 있다. 예를 들어, 잔류 전하의 이러한 방전에 의해 잔류 전하가 타깃 메모리 셀로부터 읽힌 신호에 원치 않는 기여를 할 수 있다. 이 효과를 보상하거나 완화하기 위해, 액세스 동작을 수행하기 전 또는 타깃 메모리 셀 상의 액세스 동작의 초기 부분 동안 메모리 셀의 중간 전극 상에 저장된 잔류 전하가 방전될 수 있다.

본 명세서에 개시된 바와 같이, 타깃 메모리 셀 상의 액세스 동작을 수행하기 전에 잔류 전하를 방전하기 위한 디바이스 및 방법이 제공된다. 복수의 스위칭 구성요소가 메모리 어레이 내에 위치할 수 있다. 복수의 스위칭 구성요소가 타깃 메모리 셀 상에서 액세스 동작을 수행하기 전에 공통 전도성 라인을 여기하도록 구성될 수 있다. 이 초기 여기 동안, 잔류 전하가 공통 전도성 라인과 연관된 메모리 셀의 전도성 라인 및 중간 전극으로부터 방전 또는 소멸될 수 있다. 제1 시간 주기가 경과한 후, 스위칭 구성요소가 타깃 메모리 셀을 감지 커패시터(sense 커패시터)로 연결하도록 구성될 수 있다. 제1 시간 주기 후의 제2 시간 주기 동안, 감지 커패시터는 타깃 메모리 셀의 커패시터에 의해 충전되어, 감지 커패시터의 전하량이 타깃 메모리 셀의 논리 상태를 나타낼 수 있다. 제2 시간 주기가 경과된 후, 스위칭 구성요소가 선택된 메모리 셀로부터 감지 커패시터를 연결해제하고 감지 커패시터를 래치로 연결하도록 구성될 수 있다. 제3 시간 주기 동안, 래치가 감지 커패시터 상에 존재하는 전하량을 적어도 부분적으로 기초로 하여 선택된 메모리 셀의 논리 상태를 결정하도록 구성될 수 있다.

본 명세서에 기재된 디바이스 및 방법은 여러 혜택 및 이점을 제공할 수 있다. 예를 들어, 이들은 바람직하지 않은 잔류 전하를 설명함으로써 풀 잔류 분극(full remnant polarization)을 생성하도록 강유전성 메모리 셀로부터의 이용 가능한 신호를 증가 또는 향상시키는 풀 바이어스 구현을 제공할 수 있다. 본 명세서에 기재된 바와 같이, 저-전압 래치가 읽기 동작을 위해 채용될 수 있고, 이는 고-전압 배치에 비교할 때 감소된 전력 소비량 또는 우수한 성능(가령, 이득 또는 오정합율)을 가능하게 할 수 있다. 본 명세서에 기재된 기법은 또한 과도하게 복잡한 리프레시 또는 다시 쓰기(write-back) 스킴 없이, 잔류 전하로 인한 문제를 피하거나 완화하는 감지를 가능하게 할 수 있고, 그 밖의 다른 교란-완화 기법보다 더 효율적으로 다이의 영역을 사용하는 기법이 디바이스 상에서 채용될 수 있다.

앞서 소개된 개시의 특징이 메모리 어레이의 맥락에서 이하에서 더 기재된다. 그 후 타깃 셀 상에서 액세스 동작을 수행하기 전에 공통 전도성 라인 및 연관된 메모리 셀 상에 존재하는 잔류 전하를 방전하기 위한 특정 예시가 기재된다. 본 발명의 이들 및 그 밖의 다른 특징이 메모리 어레이에서의 풀 바이어스 감지와 관련된 장치 다이어그램, 시스템 다이어그램, 및 흐름도를 참조하여 더 도시되고 기재된다.

도 1은 본 발명의 다양한 실시예에 따라 메모리 어레이에서의 풀 바이어스 감지를 지원하는 예시적 메모리 어레이(100)를 도시한다. 도 1의 예시에서, 메모리 어레이(100)는 3차원 메모리 어레이이다. 메모리 어레이(100)는 또한 전자 메모리 장치라고 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀(105)을 포함한다. 각각의 메모리 셀(105)은 2개의 상태, 즉,논리 0 및 논리 1을 저장하도록 프로그램될 수 있다. 일부 경우, 메모리 셀(105)은 셋 이상의 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능 상태를 나타내는 전하를 저장하기 위한 커패시터를 포함할 수 있는데, 가령, 충전 및 비충전 커패시터가 두 논리 상태를 각각 나타낼 수 있다. DRAM 아키텍처는 일반적으로 이러한 설계를 이용할 수 있고, 채용되는 커패시터는 선형 전기 분극 속성을 갖는 유전체 물질을 포함할 수 있다. 이와 달리, 강유전성 메모리 셀은 강유전성 물질을 유전체 물질로서 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 충전 레벨이 상이한 논리 상태를 나타낼 수 있다. 강유전성 물질은 비-선형 분극 속성을 가진다. 메모리 셀(105)은 강유전성 메모리 셀일 수 있고, 강유전성 메모리 셀의 일부 상세사항 및 이점이 이하에서 언급된다.

메모리 어레이(100)는 3차원(3D) 메모리 어레이일 수 있고, 둘 이상의 2차원(2D) 메모리 어레이가 위아래로 형성된다. 이는 2D 어레이와 비교할 때 단일 다이 또는 기판 상에 형성될 수 있는 메모리 셀의 수를 증가시킬 수 있고, 따라서 제조 비용을 감소시키거나 메모리 어레이의 성능을 증가시키거나 둘 모두일 수 있다. 도 1에 도시된 예시에 따라, 메모리 어레이(100)는 메모리 셀(105)의 2개의 레벨을 포함하며, 따라서 3차원 메모리 어레이로 간주될 수 있지만, 레벨의 수는 2로 제한되지 않는다. 메모리 셀(105)이 각각의 레벨에 걸쳐 서로 대략 정렬되어 메모리 셀 스택(145)을 형성할 수 있도록 각각의 레벨이 정렬 또는 위치될 수 있다. 또 다른 실시예(도시되지 않음)에서, 메모리 어레이(100)는 단일 레벨 메모리, 가령, 2차원 메모리 어레이일 수 있다.

액세스 동작이라고 지칭될 수 있는 동작, 가령, 읽기 및 쓰기가 가령, 공통 전도성 라인, 가령, 워드 라인(110) 및 디지트 라인(115)의 적절한 조합을 활성화 또는 선택함으로써, 메모리 셀(105) 상에서 수행될 수 있다. 워드 라인(word line)(110)은 또한 액세스 라인(access line) 또는 로우 라인(row line)이라고도 지칭될 수 있고 디지트 라인(115)은 비트 라인(bit line) 또는 컬럼 라인(column line)이라고도 지칭될 수 있다. 워드 라인 및 비트 라인, 또는 이들의 유사어의 지칭이 이해 또는 동작의 손실 없이 상호 교환 가능하다. 워드 라인(110) 및 비트 라인(115)은 어레이를 생성하도록 서로 수직(또는 거의 수직)일 수 있다.

도 1에 도시된 바와 같이, 메모리 셀 스택(145) 내 2개의 메모리 셀(105)이 공통 전도성 라인, 가령, 디지트 라인(115)을 공유할 수 있다. 즉, 디지트 라인(115)은 상부 메모리 셀(105)의 하부 전극과 하부 메모리 셀(105)의 상부 전극과 전자 통신할 수 있다. 상부 메모리 셀(105)은 상부 데크(top deck)라고 지칭될 수 있고 하부 메모리 셀(105)은 하부 데크(bottom deck)라고 지칭될 수 있다. 그 밖의 다른 구성이 가능할 수 있는데, 가령, 제3의 층이 하부 층과 워드 라인(110)을 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)이 2개의 전도성 라인, 가령, 워드 라인(110)과 디지트 라인(115)의 교차부에 위치할 수 있다. 이 교차부는 메모리 셀의 주소로 지칭될 수 있다. 타깃 메모리 셀(105)은 여기된 워드 라인(110)과 디지트 라인(115)의 교차부에 위치하는 메모리 셀(105)일 수 있다, 즉, 워드 라인(110)과 디지트 라인(115)은 이들의 교차부에서 메모리 셀(105)을 읽거나 쓰기 위해 여기될 수 있다. 동일한 워드 라인(110) 또는 디지트 라인(115)과 전자 통신하는(가령, 연결된) 그 밖의 다른 메모리 셀(105)이 비타깃 메모리 셀이라고 지칭될 수 있다.

워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각자의 라인으로 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110)과 디지트 라인(115)은 전도성 물질로 만들어진다. 예를 들어, 워드 라인(110)과 디지트 라인(115)은 금속(가령, 구리, 알루미늄, 금, 텅스텐 등), 금속 합금, 그 밖의 다른 전도성 물질 등으로 만들어질 수 있다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화(가령, 상기 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가)함으로써, 단일 메모리 셀(105)은 자신의 교차부에서 액세스될 수 있다. 메모리 셀(105)을 액세스하는 것이 메모리 셀(105)을 읽거나 쓰는 것을 포함할 수 있다.

일부 아키텍처에서, 셀의 논리 저장 디바이스, 가령, 커패시터가, 선택 구성요소에 의해, 디지트 라인으로부터 전기적으로 고립될 수 있다. 워드 라인(110)은 선택 구성요소에 연결되어 이를 제어할 수 있다. 예를 들어 선택 구성요소는 트랜지스터일 수 있고 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화함으로써 메모리 셀(105)의 커패시터와 이의 대응하는 디지트 라인(115) 간 전기 연결 또는 폐쇄 회로가 야기된다. 그 후 디지트 라인은 메모리 셀(105)을 읽거나 쓰도록 액세스될 수 있다.

메모리 셀(105)의 액세스가 로우 디코더(row decoder)(120) 및 컬럼 디코더(column decoder)(130)를 통해 제어될 수 있다. 일부 예시에서, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 주소를 수신하고 수신된 로우 주소를 기초로 적절한 워드 라인(110)을 활성화하고, 이하에서 기재될 바와 같이, 적절한 워드 라인(110)은 타깃 메모리 셀(105)을 포함하는 데크와 연관된 워드 라인(110)일 수 있다. 마찬가지로, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 주소를 수신하고 적절한 디지트 라인(115)을 활성화한다. 예를 들어, 메모리 어레이(100)는 예시적 어레이의 상부 데크에 대해 WL_T1 내지 WL_TM로 라벨링되고 예시적 어레이의 하부 데크에 대해 WL_B1 내지 WL_BM로 라벨링된 복수의 워드 라인(110) 및 DL_1 내지 DL_N로 라벨링된 복수의 디지트 라인(115)을 포함할 수 있으며, 여기서 M과 N은 어레이 크기에 따라 달라진다. 따라서 워드 라인(110) 및 디지트 라인(115), 가령, WL_T2 및 DL_2을 활성화함으로써, 이들의 교차부에서의 상부 데크의 메모리 셀(105)이 액세스될 수 있다. 예를 들어, WL_B2 및 DL_2를 활성화함으로써, 이들의 교차부에서의 하부 데크의 메모리 셀(105)이 액세스될 수 있다.

액세스되면, 강유전성 커패시터를 가질 수 있는 메모리 셀(105)이 감지 구성요소(125)에 의해 읽히거나 감지되어 메모리 셀(105)의 저장된 논리 상태를 결정할 수 있다. 예를 들어, 메모리 셀(105)을 액세스한 후, 메모리 셀(105)의 강유전성 커패시터가 자신의 대응하는 디지트 라인(115) 상으로 방전될 수 있다. 강유전성 커패시터의 방전은 강유전성 커패시터로의 바이어싱, 또는 전압 인가를 기초로 할 수 있다. 방전은 디지트 라인(115)의 전압의 변경을 초래하며, 이 변경은 감지 구성요소(125)가 기준 전압(도시되지 않음)에 비교함으로써 메모리 셀(105)의 저장된 상태를 결정할 수 있다. 예를 들어, 디지트 라인(115)이 기준 전압보다 높은 전압을 갖는 경우, 감지 구성요소(125)는 메모리 셀(105) 내 저장된 상태가 논리 1이었음을 결정하고 있고, 그 반대의 경우도 마찬가지이다.

감지 구성요소(125)는 신호 내 차이를 검출하고 증폭하기 위해 래칭이라고도 지칭될 수 있는 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 그 후 메모리 셀(105)의 검출된 논리 상태가 컬럼 디코더(130)를 통해 입/출력(135)으로서 출력될 수 있다. 예를 들어, 감지 구성요소(125)는 방전 회로(150)를 포함한다. 방전 회로(150)는 타깃 메모리 셀 상에서 액세스 동작을 수행하기 전에 디지트 라인(115) 및 상기 디지트 라인(115)과 연관된 그 밖의 다른 메모리 셀(105)로부터 하나 이상의 잔류 전하를 방전시키도록 구성된 스위치, 커패시터, 및 그 밖의 다른 전자 구성요소의 임의의 배열을 포함할 수 있다. 방전 회로(150)의 요소 또는 구성요소가 물리적으로 가까이 위치하는 감지 구성요소(125)와 함께 위치하거나 메모리 어레이(100) 전체에 분산될 수 있다. 감지 구성요소(125)는 메모리 어레이(100)의 그 밖의 다른 구성요소보다 낮은 전압으로 동작할 수 있다. 예를 들어, 감지 구성요소(125)는 저전압 래치이거나 이를 포함할 수 있다.

메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 활성화함으로써 설정 또는 써질 수 있다. 앞서 언급된 바와 같이, 워드 라인(110)을 활성화함으로써 메모리 셀(105)의 대응하는 로우가 각자의 디지트 라인(115)으로 전기적으로 연결된다. 워드 라인(110)이 활성화되는 동안 관련 디지트 라인(115)을 제어함으로써, 메모리 셀(105)은 써질 수 있다, 즉, 메모리 셀(105)에 논리 값이 저장될 수 있다. 컬럼 디코더(130)는 메모리 셀(105)에 써질 데이터, 가령, 입/출력(135)을 수락할 수 있다. 강유전성 커패시터 양단에 전압을 인가함으로써 강유전성 메모리 셀(105)은 써질 수 있다. 이 프로세스는 이하에서 더 상세히 기재된다.

일부 메모리 아키텍처에서, 메모리 셀(105)을 액세스하는 것이 저장된 논리 상태를 저하 또는 파괴할 수 있고 본래의 논리 상태를 메모리 셀(105)로 반환하기 위해 다시 쓰기 또는 리프레시 동작이 수행될 수 있다. 예를 들어 DRAM에서, 커패시터는 저장된 논리 상태를 오염시키면서 감지 동작 동안 부분적으로 또는 완전히 방전될 수 있다. 따라서 감지 동작 후 논리 상태는 다시 써질 수 있다. 또한, 단일 워드 라인(110)을 활성화하는 것이 로우의 모든 메모리 셀의 방전을 야기할 수 있고, 따라서 로우의 몇몇 또는 모든 메모리 셀(105)이 다시 써질 필요가 있을 수 있다.

일부 메모리 아키텍처, 가령, DRAM은 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간의 흐름에 따라 자신의 저장된 상태를 잃을 수 있다. 예를 들어 충전된 커패시터가 시간의 흐름에 따라 누설 전류를 통해 방전되어, 저장된 정보의 손실을 야기할 수 있다. 이러한 이들 휘발성 메모리 디바이스의 리프레시율이 비교적 높을 수 있는데, 가령, DRAM 어레이의 경우 초당 수십 리프레시 동작일 수 있고, 이는 상당한 전력 소비를 초래할 수 있다. 메모리 어레이가 점점 더 커질수록, 전력 소비량 증가가, 특히, 유한한 전원, 가령, 배터리에 의존하는 모바일 디바이스에 대해 메모리 어레이의 배치 또는 동작을 막을 수 있다(가령, 전력 공급, 발열, 물질 제한 등). 이하에서 언급된 바와 같이, 강유전성 메모리 셀(105)은 그 밖의 다른 메모리 아키텍처에 비해 개선된 성능을 야기할 수 있는 이로운 속성을 가질 수 있다.

메모리 제어기(140)는 다양한 구성요소, 가령, 로우 디코더(120), 컬럼 디코더(130), 및 감지 구성요소(125)를 통해 메모리 셀(105)의 동작(가령, 읽기, 쓰기, 다시 쓰기, 리프레시 등)을 제어할 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화하기 위해 로우 및 컬럼 주소 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용되는 다양한 전압 전위를 생성 및 제어할 수 있다. 일반적으로, 본 명세서에 기재된 인가된 전압의 진폭, 형태 또는 지속시간이 조절되거나 변경될 수 있고 메모리 어레이(100)를 동작시키기 위한 다양한 동작에 대해 상이할 수 있다. 또한, 메모리 어레이(100) 내 하나, 복수의, 또는 모든 메모리 셀(105)은 동시에 액세스될 수 있는데, 가령, 모든 메모리 셀(105) 또는 메모리 셀(105)의 그룹이 단일 논리 상태로 설정되는 리셋 동작 동안 메모리 어레이(100)의 복수의 또는 모든 셀이 동시에 액세스될 수 있다.

메모리 제어기(140)는 제1 시간 주기 동안 강유전성 메모리 셀과 상기 강유전성 메모리 셀의 액세스 라인에 연결된 선택 구성요소 사이의 중간 전극으로부터 잔류 전하를 방전하고, 상기 제1 시간 주기 후 강유전성 메모리 셀의 디지트 라인과 전자 통신하는 커패시터를 충전하며, 제1 시간 주기 후의 커패시터의 전하량을 적어도 부분적으로 기초로 하여 강유전성 메모리 셀의 논리 상태를 결정하도록, 스위칭 구성요소, 가령, 트랜지스터를 제어하기 위한 수단을 포함할 수 있다.

일부 실시예에서, 커패시터를 충전하는 것은 제2 시간 주기 동안 디지트 라인을 통해 커패시터를 강유전성 메모리 셀에 연결하는 스위칭 구성요소를 활성화하는 것을 포함할 수 있으며, 이때, 제2 시간 주기는 제1 시간 주기 이후일 수 있다. 일부 예시에서, 강유전성 메모리 셀의 논리 상태를 결정하는 것은 제3 시간 주기 동안 커패시터를 래치로 연결하는 스위칭 구성요소를 활성화하는 것을 포함할 수 있으며, 이때 제3 시간 주기는 제2 시간 주기 이후일 수 있고 래치는 강유전성 메모리 셀을 포함하는 메모리 셀 그룹에 대한 서플라이 전압보다 낮을 수 있는 서플라이 전압에 연결될 수 있다.

일부 예시에서, 메모리 제어기(140)는 제3 시간 주기 동안 강유전성 메모리 셀로부터 커패시터를 고립시키도록 스위칭 구성요소를 제어하기 위한 수단을 더 포함할 수 있다. 메모리 제어기(140)는 일부 경우, 제2 시간 주기 동안 강유전성 메모리 셀의 출력을 증폭시키기 위한 스위칭 구성요소를 제어하기 위한 수단을 더 포함할 수 있고, 이때, 강유전성 메모리 셀의 논리 상태가 증폭된 출력을 적어도 부분적으로 기초로 하여 결정될 수 있다. 일부 경우 메모리 제어기(140)는 제1 시간 주기 동안 디지트 라인과 전자 통신할 수 있는 추가 커패시터를 충전하도록 스위칭 구성요소를 제어하기 위한 수단을 더 포함할 수 있다. 일부 예시에서, 메모리 제어기(140)는 제1 시간 주기 동안 디지트 라인과 전자 통신할 수 있는 또 다른 강유전성 메모리 셀과 또 다른 액세스 라인에 연결된 또 다른 선택 구성요소 사이에 위치하는 또 다른 중간 전극으로부터 또 다른 전류 전하를 방전하도록 스위칭 구성요소를 제어하기 위한 수단을 더 포함할 수 있다.

메모리 제어기(140)는 스위칭 구성요소, 가령, 트랜지스터를 제어하여, 액세스 동작을 위한 메모리 셀을 선택하고 - 이때 메모리 셀은 디지트 라인과 전자 통신함 - , 메모리 셀과 전자 통신하는 커패시터를 충전하며 - 이때 커패시터는 제1 시간 주기 이후의 제2 시간 주기 동안 충전되고 메모리 셀과 커패시터 간 공유되는 전하량은 메모리 셀의 논리 상태를 적어도 부분적으로 기초로 함 - , 스위칭 구성요소를 활성화하여 커패시터를 제1 서플라이 전압보다 작은 제2 서플라이 전압에 연결된 래치로 연결하게 하고, 커패시터를 방전함으로써 도출된 래치의 전압을 적어도 부분적으로 기초로 하여 메모리 셀의 논리 상태를 결정하기 위한 수단을 더 포함할 수 있다.

일부 예시에서, 커패시터를 충전하는 것은 제2 시간 주기 동안 디지트 라인을 통해 커패시터를 메모리 셀로 연결하는 스위칭 구성요소를 활성화하는 것을 포함할 수 있다. 일부 예시에서, 스위칭 구성요소를 활성화하는 것은 커패시터를 제1 서플라이 전압으로부터 고립시키는 것을 포함할 수 있다. 일부 예시에서, 스위칭 구성요소는 제1 스위칭 구성요소일 수 있고 구성요소를 활성화하는 것은 커패시터를 래치로 연결하도록 제1 스위칭 구성요소를 활성화하고 커패시터를 가상으로 접지하도록 제2 스위칭 구성요소를 활성화하는 것을 포함할 수 있다.

일부 예시에서, 메모리 셀은 복수의 메모리 셀 중 제1 메모리 셀일 수 있고, 잔류 전하는 복수의 메모리 셀 중 제1 메모리 셀 및 제2 메모리 셀에 대한 이전 액세스 동작과 연관될 수 있다. 일부 예시에서, 메모리 셀은 중간 전극을 통해 선택 구성요소에 연결될 수 있고, 잔류 전하는 중간 전극에 저장될 수 있다.

일부 예시에서, 커패시터는 제1 커패시터일 수 있고 메모리 제어기(140)는 스위칭 구성요소를 제어하여 제1 커패시터 및 래치와 전자 통신할 수 있는 제2 커패시터를 충전하기 위한 수단을 더 포함할 수 있다. 일부 예시에서, 제1 커패시터를 방전하는 것은 제1 커패시터 및 제2 커패시터를 래치로 연결하도록 스위칭 구성요소를 활성화하는 것을 포함할 수 있다.

일부 예시에서, 메모리 제어기(140)는 스위칭 구성요소를 제어하여 제1 시간 주기 동안 메모리 셀을 선택하는 것을 적어도 부분적으로 기초로 하여 메모리 셀과 연관된 잔류 전하를 방전하기 위한 수단을 더 포함할 수 있다.

도 2는 본 발명의 다양한 실시예에 따라 메모리 어레이에서 풀 바이어스 감지를 지원하는 예시적 회로(200)를 도시한다. 회로(200)는 각각 도 1을 참조하여 기재된 바와 같이, 메모리 셀(105), 워드 라인(110), 디지트 라인(115), 감지 구성요소(125), 및 방전 회로(150)의 예시일 수 있는 메모리 셀(105-a), 워드 라인(110-a), 디지트 라인(115-a), 감지 구성요소(125-a), 및 방전 회로(150-a)를 포함한다. 메모리 셀(105-a)은 논리 저장 구성요소, 가령, 제1 플레이트, 셀 플레이트(cell plate)(230), 및 제2 플레이트, 즉, 셀 바텀(cell bottom)(215)을 갖는 커패시터(205)를 포함할 수 있다. 셀 플레이트(230) 및 셀 바텀(215)은 이들 사이에 위치하는 강유전성 물질을 통해 용량성 결합될 수 있다. 메모리 셀(105-a)의 동작을 변경하지 않는 한, 셀 플레이트(230) 및 셀 바텀(215)의 배향은 뒤집힐 수 있다(flip). 회로(200)는 또한 선택 구성요소(220) 및 기준 라인(225)을 포함한다. 셀 플레이트(230)는 플레이트 라인(210)을 통해 액세스될 수 있고 셀 바텀(215)은 디지트 라인(115-a)을 통해 액세스될 수 있다. 앞서 기재된 바와 같이, 커패시터(205)를 충전 또는 방전함으로써 다양한 상태가 저장될 수 있다.

회로(200)에서 나타내어지는 다양한 요소를 동작시킴으로써, 커패시터(205)의 저장된 상태가 읽히거나 감지될 수 있다. 커패시터(205)는 디지트 라인(115-a)과 전자 통신할 수 있다. 예를 들어, 선택 구성요소(220)가 비활성화될 때 커패시터(205)는 디지트 라인(115-a)으로부터 고립될 수 있고, 선택 구성요소(220)가 활성화될 때 커패시터(205)는 디지트 라인(115-a)에 연결될 수 있다. 선택 구성요소(220)를 활성화하는 것은 메모리 셀(105-a)을 선택하는 것으로 지칭될 수 있다. 일부 경우, 선택 구성요소(220)는 트랜지스터이고 이의 동작은 전압을 트랜지스터 게이트에 인가함으로써 제어되며, 이때 전압 크기는 트랜지스터의 임계 크기보다 크다. 워드 라인(110-a)은 선택 구성요소(220)를 활성화할 수 있는데, 예를 들면, 워드 라인(110-a)에 인가되는 전압이 커패시터(205)를 디지트 라인(115-a)과 연결하는 트랜지스터 게이트에 인가된다.

또 다른 예를 들면, 선택 구성요소(220)가 플레이트 라인(210)과 셀 플레이트(230) 사이에 연결되며, 커패시터(205)가 디지트 라인(115-a)과 선택 구성요소(220)의 다른 단자 사이에 있도록, 선택 구성요소(220)와 커패시터(205)의 위치가 스위칭될 수 있다. 이 실시예에서, 선택 구성요소(220)는 커패시터(205)를 통해 디지트 라인(115-a)과 전자 통신하도록 유지할 수 있다. 이 구성은 읽기 동작과 쓰기 동작을 위한 교번 타이밍 및 바이어싱과 연관될 수 있다.

커패시터(205)의 플레이들 간 강유전성 물질 때문에, 이하에서 더 상세히 설명될 바와 같이, 커패시터(205)는 디지트 라인(115-a)으로의 연결 후 방전되지 않을 수 있다. 하나의 스킴에서, 강유전성 커패시터(205)에 의해 저장된 논리 상태를 감지하기 위해, 워드 라인(110-a)은 메모리 셀(105-a)을 선택하도록 바이어싱되고 전압이 플레이트 라인(210)에 인가될 수 있다. 일부 경우, 플레이트 라인(210) 및 워드 라인(110-a)을 바이어싱하기 전에 디지트 라인(115-a)은 가상으로 접지되며 그 후 가상 접지로부터 고립되는데, 이는 "부동(floating)"이라 지칭될 수 있다. 플레이트 라인(210)을 바이어싱하는 것이 커패시터(205) 양단의 전압차(가령, 플레이트 라인(210) 전압 빼기 디지트 라인(115-a) 전압)를 도출할 수 있다. 전압차는 커패시터(205) 상에 저장된 전하량의 변경을 도출할 수 있는데, 이때 저장된 전하량의 변경의 크기는 커패시터(205)의 초기 상태, 가령, 저장된 초기 상태가 논리 1인지 논리 0인지에 따라 달라질 수 있다. 이는 커패시터(205) 상에 저장된 전하량을 기초로 디지트 라인(115-a)의 전압의 변경을 야기할 수 있다. 셀 플레이트(230)로의 전압을 변화시킴에 따른 메모리 셀(105-a)의 동작은 "셀 플레이트 이동"이라 지칭될 수 있다.

디지트 라인(115-a)의 전압의 변경은 이의 고유 커패시턴스(intrinsic capacitance)에 따라 달라질 수 있다. 즉, 전하가 디지트 라인(115-a)을 통해 흐름에 따라, 일부 유한 전하가 디지트 라인(115-a)에 저장될 수 있으며 최종 전압이 고유 커패시턴스에 따라 달라진다. 상기 고유 커패시턴스는 디지트 라인(115-a)의 물리적 특성, 가령, 치수에 따라 달라질 수 있다. 디지트 라인(115-a)은 여러 메모리 셀(105)을 연결할 수 있고 따라서 디지트 라인(115-a)은 무시할 수 없는 커패시턴스(가령, 피코패럿(pF) 수준)를 도출하는 길이를 가질 수 있다. 감지 구성요소(125-a)에 의해, 디지트 라인(115-a)의 최종 전압이 기준(가령, 기준 라인(225)의 전압)에 비교되어, 메모리 셀(105-a) 내 저장된 논리 상태를 결정할 수 있다. 그 밖의 다른 감지 프로세스가 사용될 수 있다.

감지 구성요소(125-a)가 래칭이라고 지칭될 수 있는 신호차를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 감지 구성요소(125-a)는 디지트 라인(115-a)의 전압과 기준 전압일 수 있는 기준 라인(225)의 전압을 수신하고 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 비교를 기초로 더 높거나(가령, 양의 값) 또는 더 낮은(가령, 음의 값 또는 접지) 서플라이 전압으로 구동될 수 있다. 예를 들어, 디지트 라인(115-a)이 기준 라인(225)보다 높은 전압을 갖는 경우, 감지 증폭기 출력은 양의 서플라이 전압으로 구동될 수 있다. 일부 경우, 감지 증폭기가 추가로 디지트 라인(115-a)을 서플라이 전압으로 구동할 수 있다. 그 후 감지 구성요소(125-a)는 메모리 셀(105-a)에 저장된 상태, 가령, 논리 1을 결정하는 데 사용될 수 있는 감지 증폭기의 출력 및/또는 디지트 라인(115-a)의 전압을 래칭할 수 있다. 또는, 디지트 라인(115-a)이 기준 라인(225)보다 낮은 전압을 갖는 경우, 감지 증폭기 출력이 음의 또는 접지 전압으로 구동될 수 있다. 감지 구성요소(125-a)가 감지 증폭기 출력을 유사하게 래칭하여, 메모리 셀(105-a) 내 저장된 상태, 가령, 논리 0을 결정할 수 있다. 그 후 메모리 셀(105-a)의 래칭된 논리 상태가, 예를 들어, 컬럼 디코더(130)를 통해 도 1을 참조한 입/출력(135)으로서 출력된다. 덧붙여, 감지 구성요소(125-a)가 타깃 메모리 셀 상에서 액세스 동작을 수행하기 전에 잔류 전하를 방전하기 위해 방전 회로(150-a)를 더 포함할 수 있다. 방전 회로(150-a)는 다양한 트랜지스터, 증폭기, 커패시터, 전압원, 또는 그 밖의 다른 전자 구성요소를 포함해 본 명세서에 기재된 기능을 수행할 수 있다.

메모리 셀(105-a)을 쓰기 위해, 전압이 커패시터(205) 양단에 인가될 수 있다. 다양한 방법이 사용될 수 있다. 하나의 예시에서, 선택 구성요소(220)는 워드 라인(110-a)을 통해 활성화되어 커패시터(205)를 디지트 라인(115-a)으로 전기적으로 연결할 수 있다. (플레이트 라인(210)을 통해) 셀 플레이트(230)의 전압을 제어하고 (디지트 라인(115-a)을 통해) 셀 바텀(215)의 전압을 제어함으로써 전압이 커패시터(205) 양단에 인가될 수 있다. 논리 0을 쓰기 위해, 셀 플레이트(230)는 하이(high)가 될 수 있다, 즉, 플레이트 라인(210)에 양의 전압이 인가될 수 있으며, 셀 바텀(215)은 로우(low)가 될 수 있다, 즉, 가상으로 접지 또는 음의 전압을 디지트 라인(115-a)에 인가할 수 있다. 반대 프로세스가 논리 1을 쓰도록 수행되며, 여기서 셀 플레이트(230)는 로우가 되고 셀 바텀(215)은 하이가 된다.

도 3은 본 발명의 다양한 실시예에 따라 동작하는 강유전성 메모리 셀에 대한 히스테리시스 곡선(300-a 및 300-b)을 갖는 비선형 전기 속성의 예시를 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 각각 예시적 강유전성 메모리 셀 쓰기 및 읽기 프로세스를 도시한다. 히스테리시스 곡선(300)은 전압차 V의 함수로서 강유전성 커패시터(가령, 도 2의 커패시터(205)) 상에 저장되는 전하량 Q를 나타낸다.

강유전성 물질이 자발적 전기 분극에 의해 특징지어진다, 즉, 전기장이 부재할 때 0 아닌 전기 분극을 유지한다. 예시적 강유전성 물질은 바륨 티타네이트(BaTiO3), 납 티타네이트(PbTiO3), 납 지르코늄 티타네이트(PZT), 및 스트론튬 비스무스 탄탈레이트(SBT)를 포함한다. 본 명세서에 기재된 강유전성 커패시터는 이들 또는 그 밖의 다른 강유전성 물질을 포함할 수 있다. 강유전성 커패시터 내 전기 분극이 강유전성 물질의 표면에서의 순 전하량(net charge)을 도출하고 커패시터 단자를 통해 반대 전하를 끌어당긴다. 따라서 전하가 강유전성 물질과 커패시터 단자의 계면에 저장된다. 비교적 긴 시간 동안, 심지어 무기한으로, 외부 인가되는 전기장 없이 전기 분극이 유지될 수 있기 때문에, 전하 누설이, 가령, DRAM 어레이에서 채용되는 커패시터에 비교될 때 상당히 감소될 수 있다. 이는 일부 DRAM 아키텍처에 대해 앞서 기재된 바와 같이 리프레시 동작을 수행할 필요성을 감소시킬 수 있다.

히스테리시스 곡선(300)은 커패시터의 단일 단자 관점에서 이해될 수 있다. 예를 들어, 강유전성 물질이 음 분극을 갖는 경우, 양 전하가 단자에 누적된다. 마찬가지로, 강유전성 물질이 양 분극을 갖는 경우, 음 전하가 단자에 누적된다. 덧붙여, 히스테리시스 곡선(300)의 전압이 커패시터 양단의 전압차를 나타내고 지향성임이 이해되어야 한다. 예를 들어, 양 전압을 관심 단자(가령, 셀 플레이트(230))에 인가하고 제2 단자(가령, 셀 바텀(215))를 접지(또는 약 0볼트(0V))로 유지함으로써 양의 전압이 구현될 수 있다. 관심 단자를 접지로 유지하고 양 전압을 제2 단자로 인가함으로써 음 전압이 인가될 수 있다, 즉, 관심 단자를 음으로 분극하도록 양 전압이 인가될 수 있다. 마찬가지로, 2개의 양 전압, 2개의 음 전압, 또는 양 전압과 음 전압의 임의의 조합이 적절한 커패시터 단자에 인가되어 히스테리시스 곡선(300)에 나타난 전압차를 생성할 수 있다.

히스테리시스 곡선(300-a)에 나타난 바와 같이, 강유전성 물질이 0 전압차를 갖는 양 또는 음 분극을 유지하여, 2개의 가능한 충전된 상태, 즉, 충전 상태(305)와 충전 상태(310)를 도출할 수 있다. 도 3의 예시에 따라, 충전 상태(305)는 논리 0을 나타내고 충전 상태(310)는 논리 1을 나타낸다. 일부 예시에서, 메모리 셀을 동작시키기 위한 그 밖의 다른 스킴을 수용하도록 각자의 충전 상태의 논리 값이 반전될 수 있다.

전압을 인가함으로써, 강유전성 물질의 전기 분극, 및 따라서 커패시터 단자 상의 전하를 제어함으로써, 논리 0 또는 1이 메모리 셀에 써질 수 있다. 예를 들어, 커패시터 양단에 순 양 전압(315)을 인가함으로써, 충전 상태(305-a)에 도달할 때까지 전하 누적이 도출된다. 전압(315)을 제거하면, 충전 상태(305-a)는 0 전압 전위에서 충전 상태(305)에 이를 때까지 경로(320)를 따른다. 마찬가지로, 충전 상태(310-a)를 도출하는 순 음 전압(325)을 인가함으로써, 충전 상태(310)가 써진다. 음 전압(325)을 삭제한 후, 충전 상태(310-a)가 0 전압에서 충전 상태(310)에 도달할 때까지 경로(330)를 따른다. 또한 충전 상태(305-a 및 310-a)는 잔류 분극(Pr) 값, 즉, 외부 바이어스(가령, 전압) 제거 시 유지되는 분극(또는 전하)으로 지칭될 수 있다. 항전압(coercive voltage)이 전하(또는 분극)가 0인 전압이다.

강유전성 커패시터의 저장된 상태를 읽거나 감지하기 위해, 전압이 커패시터 양단에 인가될 수 있다. 이에 응답하여, 저장된 전하량 Q가 변경되고, 변경 정도가 초기 충전 상태에 따라 달라진다, 즉, 최종 저장 전하(Q)가 충전 상태(305-b 또는 310-b) 중 어느 것이 초기에 저장되었는지에 따라 달라진다. 예를 들어, 히스테리시스 곡선(300-b)은 2개의 가능한 저장된 충전 상태(305-b 및 310-b)를 도시한다. 도 2를 참조하여 설명된 바와 같이 전압(335)이 커패시터 양단에 인가될 수 있다. 그 밖의 다른 경우, 고정 전압이 셀 플레이트에 인가될 수 있고 양 전압으로 나타나지만, 전압(335)은 음 전압일 수 있다. 전압(335)에 응답하여, 충전 상태(305-b)가 경로(340)를 따를 수 있다. 마찬가지로, 충전 상태(310-b)가 초기에 저장된 경우, 경로(345)를 따른다. 충전 상태(305-c) 및 충전 상태(310-c)의 최종 위치는 복수의 인자, 가령, 특정 감지 스킴 및 회로에 따라 달라진다.

일부 경우에서, 최종 전하량이 메모리 셀에 연결된 디지트 라인의 고유 커패시턴스에 따라 달라질 수 있다. 예를 들어 커패시터가 디지트 라인에 전기적으로 연결되고 전압(335)이 인가되는 경우, 디지트 라인의 전압이 이의 고유 커패시턴스 때문에 상승할 수 있다. 따라서 감지 구성요소에서 측정된 전압이 전압(335)과 동일하지 않을 수 있고 대신 디지트 라인의 전압에 따라 달라질 수 있다. 히스테리시스 곡선(300-b) 상의 최종 충전 상태(305-c 및 310-c)의 위치는 디지트 라인의 커패시턴스에 따라 달라질 수 있고 하부-라인 분석을 통해 결정될 수 있다, 즉, 충전 상태(305-c 및 310-c)는 디지트 라인 커패시턴스와 관련하여 정의될 수 있다. 따라서 커패시터의 전압, 전압(350) 또는 전압(355)이 상이할 수 있고 커패시터의 초기 상태에 따라 달라질 수 있다.

디지트 라인 전압을 기준 전압에 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 디지트 라인 전압은 전압(335)과 커패시터 양단의 최종 전압, 전압(350) 또는 전압(355) 간 차이일 수 있다, 즉 (전압(335) - 전압(350)) 또는 (전압(335) - 전압(355)). 기준 전압은 저장된 논리 상태를 결정하기 위해 이의 크기가 두 개의 가능한 디지트 라인 전압의 두 개의 가능한 전압 중간이도록 발생될 수 있다, 즉, 디지트 라인 전압은 기준 전압보다 높거나 낮다. 예를 들어, 기준 전압은 두 개의 양, 즉, (전압(335) - 전압(350))과 (전압(335) - 전압(355))의 평균일 수 있다. 감지 구성요소에 의해 비교되면, 감지된 디지트 라인 전압이 기준 전압보다 높거나 낮도록 결정될 수 있고, 강유전성 메모리 셀의 저장된 논리 값(즉, 논리 0 또는 1)이 결정될 수 있다. 공통 전도성 라인 및 상기 공통 전도성 라인과 연관된 메모리 셀 상에 저장될 수 있는 잔류 전하의 효과를 완화함으로써, 더 많은 전하가 타깃 메모리 셀로부터 추출될 수 있다. 더 많은 전하가 추출되기 때문에, 타깃 셀로부터의 전압차가 더 커지고, 이는 액세스 동작 동안 에러가 발생할 가능성을 낮춘다. 메모리 셀의 중간 전극 상에 저장된 잔류 전하를 설명하기 위해, 타깃 셀로부터 추출된 전하가 다른 경우보다 더 적을 수 있다.

앞서 언급된 바와 같이, 강유전성 커패시터를 이용하지 않는 메모리 셀을 읽는 것이 저장된 논리 상태를 열화 또는 파괴할 수 있다. 그러나 강유전성 메모리 셀은 읽기 동작 후 초기 논리 상태를 유지할 수 있다. 예를 들어, 충전 상태(305-b)가 저장되는 경우, 충전 상태는 읽기 동작 동안 충전 상태(305-c)까지 경로(340)를 따를 수 있고, 전압(335)을 제거한 후, 충전 상태는 반대 방향으로 경로(340)를 따름으로써 초기 충전 상태(305-b)로 복귀할 수 있다.

도 4는 본 발명의 다양한 실시예에 따르는 메모리 어레이에서의 풀 바이어스 감지를 지원하는 메모리 어레이(400)의 예시를 도시한다. 메모리 어레이(400)는 도 1을 참조하여 기재된 메모리 어레이(100)의 실시예일 수 있다. 메모리 어레이(400)는 강유전성 메모리 셀(105-b), 복수의 워드 라인(110-b) 및 복수의 디지트 라인(115-b)을 포함할 수 있다. 메모리 어레이(400)는 공통 전도성 라인(405)(가령, 디지트 라인(115-b)) 및 공통 전도성 라인(405)에 연결된 메모리 셀 그룹(410)을 보여준다. 그룹(410)의 메모리 셀들 중 적어도 하나가 타깃 메모리 셀(415)이고 그룹(410)의 나머지 메모리 셀이 비타깃 메모리 셀(420)이다. 메모리 어레이(100)의 각각의 메모리 셀(105-b)은 강유전성 커패시터(205-a) 및 선택 구성요소(220-a)를 포함한다. 도 4의 예시에서, 선택 구성요소(220-a)는 양방향 다이오드(two-way diode)로 구현될 수 있다. 양방향 다이오드는 제1 전압차가 양방향 다이오드의 2개의 단자 간 제1 임계치를 초과하는 경우, 전류를 제1 방향으로 전도하고, 제2 전압차가 양방향 다이오드의 2개의 단자 간 제2 임계치를 초과하는 경우 전류를 제2 방향으로 전도할 수 있다.

메모리 어레이(400) 또는 그 밖의 다른 아키텍처 내 그 밖의 다른 구성요소에 비해 강유전성 커패시터(205-a) 및 선택 구성요소(220-a)의 고 임피던스 때문에, 강유전성 커패시터(205-a)와 선택 구성요소(220-a) 간 메모리 셀의 일부분이 전하를 저장할 수 있다. 강유전성 커패시터(205-a)와 선택 구성요소(220-a) 간 메모리 셀의 일부분이 때때로 중간 전극(425)이라고 지칭된다.

타깃 메모리 셀(415)의 액세스 동작 동안, 비타깃 메모리 셀(420)의 중간 전극(425)이 액세스 동작 동안 공통 전도성 라인(405)에 인가되는 전압을 기초로 잔류 전하를 저장할 수 있다. 그 후, 또 다른 액세스 동작 동안, 그룹(410)의 임의의 메모리 셀(105-b)의 각자의 중간 전극(425)에 저장된 잔류 전하가 공통 전도성 라인(405) 상의 신호에 기여할 수 있고 신호에 에러를 발생시킨다. 예를 들어, 읽기 동작 동안, 잔류 전하는 읽기 동작 동안 타깃 메모리 셀(415)에 의해 출력되는 신호에 기여할 수 있다. 기여가 충분히 큰 경우, 메모리 어레이(100)는 타깃 메모리 셀(415)로부터 읽히는 신호를 오역할 수 있다.

도 5는 메모리 어레이의 풀 바이어스 감지를 위한 방전 회로(500)의 예시를 도시한다. 방전 회로(500)는 이전 도면을 참조하여 기재된 방전 회로(150)의 예시일 수 있다. 방전 회로(500)는 타깃 메모리 셀(415-a)과 래치(505) 사이에 위치할 수 있다. 일부 예시에서, 방전 회로(500)는, 타깃 메모리 셀(415-a) 상에서 액세스 동작을 수행하기 전에 공통 전도성 라인(405-a)(가령, 디지트 라인) 및 메모리 셀의 연관된 그룹(410) 상에 위치할 수 있는 잔류 전하를 방전하도록 구성된다.

방전 회로(500)는 복수의 스위칭 구성요소(510), 적어도 하나의 커패시터(가령, 감지 커패시터(515)), 증폭기(520) 및 복수의 전압원(525)(가령, Vdd, Vss 등)을 포함할 수 있다. 복수의 스위칭 구성요소(510), 감지 커패시터(515), 증폭기(520) 및 전압원(525)이 공통 전도성 라인(405-a)과 연관된 잔류 전하(가령, 메모리 셀(105)의 중간 전극(425) 상에 저장된 잔류 전하 및 공통 전도성 라인(405) 자체 상에 저장될 수 있는 잔류 전하)를 방전하고, 타깃 메모리 셀(415-a) 상에 저장된 전하를 감지 커패시터(515)로 전송하며, 감지 커패시터(515) 상의 전하의 표현을 래치(505)로 제공하며, 타깃 메모리 셀(415-a)의 논리 상태를 결정하도록 구성된다. 실시예에서, 방전 회로(500)는 래치(505)보다 더 높은 전압의 전압원을 이용한다.

복수의 스위칭 구성요소(510)가 입력 전압에 의해 동작될 수 있는 임의의 유형의 스위치일 수 있다. 예를 들어, 스위칭 구성요소(510)는 트랜지스터의 게이트 전압이 특정 임계치를 초과하는지 여부에 따라 동작을 수행하는 트랜지스터일 수 있다. 또 다른 예를 들면, 스위칭 구성요소(510)는 또 다른 유형의 전자 스위치, 가령, 토글 스위치일 수 있다. 방전 회로(500)의 스위칭 구성요소(510)는 제1 스위칭 구성요소(530), 제2 스위칭 구성요소(535), 제3 스위칭 구성요소(540), 제4 스위칭 구성요소(545), 및 제5 스위칭 구성요소(550)를 포함한다. 특정 스위치 구성요소가 전자 구성요소들을 함께 선택적으로 전기적 연결하도록 구성된다. 예를 들어, 제1 스위칭 구성요소(530)는 감지 커패시터(515)의 제1 단자(555)를 제1 전압원 Vpp로 선택적으로 연결하도록 구성된다. 또 다른 예시에서, 제2 스위칭 구성요소(535)는 감지 커패시터(515)의 제2 단자(560)를 제1 전압원 Vpp에 선택적으로 연결하도록 구성된다. 방전 회로(500)의 스위칭 구성요소(510)의 게이트 전압은 메모리 디바이스의 제어기, 가령, 도 1, 14 및 15에 기재된 메모리 제어기(140, 1415, 1515)에 의해 제어될 수 있다. 메모리 제어기(140, 1415, 1515)는 또한 메모리 어레이(100)를 제어(가령, 액세스 동작을 제어)할 수 있고 래치(505)를 제어할 수 있다. 스위칭 구성요소(510)는 감지 커패시터(515) 및 제1 전압 서플라이에 연결될 수 있고 타깃 메모리 셀(415-a)과 전자 통신할 수 있다.

감지 커패시터(515)는 전하를 저장할 수 있는 임의의 유형의 전자 구성요소, 가령, 커패시터일 수 있다. 일부 예시에서, 감지 커패시터(515)는 메모리 어레이의 타깃 메모리 셀(415-a)로부터 전하를 수신하도록 구성된다. 감지 커패시터(515)는 공통 전도성 라인(405-a)을 통해 타깃 메모리 셀(415-a)과 전자 통신할 수 있다. 일부 경우, 감지 커패시터(515)는 제1 스위칭 구성요소(530)를 통해 공통 전도성 라인(405-a) 및 제1 전압 서플라이에 연결된 제1 단자(555) 및 제2 스위칭 구성요소(535)를 통해 제1 전압 서플라이에 연결된 제2 단자(560)를 포함한다. 일부 경우, 제2 단자(560)는 제3 스위칭 구성요소를 통해 래치(505)에 연결된다. 일부 경우, 감지 커패시터(515)의 제2 단자(560)는 래치(505)와 전자 통신한다. 타깃 강유전성 메모리 셀(415-a)은 공통 전도성 라인(405-a)(가령, 디지트 라인(115))과 전자 통신한다.

증폭기(520)는 캐스코드(cascode) 증폭 디바이스일 수 있다. 증폭기는 공통 전도성 라인(405-a)과 방전 회로(500)의 그 밖의 다른 전자 구성요소 사이에 위치한다. 증폭기(520)는 읽기 동작 동안 타깃 메모리 셀(415-a)에 의해 전송되는 신호를 증폭하도록 구성된다. 증폭기(520)는 타깃 메모리 셀(415-a)과 감지 커패시터(515) 사이에 위치할 수 있고, 여기서 증폭기(520)는 타깃 메모리 셀(415-a)의 출력 신호를 증폭하도록 구성된다. 일부 경우, 증폭기(520)는 캐스코드를 포함한다.

래치(505)는 감지 커패시터(515) 상에 저장되는 전하량을 적어도 부분적으로 기초로 하여 타깃 메모리 셀(415-a)의 논리 상태를 결정할 수 있는 저전압 래치일 수 있다. 실시예에서, 저전압 래치는 방전 회로(500)보다 낮은 전압을 이용해 동작한다. 예를 들어, 저전압 래치는 약 1볼트를 이용해 동작할 수 있다. 래치(505)는 감지 커패시터(515)와 전자 통신할 수 있고 제1 전압 서플라이보다 낮은 제2 전압 서플라이와 연결될 수 있다.

도 6-9는 시간 함수로서 전압 및 전류의 복수의 그래픽 표현(600, 700, 800, 900)을 보여주고 이전 도면에서 나타난 메모리 어레이(100) 상의 동작을 나타낼 수 있다. 각각의 그래픽 표현(600, 700, 800, 900)은 타이밍도를 포함하며 동일한 시간 주기에 걸쳐 플로팅된다. 예를 들어, 방전 회로(500)(또는 메모리 어레이(100)의 그 밖의 다른 구성요소)가 3개의 시간 주기를 이용해 액세스 동작을 수행한다. 제1 시간 주기(t0 내지 t1) 동안, 하나 이상의 잔류 전하가 공통 전도성 라인(405-a) 및 이와 연관된 메모리 셀(415-a, 420-a)로부터 방전될 수 있다. 제2 시간 주기(t1 내지 t2) 동안, 타깃 메모리 셀(415-a) 상에 저장된 전하가 감지 커패시터(515)로 전송될 수 있다. 제3 시간 주기(t2 내지 t3) 동안, 감지 커패시터(515) 상에 존재하는 전압이 래치(505)에 인가될 수 있다. 마지막으로, t4에서, 타깃 메모리 셀(415-a)의 논리 상태가 감지 커패시터(515)로부터 수신된 전압을 기준 전압에 비교함으로써 (가령, 래치(505)에서 또는 래치에 의해) 결정될 수 있다. 그래픽 표현(600, 700, 800, 900)에 의해 나타내어지는 메모리 어레이(100)의 기능 및 동작이 메모리 제어기(140, 1415, 1515)에 의해 제어될 수 있다.

도 6은 도 5에 도시된 방전 회로(500)를 이용해 액세스 동작 동안 타깃 메모리 셀의 제1 공통 전도성 라인 및 제2 공통 전도성 라인 상의 전압의 그래픽 표현(600)을 보여준다. 제1 시간 주기(t0-t1) 동안, 전압이 메모리 블록의 디지트 라인에 인가될 수 있다. t1에서, 디지트 라인과 연관된 하나 이상의 워드 라인의 전압이 조절될 수 있다. 이러한 방식으로 디지트 라인과 연관된 메모리 셀들 중 하나가 타깃 메모리 셀(415-a)로서 선택된다. 예를 들어, 워드 라인 양단의 전압이 감소된다. 이러한 방식으로, 타깃 강유전성 메모리 셀(415-a) 양단의 전압차가 커지고 타깃 메모리 셀의 논리 상태가 읽히거나, 변경되거나, 그 밖의 다른 방식으로 영향받을 수 있다.

도 7은 도 5에 도시된 방전 회로(500)의 스위칭 구성요소(510) 각각에서의 게이트 전압의 그래픽 표현(700)을 도시한다. 실시예에서, 이들 게이트 전압은 메모리 제어기(140)에 의해 제어된다. 또 다른 실시예에서, 게이트 전압은 또 다른 제어기 또는 컴퓨팅 디바이스에 의해 제어될 수 있다. 그래픽 표현(700)은 특정 스위칭이 개방 때 그리고 타깃 메모리 셀(415-a)의 액세스 동작 동안 폐쇄될 때를 도시한다. 그래픽 표현(700)에서 사용될 때, 용어 "폐쇄된"는 스위치가 자신의 전도성 라인이 전기를 전도하도록 허용하는 중임을 의미하고 용어 "개방된"은 스위치가 자신의 전도성 라인이 전기를 전도하도록 허용하지 않는 중임을 의미한다.

앞서 기재된 바와 같이, 액세스 동작의 다양한 기능이 복수의 상이한 시간 주기 동안 수행된다. 앞서 언급된 시간 주기 각각 동안 스위칭 구성요소 및 그 밖의 다른 전자 구성요소의 특정 동작이 도 7, 8 및 9를 참조하여 기재될 것이다. 도 7은 방전 회로(500)의 복수의 스위칭 구성요소(510)의 동작을 특정하게 참조한다. 도 8 및 9는 이들 스위칭 구성요소를 동작시킨 일부 결과를 나타낸다. 결과적으로, 도 8 및 9는 여기서 특정 스위칭 구성요소의 개방 및 폐쇄 결과를 설명하도록 도입되지만, 그 밖의 다른 곳에서도 사용된다. 도 8은 도 5에 도시된 감지 커패시터(515)의 단자에서의 전압의 그래픽 표현(800)을 보여준다. 도 9는 도 5에 도시된 전류의 그래픽 표현(900)을 보여준다.

제1 시간 주기(t0-t1) 동안, 제1 스위칭 구성요소(530), 제2 스위칭 구성요소(535), 및 제5 스위칭 구성요소(550)가 폐쇄되고 제3 스위칭 구성요소(540) 및 제4 스위칭 구성요소(545)가 개방된다. 제1 스위칭 구성요소(530)는 공통 전도성 라인(405-a)을 제1 전압원 Vpp에 연결한다. 제1 전압원 Vpp을 공통 전도성 라인(405-a)(가령, 디지트 라인(115-c))에 인가함으로써, i1, i2, 및 i3로 나타내어지는 복수의 전류가 공통 전도성 라인(405-a)을 따라 그리고 상기 공통 전도성 라인(405-a)과 연관된 메모리 셀(415-a, 420-a)에 도입된다. 도 9에 도시된 바와 같이, 그래픽 표현(900)의 영역(905)이, 전압을 공통 전도성 라인(405-a)에 인가함으로써 소산 및/또는 방전되는 잔류 전하를 나타낸다. 덧붙여, 제2 스위칭 구성요소(535)는 감지 커패시터(515)의 제2 단자(560)를 제1 전압원 Vpp에 연결한다. 도 8에 도시된 바와 같이, 제1 단자(555)와 제2 단자(560) 모두 제1 전압원 Vpp에 연결되기 때문에, 감지 커패시터(515)는 Vpp에 의해 결정되는 전압 레벨을 가진다.

도 7에 도시된 바와 같이, 제2 시간 주기(t1-t2) 동안 t1에서 시작하여, 제1 스위칭 구성요소(530)가 개방된 위치로 변경된다. 이러한 방식으로 공통 전도성 라인(405-a)에 인가되는 전압이 제거되고 타깃 메모리 셀(415-a)의 전하량을 기초로 하는 감지 커패시터(515)를 충전하는 프로세스가 시작된다. 도 6과 관련하여 앞서 기재된 바와 같이, t1에서, 메모리 셀(105-b) 중 하나가 타깃 메모리 셀(415-a)로 선택되도록 워드 라인에서의 전압이 조절된다. 도 9에 도시된 바와 같이, 그래픽 표현(900)의 영역(910)이 자신의 전하를 감지 커패시터(515)로 방전하는 타깃 메모리 셀(415-a)을 나타낸다. 덧붙여, 그래픽 표현(900)의 영역(915)은 도 6에 도시되고 기재된 워드 라인(110) 상의 전압이 t2에서 조절된 후 디지트 라인(115) 상에서의 전류의 변화를 나타낸다. 도 8에 도시된 바와 같이, 타깃 메모리 셀(415-a) 상에 존재하는 전하에 따라 제1 단자(555)의 전압이 변하는 동안 단자(560)에서의 전압이 Vpp에서 정상상태(steady)로 머무른다. t1과 t2 사이의 일부 시간에서, 제2 스위칭 구성요소(535)가 개방 위치로 변한다. 이러한 시간에서, 타깃 메모리 셀(415-a)에서 감지 커패시터(515)로의 전하의 전달이 중단되기 시작할 수 있다.

도 7에 도시된 바와 같이, 제3 시간 주기(t2-t3) 동안, t2에서, 제4 스위칭 구성요소(545)가 폐쇄 위치로 변경된다. 이는 감지 커패시터(515)의 제1 단자(555)를 제2 전압 Vss로 연결한다. 이는 감지 커패시터(515)의 제1 단자(555)를 가상으로 접지한다. t3 바로 전에, 제5 스위칭 구성요소(550)가 개방 위치로 변경되고, 이로 인해 기준 전압을 래치(505)로부터 제거한다. 제3 시간 주기 동안, 감지 커패시터(515)의 제2 단자(560)가 부동상태로 남겨진다. 따라서 어떠한 전류도 감지 커패시터(515) 양단에 흐르지 않을 것이고 감지 커패시터(515)는 자신의 전하를 유지할 것이다. 도 8에 도시된 바와 같이, 감지 커패시터(515)가 자신의 전하를 유지하기 때문에, 제1 단자(555)는 Vss(가령, 가상 접지)로 조절될 것이고 제2 단자(560)는 감지 커패시터(515) 상에 존재하는 전하를 지시하는 전압까지 보상 및 조절될 것이다. 알다시피, 감지 커패시터(515) 상에 존재하는 전하량은 타깃 메모리 셀(415-a) 상에 존재하는 전하량을 적어도 부분적으로 기초로 한다. 래치(505)에 인가되는 기준 전압(Vref)이 타깃 메모리 셀(415-a)의 논리 상태들을 구별할 수 있도록 선택된다. 더 구체적으로, Vref는 제1 논리 상태(가령, 셀=1)와 연관된 제1 전압보다 낮도록 선택될 것이며 제2 논리 상태(가령, 셀=0)와 연관된 제2 전압보다 크도록 선택될 것이다. 그 밖의 다른 실시예에서, 메모리 셀은 셋 이상의 구별되는 논리 상태를 지원할 수 있고 Vref는 상이하게 선택될 수 있거나, 둘 이상의 Vref가 존재할 수 있다. 때때로 t2와 t3 사이에서, 제3 스위칭 구성요소(540)가 폐쇄 위치로 변경된다. 이러한 방식으로, 감지 커패시터(515)의 제2 단자(560)는 래치(505)에 인가된다. t3 바로 전에, 제3 스위칭 구성요소(540)가 개방 위치로 다시 변경된다. 이러한 방식으로, 래치(505)가 타깃 메모리 셀(415-a)의 논리 상태를 결정하는 데 유용한 제2 단자(560) 상의 전압을 감지한다.

도 6-9에 도시되지 않지만, t4에서, 래치(505)가 활성화될 수 있다. 활성화되면, 래치(505)가 제2 단자(560)에서 보이는 전압을 저장하고 이 전압을 Vref에 비교하며, 타깃 메모리 셀(415-a)의 논리 상태를 결정한다.

도 10은 메모리 어레이 내 풀 바이어스 감지를 위한 방전 회로(1000)의 또 다른 예시를 도시한다. 일부 경우, 방전 회로(1000)는 방전 회로(150)의 예시로서 구현될 수 있다. 방전 회로(1000)는 앞서 기재된 방전 회로(500)와 동일한 요소 및 특징부 다수를 포함한다. 방전 회로(500)의 요소와 유사한 넘버링을 갖는 방전 회로(1000)의 요소가 유사하게 구현될 수 있다. 따라서 이들 공통 요소의 상세한 설명은 여기서 반복되지 않는다.

방전 회로(500)와 달리, 방전 회로(1000)는 타깃 메모리 셀(415-b)과 래치(505-a) 사이에 위치한다. 방전 회로(1000)는 타깃 메모리 셀(415-b) 상에서 액세스 동작(가령, 읽기 동작)을 수행하기 전에 공통 전도성 라인(405-b)(가령, 디지트 라인) 및 연관된 메모리 셀 상에 존재할 수 있는 잔류 전하를 방전하도록 구성된다.

방전 회로(1000)가 복수의 스위칭 구성요소(510-a), 감지 커패시터(515-a), 증폭기(520-a), 복수의 전압원(525-a), 및 시프트 커패시터(1065)를 포함할 수 있다. 앞서 언급된 바와 같이, 전자 구성요소(510-a, 515-a, 520-a, 525-a) 및 시프트 커패시터(1065)가 공통 전도성 라인(405-b)과 연관된 잔류 전하(가령, 메모리 셀(105)의 중간 전극(425) 상에 저장된 잔류 전하 및 공통 전도성 라인(405) 자체 상에 저장될 수 있는 잔류 전하)를 방전하고, 타깃 메모리 셀(415-b) 상에 저장된 전하를 감지 커패시터(515-a)로 전송하며, 감지 커패시터(515-a) 상의 전하의 표현을 래치(505-a)로 제공하며, 타깃 메모리 셀(415-b)의 논리 상태를 결정하도록 구성된다. 실시예에서, 방전 회로(1000)는 래치(505-a)보다 높은 전압원을 이용한다.

시프트 커패시터(1065)는 래치(505-a)가 감지 커패시터(515-a) 상의 전압을 읽고 있을 때 감지 커패시터(515-a)에 의해 출력된 전압을 상이한 값으로 이동시키도록 구성된다. 실시예에서, 시프트 커패시터는 래치(505-a)에 의해 수신된 출력 전압을 제1 전압 레벨(Vpp)에서 제2 전압 레벨(Vdd)로 이동하도록 구성된다. 출력 전압이 래치(505-a)를 위한 적절한 레벨에 있음을 보장함으로써, 래치(505-a)에서 나타날 수 있는 출력 전압의 이동이 더 우수한 기능의 래치를 제공할 수 있다. 시프트 커패시터(1065)의 추가 때문에, 방전 회로(1000)는 방전 회로(500)와 상이한 복수의 특징 및 세부사항을 포함한다. 방전 회로(1000)에서 사용되는 기본 요소가 방전 회로(500)의 요소와 유사하게 구현된다(가령, 스위칭 구성요소(510-a)가 스위칭 구성요소(510)와 유사하게 구현된다). 시프트 커패시터(1065)는 전하를 저장할 수 있는 임의의 유형의 전자 구성요소, 가령, 커패시터로 구현될 수 있다. 시프트 커패시터(1065)는 제1 단자(1055)에서 감지 커패시터(515-a) 및 공통 전도성 라인(405-b)에 연결된다. 시프트 커패시터(1065)는 제2 단자(1060)에서 래치(505-a) 및 감지 커패시터(515-a)에 선택적으로 연결된다. 시프트 커패시터(1065)는 공통 전도성 라인(405-b)(가령, 디지트 라인(115)) 및 감지 커패시터(515-a)와 전자 통신할 수 있으며, 이때 시프트 커패시터(1065)는 제1 전압 서플라이보다 낮은 제2 전압 서플라이와 연결된 래치(505-a)와 전자 통신한다. 일부 경우, 시프트 커패시터(1065)는 공통 전도성 라인(405-b)과 연결된 제1 단자(1055)를 포함하고 시프트 커패시터(1065)의 제2 단자(1060)는 또 다른 스위칭 구성요소를 통해 제1 전압 서플라이와 연결된다.

도 11-13은 도 10에 나타난 메모리 어레이(100) 상에 존재하는 시간에 따른 기능으로서의 전압의 복수의 상이한 그래픽 표현(1100, 1200, 1300)을 보여준다. 그래픽 표현(1100, 1200, 1300) 각각이 타이밍도로 구현될 수 있고 동일한 시간 주기 동안 플롯된다. 예를 들면, 방전 회로(1000)는 복수의 기능을 수행하기 위해 2개의 시간 주기를 이용해 액세스 동작을 수행한다. 제1 시간 주기(t0 내지 t1) 동안, 방전 회로(1000)는 공통 전도성 라인(405-b) 및 이의 연관된 메모리 셀(415-b, 420-b)로부터 하나 이상의 잔류 전하를 방전한다. 제1 시간 주기 동안, 시프트 커패시터(1065)는 제2 전압 레벨 Vdd과 동일하도록 충전된다. 제2 시간 주기(t1 내지 t2) 동안, 타깃 메모리 셀(415-b) 상에 저장된 전하가 감지 커패시터(515-a)로 전송된다. 덧붙여, 제2 시간 주기 동안, 감지 커패시터(515-a) 및 시프트 커패시터(1065) 상에 존재하는 전압이 래치(505-a)에 의해 감지될 수 있다. 마지막으로, t4에서, 때때로 t2 후에, 타깃 메모리 셀(415-b)의 논리 상태가, 감지 커패시터(515-a) 및 시프트 커패시터(1065)로부터 수신된 전압을 기준 전압(Vref)에 비교함으로써 결정된다. 그래픽 표현(1100, 1200, 1300)에 의해 나타내어지는 메모리 어레이(100)의 기능 및 동작이 메모리 제어기(140)에 의해 제어될 수 있다. 도 11은 도 10에 도시된 방전 회로(1000)를 이용해 액세스 동작 동안 타깃 메모리 셀(415-b)의 제1 공통 전도성 라인 및 제2 공통 전도성 라인 상의 전압의 그래픽 표현(1100)을 도시한다. 도 10에 나타난 동작은 도 6에 나타난 동작과 유사하다. 따라서 상세한 기재는 여기서 반복되지 않는다.

도 12는 도 10에 나타난 방전 회로(1000)의 스위칭 구성요소(510-a) 각각에서의 게이트 전압의 그래픽 표현(1200)을 도시한다. 실시예에서, 이들 게이트 전압이 메모리 제어기(140)에 의해 제어될 수 있다. 또 다른 실시예에서, 게이트 전압은 또 다른 제어기 또는 컴퓨팅 디바이스에 의해 제어될 수 있다. 그래픽 표현(1200)은 특정 스위치가 개방 상태일 때 및 타깃 메모리 셀(415-b)의 액세스 동작 동안 폐쇄될 때를 나타낸다. 그래픽 표현(1200)에서 사용될 때, 용어 "폐쇄된"는 스위치가 자신의 전도성 라인이 전기를 전도하도록 허용하는 중임을 의미하고 용어 "개방된"은 스위치가 자신의 전도성 라인이 전기를 전도하도록 허용하지 않는 중임을 의미한다.

이미 언급된 바와 같이, 복수의 상이한 시간 주기 동안 액세스 동작의 다양한 기능이 수행된다. 앞서 언급된 시간 주기 각각 동안 스위칭 구성요소 및 그 밖의 다른 전자 구성요소의 특정 동작이 도 12 및 13을 참조하여 기재될 것이다. 도 12는 방전 회로(1000)의 복수의 스위칭 구성요소(510-a)의 동작을 특정하게 지칭한다. 도 13은 이들 스위칭 구성요소를 동작시킨 일부 결과를 나타낸다. 따라서, 도 13은 여기서 특정 스위칭 구성요소의 개방 및 폐쇄의 결과를 설명하도록 도입되지만 그 밖의 다른 곳에서도 사용된다. 도 13은 도 10에 도시된 시프트 커패시터(1065)의 단자에서의 전압의 그래픽 표현(1300)을 보여준다.

제1 시간 주기(t0-t1) 동안, 제1 스위칭 구성요소(1030), 제2 스위칭 구성요소(1035), 및 제4 스위칭 구성요소(1045)가 폐쇄된 동안 제3 스위칭 구성요소(1040)는 개방된다. 제1 스위칭 구성요소(1030)가 제1 단자(1055)를 전압 레벨 Vpp을 갖는 제1 전압원에 연결한다. 따라서, 전압(가령, Vpp)은 공통 전도성 라인(405-b)에 인가되고 하나 이상의 잔류 전하가 공통 전도성 라인(405-b) 및 이와 연관된 메모리 셀(415-b, 420-b)로부터 방전된다. 덧붙여, 제2 스위칭 구성요소(1035)는 제2 단자(1060)를 제2 전압 레벨 Vdd를 갖는 제2 전압 서플라이로 연결하고, 제1 전압 레벨이 제2 전압 레벨과 상이하다. 도 8에 도시된 바와 같이, 제1 시간 주기 동안, 감지 커패시터(515-a) 및 시프트 커패시터(1065)가 제1 전압원 Vpp 및 제2 전압원 Vdd를 이용해 충전된다.

도 12를 참조할 때, 제2 시간 주기(t1-t2) 동안, t1에서 시작하여, 모든 스위칭 구성요소(510-a)가 충전된다. 제1 스위칭 구성요소(1030), 제2 스위칭 구성요소(1035), 및 제4 스위칭 구성요소(1045)가 개방 위치로 변경되는 동안 제3 스위칭 구성요소(1040)는 폐쇄 위치로 변경된다. 동시에, 타깃 메모리 셀(415-b)의 워드 라인이 선택된다. 이렇게 함으로써, 이제 제1 및 제2 전압원이 제1 단자(1055) 및 제2 단자(1060) 모두로부터 분리되는 동안 래치(505-a)가 제2 단자(1060)에 연결된다. 덧붙여, 타깃 메모리 셀(415-b)이 제1 단자(1055)에 연결된다. 도 13에 도시된 바와 같이, 이로써, 타깃 메모리 셀(415-b)의 강유전성 커패시터 상에 저장된 전하가 제1 단자(1055) 및 제2 단자(1060)에서 나타나는 전압에 영향을 미친다. 래치(505-a)에 인가되는 기준 전압(Vref)이 타깃 메모리 셀(415-b)의 논리 상태들을 구별할 수 있도록 선택된다. 도 11-13에 나타나지 않지만, 이따금 t2 후에 발생할 수 있는 t4에서, 래치(505-a)가 활성화된다. 활성화되면, 래치(505-a)가 제2 단자(1060)에서 나타나는 전압을 저장하고 이 전압을 Vref에 비교하며, 타깃 메모리 셀(415-b)의 논리 상태를 결정한다. 덧붙여, t2 후 일부 시점에서 제3 스위칭 구성요소(1040)가 개방 위치에서 폐쇄 위치로 변경될 수 있다.

도 14는 본 발명의 다양한 실시예에 따라 메모리 어레이에서의 풀 바이어스 감지를 지원하는 메모리 어레이(1405)의 블록도(1400)를 보여준다. 메모리 어레이(1405)는 전자 메모리 장치로 지칭될 수 있고 도 1을 참조하여 기재된 바와 같이 메모리 어레이(100)의 구성요소일 수 있다.

메모리 어레이(1405)는 하나 이상의 메모리 셀(1410), 메모리 제어기(1415), 워드 라인(1420), 플레이트 라인(1425), 기준 구성요소(1430), 감지 구성요소(1435), 디지트 라인(1440) 및 래치(1445)를 포함할 수 있다. 이들 구성요소는 서로 전자 통신할 수 있고 본 명세서에 기재된 기능들 중 하나 이상을 수행할 수 있다. 일부 경우, 메모리 제어기(1415)는 바이어싱 구성요소(1450) 및 타이밍 구성요소(1455)를 포함할 수 있다.

메모리 제어기(1415)는 도 1 및 2를 참조하여 기재된 워드 라인(110), 디지트 라인(115), 감지 구성요소(125) 및 플레이트 라인(210)의 예시일 수 있는 워드 라인(1420), 디지트 라인(1440), 감지 구성요소(1435), 및 플레이트 라인(1425)과 전자 통신할 수 있다. 메모리 어레이(1405)는 기준 구성요소(1430) 및 래치(1445)를 더 포함할 수 있다. 메모리 어레이(1405)의 구성요소는 서로 전자 통신할 수 있고 도 1 내지 4를 참조하여 기재된 기능들 중 일부를 수행할 수 있다. 일부 경우, 기준 구성요소(1430), 감지 구성요소(1435), 및 래치(1445)가 메모리 제어기(1415)의 구성요소일 수 있다. 또 다른 경우, 래치(1445)는 도 5 및 10을 참조하여 기재된 래치(505)의 예시일 수 있다.

일부 예시에서, 디지트 라인(1440)은 감지 구성요소(1435) 및 강유전성 메모리 셀(1410)의 강유전성 커패시터와 전자 통신한다. 강유전성 메모리 셀(1410)은 논리 상태(가령, 제1 또는 제2 논리 상태)로 써질 수 있다. 워드 라인(1420)은 메모리 제어기(1415) 및 강유전성 메모리 셀(1410)의 선택 구성요소와 전자 통신할 수 있다. 플레이트 라인(1425)은 메모리 제어기(1415) 및 강유전성 메모리 셀(1410)의 강유전성 커패시터와 전자 통신할 수 있다. 감지 구성요소(1435)는 메모리 제어기(1415), 디지트 라인(1440), 래치(1445), 및 기준 라인(1460)과 전자 통신할 수 있다. 기준 구성요소(1430)는 기준 라인(1460)을 통해 메모리 제어기(1415)와 전자 통신할 수 있다. 감지 제어 라인(1465)은 감지 구성요소(1435) 및 메모리 제어기(1415)와 전자 통신할 수 있다. 이들 구성요소는 또한 메모리 어레이(1405) 내부 및 외부 모두에서, 앞서 나열되지 않은 구성요소에 추가로, 그 밖의 다른 구성요소, 연결, 또는 버스를 통해, 타 구성요소와 전자 통신할 수 있다.

메모리 제어기(1415)는 전압을 이들 다양한 노드에 인가함으로써 워드 라인(1420), 플레이트 라인(1425), 또는 디지트 라인(1440)을 활성화하도록 구성될 수 있다. 예를 들어, 앞서 기재된 바와 같이 바이어싱 구성요소(1450)는 메모리 셀(1410)을 읽거나 쓰기 위해 메모리 셀(1410)을 동작시키도록 전압을 인가하도록 구성될 수 있다. 일부 경우, 메모리 제어기(1415)는 도 1을 참조하여 기재된 바와 같이 로우 디코더, 컬럼 디코더, 또는 둘 모두를 포함할 수 있다. 이는 메모리 제어기(1415)가 하나 이상의 메모리 셀(105)을 액세스할 수 있게 할 수 있다. 바이어싱 구성요소(1450)는 감지 구성요소(1435)에 대한 기준 신호를 생성하기 위해 전압 전위를 기준 구성요소(1430)를 더 제공할 수 있다. 덧붙여, 바이어싱 구성요소(1450)는 감지 구성요소(1435)의 동작을 위한 전압 전위를 제공할 수 있다.

일부 경우, 메모리 제어기(1415)는 타이밍 구성요소(1455)를 이용해 자신의 동작을 수행할 수 있다. 예를 들어, 타이밍 구성요소(1455)는 다양한 워드 라인 선택 또는 플레이트 바이어싱의 타이밍, 가령, 본 명세서에 기재된 메모리 기능, 가령, 읽기 및 쓰기를 수행하기 위해 스위칭 및 전압 인가를 위한 타이밍을 제어할 수 있다. 일부 경우, 타이밍 구성요소(1455)는 바이어싱 구성요소(1450)의 동작을 제어할 수 있다.

기준 구성요소(1430)는 감지 구성요소(1435)를 위한 기준 신호를 생성하도록 다양한 구성요소를 포함할 수 있다. 기준 구성요소(1430)는 기준 신호를 생성하도록 구성된 회로를 포함할 수 있다. 일부 경우, 기준 구성요소(1430)는 그 밖의 다른 강유전성 메모리 셀(105)을 이용해 구현될 수 있다. 감지 구성요소(1435)는 메모리 셀(1410)로부터의 (디지트 라인(1440)을 통한) 신호를 기준 구성요소(1430)로부터의 기준 신호에 비교할 수 있다. 그 후 논리 상태를 결정하면, 감지 구성요소가 출력을 래치(1445)에 저장할 수 있으며, 이는 메모리 어레이(1405)가 일부인 전자 디바이스의 동작에 따라 사용될 수 있다. 감지 구성요소(1435)가 래치 및 강유전성 메모리 셀과 전자 통신하는 감지 증폭기를 포함할 수 있다.

메모리 제어기(1415)는 도 15를 참조하여 기재된 메모리 제어기(1515)의 실시예일 수 있다.

메모리 제어기(1415)는 제1 시간 주기 동안 강유전성 메모리 셀과 상기 강유전성 메모리 셀의 액세스 라인에 연결된 선택 구성요소 사이의 중간 전극으로부터 잔류 전하를 방전하고, 제1 시간 주기 후에 강유전성 메모리 셀의 디지트 라인과 전자 통신하는 커패시터를 충전하고, 제1 시간 주기 후에 커패시터의 전하량을 기초로 강유전성 메모리 셀의 논리 상태를 결정하며, 액세스 동작을 위한 메모리 셀을 선택하고 - 메모리 셀은 디지트 라인과 전기적으로 통신함 - , 메모리 셀과 전자 통신하는 커패시터를 충전하며 - 커패시터는 제1 시간 주기 이후인 제2 시간 주기 동안 충전되고, 메모리 셀과 커패시터 간에 공유되는 전하량은 메모리 셀의 논리 상태를 기초로 함 - , 커패시터를 제1 서플라이 전압보다 작은 제2 서플라이 전압에 연결된 래치에 연결하도록 스위칭 구성요소를 활성화하며, 커패시터를 방전함으로써 도출된 래치의 전압을 기초로 메모리 셀의 논리 상태를 결정할 수 있다.

일부 예시에서, 메모리 어레이(1405)는 3차원 교차점 어레이의 메모리 셀, 메모리 셀과 전자 통신하는 복수의 스위칭 구성요소, 메모리 셀과 전자 통신하는 제어기 및 복수의 스위칭 구성요소를 포함할 수 있고, 제어기는 잔류 전하를 메모리 셀과 3차원 교차점 어레이의 액세스 라인에 연결된 선택 구성요소 사이의 중간 전극으로부터 방전시키고, 중간 전극을 방전시킨 후 3차원 교차점 어레이의 디지트 라인을 통해 메모리 셀과 전자 통신하는 커패시터를 충전하며, 커패시터의 전하량을 적어도 부분적으로 기초로 하여 메모리 셀의 논리 상태를 결정하도록 동작 가능하다. 또 다른 예시에서, 메모리 어레이(1405)는 2차원 메모리 어레이일 수 있다.

도 15는 본 발명의 다양한 실시예에 따라 메모리 어레이에서의 풀 바이어스 감지를 지원하는 디바이스(1505)를 포함하는 시스템(1500)의 다이어그램이다. 디바이스(1505)는 가령, 도 1을 참조하여 앞서 기재된 메모리 어레이(100)의 구성요소의 예시이거나 이를 포함할 수 있다.

디바이스(1505)는 양방향 음성 및 데이터 통신을 위한 구성요소, 가령, 송신 및 수신 통신을 위한 구성요소, 가령, 메모리 제어기(1515), 메모리 셀(1520), BIOS 구성요소(1525), 프로세서(1530), I/O 제어 구성요소(1535), 및 주변 구성요소(1540)를 포함할 수 있다.

메모리 제어기(1515)는 본 명세서에 기재된 바와 같이 하나 이상의 메모리 셀을 동작시킬 수 있다. 구체적으로, 메모리 제어기(1515)는 메모리 어레이에서의 풀 바이어스 감지를 지원하도록 구성될 수 있다. 일부 경우, 메모리 제어기(1515)는 도 1을 참조하여 기재된 바와 같이, 로우 디코더, 컬럼 디코더, 또는 둘 모두를 포함할 수 있다.

메모리 셀(1520)은 본 명세서에 기재된 바와 같이 정보를 (즉, 논리 상태의 형태로) 저장할 수 있다.

BIOS 구성요소(1525)는 다양한 하드웨어 구성요소를 초기화하고 실행시킬 수 있는 펌웨어로서 동작하는 기본 입/출력 시스템(BIOS)을 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(1525)는 또한 프로세서와 다양한 그 밖의 다른 구성요소, 가령, 주변 구성요소, 입/출력 제어 구성요소 등 간 데이터 흐름을 더 관리할 수 있다. BIOS 구성요소(1525)는 리드 온리 메모리(ROM), 플래시 메모리, 또는 그 밖의 다른 임의의 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.

프로세서(1530)는 지능형 하드웨어 디바이스(가령, 범용 프로세서, 디지털 신호 프로세서(DSP), 중앙 처리 장치(CPU), 마이크로제어기, 주문형 집적 회로(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA), 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직 구성요소, 이산 하드웨어 구성요소, 또는 이들의 임의의 조합)를 포함할 수 있다. 일부 경우, 프로세서(1530)는 메모리 제어기를 이용해 메모리 어레이를 동작시키도록 구성될 수 있다. 또 다른 경우, 메모리 제어기는 프로세서(1530)로 일체 구성될 수 있다. 프로세서(1530)는 다양한 기능 (가령, 메모리 어레이에서 풀 바이어스 감지를 지원하는 기능 또는 작업)을 수행하도록 메모리에 저장된 컴퓨터 판독형 명령을 실행하도록 구성될 수 있다.1530.

입/출력(I/O) 제어 구성요소(1535)는 디바이스(1505)를 위한 입력 및 출력 신호를 관리할 수 있다. 입/출력 제어 구성요소(1535)는 디바이스(1505)로 일체 구성되지 않는 주변장치를 더 관리할 수 있다. 일부 경우, 입/출력 제어 구성요소(1535)는 외부 주변장치로의 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우, I/O 제어 구성요소(1535)는 운영 체제, 가령, iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX®, 또는 그 밖의 다른 공지된 운영 체제를 이용할 수 있다.

주변 구성요소(1540)는 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스를 위한 인터페이스를 포함할 수 있다. 예시는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB(universal serial bus) 제어기, 직렬 또는 병렬 포트, 또는 주변 카드 슬롯, 가령, 주변 구성요소 인터커넥트(PCI), 또는 가속 그래픽 포트(AGP) 슬롯을 포함할 수 있다.

입력(1545)은 디바이스(1505) 또는 이의 구성요소로 입력을 제공하는 디바이스(1505) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 타 디바이스와의 또는 타 디바이스들 간 인터페이스를 포함할 수 있다. 일부 경우, 입력(1545)은 I/O 제어 구성요소(1535)에 의해 관리될 수 있으며 주변 구성요소(1540)를 통해 디바이스(1505)와 대화할 수 있다.

또한 출력(1550)은 디바이스(1505) 또는 이의 임의의 구성요소로부터의 출력을 수신하도록 구성된 디바이스(1505) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(1550)의 예시가 디스플레이, 오디오 스피커, 인쇄 디바이스, 또 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우, 출력(1550)은 주변 구성요소(들)(1540)를 통해 디바이스(1505)와 인터페이싱하는 주변 요소일 수 있다. 일부 경우, 출력(1550)은 I/O 제어 구성요소(1535)에 의해 관리될 수 있다.

디바이스(1505)의 구성요소는 이들의 기능을 수행하도록 설계된 회로를 포함할 수 있다. 이는 본 명세서에 기재된 기능을 수행하도록 구성된 다양한 회로 요소, 가령, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항, 증폭기, 또는 그 밖의 다른 활성 또는 비활성 요소를 포함할 수 있다.

도 16은 본 발명의 다양한 실시예에 따라 메모리 어레이에서의 풀 바이어스 감지를 위한 방법(1600)을 도시하는 흐름도를 나타낸다. 방법(1600)의 동작은 본 명세서에 기재된 바와 같이 메모리 어레이(100) 또는 이의 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1600)의 동작은 도 1, 14 및 15를 참조하여 기재된 바와 같이 메모리 제어기에 의해 수행될 수 있다. 일부 예시에서, 메모리 어레이(100)는 이하에서 기재될 기능을 수행하도록 디바이스의 기능 요소를 제어하기 위한 코드 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 어레이(100)는 특수 목적 하드웨어를 이용해 이하에서 기재되는 기능의 일부분을 수행할 수 있다.

블록(1605)에서, 방법(1600)은 액세스 동작을 수행하는 타깃 메모리 셀을 선택하는 단계를 포함할 수 있다. 이 초기 선택은 전압을 디지트 라인 및 워드 라인에 인가함으로써 타깃 메모리 셀을 실제로 선택하는 것과 상이할 수 있다. 대신, 이 선택 프로세스는 타깃 메모리 셀을 물리적으로 선택하기 전에 메모리 제어기에 의해 이뤄질 수 있다. 액세스 동작은 쓰기 동작, 읽기 동작, 리프레시 동작, 또는 메모리 셀을 이용해 수행될 수 있는 그 밖의 다른 임의의 유형의 동작을 포함할 수 있다. 일부 경우, 액세스 동작을 위해 선택된 메모리 셀은 디지트 라인과 전자 통신한다. 블록(1605)에서의 동작은, 도 1, 14 및 15를 참조하여 기재된 바와 같이, 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

블록(1610)에서, 방법(1600)은 제1 시간 주기 동안 강유전성 메모리 셀과 상기 강유전성 메모리 셀의 액세스 라인에 연결된 선택 구성요소 사이의 중간 전극으로부터 잔류 전하를 방전할 수 있다. 메모리 셀 상에서 액세스 동작을 수행함으로써 잔류 전하가 공통 전도성 라인 및 상기 공통 전도성 라인과 연관된 메모리 셀 상에 쌓일 수 있다. 타깃 메모리 셀 상의 액세스 동작 동안, 이들 잔류 전하는 타깃 메모리 셀로부터 출력된 신호에 기여할 수 있다. 이들 경우, 잔류 전하의 기여는 타깃 메모리 셀 상에 저장되는 데이터로 에러를 도입하거나 메모리 어레이(100)가 타깃 메모리 셀 상에 저장된 논리 상태를 오역하게 할 수 있다.

일부 경우, 방전은 공통 전도성 라인(가령, 디지트 라인) 및 상기 공통 전도성 라인에 전기적으로 연결된 메모리 셀의 중간 전극 상에 존재하는 복수의 잔류 전하를 방전하는 것을 포함할 수 있다. 일부 경우, 방법(1600)은 제1 시간 주기 동안 디지트 라인과 전자 통신하는 또 다른 강유전성 메모리 셀과 또 다른 액세스 라인에 연결된 또 다른 선택 구성요소 사이에 위치하는 또 다른 중간 전극으로부터 또 다른 잔류 전하를 방전시킬 수 있다. 용어 "액세스 라인"'은 용어 "공통 전도성 라인", "워드 라인", "디지트 라인", "비트 라인", 또는 그 밖의 다른 유사한 명명법과 상호 교환 가능하게 사용될 수 있다. 일부 경우, 메모리 어레이는 제1 시간 주기 동안 메모리 셀의 선택을 적어도 부분적으로 기초로 하여 메모리 셀과 연관된 잔류 전하를 방전할 수 있다. 일부 경우, 메모리 셀은 복수의 메모리 셀 중 제1 메모리 셀이고, 잔류 전하는 복수의 메모리 셀 중 제1 메모리 셀 또는 제2 메모리 셀에 대한 이전 액세스 동작과 연관된다. 일부 경우, 메모리 셀은 중간 전극을 통해 선택 구성요소에 연결되고, 잔류 전하는 중간 전극에 저장된다. 더 구체적으로, 잔류 전하는 공통 전도성 라인에 연결된 메모리 셀의 중간 전극 내에 구축될 수 있다. 블록(1610)에서의 동작은 도 1, 14 및 15를 참조하여 기재된 바와 같이 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

블록(1615)에서, 방법(1600)은 제1 시간 주기가 경과됐는지 여부를 결정할 수 있다. 제1 시간 주기가 경과되지 않은 경우, 방법(1600)은 블록(1610)으로 복귀하고 잔류 전하를 계속 방전할 수 있다. 제1 시간 주기가 경과된 경우, 방법(1600)은 블록(1620)을 수행할 수 있다. 도 1, 14 및 15를 참조하여 기재된 바와 같이 블록(1615)에서의 동작이 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

블록(1620)에서, 방법(1600)은 제1 시간 주기 후에 강유전성 메모리 셀의 디지트 라인과 전자 통신하는 커패시터를 충전할 수 있다. 일부 경우, 제1 커패시터는 감지 커패시터이고 제2 시간 주기 동안 충전된다. 충전의 일부로서, 메모리 어레이는 제2 시간 주기 동안 디지트 라인을 통해 커패시터를 강유전성 메모리 셀에 연결하는 스위칭 구성요소를 활성화할 수 있으며, 이때 제2 시간 주기는 제1 시간 주기 이후이다. 덧붙여, 방전 회로 내 증폭기가 제2 시간 주기 동안 강유전성 메모리 셀의 출력을 증폭할 수 있으며, 강유전성 메모리 셀의 논리 상태가 증폭된 출력을 적어도 부분적으로 기초로 하여 결정된다. 예를 들어, 메모리 셀의 출력이 감지 커패시터로 전송될 때 증폭될 수 있다.

일부 경우, 방법(1600)은 메모리 셀과 전자 통신하는 커패시터를 충전할 수 있으며, 커패시터는 제1 시간 주기 이후인 제2 시간 주기 동안 충전되고 메모리 셀과 커패시터 간에 공유되는 전하량이 메모리 셀의 논리 상태를 적어도 부분적으로 기초로 한다. 제2 시간 주기 동안, 방법(1600)은 제2 시간 주기 동안 디지트 라인을 통해 커패시터를 메모리 셀로 연결하는 스위칭 구성요소를 활성화할 수 있다. 일부 경우, 방법(1600)은 커패시터를 제1 전압 서플라이로부터 고립시킬 수 있다. 블록(1620)에서의 동작은 도 1, 14 및 15를 참조하여 기재된 바와 같이 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

블록(1625)에서, 방법(1600)은 제2 시간 주기가 경과됐는지 여부를 결정할 수 있다. 제2 시간 주기가 경과되지 않은 경우, 방법(1600)은 블록(1620)으로 복귀하고 감지 커패시터를 계속 충전할 수 있다. 제2 시간 주기가 경과된 경우, 방법(1600)은 블록(1630)을 수행할 수 있다. 블록(1625)에서의 동작은 도 1, 14 및 15를 참조하여 기재된 바와 같이 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

블록(1630)에서, 방법(1600)은 커패시터를 제1 서플라이 전압보다 작은 제2 서플라이 전압에 연결된 래치에 연결하도록 스위칭 구성요소를 활성화할 수 있다. 더 구체적으로, 방법(1600)은 커패시터를 래치에 연결하도록 제1 스위칭 구성요소를 활성화하고, 커패시터를 가상으로 접지하도록 제2 스위칭 구성요소를 활성화할 수 있다. 이러한 방식으로, 커패시터의 제1 단자가 가상으로 접지되고 커패시터의 제2 단자가 부유 상태로 남겨진다. 이 구성 덕분에, 제2 단자 상에서 나타나는 전압이 감지 커패시터의 전하를 가리킬 수 있고, 더 나아가 메모리 셀의 논리 상태를 가리킬 수 있다.

일부 경우, 방법(1600)은 제3 시간 주기 동안 커패시터를 래치로 연결하는 스위칭 구성요소를 활성화할 수 있고, 이때 제3 시간 주기는 제2 시간 주기 이후이며 래치는 강유전성 메모리 셀을 포함하는 메모리 셀의 그룹에 대한 서플라이 전압보다 낮은 서플라이 전압에 연결된다. 일부 경우, 방법(1600)은 제3 시간 주기 동안 커패시터를 강유전성 메모리 셀로부터 고립시킬 수 있다. 블록(1630)에서의 동작은 도 1, 14 및 15를 참조하여 기재된 바와 같이 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

블록(1635)에서, 방법(1600)은 제3 시간 주기가 경과됐는지 여부를 결정할 수 있다. 제3 시간 주기가 경과되지 않은 경우, 방법(1600)은 블록(1630)으로 복귀하고 감지 커패시터를 래치로 계속 연결할 수 있다. 제3 시간 주기가 경과된 경우, 방법(1600)은 블록(1640)을 수행할 수 있다. 블록(1635)에서의 동작은 도 1, 14 및 15을 참조하여 기재된 바와 같이 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

블록(1640)에서, 방법(1600)은 제1 시간 주기 이후에 커패시터(가령, 감지 커패시터)의 전하량을 적어도 부분적으로 기초로 하여 강유전성 메모리의 논리 상태를 결정할 수 있다. 일부 경우, 방법(1600)은 제3 시간 주기 동안 논리 상태를 결정할 수 있다. 앞서 언급된 바와 같이, 감지 커패시터의 제2 단자 상의 전압이 타깃 메모리 셀 상에 존재하는 전하를 지시할 수 있다. 기준 전압의 전압 레벨이 메모리 셀의 논리 상태에 따라 제2 단자 상의 기대 값을 적어도 부분적으로 기초로 하여 선택된다. 방법(1600)은 감지 커패시터의 출력을 기준 전압에 비교하여 메모리 셀의 논리 상태를 결정할 수 있다. 일부 경우, 방법(1600)은 커패시터를 래치로 연결함으로써 도출된 래치의 전압을 적어도 부분적으로 기초로 하여 메모리 셀의 논리 상태를 결정할 수 있다. 블록(1640)에서의 동작은 도 1, 14 및 15를 참조하여 기재된 바와 같이, 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

도 17은 본 발명의 다양한 실시예에 따라 메모리 어레이에서의 풀 바이어스 감지를 위한 방법(1700)을 도시하는 흐름도를 나타낸다. 방법(1700)의 동작은 본 명세서에 기재된 바와 같이 메모리 어레이(100) 또는 이의 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1700)의 동작은 도 1, 14 및 15를 참조하여 기재된 바와 같이 메모리 제어기에 의해 수행될 수 있다. 일부 예시에서, 메모리 어레이(100)는 이하에서 기재된 기능을 수행하도록 디바이스의 기능 요소를 제어하기 위한 코드의 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 어레이(100)는 특수 목적 하드웨어를 이용해 이하에서 기재된 기능 중 일부를 수행할 수 있다.

블록(1705)에서, 방법(1700)은 액세스 동작이 수행되는 타깃 메모리 셀을 선택할 수 있다. 이 초기 선택이 디지트 라인 및 워드 라인으로 전압을 인가함으로써 타깃 메모리 셀을 실제로 선택하는 것과 상이할 수 있다. 대신, 이 선택 프로세스는 타깃 메모리 셀을 물리적으로 선택하기 전에 메모리 제어기에 의해 이뤄질 수 있다. 액세스 동작은 메모리 셀을 이용해 수행될 수 있는 쓰기 동작, 읽기 동작, 리프레시 동작, 또는 그 밖의 다른 임의의 유형의 동작을 포함할 수 있다. 일부 경우, 액세스 동작을 위해 선택된 메모리 셀은 디지트 라인과 전자 통신한다. 블록(1705)에서의 동작이 도 1, 14 및 15를 참조하여 기재된 바와 같이 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

블록(1710)에서, 방법(1700)은 제1 시간 주기 동안 강유전성 메모리 셀과 상기 강유전성 메모리 셀의 액세스 라인에 연결된 선택 구성요소 사이의 중간 전극으로부터 잔류 전하를 방전할 수 있다. 메모리 셀 상에서 액세스 동작을 수행함으로써 잔류 전하가 공통 전도성 라인 및 상기 공통 전도성 라인과 연관된 메모리 셀 상에 쌓일 수 있다. 타깃 메모리 셀 상의 액세스 동작 동안, 이들 잔류 전하는 타깃 메모리 셀로부터 출력되는 신호에 기여할 수 있다. 일부 경우, 잔류 전하의 기여는 타깃 메모리 셀에 저장되는 데이터에 에러를 유도하거나 메모리 어레이(100)가 타깃 메모리 셀 상에 저장된 논리 상태를 오역하게 할 수 있다.

일부 경우, 방법(1700)은 제1 시간 주기 동안 디지트 라인과 전자 통신할 수 있는 추가 커패시터를 충전할 수 있다. 이 예시에서, 추가 커패시터는 시프트 커패시터일 수 있고 래치에 의해 나타나듯이 감지 커패시터의 출력 전압을 변경하는 데 사용될 수 있다. 예를 들어, 시프트 커패시터는 래치로 입력되기 더 적합하도록 전압을 변경할 수 있다. 보통, 감지 커패시터 상의 전압 및 전하가 방전 회로의 동작 수요에 의해 좌우될 수 있다. 일부 경우, 방법(1700)은 제1 커패시터 및 래치와 전자 통신하는 제2 커패시터를 충전할 수 있다. 일부 경우, 방법(1700)은 제1 커패시터 및 제2 커패시터를 래치로 연결하도록 스위칭 구성요소를 활성화할 수 있다. 블록(1710)에서의 동작이 도 1, 14 및 15를 참조하여 기재된 바와 같이 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

블록(1715)에서, 방법(1700)은 제1 시간 주기가 경과됐는지 여부를 결정할 수 있다. 제1 시간 주기가 경과되지 않은 경우, 방법(1700)은 블록(1710)으로 복귀하고 잔류 전하를 계속 방전하거나 및/또는 추가 커패시터를 충전할 수 있다. 제1 시간 주기가 경과된 경우, 방법(1700)은 블록(1720)을 수행할 수 있다. 블록(1715)에서의 동작은 도 1, 14 및 15를 참조하여 기재된 바와 같이 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

블록(1720)에서, 방법(1700)은 시프트 커패시터, 감지 커패시터, 및 타깃 메모리 셀을 래치로 연결하도록 하나 이상의 스위칭 구성요소를 활성화할 수 있다. 일부 경우, 시프트 커패시터의 제1 단자가 제1 전압 서플라이로부터 분리되고 시프트 커패시터의 제2 단자가 제2 전압 서플라이로부터 분리된다. 이러한 방식으로, 타깃 메모리 셀, 감시 커패시터, 및 시프트 커패시터가 모두 제1 단자에 연결되고 시프트 커패시터의 제2 단자는 래치에 연결된다. 시프트 커패시터의 제2 단자에서 보이는 전압이 타깃 메모리 셀 상에 저장되는 논리 상태를 가리킬 수 있다. 블록(1720)에서의 동작이 도 1, 14 및 15를 참조하여 기재된 바와 같이 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

블록(1725)에서, 방법(1700)은 제2 시간 주기가 경과됐는지 여부를 결정할 수 있다. 제2 시간 주기가 경과되지 않은 경우, 방법(1700)은 블록(1720)으로 복귀하고 전자 구성요소를 계속 래치에 연결할 수 있다. 제2 시간 주기가 경과한 경우, 방법(1700)은 블록(1730)을 수행할 수 있다. 블록(1725)에서의 동작은 도 1, 14 및 15를 참조하여 기재된 바와 같이 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

블록(1730)에서, 방법(1700)은 제1 시간 주기 후의 감지 커패시터 및 시프트 커패시터의 전하량을 적어도 부분적으로 기초로 하여 강유전성 메모리의 논리 상태를 결정할 수 있다. 일부 경우, 방법(1700)은 제2 시간 주기 동안 논리 상태를 결정할 수 있다. 앞서 언급된 바와 같이, 시프트 커패시터의 제2 단자 상의 전압이 타깃 메모리 셀 상에 존재하는 전하를 가리킬 수 있다. 기준 전압의 전압 레벨이 메모리 셀의 논리 상태에 따라 제2 단자 상의 기대 값을 적어도 부분적으로 기초로 하여 선택된다. 방법(1700)은 시프트 커패시터 및 감지 커패시터의 출력을 기준 전압에 비교하여 타깃 메모리 셀의 논리 상태를 결정할 수 있다. 블록(1730)에서의 동작이 도 1, 14 및 15를 참조하여 기재된 바와 같이 방전 회로 또는 메모리 제어기에 의해 수행될 수 있다.

따라서 방법(1600 및 1700)는 메모리 셀의 논리 값의 오염을 방지하거나 메모리 셀 상에 저장되는 논리 값의 해석의 오염을 방지하기 위해 메모리 어레이에서의 풀 바이어스 감지를 제공할 수 있다. 따라서 방법(1600 및 1700)은 선택 구성요소와 전자 통신하는 강유전성 메모리 셀을 포함하는 메모리 어레이를 동작시키는 방법이거나 복수의 강유전성 메모리 셀을 동작시키는 방법일 수 있다. 방법(1600 및 1700)은 가능한 구현예를 기재하며 그 밖의 다른 구현예가 가능하도록 동작 및 단계가 재배열되거나 그 밖의 다른 방식으로 수정될 수 있음을 알아야 한다. 일부 예시에서, 방법(1600 및 1700)의 일부가 조합될 수 있다.

앞서 기재된 방법은 가능한 구현예를 기재하고 동작 및 단계는 재배열되거나 그 밖의 다른 방식으로 수정되고 그 밖의 다른 구현예가 가능함을 알아야 한다. 또한, 둘 이상의 방법으로부터의 부분들이 조합될 수 있다.

본 명세서에 기재된 정보 및 신호가 다양한 기술 및 기법 중 임의의 것을 이용해 표현될 수 있다. 예를 들어, 상기 기재 전체에서 언급될 수 있는 데이터, 명령, 명령어, 정보, 신호, 비트, 심볼 및 칩이 전압, 전류, 전자파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 나타낼 수 있지만, 해당 분야의 통상의 기술자라면 신호가 신호의 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있음을 이해할 것이다.

본 명세서에서 사용될 때, 용어 "가상 접지(virtual ground)"는 대략 0볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지는 않는 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압은 일시적으로 변동하고 정상 상태에서 대략 0V로 복귀할 수 있다. 가상 접지는 다양한 전기 회로 요소, 가령, 연산 증폭기와 저항으로 구성된 전압 분주기(voltage divider)를 이용해 구현될 수 있다. 그 밖의 다른 구현예가 역시 가능하다. "가상 접지" 또는 "가상 접지된"은 대략 0V로 연결됨을 의미한다.

용어 "전자 통신" 및 "연결" 또는 "연결된"은 구성요소들 간 전자 흐름을 지원하는 구성요소들 관 관계를 지칭한다. 이는 구성요소들 간 직접 연결을 포함하거나 중간 구성요소를 포함할 수 있다. 전자 통신하는 구성요소는 (가령, 여기된 회로에서) 전자 또는 신호를 능동적으로 교환하거나 (가령, 비-여기된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만, 회로가 여기되면 전자 또는 신호를 교환하도록 구성 또는 동작 가능할 수 있다. 예를 들어, 스위치(가령, 트랜지스터)를 통해 물리적으로 연결된 2개의 구성요소가 스위치의 상태(즉, 개방 또는 폐쇄)에 무관하게 전자 통신한다. 스위치, 가령, 타 구성요소를 연결하는 스위치가 연결된 구성요소들 간 전자 통신을 촉진시킬 수 있다.

용어 "고립된(isolated)"은 현재 전자가 구성요소들 간에 흐를 수 없는 구성요소들 간 관계를 지칭하며, 구성요소들 간 개방 회로가 존재하는 경우 구성요소들은 서로 고립된다. 예를 들어, 스위치에 의해 물리적으로 연결되는 2개의 구성요소는 상기 스위치가 개방될 때 서로 고립될 수 있다.

본 명세서에서 사용될 때, 용어 "단락(shorting)"은 구성요소들 간 단일 중개 구성요소의 활성화를 통해 상기 구성요소들 간에 전도성 경로가 확립되는 구성요소들 간 관계를 지칭한다. 예를 들어, 두 구성요소들 간 스위치가 폐쇄될 때 제2 구성요소에 단락되는 제1 구성요소가 제2 구성요소와 전자를 교환할 수 있다. 따라서 단락은 전자 통신하는 구성요소들(또는 라인들) 간에 전하의 흐름을 가능하게 하는 동적 동작일 수 있다.

본 명세서에 기재된 디바이스, 가령, 메모리 어레이(100)는 반도체 기판, 가령, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 아르세나이드, 갈륨 니트라이드 등 상에 형성될 수 있다. 일부 경우, 기판은 반도체 웨이퍼이다. 또 다른 경우, 기판은 실리콘-온-절연체(SOI) 기판, 가령, 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP), 또는 또 다른 기판 상의 반도체 물질의 에피택시 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도율이 다양한 화학종, 비제한적 예를 들면, 인, 붕소, 또는 비소를 이용한 도핑을 통해 제어될 수 있다. 도핑은 이온-주입 또는 그 밖의 다른 임의의 도핑 수단에 의해 기판의 초기 형성 또는 성장 동안 수행될 수 있다.

본 명세서에 기재된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함한다. 단자는 전도성 물질, 가령, 금속을 통해 또 다른 전자 요소로 연결될 수 있다. 소스 및 드레인은 전도성이고 고농도 도핑된, 가령, 축퇴된(degenerate) 반도체 영역을 포함할 수 있다. 소스와 드레인은 저농도 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형인 경우(즉, 다수 캐리어가 전자인 경우), FET는 n-형 FET라고 지칭될 수 있다. 채널이 p-형(즉, 다수 캐리어가 정공인 경우), FET는 p-형 FET라고 지칭될 수 있다. 채널은 절연 게이트 옥사이드에 의해 캡핑될 수 있다. 게이트에 전압을 인가함으로써 채널 전도율이 제어될 수 있다. 예를 들어 양 전압 또는 음 전압을 n-형 FET 또는 p-형 FET에 각각 인가함으로써, 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압 이상인 전압이 트랜지스터 게이트에 인가될 때 트랜지스터가 "온(on)" 또는 "활성화(activate)"될 수 있다. 트랜지스터의 임계 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프(off)" 또는 "비활성화"될 수 있다.

본 명세서에서 제공된 기재는, 첨부된 도면과 함께, 예시적 구성을 기재하며 구현될 수 있거나 청구항의 범위 내에 속하는 모든 예시를 나타내는 것은 아니다. 본 명세서에서 사용되는 용어 "예시적"은 "예, 사례, 또는 예시로서 역할하는"을 의미하며, "선호되는" 또는 "다른 예시보다 바람직한"을 의미하지 않는다. 상세한 기재는 기재된 기법의 이해를 제공하기 위한 목적으로 특정 세부사항을 포함한다. 그러나 이들 기법은 이들 특정 세부사항 없이 실시될 수 있다. 일부 경우, 잘 알려진 구조 및 디바이스가 블록도 형태로 나타나서 기재된 예시의 개념을 모호하게 하는 것을 피할 수 있다.

도면에서, 유사한 구성요소 또는 특징부가 동일한 도면 부호를 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소가, 도면 부호 뒤에 대시부호 및 유사한 구성요소를 구별하는 두 번째 부호를 붙임으로써 구별될 수 있다. 본 명세서에서 첫 번째 도면 부호만 사용되는 경우, 두 번째 도면 부호와 무관하게 동일한 첫 번째 도면 부호를 갖는 유사한 구성요소들 중 임의의 하나에 대해 설명이 적용될 수 있다.

본 명세서와 관련하여 기재된 다양한 블록 및 모듈이 범용 프로세서, DSP, ASIC, FPGA 또는 그 밖의 다른 프로그램 가능 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는 본 명세서에 기재된 기능을 수행하도록 설계된 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 컴퓨팅 디바이스의 조합(가령, 디지털 신호 프로세서(DSP) 및 마이크로프로세서, 복수의 마이크로프로세서, DSP 코어와 함께 하는 하나 이상의 마이크로프로세서의 조합, 또는 그 밖의 다른 임의의 구성)으로도 구현될 수 있다.

본 명세서에 기재된 기능은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 이의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독형 매체 상의 하나 이상의 명령 또는 코드로서 저장되거나 전송될 수 있다. 그 밖의 다른 예시 및 구현예가 개시 및 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 속성 때문에, 앞서 기재된 기능이 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링, 또는 이들의 임의의 조합을 이용해 구현될 수 있다. 기능을 구현하는 특징이 또한 다양한 위치에 물리적으로 위치할 수 있으며, 가령, 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산될 수 있다. 또한 청구항을 포함해 본 명세서에서 사용될 때, 아이템의 목록에서 사용되는 "또는"(예를 들어, 구문, 가령, " ~ 중 적어도 하나" 또는 " ~ 중 하나 이상"이 선행하는 아이템의 목록이 포괄적 목록을 가리키는데, 예를 들어, A, B 또는 C 중 적어도 하나의 목록은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미한다.

컴퓨터 판독형 매체는 비-일시적 컴퓨터 저장 매체와 컴퓨터 프로그램을 하나의 위치에서 또 다른 위치로 전송하는 것을 촉진시키는 통신 매체를 모두 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 비제한적 예를 들면, 비-일시적 컴퓨터 판독형 매체는 RAM, ROM, 전기 소거 가능 프로그램 가능 리드 온리 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 그 밖의 다른 광학 디스크 저장장치, 자기 디스크 저장장치 또는 그 밖의 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태로 된 원하는 프로그램 코드 수단을 운반하거나 저장하는 데 사용될 수 있고 범용 또는 특수 목적 컴퓨터 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 그 밖의 다른 임의의 비-일시적 매체를 포함할 수 있다. 또한 임의의 연결이 컴퓨터 판독형 매체라고 적절하게 명명된다. 예를 들어, 동축 케이블, 광섬유 케이블, 트위스티드 페어 선, 디지털 가입자 라인(DSL), 또는 무선 기법, 가령, 적외선, 라디오, 및 마이크로파를 이용해 소프트웨어가 웹사이트, 서버, 또는 그 밖의 다른 원격 소스로부터 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스티드 페어 선, 디지털 가입자 라인(DSL), 또는 무선 기법, 가령, 적외선, 라디오, 및 마이크로파는 매체의 정의에 포함된다. 디스크(Disk) 및 디스크(disc)는 본 명세서에서 사용될 때, CD, 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하는데, 여기서 디스크(disk)는 일반적으로 데이터를 자기적으로 재생하고, 디스크(disc)는 레이저에 의해 광학적으로 데이터를 재생한다. 상기의 조합이 또한 컴퓨터 판독형 매체의 범위 내에 포함된다.

본 명세서의 기재는 해당 분야의 종사자가 본 개시내용을 만들거나 사용할 수 있도록 제공된다. 본 개시내용의 다양한 수정이 해당 분야의 통상의 기술자에게 쉽게 자명할 것이며, 본 명세서에 형성된 일반적인 원리가 본 개시내용의 범위 내에서 그 밖의 다른 변형에 적용될 수 있다. 따라서 본 개시내용은 본 명세서에 기재되는 예시 및 설계로 한정되지 않고, 본 명세서에 개시된 원리 및 신규한 특징과 일치되는 가장 넓은 범위에 따른다.

Claims

방법으로서,
제1 시간 주기 동안, 강유전성 메모리 셀과 상기 강유전성 메모리 셀의 액세스 라인에 연결된 선택 구성요소 사이의 중간 전극으로부터 잔류 전하를 방전하는 단계,
제1 시간 주기 후에 강유전성 메모리 셀의 디지트 라인과 전자 통신하는 커패시터를 충전하는 단계, 및
제1 시간 주기 후의 커패시터의 전하량을 적어도 부분적으로 기초로 하여 강유전성 메모리 셀의 논리 상태를 결정하는 단계
를 포함하는, 방법.
제1항에 있어서, 커패시터를 충전하는 단계는
제2 시간 주기 동안 디지트 라인을 통해 커패시터를 강유전성 메모리 셀에 연결하는 스위칭 구성요소를 활성화하는 단계를 포함하며, 제2 시간 주기는 제1 시간 주기 이후인, 방법.
제7항에 있어서, 강유전성 메모리 셀의 논리 상태를 결정하는 단계는
제3 시간 주기 동안 또 다른 커패시터를 래치로 연결하는 스위칭 구성요소를 활성화하는 단계를 포함하며, 제3 시간 주기는 제2 시간 주기 이후이며 래치는 강유전성 메모리 셀을 포함하는 메모리 셀의 그룹에 대한 서플라이 전압보다 낮은 서플라이 전압에 연결되는, 방법.
제3항에 있어서,
제3 시간 주기 동안, 커패시터를 강유전성 메모리 셀로부터 고립시키는 단계를 더 포함하는, 방법.
제1항에 있어서,
제2 시간 주기 동안, 강유전성 메모리 셀의 출력을 증폭하는 단계를 더 포함하며, 강유전성 메모리 셀의 논리 상태는 증폭된 출력을 적어도 부분적으로 기초로 하여 결정되는, 방법.
제1항에 있어서,
제1 시간 주기 동안 디지트 라인과 전자 통신하는 추가 커패시터를 충전하는 단계를 더 포함하는, 방법.
제1항에 있어서,
제1 시간 주기 동안 디지트 라인과 전자 통신하는 또 다른 강유전성 메모리 셀과 또 다른 액세스 라인에 연결된 또 다른 선택 구성요소 사이에 위치하는 또 다른 중간 전극으로부터 또 다른 잔류 전하를 방전하는 단계를 더 포함하는, 방법.
방법으로서,
액세스 동작에 대한 메모리 셀을 선택하는 단계 - 상기 메모리 셀은 디지트 라인과 전자 통신함 - ,
메모리 셀과 전자 통신하는 커패시터를 충전하는 단계 - 커패시터는 제1 시간 주기 이후의 제2 시간 주가 동안, 충전되고 메모리 셀과 커패시터 간에 공유되는 전하량은 메모리 셀의 논리 상태를 적어도 부분적으로 기초로 함 - ,
제1 서플라이 전압보다 낮은 제2 서플라이 전압과 전자 통신하는 래치로 커패시터를 연결하도록 스위칭 구성요소를 활성화하는 단계, 및
커패시터를 래치로 연결함으로써 도출된 래치의 전압을 적어도 부분적으로 기초로 하여 메모리 셀의 논리 상태를 결정하는 단계
를 포함하는, 방법.
제8항에 있어서,
제1 시간 주기 동안, 메모리 셀의 선택을 적어도 부분적으로 기초로 하여 메모리 셀과 연관된 잔류 전하를 방전하는 단계를 더 포함하는, 방법.
제9항에 있어서, 메모리 셀은 복수의 메모리 셀 중 제1 메모리 셀이고, 잔류 전하는 복수의 메모리 셀 중 제1 메모리 셀 또는 제2 메모리 셀에 대한 이전 액세스 동작과 연관되는, 방법.
제9항에 있어서, 메모리 셀은 중간 전극을 통해 선택 구성요소에 연결되고, 잔류 전하는 중간 전극에 저장되는, 방법.
제8항에 있어서, 커패시터를 충전하는 단계는
제2 시간 주기 동안 디지트 라인을 통해 커패시터를 메모리 셀로 연결하는 또 다른 스위칭 구성요소를 활성화하는 단계를 포함하는, 방법.
제8항에 있어서, 스위칭 구성요소를 활성화하는 단계는
커패시터를 제1 서플라이 전압으로부터 고립시키는 단계를 포함하는, 방법.
제8항에 있어서, 상기 스위칭 구성요소는 제1 스위칭 구성요소이고, 스위칭 구성요소를 활성화하는 단계는
커패시터를 래치로 연결하도록 제1 스위칭 구성요소를 활성화하는 단계, 및
커패시터를 가상 접지시키도록 제2 스위칭 구성요소를 활성화하는 단계
를 포함하는, 방법.
제8항에 있어서, 커패시터는 제1 커패시터이고 방법은
제1 커패시터 및 래치와 전자 통신하는 제2 커패시터를 충전하는 단계를 더 포함하는, 방법.
제15항에 있어서, 제1 커패시터를 방전하는 단계는
제1 커패시터 및 제2 커패시터를 래치로 연결하도록 스위칭 구성요소를 활성화하는 단계를 포함하는, 방법.
장치로서,
디지트 라인과 전자 통신하는 강유전성 메모리 셀,
액세스 라인과 전자 통신하고 중간 전극을 통해 강유전성 메모리 셀에 연결된 선택 구성요소,
디지트 라인을 통해 강유전성 메모리 셀과 전자 통신하는 제1 커패시터, 및
제1 커패시터 및 제1 전압 서플라이에 연결된 복수의 스위칭 구성요소
를 포함하는, 장치.
제17항에 있어서,
강유전성 메모리 셀과 제1 커패시터 사이에 위치하는 증폭기를 더 포함하며, 상기 증폭기가 강유전성 메모리 셀의 출력 신호를 증폭하도록 구성되는, 장치.
제18항에 있어서, 강유전성 메모리 셀은 복수의 강유전성 메모리 셀을 포함하는 3차원 메모리 어레이의 일부인, 장치.
제17항에 있어서,
제1 커패시터와 전자 통신하고 제1 전압 서플라이보다 낮은 제2 전압 서플라이와 연결된 래치를 더 포함하는, 장치.
제20항에 있어서, 제1 커패시터는 복수의 스위칭 구성요소 중 제1 스위칭 구성요소를 통해 디지트 라인 및 제1 전압 서플라이에 연결된 제1 단자 및 복수의 스위칭 구성요소 중 제2 스위칭 구성요소를 통해 제1 전압 서플라이에 연결된 제2 단자를 포함하는, 장치.
제21항에 있어서, 제1 커패시터의 제2 단자는 래치와 전자 통신하는, 장치.
제17항에 있어서,
디지트 라인 및 제1 커패시터와 전자 통신하는 제2 커패시터를 더 포함하며, 제2 커패시터는 제1 전압 서플라이보다 낮은 제2 전압 서플라이와 연결된 래치와 전자 통신하는, 장치.
제23항에 있어서, 제2 커패시터는 디지트 라인과 연결된 제1 단자를 포함하고 제2 커패시터의 제2 단자는 또 다른 스위칭 구성요소를 통해 제1 전압 서플라이와 연결되는, 장치.
메모리 디바이스로서,
3차원 교차점 어레이의 메모리 셀,
메모리 셀과 전자 통신하는 복수의 스위칭 구성요소,
메모리 셀 및 복수의 스위칭 구성요소와 전자 통신하는 제어기 - 상기 제어기는
메모리 셀과 3차원 교차점 어레이의 액세스 라인에 연결된 선택 구성요소 사이의 중간 전극으로부터 잔류 전하를 방전시키고,
중간 전극을 방전시킨 후 3차원 교차점 어레이의 디지트 라인을 통해 메모리 셀과 전자 통신하는 커패시터를 충전하며,
커패시터의 전하량을 적어도 부분적으로 기초로 하여 메모리 셀의 논리 상태를 결정하도록 동작 가능함 - 를 포함하는, 메모리 디바이스.
메모리 디바이스로서,
메모리 셀과 3차원 교차점 어레이의 액세스 라인에 연결된 선택 구성요소 사이의 중간 전극으로부터 잔류 전하를 방전시키기 위한 수단,
중간 전극을 방전시킨 후 3차원 교차점 어레이의 디지트 라인을 통해 메모리 셀과 전자 통신하는 커패시터를 충전하기 위한 수단, 및
커패시터의 전하량을 적어도 부분적으로 기초로 하여 메모리 셀의 논리 상태를 결정하기 위한 수단을 포함하는, 메모리 디바이스.