KR20190019937A - 레이더 하드웨어 가속기 - Google Patents

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Abstract

설명된 예들에서, 레이더 하드웨어 가속기(HWA)(125)가 간섭 완화, 유한 임펄스 응답(FIR) 필터링, 및/또는 출력 버퍼들(130)을 또한 포함하는 분할 가속기 국부 메모리 내의 ADC 버퍼들(120)로부터 수신되는 레이더 데이터 샘플 스트림에 프리-프로그래밍된 복소 스칼라 또는 내부 룩업 테이블(LUT)로부터의 특정된 샘플을 곱하는 것을 제공하여 프리-프로세싱된 샘플들을 생성하는 프리-프로세싱 블록(211)을 포함하는 고속 푸리에 변환(FFT) 엔진을 포함한다. 윈도우잉 플러스 FFT 블록(윈도우식 FFT 블록)(212)이 프리-프로세싱된 샘플들에 윈도우 벡터를 곱한 다음 FFT를 수행하는 FFT 블록에 의해 프로세싱하여 푸리에 변환된 샘플들을 생성한다. 포스트-프로세싱 블록(213)이 푸리에 변환된 샘플들의 크기를 컴퓨팅하고 데이터 압축 동작을 수행하여 포스트-프로세싱된 레이더 데이터를 생성한다. 프리-프로세싱 블록(211), 윈도우식 FFT 블록(212) 및 포스트-프로세싱 블록(213)은 하나의 스트리밍 직렬 데이터 경로에서 접속된다.

Description

레이더 하드웨어 가속기
이는 레이더 시스템들을 위한 하드웨어 가속기(hardware accelerator)들에 관한 것이다.
레이더는 비행기들, 군사 타겟들, 차량들, 및 보행자들과 같은 타겟 물체들을 검출하기 위해 많은 애플리케이션에서 사용된다. 레이더는 적응적 크루즈 제어(adaptive cruise control), 충돌 경고, 사각 지대 경고, 차선 변경 보조, 주차 보조 및 후방 충돌 경고를 위한 것과 같은 자동차에 연관되는 다수의 애플리케이션에서 사용된다. 펄스 레이더 또는 주파수 변조 연속파(frequency modulated continuous wave)(FMCW) 레이더가 이러한 애플리케이션들에서 기존에 사용되었다.
레이더 시스템에서, 국부 발진기(local oscillator)(LO)가 송신 신호를 생성한다. 전압 제어 발진기(voltage controlled oscillator)(VCO)가 전압 변동들을 대응하는 주파수 변동으로 변환한다. 송신 신호는 하나 이상의 송신 유닛들에 의해 증폭되고 송신된다. FMCW 레이더에서, 송신 신호의 주파수는 시간에 따라 선형적으로 변화된다. 이 송신 신호는 램프 신호 또는 처프(chirp) 신호라고 지칭된다. 하나 이상의 장애물들이 FMCW 레이더 시스템에서 하나 이상의 수신 유닛들에 의해 수신되는 송신 신호를 산란시킨다(또는 반사시킨다).
기저대역 신호가 송신된 LO 신호와 중간 주파수(IF) 신호라 지칭되는 수신된 산란된 신호를 혼합하는 믹서로부터 획득된다. IF 신호는 증폭기와 안티-에일리어스 필터(anti-alias filter)를 포함하는 컨디셔닝 회로(conditioning circuit)에 의해 컨디셔닝되며, 아날로그-디지털 변환기(ADC)에 의해 샘플링된 다음, 프로세서(예컨대, 마이크로프로세서)에 의해 프로세싱되어 산란을 제공하는 하나 이상의 인근의 장애물의 거리 및 속도를 추정하게 하는 신호이다. 디지털화된 IF 신호의 고속 푸리에 변환(fast Fourier transform)(FFT)에서의 각각의 피크는 물체에 대응한다. IF 신호의 주파수는 장애물(들)의 레인지(거리)에 비례한다.
77 GHz 차량용 레이더는 다양한 현존 및 신흥 애플리케이션들을 가지는 빠르게 성장하는 시장 분야이다. 예를 들어, 송신된 처프 신호의 주파수는 약 100 마이크로초의 기간에 77 GHz부터 81 GHz까지의 일정한 선형 램프 레이트로 증가하도록 제어될 수 있다. FMCW 변조는 IF/ADC 대역폭을 작게 유지하는 동안의 큰 RF 스위프 대역폭(고 레인지 분해능을 가능하게 함)과, 펄스식 레이더와 비교하여 필요한 더 낮은 피크 소비 전력을 포함하는 자신의 다양한 장점들로 인해 바람직한 레이더 선택이다.
FMCW 레이더 시스템들(고급 운전자 지원 시스템들(advanced driver assist systems)(ADAS)과 같음)을 위한 신호 프로세싱은 레이더 마이크로 제어기 유닛(micro controller unit)(MCU)을 사용하여 통상 수행된다. 레이더 MCU는 물체 검출 및 추적을 위한 FFT 하드웨어 가속기와 잠금 단계 안전 중앙 프로세싱 유닛(CPU)을 일반적으로 포함한다.
FMCW 레이더 신호 프로세싱은 제1-차원(레인지) FFT, 제2-차원(도플러) FFT 및 제3-차원 도래각 추정 프로세싱(빔포밍)의 컴퓨테이션을 포함하는 세(3) 개의 차원들이라 지칭되는 것을 생성하는 것을 수반한다. 고속(톱니) FMCW 레이더 파형을 사용하는 장점이 레이더에 의해 노출되는 물체들의 2-차원 레인지-속도 뷰를 제공할 수 있고, 덧붙여, 도달각은 디지털 빔포밍을 사용하는 다수의 TX/RX 안테나들의 사용을 통해 획득될 수 있다는 것이다.
설명된 예들에서, 레이더 하드웨어 가속기(radar hardware accelerator)(HWA)가 간섭 완화, 유한 임펄스 응답(finite impulse response)(FIR) 필터링, 및 출력 버퍼들을 또한 포함하는 분할 가속기 국부 메모리 내의 ADC 버퍼들로부터 수신된 레이더 데이터 샘플 스트림에 프리-프로그래밍된 복소 스칼라(complex scalar) 또는 내부 룩업 테이블(LUT)로부터의 특정된 샘플을 곱하는 것 중 적어도 하나를 제공하여 프리-프로세싱된 샘플들을 생성하는 프리-프로세싱 블록을 포함하는 고속 푸리에 변환(FFT) 엔진을 포함한다. 윈도우잉 플러스 FFT 블록(윈도우식 FFT 블록)이 프리-프로세싱된 샘플들에 윈도우 벡터를 곱한 다음 FFT를 수행하는 FFT 블록에 의해 프로세싱하여 푸리에 변환된 샘플들을 생성하는 것이다. 포스트-프로세싱 블록이 푸리에 변환된 샘플들의 크기를 컴퓨팅하고, 데이터 압축 동작을 수행하여 포스트-프로세싱된 레이더 데이터를 생성하는 것이다. 프로세싱 블록, 윈도우식 FFT 블록, 및 포스트-프로세싱 블록은 레이턴시를 감소시키는 하나의 스트리밍 직렬 데이터 경로에서 접속된다.
도 1은 예시적인 실시예에 따른, 레이더 신호 프로세싱을 위한 HWA를 포함하는 레이더 시스템 부분의 블록도 표현이다.
도 2는 예시적인 실시예에 따른, 마이크로프로세서로서 도시된 프로세서에 버스에 의해 인터페이싱되는 하나의 예시적인 HWA 구현예에서 도시된 예시적인 HWA를 포함하는 레이더 서브-시스템을 도시한다.
도면들에서, 유사한 참조 번호들이 유사한 또는 동등한 엘리먼트들을 지정하는데 사용된다. 일부 예시된 액트들 또는 이벤트들이 다른 액트들 또는 이벤트들과는 상이한 순서로 그리고/또는 동시에 발생할 수 있다. 더욱이, 일부 예시된 액트들 또는 이벤트들이 본 명세서에 따른 수법을 구현하는데 필요하지 않을 수 있다.
또한, 추가의 단서 없이 본 명세서에서 사용되는 바와 같은 "에 커플링되는" 또는 "와 커플링된다" (등)의 용어들은 간접 전기 접속 또는 직접 전기 접속 중 어느 하나를 기술한다. 따라서, 제1 디바이스가 제2 디바이스에 "커플링"되면, 그 접속은 기생만이 경로 상에 있는 직접 전기 접속을 통하거나, 또는 다른 디바이스들 및 접속들을 포함하는 개재 항목들을 통한 간접 전기 접속을 통하여 될 수 있다. 간접 커플링을 위해, 개재 항목은 일반적으로 신호의 정보를 수정하지 않지만, 그것의 전류 레벨, 전압 레벨 및/또는 전력 레벨을 조정할 수 있다.
FMCW 레이더 신호 프로세싱을 위한 기존의 하드웨어 가속기(HWA) 아키텍처들이 여러 문제를 가진다. 이러한 문제들은 레이턴시, HWA 안팎으로 데이터를 시퀀싱함에 있어서의 유연성의 부족, 그리고 HWA에 의해 수행되는 레이더 신호 프로세싱이 프로세서 개입에 의존한다는 것을 포함한다.
설명되는 HWA들은, 프로세서부터 HWA까지의 자주 사용되는 일부 레이더 신호 프로세싱 컴퓨테이션들의 오프 로딩을 지원하여, 고객들에 대한 고-성능 및 유연성을 가능하게 하는 여러 고유 특징들을 포함함으로써 이들 문제들을 해결한다.
도 1은 복수의 FFT 계산 또는 컴퓨테이션들을 수행하는 것을 포함하는 레이더 신호 프로세싱을 위한 FFT 엔진을 제공하는 HWA(125)를 포함하는 예시적인 레이더 시스템 부분(100)의 블록도 표현이다. 도 2는 마이크로프로세서(μP)(135')로서 도시된 프로세서에 버스(145)에 의해 인터페이싱되는 하나의 예시적인 HWA 구현예로 도시되는 예시적인 HWA(125')를 포함하는 예시적인 레이더 서브-시스템(200)을 도시한다.
이들 FFT 컴퓨테이션들은 제1-차원(레인지) FFT, 제2-차원(도플러) FFT, 및 제3-차원 도래각 추정 프로세싱(빔포밍)의 컴퓨테이션을 포함하는 위에서 설명된 세(3) 개의 차원들을 획득하는 것을 포함한다. HWA(125)는 도 1에서 도시되고 도 2에서의 HWA(125')는 하나의 스트리밍 직렬 데이터 경로에서 함께 접속되는 프리-프로세싱 블록(211), 윈도우식 FFT 블록(212) 및 포스트-프로세싱 블록(213)을 포함하는 코어 컴퓨테이션 유닛을 가진다. HWA(125)는 FMCW 레이더 수신기에서의 자주 사용되는 신호 프로세싱 컴퓨테이션들을 위한 콤팩트(즉, 낮은 면적) 구현예를 가능하게 한다.
프리-프로세싱 블록(211), 윈도우식 FFT 블록(212) 및 포스트-프로세싱 블록(213)의 각각은 프리-프로세싱 블록(211), 윈도우식 FFT 블록(212) 및 포스트-프로세싱 블록(213)의 임의의 조합을 인에이블/바이패스(디스에이블)시키는 독립적 먹싱 컨트롤들을 제공하는 도 1에 도시된 독립적 인에이블(independent enable)(EN) 회로를 포함한다. 이는 다양한 프로세싱 단계들을 구현하기 위해 고객이 HWA(125)를 사용하는 것을 가능하게 하는 다수의 가속기 동작들을 체인화하면서 더 큰 유연성을 제공한다. 인에이블/디스에이블을 포함하는 블록들(본 명세서의 아래에서 설명되는 도 2에서의 프리-프로세싱 블록(211), 윈도우식 FFT 블록(212), 포스트-프로세싱 블록(213), 옵션적 일정 오경보율(Constant False Alarm Rate)(CFAR) 엔진(220) 및 CFAR 검출기(222)) 각각에 대한 완전한 구성은 μp(135)에 의해 도 2에 도시된 파라미터-세트 구성-세트 구성 메모리(235) 내로 프로그래밍되고 도 2에 도시된 상태 머신(240)은 그 다음에 파라미터-세트 구성 메모리(235)의 프로그래밍된 콘텐츠들에 따라 각각의 블록을 구성한다.
신호 프로세싱 단계들의 레이더 시스템 부분(100)은, 윈도우식 FFT 블록(212)을 사용하여 각각의 송신된 처프에 대응하는 ADC 버퍼들(120)로부터 데이터 샘플들에 대한 제1-차원(레인지) FFT를 컴퓨팅하는 것을 수반하는 물체들의 삼-차원 이미지를 획득하는 것을 수행한다. 이것에는 제2-차원(도플러) FFT가 뒤따르는데, 제2-차원(도플러) FFT는 처프들에 걸쳐 수행되며, 레인지-FFT 샘플들은 제1-차원 FFT에 비해 전치 순서(transpose order)로 윈도우식 FFT 블록(212)에 피드된다. 도래각 추정은 입력에 또 다른 전치를 가지는 윈도우식 FFT 블록(212)에 의한 FFT 컴퓨테이션들을 또한 수반한다. HWA(125)는 윈도우식 FFT 블록(212)에 의해 제공되는 FFT 연산들로부터 획득되는 레이더 이미지의 크기 또는 로그-크기(log-magnitude)를 옵션적으로 컴퓨팅하는 포스트-프로세싱 블록(213)을 또한 가진다. 추가로 그리고 옵션적으로, 복수의 안테나들에 걸친 레이더 이미지의 크기 또는 로그-크기의 합은 포스트-프로세싱 블록(213)의 출력에서 획득되는 안테나들에 걸친 대응하는 샘플들을 FFT 엔진(210)을 통과시키고 FFT 엔진 출력의 첫 번째 샘플만을 유지함으로써 획득될 수 있다. 이는 FFT 컴퓨테이션의 첫 번째 출력이 샘플들의 합을 나타낸다는 사실을 이용한다. 따라서 4개의 안테나에 걸친 합을 계산하기 위해, 4-포인트 FFT가 안테나들에 걸쳐 모든 4개의 대응하는 샘플들에 대해 컴퓨팅될 것이다. 설명되는 포스트-프로세싱은 물체 검출을 위한 FFT 데이터를 준비함에 있어서 유용하다. 물체 검출은 CFAR 검출 알고리즘(도 2의 CFAR 엔진(220) 참조)을 옵션적으로 채용함으로써 행해질 수 있다.
레이더 시스템 부분(100)은 적어도 반도체 표면을 제공하는 도 1의 기판(105)으로서 도시된 단일 반도체(예컨대, 실리콘) 칩 상에 보통 있다. 기판(105)에 대한 하나의 예는 에피택셜 실리콘 표면을 갖는 벌크 실리콘 기판이다. 다른 기판들(105)이 사용될 수 있다.
레이더 시스템 부분(100)은 ADC에 의해 출력된 샘플들을 그것들이 HWA(125)를 위한 프리-프로세싱된 레이더 데이터를 저장하는 기능을 하는 ADC 입력 버퍼 쌍(ADC 버퍼들(120))에 제시되기 전에 다운샘플링 및 필터링하는 데시메이터를 일반적으로 포함하는 디지털 프런트 엔드(115)에 커플링되는, 각각의 아날로그 프런트 엔드 컴포넌트들(안테나(들), 전력 증폭기, 믹서들, 대역 통과 필터들, 저잡음 증폭기들(low noise amplifiers)(LNA들) 및 아날로그-디지털 변환기들(ADC들))을 나타내는 아날로그 블록(110)을 포함한다. 비록 칩 상에 도시되지만, 안테나(들)는 칩 밖에 있을 수 있다.
ADC 버퍼들(120) 및 출력 버퍼들(130)은 HWA(125)를 위한 국부 메모리들(본 명세서의 아래에서 설명되는 도 2의 가속기 국부 메모리들(217)로서 함께 도시됨)을 함께 제공한다. 국부 메모리(217)는 디지털 프런트 엔드(예컨대, 도 1의 디지털 프런트 엔드(115))로부터 수신되는 레이더 데이터 샘플들을 저장하는 ADC 버퍼들(120)과 포스트-프로세싱 블록(213)으로부터 포스트 프로세싱된 레이더 데이터를 수신하는 출력 버퍼들(130)을 포함하는 분할 메모리이다. 비록 ADC 버퍼들(120) 및 출력 버퍼들(130)이 각각 입력 버퍼들 및 출력 버퍼들로서 지정되지만, 이들 4개의 버퍼 중 각각의 버퍼는 더 많은 일반적인 적용가능성을 가진다. 예를 들어, 디지털 프런트 엔드가 ADC 버퍼들(120)에 데이터를 스트리밍하고 있지 않은 기간들 동안(이를테면 인터-프레임 기간들 동안), HWA(125)는 버퍼들 중 임의의 버퍼를 입력/출력 버퍼들로서 자유롭게 사용되고, 이러한 기간들에, ADC 버퍼들(120)은 디지털 프런트 엔드(115)에 의해 출력되는 샘플들을 저장하는 것으로 제한되지 않는 일반 버퍼들로서 동작한다.
국부 메모리(217)의 분할 양태는 도 2에 도시된 메모리의 이들 4개의 블록 각각이 독립적으로 액세스되는 것을 허용한다. 그러나, 비-분할 국부 메모리가 또한 가능하다. 국부 메모리(217)를 위한 분할 메모리가 핑/퐁 형태로 데이터 프로세싱을 수행할 때 유용하며, 이를테면 데이터가 핑-입력 메모리 속으로 (외부 소스로부터) 채워지고 있을 때, 퐁 입력-버퍼로부터의 데이터는 FFT 엔진(210) 속으로 스트리밍될 수 있다. 비슷하게, 데이터가 핑 출력 버퍼로 스트리밍되고 있을 때, 퐁-버퍼로부터의 이전의 데이터는 외부 엔티티로 전송될 수 있다. 핑/퐁-입력 메모리 및 핑/퐁-출력 메모리는 217의 각각의 메모리 블록들로부터 배정될 수 있다.
도 2에 도시된 바와 같이, μp(135')는 HWA 내부 메모리들(본 명세서의 아래에서 설명되는 도 2에 둘 다가 도시된 파라미터-세트 구성 메모리(235) 및 구성 레지스터들(245)), 윈도우식 FFT 블록(212) 내의 윈도우 RAM(212a), 그리고 ADC 버퍼들(120) 및 출력 버퍼들(130)을 포함하는 도 2에 도시된 국부 메모리(217)에 액세스하는 것을 가능하게 하는 버스(145)에 커플링된다. 외부 메모리 블록(140)이 ADC 버퍼들(120)뿐 아니라 출력 버퍼들(130)과 외부 메모리(140) 사이에서 데이터를 청크들(블록들)로 전송하기 위한, HWA(125) 외부의 메모리를 포함한다. 버스(145)는 고속 인터페이스(HSI)(150)와 직렬 포트(155)에 접속된다. HSI(150)는 레이더 시스템 부분(100)과, 차량용 애플리케이션에서 차량의 레이더 시스템 전면의 임의의 장애물/차량의 레인지, 속도 및 각도를 결정하기 위해 HWA 프레임 단위로 제공되는 프로세싱된 레이더 데이터를 보통 프로세싱하는 다른 신호 프로세싱 유닛(이를테면 도 2에 도시된 μP(135')) 사이에 인터페이스를 제공한다.
입력 포매터 블록(203)이 ADC 버퍼들(120)로부터 입력 샘플들을 판독하고 그것들을 프리-프로세싱 블록(211)을 포함하는 FFT 엔진(210)에 피드한다. 입력 포매터 블록(203)은 다양한 태스크들을 수행하도록 구성될 수 있다. 예를 들어, 입력 포매터 블록(203)은 입력 메모리(ADC 버퍼들(120))로부터의 데이터를 HWA 속으로 (본 명세서의 아래에서 설명되는 2D 메모리 인덱싱을 사용하여) 스트리밍함에 있어서의 상당한 유연성을 가능하게 할 수 있으며, 입력 데이터를 켤레를 구하고 및/또는 스케일링하도록 구성될 수 있으며, 들어오는 데이터와 이진 위상 변조(binary phase modulation)(BPM) 패턴(1들 및 -1들의 시퀀스임)을 곱하도록 구성될 수 있고, HWA가 FFT-IFFT 접근법을 사용하여 부-대역 필터링을 행하도록 채용되고 있다면 특히 유용할 수 있는 입력 메모리의 원형 인덱싱을 허용할 수 있다.
프리-프로세싱 블록(211)은 입력 포매터(203)로부터 수신된 레이더 데이터 샘플 스트림에 대해 간섭 완화(예컨대, 크기가 프로그래밍가능 한계를 초과하는 레이더 샘플들의 영점화), 유한 임펄스 응답(FIR) 필터링 및 복소 곱셈 연산을 수행하는 것 중 적어도 하나를 제공하기 위한 것이다. 복소 곱셈 연산은 다양한 모드들 중 하나의 모드에 있도록 구성될 수 있다. 주파수 시프트 모드에서, 복소수 곱셈기는 레이더 데이터 샘플 스트림을 특정한 프로그래밍가능 주파수에 의해 주파수 역회전시킨다. 스칼라 곱셈 모드(scalar multiplication mode)에서 레이더 데이터 샘플 스트림은 도시된 복소수 곱셈기 블록(211c)을 사용하여 프리-프로그래밍된 복소 스칼라에 의해 곱해진다. 벡터 곱셈 모드(vector multiplication mode)에서 복소수 곱셈기 블록(211c)은 복소수 곱셈기 블록(211c)에 커플링되는 sin, cos LUT로서 도시된 내부 룩업 테이블(LUT)(211a)에 저장되어 있는 복소 벡터와 레이더 데이터 샘플 스트림의 엘리먼트 단위 곱셈(element wise multiplication)을 수행한다. 프리-프로세싱 블록(211)은 입력 포매터(203)의 출력과 복소수 곱셈기 블록(211c) 사이에 간섭 완화 블록(211d)을 포함하여 또한 도시된다. 간섭 완화 블록(211d)은 간섭 샘플들인 것으로 결정된 샘플들을 영점화/클램핑하기 위해 임계값 비교를 사용할 수 있다.
프리-프로세싱 블록(211)은 주파수 시프팅 및 FFT 스티칭과 같은 동작들을 가능하게 한다. FFT 스티칭에 관해, FFT 엔진은 일반적으로 최대 1024개 포인트의 스트리밍 FFT들을 수행할 수 있다. 이 능력은 HWA의 면적을 여전히 작게 유지하면서 대부분의 레이더 애플리케이션들에 충분하다. 1024-포인트들보다 더 많은 FFT들을 수행하기 위해, HWA는 주어진 입력 스트림의 다수의 서브-세트들에 대해 컴퓨팅된 다수의 더 작은 사이즈 FFT들이 전체 입력 스트림의 더 큰 사이즈 FFT를 컴퓨팅하는데 사용될 수 있는 "FFT 스티칭 능력"을 제공한다. 일 예로서, 4K 사이즈 FFT가 필요할 때, 그것은 두 개의 단계들에서 성취된다. 제1 단계에서, 모든 4번째 입력 샘플이 1K 사이즈 FFT를 통과하며 - 즉, 네 개의 1K 포인트 FFT들이 데시메이션된 입력 샘플들에 대해 수행된다. 그 다음에, 결과적인 4x1024 FFT 출력들이, 복소수 곱셈기 블록에 의한 사전 곱셈을 추가적으로 수반하는 4-포인트 "스티칭" FFT들(1024개의 4-포인트 FFT들)을 통해 전송된다. 프리-프로세싱 블록(211)은 FIR 필터링을 위해 FIR 필터(211b)를 또한 포함한다.
윈도우식 FFT 블록(212)은 윈도우 RAM(212a)에 저장된 윈도우-계수들로부터의 윈도우 벡터를 프리-프로세싱된 샘플들에 곱한 다음 FFT를 수행하기 위한 FFT 블록(212b)에 의해 프로세싱하여 푸리에 변환된 샘플들을 생성하기 위한 것이다. 포스트-프로세싱 블록(213)은 푸리에 변환된 샘플들의 크기를 컴퓨팅하고 포스트-프로세싱된 레이더 데이터를 생성하기 위한 데이터 압축 동작(예컨대, log2 연산)을 수행하기 위한 것이다. 데이터 압축은 옵션적이고 구성 가능하다.
포스트-프로세싱 블록(213)의 출력이 포스트-프로세싱된 레이더 데이터를 출력 버퍼들(130)에 전송하는 출력 포매터 블록(216)에 의해 출력 버퍼들(130)의 입력에 커플링된다. 출력 포매터 블록(216)은 포스트-프로세싱 블록(213)으로부터의 스트리밍 프로세싱된 출력 샘플들을 출력 버퍼들(130) 내로 기입하는 것을 담당한다.
출력 포매터 블록(216)은 다양한 태스크들을 수행하도록 또한 구성될 수 있다. 예를 들어, 출력 포매터 블록(216)은 (본 명세서의 아래에서 설명되는 2D-메모리 인덱싱을 사용하여) HWA로부터의 데이터를 출력 메모리 속으로 스트리밍함에 있어서 상당한 유연성을 가능하게 할 수 있으며, 그 데이터를 출력 버퍼들(130)에 저장하기 전에 켤레를 구하며 그리고/또는 스케일링하도록 구성될 수 있고 '목적지 스킵 샘플' 특징이 (HWA로부터의) 특정한 수의 출력 샘플들이 시작부분에서 스킵되는 (즉, 버려지는) 것을 허용한다. 이 특징(파라미터 DST_ACNT(본 명세서의 아래에서 설명됨)와 연계함)은, HWA로부터의 출력 샘플들의 특정 인접한 서브-세트만이 출력 메모리에 저장되는 것을 허용한다. 이는, 이를테면 FFT-빈들의 특정 서브-세트만이 필요할 때 유용할 수 있다.
HWA(125')는 스트리밍 직렬 데이터 경로에 평행한 CFAR 검출 경로에 위치되는 옵션적 CFAR 엔진(220)을 포함하여 도시된다. CFAR 엔진(220)은 배경 노이즈(예컨대, 클러터 및 간섭)에 대한 레이더 타겟 귀환들을 검출하기 위한 프리-프로세싱 블록(221) 및 CFAR 검출기(222)를 포함한다. FFT 엔진(210)과 CFAR 엔진(220)이 일반적으로 동시에 동작하고 있지 않을 것이기 때문에, 그리고 HWA의 영역을 감소시키기 위해, 메모리 및 로직은 이들 두 개의 엔진 사이에 공유될 수 있다. 도 2는 FFT 블록(210)과 CFAR 엔진(220) 사이에 공유되는 공유 메모리(255)를 도시한다. 또한, 로직은 포스트-프로세싱 블록(213)과 프리-프로세싱 블록(221) 사이에 공유될 수 있다.
파라미터-세트 구성 메모리(235)(예컨대, RAM으로서 구현됨)가 또한 상태 머신(240)에 커플링되는 것으로 도시되며, 둘 다는 버스(145)에 의해 FFT 엔진(210)에 커플링된다. 상태 머신은 주어진 시간에 무엇인가의 스테이터스를 저장하고 그 스테이터스를 변경하기 위해 입력에 대해 동작하며 그리고/또는 임의의 주어진 변경에 대해 액션 또는 출력이 일어나게 할 수 있는 임의의 디바이스이다. 상태 머신(240)은 프리-프로세싱 블록(211), 윈도우식 FFT 블록(212) 및 포스트-프로세싱 블록(213)을 제어하기 위한, 가속기 국부 메모리(217)와 외부 메모리(140) 사이의 컴퓨테이션들 및 데이터 전송들의 체인형 시퀀스(chained sequence)의 실행을 위한 파라미터-세트들을 시퀀스화(sequencing)하는 것을 포함한 HWA(125')의 동작을 제어하는 것을 담당한다. 상태 머신(240)은, 파라미터-세트들의 시퀀스를 통해, 특정된 인덱스들(이를테면 시작 인덱스 및 종료 인덱스)에서의 시작과 종료를 실행하도록 구성될 수 있다. 상태 머신(240)은 이 시퀀스를 특정 횟수 반복실행(loop)하도록 또한 구성될 수 있다.
파라미터-세트 구성 메모리(235)는 HWA 동작들의 체인형 시퀀스를 위한 파라미터들의 세트들을 사전 구성하는 데 사용된다. 이 메모리는 16개의 상이한 동작을 위한 가속기 레지스터 구성(각각의 이러한 구성은 파라미터-세트라고 지칭됨)을 포함할 수 있다. 이는 HWA가 사전 구성된 체인형 시퀀스의 동작들을 μP(135')로부터의 빈번한 개입 없이 수행하는 것을 허용한다. 각각의 파라미터-세트는 가속기 엔진 내부의 각각의 컴포넌트에 대해 다양한 구성 세부사항들을 포함한다. 예를 들어, 이들 구성 파라미터들은 판독한 레이더 샘플들의 수, 샘플 판독 동작을 위한 시작 메모리 주소, 메모리 기본 주소, 코어 컴퓨테이션 엔진 동작들(FFT, 크기, 위상 등)에 대한 인에이블/디스에이블, 기입할 샘플들의 수, 샘플 기입 동작을 위한 시작 메모리 주소 등을 포함할 수 있다. 이 특징은 μP(135') 또는 다른 프로세서로부터의 최소 개입으로 다양한 레이더 신호 프로세싱 동작들의 의미있는 체인화 또는 시퀀스화를 가능하게 하고, 그 결과로서, FFT 엔진(210)의 능력들, 트리거링 및 DMA(direct memory access) 체인화 옵션들의 효율적인 사용을 하게 한다. 구성 레지스터들(245)은 모든 파라미터-세트들에 적용 가능한 공통 구성 정보를 저장한다.
파라미터-세트는 데이터 전송을 위해 DMA들과 HWA의 자율 인터페이싱을 또한 허용한다. 각각의 파라미터-세트는 HWA에게 파라미터-세트에 대응하는 컴퓨테이션들을 완료한 후 DMA를 트리거할 것을 요구하도록 구성될 수 있다. 이는 HWA가 자신의 출력 버퍼들(130) 밖으로의 데이터의 전송을 개시하는 것, 또는 ADC 버퍼들(120)에 의해 제공되는 자신의 입력 버퍼 속으로의 새로운 입력 데이터 세트의 전송을 개시하는 것을 허용한다. 각각의 파라미터-세트의 실행은 트리거에 대해 조건부로 또한 이루어질 수 있다. 따라서, 상태 머신은, 구성되는 트리거 조건이 참이 되기까지, 스케줄링된 파라미터-세트의 실행을 지연시킨다. 트리거들의 예들은 (1) ADC 버퍼에서의 데이터의 가용성을 알리는 인터럽트, (2) 특정 DMA 전송의 완료, (3) μp(135')와 같은 메인 프로세서로부터의 소프트웨어 트리거를 포함한다.
레이더 서브-시스템(200)의 전체 동작은 다음과 같이 요약될 수 있다. FFT 엔진(210)은 μP(135')에 의해 파라미터 구성 레지스터들(또는 RAM)(245)을 통해 구성된다. 그 다음에, 상태 머신(240)은 HWA(125')의 전체 동작을 시작하고 제어하는데, 그 전체 동작은 파라미터-세트 구성 메모리(235)로부터의 현재 동작에 필요한 파라미터들을 FFT 엔진(210)(또는 CFAR 엔진(220))의 내부 레지스터들 내로 로딩하는 것과 프로그래밍된 구성에 따라 FFT 엔진(210)(또는 CFAR 엔진(220))을 실행하는 것을 수반한다. 하나의 설계에서, FFT 엔진(210) 및 연관된 메모리(120, 130, 235, 및 245)는 200 MHz 클록으로 실행한다.
설명된 예들에서, HWA들은 프리-프로세싱, 윈도우식 FFT(212) 및 포스트-프로세싱 블록들(213)을, 파라미터-세트 구성 메모리(235) 및 상태 머신(240)과 함께 하나의 스트리밍 데이터 경로에 포함하는 FFT 엔진(210)을 사용함으로써 위에서 설명된 문제들을 해결하여서, 동작들(예컨대, 멀티-차원 FFT 프리-프로세싱, 윈도우잉 FFT, 및 포스트 프로세싱(213)의 유연한 시퀀스가, 메인 프로세서(135)(도 2의 μP(135'))에 의한 빈번한 개입 없이 연속하여 수행된다.
설명되는 실시예들은 설명된 HWA를 사용하여 FMCW 레이더 신호 프로세싱의 방법을 포함한다. 그 방법은:
1. 프리-프로세싱된 레이더 데이터를 수신하고 프로세싱하기 위해 입력 버퍼(예컨대, ADC 버퍼들(120))로부터의 프리-프로세싱된 레이더 데이터를 ADC 버퍼들에 커플링되는 FFT 엔진(210)을 포함하는 HWA(125)에 스트리밍하는 단계, 여기서, HWA는 간섭-임계화(interference-thresholding), 윈도우잉 FFT 및 레인지 FFT를 포함하는 계산을 수행하여 레인지 FFT 데이터를 포함하는 포스트-프로세싱된 레이더 데이터를 생성하는 FFT 엔진(210)을 포함한다.
2. 포스트-프로세싱된 레이더 데이터를 출력 버퍼(130)에 스트리밍하는 단계.
3. 출력 버퍼(130)로부터의 레인지 FFT 데이터를 외부 메모리(140)에 전치 방식으로 전송하는 단계. 전송하는 단계는 직접 메모리 액세스(DMA)를 포함할 수 있고, DMA는 HWA(125)에 의해 자동으로 트리거된다.
4. 계산하는 것, 프리-프로세싱된 및 포스트-프로세싱된 레이더 데이터를 스트리밍하는 것, 및 다수의 안테나들(또는 더 일반적으로 다수의 채널들)에서 수신되는 프리-프로세싱된 스트리밍 레이더 데이터를 전송하는 것을 반복하는 단계. 프레임에서의 다수의 처프들에 전체에 걸친 다수의 안테나들에 대한 레인지 FFT 데이터는 본 명세서의 위에서 설명된 1-3에서와 같이 컴퓨팅되고 전송된다.
다수의 처프들에 전체에 걸친 다수의 안테나들로부터 유래하는 레인지 FFT 데이터는 그 다음에 다음 단계들을 포함하는 추가의 프로세싱 단계들에서 프로세싱된다:
5. 외부 메모리(140)로부터 블록 단위로(in blocks) 입력 메모리(ADC 버퍼들(120))에 전송하는 단계, 여기서, 각각의 블록이 프레임에서의 다수의 처프들에 걸친 하나 이상의 레인지 게이트들에 대한 데이터를 포함한다.
6. HWA를 사용하여 다수의 도플러 FFT들을 수행하는 단계, 여기서, 각각의 도플러 FFT는 블록에 대응하는, 하나 이상의 레인지 게이트의 각각의 레인지 게이트의 특정 안테나에 대응한다. 또한, 도플러 FFT 빈들의 절대 값들이 컴퓨팅되고 이것들은 다수의 안테나들에 걸쳐 합산된다. 다수의 안테나들에 걸친 절대 값의 합산은 HWA에서의 적절한 길이의 FFT(예컨대, 4개의 안테나에 대해 4 포인트 FFT)를 실행한 다음 FFT 출력의 첫 번째 샘플을 선택함으로써 수행될 수 있다.
7. 단계 6에서 컴퓨팅된 도플러 FFT들과, 안테나들에 걸친 도플러 FFT 빈들의 절대 값들의 합 양쪽 모두는 직접 메모리 액세스들(DMA)을 통해 외부 메모리(140)에 저장되고, DMA는 HWA에 의해 자동으로 트리거된다.
8. 레인지-FFT에 대응하는 모든 레인지 게이트들을 커버하기 위해 다수의 블록들 전체에 걸쳐 단계 5, 6, 7을 반복하는 단계를 포함할 수 있다.
그 방법은 프리-프로세싱 블록(221) 및 CFAR 검출기(222)를 포함하는, 스트리밍 직렬 데이터 경로에 평행한 CFAR 검출 경로에서의 CFAR 엔진(220)을 사용하여 배경에 대한 레이더 타겟 귀환들을 검출하는 단계를 또한 추가로 포함할 수 있다. 레인지-FFT 또는 도플러 FFT에 대응하는 샘플들은 주위의 샘플들에 비하여 프로그래밍된 특정된 임계값 위에 있는 피크들을 검출하기 위해 CFAR 검출기(222)를 통해 스트리밍될 수 있다.
CFAR 엔진(220)은, 본 명세서에서 설명되는 방법을 사용하여 간섭 검출을 위해 또한 채용될 수 있다. ADC 버퍼들(120)에 저장되는 디지털 프런트 엔드로부터의 디지털화된 시간 도메인 샘플들(단일 채널 상의 단일 처프에 대응함)은 HWA의 CFAR 엔진(220) 속으로 스트리밍된다. CFAR 엔진(220)의 프리-프로세싱 블록(221)은 스트리밍된 샘플들의 크기(또는 로그 크기)를 컴퓨팅하는데 사용될 수 있다. 프리-프로세싱 블록(221)의 출력은 그 다음에 CFAR 검출기(222)에 스트리밍되고 CFAR 검출기는 주위의 블록들의 평균 크기보다 그 크기가 상당히 위에 있는 샘플들(이들 샘플들은 간섭에 의해 손상된 것으로 간주됨)을 검출한다. 검출된 샘플들의 인덱스들은 출력 버퍼에 저장된다. 그 뒤에, μp는 검출된 샘플들의 인덱스들의 리스트를 판독하고 이들 샘플들의 값들을 정정하기 위해 임의의 적합한 알고리즘(이를테면 1-차원 보간)을 실행할 수 있다.
본 명세서의 위에서 설명된 방법의 변형이 다음과 같다. 본 방법에서 프로세싱은 다수의 처프들에 대응하는 디지털 프런트 엔드로부터의 샘플들이 ADC 버퍼들(120)에 저장되었을 때에만 시작한다. ADC 버퍼들(120)에서의 샘플들은, 각각의 행이 특정 처프로부터의 샘플들에 대응하는 행렬로서 저장된 것으로 보일 수 있다. 제1 단계에서 ADC 버퍼들(120)로부터의 샘플들은, 각각의 리스트가 각각의 행에 대응하는 검출된 샘플들의 인덱스들을 포함하는 제1 일련의 리스트들을 획득하기 위해 행 단위로 CFAR 엔진에 전송된다.
제2 단계에서, ADC 버퍼(120)로부터의 샘플들은, 각각의 리스트가 각각의 열에 대응하는 검출된 샘플들의 인덱스들을 포함하는, 제2 일련의 리스트들을 포함하기 위해 (2D-메모리 인덱싱을 사용하여) CFAR 엔진에 열 단위로 전송된다. 제3 단계에서 제1 일련의 리스트들 및 제2 일련의 리스트들(HWA의 출력 버퍼들(130)에 저장되는 것들임)은 제1 리스트 및 제2 리스트 둘 다에 존재하는 ADC 버퍼들(120)로부터 샘플들의 최종 리스트를 획득하기 위해 μp(또는 다른 프로세서)에 의해 검사된다. 샘플들의 이 최종 리스트는 간섭에 의해 손상된 것으로 식별된다. μp는 그 다음에 이들 손상된 샘플들을 정정하기 위해 임의의 적합한 알고리즘(이를테면 2-차원 보간)을 채용할 수 있다.
다차원 컴퓨테이션들, 입력 버퍼로부터 HWA 속으로의 그리고 HWA로부터 출력 버퍼로의 다용도 액세스 패턴들은 설명된 2D-메모리 인덱싱 스킴에 의해 메모리 액세스를 위해 인에이블된다. 인덱싱된 메모리 어드레싱은 (a) ADC 버퍼들(120)에 저장된 데이터가 HWA(125) 속으로 스트리밍되는 방식과, (b) HWA(125) 밖으로 스트리밍되는 데이터가 출력 버퍼들(130)에 저장되는 방식에서 상당한 유연성을 허용한다. 각각의 파라미터-세트가 HWA(그리고 입력 포매터/출력 포매터)의 특정 구성(또는 동작)을 정의하지만, 이 특정 구성은 다수의 레이더 데이터 샘플 스트림들(또는 간단히 샘플 스트림들)에 대해 동작할 수 있으며, 이러한 샘플 스트림들의 수, 각각의 샘플 스트림에 대한 입력 샘플들의 수 및 각각의 샘플 스트림에 대한 입출력 액세스 패턴은 동일한 파라미터-세트에서 또한 프로그래밍될 수 있다. 따라서 예컨대, 단일 파라미터-세트가 다수의 샘플 스트림들(각각의 샘플 스트림은, 예컨대, 상이한 안테나로부터의 데이터에 대응함)에 대해 256-포인트 FFT를 수행하도록 구성될 수 있다.
2D-메모리 인덱싱 스킴에서, 입력 메모리(ADC 버퍼들(120))로부터 HWA로의 데이터의 스트리밍은 다음의 파라미터들: SRC_ADDR, SRC_ACNT, SRC_AIDX, BCNT, SRC_BIDX, 및 SRC_ACNT에 의해 정의될 수 있다. 입력 메모리로서의 ADC 버퍼들(120)로부터 HWA(125)로의 스트리밍의 경우, 각각의 샘플이 이전의 샘플로부터 입력 메모리로서의 ADC 버퍼들(120)에서 SRC_AIDX 바이트(이는 연속하는 샘플들을 분리하는 주소 오프셋(바이트 단위)을 특정함) 분리되는, SRC_ACNT 개 샘플들(SRC_ADDR에서부터 시작함)을 포함하는 샘플 스트림이 스트리밍된다. BCNT이 반복 횟수를 특정하는, SRC_ACNT 개 샘플들의 이러한 샘플 스트림들이 스트리밍되며, 각각의 샘플 스트림의 첫 번째 샘플이 선행 샘플 스트림으로부터 SRC_BINDX 바이트만큼 분리된다. 유사하게, HWA로부터 출력 메모리로의 데이터의 스트리밍은 파라미터들(DST_ADDR, DST_ACNT, DST_AIDX, BCNT, DST_BIDX)에 의해 정의된다. 2D-메모리 인덱싱 스킴이 입력 및 출력에서 상이한 액세스 패턴들을 허용한다. 따라서, SRC_ADDR/DST_ADDR, SRC_AIDX/DST_AIDX 등을 가진다. 반복 횟수(BCNT)만이 입력 스트림 및 출력 스트림 둘 다에 걸쳐 일반적으로 일관된다.
일부 실시예들에서 HWA는 FFT 블록(210)에 FIR 필터를 포함하지 않을 수 있다. 이러한 실시예들에서 필터링 동작들은 다음과 같이 HWA에서 효율적으로 수행될 수 있다. 제1 단계에서 들어오는 샘플들은 (제1 파라미터-세트를 사용하여) FFT를 수행하기 위해 HWA 속으로 스트리밍된다. 제2 단계에서, FFT에 대응하는 샘플들은 프리-프로세싱 블록(211) 및 FFT 엔진(210) 둘 다가 인에이블된 HWA 속으로 (제2 파라미터-세트를 사용하여) 스트리밍된다. 복소수 곱셈기는 FFT의 샘플들과 원하는 필터의 주파수 응답을 나타내는 복소 벡터를 곱하는데 사용되고 FFT 엔진(222)은 프리-프로세싱 블록의 출력에 대해 I-FFT(역 FFT)를 수행한다. 따라서 전체 필터링 동작은 HWA를 통해 단지 두 개의 스트리밍의 데이터만으로 효율적으로 수행된다.
변형예들이 설명된 실시예들에서 가능하고, 다른 실시예들이 청구항들의 범위 내에서 가능하다.

Claims (20)

  1. 레이더 하드웨어 가속기(radar hardware accelerator)(HWA)로서,
    고속 푸리에 변환(fast Fourier transform)(FFT) 엔진을 포함하며,
    상기 FFT 엔진은:
    간섭 완화, 유한 임펄스 응답(finite impulse response)(FIR) 필터링, 및 출력 버퍼들을 또한 포함하는 분할 가속기 국부 메모리(split accelerator local memory) 내의 ADC 버퍼들로부터 수신된 레이더 데이터 샘플 스트림에 프리-프로그래밍된 복소 스칼라 또는 내부 룩업 테이블(look-up table)(LUT)로부터의 특정된 샘플을 곱하는 것 중 적어도 하나를 제공하여 프리-프로세싱된 샘플들을 생성하는 프리-프로세싱 블록;
    상기 프리-프로세싱된 샘플들에 윈도우 벡터(window vector)를 곱한 다음 FFT를 수행하는 FFT 블록에 의해 프로세싱하여 푸리에 변환된 샘플들을 생성하는 윈도우잉 플러스 FFT 블록(windowing plus FFT block)(윈도우식 FFT 블록(windowed FFT block)); 및
    상기 푸리에 변환된 샘플들의 크기를 컴퓨팅하는 포스트-프로세싱 블록을 포함하며,
    상기 프리-프로세싱 블록, 상기 윈도우식 FFT 블록, 및 상기 포스트-프로세싱 블록은 하나의 스트리밍 직렬 데이터 경로에서 접속되는, HWA.
  2. 제1항에 있어서, 상기 스트리밍 직렬 데이터 경로에 평행한 일정 오경보율(constant false alarm rate)(CFAR) 검출 경로에서의 일정 오경보율(CFAR) 엔진을 더 포함하고, 상기 CFAR 엔진은 배경(background)에 대한 레이더 타겟 귀환들(radar target returns)을 검출하기 위한 로그-크기 프리-프로세싱 블록(log-magnitude pre-processing block) 및 CFAR 검출기를 포함하는, HWA.
  3. 제1항에 있어서, 상기 프리-프로세싱 블록, 상기 윈도우식 FFT 블록 및 상기 포스트-프로세싱 블록은 상기 프리-프로세싱 블록, 상기 윈도우식 FFT 블록 및 상기 포스트-프로세싱 블록의 임의의 조합을 인에이블/바이패스시키는 독립적 먹싱 제어들(independent muxing controls)을 제공하는 독립적 인에이블(EN) 회로들을 포함하는, HWA.
  4. 제1항에 있어서, 적어도 반도체 표면을 제공하는 기판을 더 포함하며, 상기 HWA는 상기 반도체 표면에 형성되는, HWA.
  5. 제1항에 있어서, 상기 ADC 버퍼들과 상기 출력 버퍼들은 둘 다 분할 메모리들(split memories)인, HWA.
  6. 제2항에 있어서, 상기 CFAR 검출 경로는 공유 메모리 및 로직 중 적어도 하나를 상기 FFT 엔진과 공유하는, HWA.
  7. 레이더 서브-시스템으로서,
    레이더 데이터 샘플 스트림들을 저장하기 위한 ADC 입력 버퍼들(ADC 버퍼들)과, 출력 버퍼들을 포함하는 분할 가속기 국부 메모리;
    상기 ADC 버퍼들에 커플링되어 상기 레이더 데이터 샘플 스트림들을 수신하고 상기 레이더 데이터 샘플 스트림들을 프로세싱하는 레이더 하드웨어 가속기(HWA) - 상기 HWA는 고속 푸리에 변환(FFT) 엔진을 포함하며, 상기 FFT 엔진은:
    간섭 완화, 유한 임펄스 응답(FIR) 필터링, 및 상기 레이더 데이터 샘플 스트림들에 프리-프로그래밍된 복소 스칼라 또는 내부 룩업 테이블(LUT)로부터의 특정된 샘플을 곱하는 것 중 적어도 하나를 제공하여 프리-프로세싱된 샘플들을 생성하는 프리-프로세싱 블록;
    상기 프리-프로세싱된 샘플들에 윈도우 벡터를 곱한 다음 FFT를 수행하는 FFT 블록에 의해 프로세싱하여 푸리에 변환된 샘플들을 생성하는 윈도우잉 플러스 FFT 블록(윈도우식 FFT 블록); 및
    상기 푸리에 변환된 샘플들의 크기를 컴퓨팅하여 포스트-프로세싱된 레이더 데이터를 생성하는 포스트-프로세싱 블록을 포함하고,
    상기 프리-프로세싱 블록, 상기 윈도우식 FFT 블록, 및 상기 포스트-프로세싱 블록은 하나의 스트리밍 직렬 데이터 경로에서 접속되고, 상기 포스트-프로세싱 블록의 출력은 상기 포스트-프로세싱된 레이더 데이터를 상기 출력 버퍼들에 전송하기 위해 상기 출력 버퍼들의 입력에 커플링됨 - ; 및
    상기 프리-프로세싱 블록, 상기 윈도우식 FFT 블록 및 상기 포스트-프로세싱 블록을 제어하기 위한 상기 가속기 국부 메모리와 외부 메모리 사이의 동작들 및 데이터 전송들의 체인형 시퀀스(chained sequence)의 실행을 위한 파라미터들 세트들을 시퀀스화(sequencing)하기 위한, 버스에 의해 상기 FFT 엔진에 둘 다 커플링되는, 상태 머신에 커플링되는 파라미터-세트 구성 메모리
    를 포함하는 레이더 서브-시스템.
  8. 제7항에 있어서, 상기 상태 머신은 파라미터-세트 기반 상태 머신이며, 상기 파라미터-세트들은 프로그래밍 가능하며, 상기 파라미터-세트들은 동작들의 특정한 세트를 수행하도록 상기 HWA를 구성하고, 상기 파라미터-세트들을 실행하는 시퀀스가 정의되는, 레이더 서브-시스템.
  9. 제8항에 있어서, 상기 레이더 서브-시스템은 2D-메모리 인덱싱(2D-memory indexing)을 사용하도록 구성되며, 상기 파라미터-세트들 각각은 제1 레이더 데이터 샘플 스트림 및 후속하는 제2 레이더 데이터 샘플 스트림을 포함하는 상기 레이더 데이터 샘플 스트림들 중 다수의 레이더 데이터 샘플 스트림들에 대해 상기 동작들 중 특정 동작을 수행하고, 상기 레이더 데이터 샘플 스트림들 각각의 후속 샘플들 사이의 분리, 상기 제1 레이더 데이터 샘플 스트림의 초기 샘플과 상기 제2 레이더 데이터 샘플 스트림의 초기 샘플 사이의 분리, 및 상기 동작들 각각을 위한 상기 레이더 데이터 샘플 스트림들의 수는 상기 파라미터-세트들을 통해 구성 가능한, 레이더 서브-시스템.
  10. 제7항에 있어서, 상기 스트리밍 직렬 데이터 경로에 평행한 CFAR 검출 경로에서의 일정 오경보율(CFAR) 엔진을 더 포함하고, 상기 CFAR 엔진은 배경에 대한 레이더 타겟 귀환들을 검출하기 위한 로그-크기 프리-프로세싱 블록 및 CFAR 검출기를 포함하는, 레이더 서브-시스템.
  11. 제7항에 있어서, 상기 ADC 버퍼들과 상기 출력 버퍼들은 둘 다 분할 메모리들인, 레이더 서브-시스템.
  12. 제7항에 있어서, 적어도 반도체 표면을 제공하는 기판을 더 포함하며, 상기 HWA는 상기 반도체 표면에 형성되는, 레이더 서브-시스템.
  13. 제7항에 있어서, 상기 프리-프로세싱 블록, 상기 윈도우식 FFT 블록 및 상기 포스트-프로세싱 블록은 상기 프리-프로세싱 블록, 상기 윈도우식 FFT 블록 및 상기 포스트-프로세싱 블록의 임의의 조합을 인에이블/바이패스시키는 독립적 먹싱 제어들을 제공하는 독립적 인에이블(EN) 회로들을 포함하는, 레이더 서브-시스템.
  14. 레이더 하드웨어 가속기(HWA)를 사용하여 (FMCW) 레이더 신호 프로세싱하는 방법으로서,
    간섭-임계화(interference-thresholding), 윈도우잉 및 레인지 FFT(range FFT) 중 적어도 하나를 포함하는 계산하는 단계를 포함하여 레이더 데이터 샘플 스트림들을 수신하고 프로세싱하여, 레인지 FFT 데이터를 포함하는 포스트-프로세싱된 레이더 데이터를 생성하기 위해, ADC 입력 버퍼들(ADC 버퍼들)로부터의 레이더 데이터 샘플 스트림들을 고속 푸리에 변환(FFT) 엔진을 포함하는 HWA에 커플링하는 단계;
    상기 포스트-프로세싱된 레이더 데이터를 출력 버퍼들로 스트리밍하는 단계;
    상기 출력 버퍼들로부터 상기 레인지 FFT 데이터를 외부 메모리에 직접 메모리 액세스들(direct memory accesses)(DMA) ― 상기 DMA는 상기 HWA에 의해 자동으로 트리거됨 ― 을 통해 전송하는 단계; 및
    다수의 안테나들에 의해 그리고 다수의 처프들에 걸쳐 수신된 상기 레이더 데이터 샘플 스트림들에 대해 상기 커플링하는 단계, 상기 계산하는 단계, 상기 스트리밍하는 단계, 및 상기 전송하는 단계를 반복하는 단계
    를 포함하고,
    상기 다수의 안테나들로부터 유래하는 그리고 상기 다수의 처프들에 걸친 상기 레인지 FFT 데이터에 대해 추가의 프로세싱이 수행되고, 상기 추가의 프로세싱은:
    상기 외부 메모리로부터 블록 단위로(in blocks) ― 각각의 상기 블록은 제1 레인지 게이트 및 적어도 제2 레인지 게이트를 위한 데이터를 포함함 ― 상기 출력 버퍼들로 전송하는 단계;
    상기 제1 레인지 게이트에 대응하는 상기 HWA를 사용하여 다수의 도플러 FFT들 ― 상기 도플러 FFT들은 상기 제1 레인지 게이트에서의 상기 다수의 안테나들 각각에 대해 컴퓨팅됨 ― 을 수행하는 단계;
    상기 제1 레인지 게이트에 대응하는 상기 다수의 안테나들 각각에 대해 상기 도플러 FFT들의 결과에 대해 절대 값 연산(absolute value operation)을 수행하고, 상기 다수의 안테나들에 걸쳐 상기 절대 값 연산의 결과들을 합산하는 단계; 및
    적어도 상기 제2 레인지 게이트에 대응하는 상기 데이터 블록들로부터의 후속 데이터 블록들에 대해 상기 추가의 프로세싱을 반복하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 레인지 FFT 데이터를 전송하는 단계는 전치 방식으로(in a transpose fashion) 수행되는, 방법.
  16. 제14항에 있어서, 로그-크기 프리-프로세싱 블록 및 CFAR 검출기를 포함하는 스트리밍 직렬 데이터 경로에 평행한 CFAR 검출 경로에서의 일정 오경보율(CFAR) 엔진을 사용하여 배경에 대한 레이더 타겟 귀환들을 검출하는 단계를 더 포함하는, 방법.
  17. 제14항에 있어서, 상기 HWA로의 그리고 상기 HWA로부터의 데이터 전송들을 위한 인덱싱된 메모리 어드레싱(indexed memory addressing)을 더 포함하는, 방법.
  18. 제14항에 있어서, 상기 FFT 엔진은,
    간섭 완화, 및 상기 출력 버퍼들을 포함하는 분할 가속기 국부 메모리 내의 상기 레이더 데이터 샘플 스트림들에 프리-프로그래밍된 복소 스칼라 또는 내부 룩업 테이블(LUT)로부터의 특정된 샘플을 곱하는 것 중 적어도 하나를 제공하여 프리-프로세싱된 샘플들을 생성하는 프리-프로세싱 블록;
    상기 프리-프로세싱된 샘플들에 윈도우 벡터를 곱한 다음 FFT를 수행하는 FFT 블록에 의해 프로세싱하여 푸리에 변환된 샘플들을 생성하는 윈도우잉 플러스 FFT 블록(윈도우식 FFT 블록); 및
    상기 푸리에 변환된 샘플들의 크기를 컴퓨팅하여 상기 포스트-프로세싱된 레이더 데이터를 생성하는 포스트-프로세싱 블록을 포함하며,
    상기 프리-프로세싱 블록, 상기 윈도우식 FFT 블록, 및 상기 포스트-프로세싱 블록은 하나의 스트리밍 직렬 데이터 경로에서 접속되는, 방법.
  19. 제18항에 있어서, 상기 프리-프로세싱 블록, 상기 윈도우식 FFT 블록 및 상기 포스트-프로세싱 블록은 상기 프리-프로세싱 블록, 상기 윈도우식 FFT 블록 및 상기 포스트-프로세싱 블록의 임의의 조합을 인에이블/바이패스시키는 독립적 먹싱 제어들을 제공하는 독립적 인에이블(EN) 회로들을 포함하는, 방법.
  20. 제14항에 있어서, 2D-메모리 인덱싱을 더 포함하며, 다수의 파라미터-세트들 각각은 제1 레이더 데이터 샘플 스트림 및 후속하는 제2 레이더 데이터 샘플 스트림을 포함하는, 상기 레이더 데이터 샘플 스트림들 중 다수의 레이더 데이터 샘플 스트림들에 대해 특정 동작을 수행하고, 상기 레이더 데이터 샘플 스트림들 각각의 후속 샘플들 사이의 분리, 상기 제1 레이더 데이터 샘플 스트림의 초기 샘플과 상기 제2 레이더 데이터 샘플 스트림의 초기 샘플 사이의 분리, 및 상기 동작들 각각을 위한 상기 레이더 데이터 샘플 스트림들의 수는 상기 파라미터-세트들을 통해 구성 가능한, 방법.
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