CN115357532B - 一种phy上行架构以降低5g定位芯片面积的方法 - Google Patents

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Abstract

本发明涉及5G定位芯片技术领域，具体是一种PHY上行架构以降低5G定位芯片面积的方法。包括将IFFT模块设置在HWA模块中，通过把加CP逻辑合并到PDMA_CTRL模块中，并在上行SRC_FILTER模块和DC_CANCEL模块中间加入一个SEND_BUFFER模块，用于控制数据流。本发明通过将IFFT模块设置在HWA模块中，通过把加CP逻辑合并到PDMA_CTRL模块中，并在上行SRC_FILTER模块和DC_CANCEL模块中间加入一个SEND_BUFFER模块，用于控制数据流，根据这样的方法设置，只要总线满足PHY上行数据带宽，就可以节省出60Kbyte的存储空间，在28nm工艺下可以节省约0.27mm2的面积。从而解决目前这些DRAM占用过多的面积，导致芯片的成本增加的问题。

Description

一种PHY上行架构以降低5G定位芯片面积的方法
技术领域
本发明涉及5G定位芯片技术领域，具体是一种PHY上行架构以降低5G定位芯片面积的方法。
背景技术
对于目前5G定位芯片，数字前端模块上行发送时不能断流，所以目前的设计会采用在上行模块中加入存储器，进行存储数据，用于保证上行发送不会断流。
如图1所示，目前设计中在加CP的模块有两块4096*24bit的DRAM，IFFT输出有一块4096*24bit的dram，并且UL_BUFFER有一块4992*48bit的DRAM。
目前这些DRAM占用过多的面积，导致芯片的成本增加。
发明内容
本发明要解决的技术问题是提供一种PHY上行架构以降低5G定位芯片面积的方法，以解决现有技术中的DRAM占用过多的面积，导致芯片的成本增加的问题。
为了解决上述技术问题，本发明的技术方案为：一种PHY上行架构以降低5G定位芯片面积的方法，包括将IFFT模块设置在HWA模块中，通过把加CP逻辑合并到PDMA_CTRL模块中，并在上行SRC_FILTER模块和DC_CANCEL模块中间加入一个SEND_BUFFER模块，用于控制数据流。
优选地，DA_SWITCH，UP_SRC使用ul_x16_clk，其余模块使用dfe_ul_clk。
优选地，所述ul_x16_clk为122.88MHz*4/30.72MHz*4，所述dfe_ul_clk为200Mhz。
优选地，SEND_BUF模块包括HWM高水线以及LWM低水线。
优选地，所述HWM高水线用于当SEND_BUF模块中的数据个数大于高水线，SEND_BUF模块通知PDMA模块停止从PHY_MEM模块中获取数据，当SEND_BUF模块中的数据小于等于高水线，SEND_BUF模块通知PDMA模块可以从PHY_MEM模块中获取数据。
优选地，当SEND_BUF模块中数据小于LWM并且还有待发送的数据在PHY_RAM模块中，则产生中断给CPU模块，控制其他模块停止对PHY_MEM模块的访问操作，给PHY_MEM模块中的PDMA模块保留足够的访问带宽。
优选地，所述SEND_BUF模块还包括上溢出标志、下溢出标志以及空标志。
优选地，所述上溢出标志用于当FIFO出现上溢出标志，给CPU发送异常中断，标志SEND_BUF模块工作异常，PDMA模块没有根据HWM水线控制停止读数。
优选地，所述下溢出标志用于当FIFO出现下溢出标志，给CPU发送异常中断，标志SEND_BUF模块工作异常，PDMA模块没有及时把数据从PHY_MEM模块中读出来。
优选地，所述空标志用于默认初始状态和当所有数据发送完成后，空标志置起。
与现有技术相比，本发明的有益效果为：
本发明通过将IFFT模块设置在HWA模块中，通过把加CP逻辑合并到PDMA_CTRL模块中，并在上行SRC_FILTER模块和DC_CANCEL模块中间加入一个SEND_BUFFER模块，用于控制数据流，根据这样的方法设置，只要总线满足PHY上行数据带宽，就可以节省出60Kbyte的存储空间，在28nm工艺下可以节省约0.27mm2的面积。从而解决目前这些DRAM占用过多的面积，导致芯片的成本增加的问题。
附图说明
图1为背景技术中的PHY上行架构的示意图；
图2为本发明的PHY上行架构的示意图；
图3为本发明的SEND_BUF模块示意图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本发明，但并不构成对本发明的限定。此外，下面所描述的本发明各个实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。
如图2所示，本发明的是通过修改芯片架构，把IFFT模块设置在HWA模块中，通过把加CP逻辑合并到PDMA_CTRL模块中，在上行SRC_FILTER模块和DC_CANCEL模块两个模块中间加入一个SEND_BUFFER模块，用于控制数据流。
DA_SWITCH,UP_SRC使用ul_x16_clk(122.88MHz*4/30.72MHz*4)，其余模块使用dfe_ul_clk(预估200Mhz)。
如图3所示，SEND_BUF模块功能有两个水线，三个标志：
HWM高水线，当BUF中的数据个数大于高水线，该模块通知PDMA模块停止从PHY_MEM模块中获取数据，当BUF中的数据小于等于高水线，该模块通知PDMA模块可以从PHY_MEM模块中获取数据。
LWM低水线，当BUF中数据小于LWM并且还有待发送的数据在PHY_RAM模块中，则产生中断给CPU，控制其他模块停止对PHY_MEM模块的访问操作，给PHY模块中的PDMA模块保留足够的访问带宽。
上溢出标志，当FIFO出现该标志，给CPU发送异常中断，标志SEND_BUF模块工作异常，PDMA模块没有根据HWM水线控制停止读数。
下溢出标志，当FIFO出现该标志，给CPU发送异常中断，标志SEND_BUF工作异常，PDMA模块没有及时把数据从PHY_MEM中读出来。
空标志，默认初始状态和当所有数据发送完成后，该标志置起。
通过上述的方法设置，只要总线满足PHY上行数据带宽，就可以节省出60Kbyte的存储空间，在28nm工艺下可以节省约0.27mm2的面积。从而解决目前这些DRAM占用过多的面积，导致芯片的成本增加的问题。
以上结合附图对本发明的实施方式作了详细说明，但本发明不限于所描述的实施方式。对于本领域的技术人员而言，在不脱离本发明原理和精神的情况下，对这些实施方式进行多种变化、修改、替换和变型，仍落入本发明的保护范围内。

Claims (10)

1.一种PHY上行架构以降低5G定位芯片面积的方法，其特征在于：包括将IFFT模块设置在HWA模块中，通过把加CP逻辑合并到PDMA_CTRL模块中，并在上行SRC_FILTER模块和DC_CANCEL模块中间加入一个SEND_BUFFER模块，用于控制数据流。
2.根据权利要求1所述的PHY上行架构以降低5G定位芯片面积的方法，其特征在于：DA_SWITCH，UP_SRC使用ul_x16_clk，其余模块使用dfe_ul_clk。
3.根据权利要求2所述的PHY上行架构以降低5G定位芯片面积的方法，其特征在于：所述ul_x16_clk为122.88MHz*4/30.72MHz*4，所述dfe_ul_clk为200Mhz。
4.根据权利要求1所述的PHY上行架构以降低5G定位芯片面积的方法，其特征在于：SEND_BUF模块包括HWM高水线以及LWM低水线。
5.根据权利要求4所述的PHY上行架构以降低5G定位芯片面积的方法，其特征在于：所述HWM高水线用于当SEND_BUF模块中的数据个数大于高水线，SEND_BUF模块通知PDMA模块停止从PHY_MEM模块中获取数据，当SEND_BUF模块中的数据小于等于高水线，SEND_BUF模块通知PDMA模块可以从PHY_MEM模块中获取数据。
6.根据权利要求4所述的PHY上行架构以降低5G定位芯片面积的方法，其特征在于：当SEND_BUF模块中数据小于LWM并且还有待发送的数据在PHY_RAM模块中，则产生中断给CPU模块，控制其他模块停止对PHY_MEM模块的访问操作，给PHY_MEM模块中的PDMA模块保留足够的访问带宽。
7.根据权利要求4所述的PHY上行架构以降低5G定位芯片面积的方法，其特征在于：所述SEND_BUF模块还包括上溢出标志、下溢出标志以及空标志。
8.根据权利要求7所述的PHY上行架构以降低5G定位芯片面积的方法，其特征在于：所述上溢出标志用于当FIFO出现上溢出标志，给CPU发送异常中断，标志SEND_BUF模块工作异常，PDMA模块没有根据HWM水线控制停止读数。
9.根据权利要求7所述的PHY上行架构以降低5G定位芯片面积的方法，其特征在于：所述下溢出标志用于当FIFO出现下溢出标志，给CPU发送异常中断，标志SEND_BUF模块工作异常，PDMA模块没有及时把数据从PHY_MEM模块中读出来。
10.根据权利要求7所述的PHY上行架构以降低5G定位芯片面积的方法，其特征在于：所述空标志用于默认初始状态和当所有数据发送完成后，空标志置起。
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