JP7323279B2 - レーダ信号を処理するための装置および方法 - Google Patents

Description

本発明の実施形態は、レーダ用途に関し、特に少なくとも１つのレーダセンサによって、例えば少なくとも１つのアンテナを介して取得されたレーダ信号を処理するための効率的なやり方に関する。これに関して、処理されるレーダ信号は、特にセンサまたはアンテナによって受信されたレーダ信号である。

様々な種類のレーダが、種々の用途のために自動車において使用されている。例えば、レーダを、死角検出（駐車支援、歩行者保護、クロストラフィック）、衝突緩和、車線変更支援およびアダプティブクルーズコントロールのために使用することができる。レーダの用途に関する多数のユースケースシナリオは、異なる方向（例えば、後方、側方、前方）、可変の角度（例えば、方位角度）および／または異なる距離（短距離、中距離、長距離）に関すると考えられる。例えば、アダプティブクルーズコントロールは、±１８°までの方位角度を利用することができ、レーダ信号は、自動車の前部から送出され、これによって数１００メートルまでの範囲の検出が実現される。

レーダ源は信号を送出し、またセンサは戻ってきた信号を検出する。（例えば、走行している自動車がレーダ信号を送出することに起因する）送出された信号と検出された信号との間の周波数シフトを使用して、送出された信号の反射を基礎とする情報を取得することができる。センサによって取得された信号のフロントエンド処理は、高速フーリエ変換（ＦＦＴ）を含むことができ、この高速フーリエ変換の結果、信号スペクトル、すなわち周波数にわたり分散された信号を得ることができる。信号の振幅は、エコーの大きさを示すことができ、この際、ピークは、さらなる処理のために、例えば自動車の速度を、前方を走行している別の自動車に基づいて調整するために検出および使用する必要があるターゲットを表すことができる。

レーダ処理装置は、種々のタイプの出力、例えば制御ユニットに対するコマンド、少なくとも１つの制御ユニットによって事後処理されるべき対象物および対象物リスト、少なくとも１つの制御ユニットによって事後処理されるべき少なくとも１つのＦＦＴピークを提供することができる。ＦＦＴピークを利用することによって、高性能の事後処理が実現される。

一定誤警報確率とも称される、一定誤警報拒絶（ＣＦＡＲ）は特に、信号電力を基礎とすることができるＦＦＴ結果解析に関する閾値法として公知である。ＣＦＡＲによって、ＦＦＴ信号が潜在的なターゲットを示しているか否かを判定するための閾値を適合させることができる。ＣＦＡＲは、特に、バックグランドノイズ、クラッタおよび干渉を考慮する。種々のＣＦＡＲアルゴリズムが公知である。詳細については、http://en.wikipedia.org/wiki/Constant_false_alarm_rateを参照されたい。

ＣＦＡＲは、ＦＦＴピークを、例えばそのようなピークを所定の閾値と比較することによって選択するための１つのアプローチとして使用することができる。

第１の実施形態は、レーダ装置に関し、このレーダ装置は、
・入力ＤＭＡモジュール、
・少なくとも１つの処理モジュール、
・出力ＤＭＡモジュール
を含み、
・入力ＤＭＡモジュールは、メモリにアクセスし、メモリからのデータを少なくとも１つの処理モジュールに供給するように構成されており、
・処理モジュールの各々は、有効化または無効化されるように構成されており、
・有効化された少なくとも１つの処理モジュールは、入力ＤＭＡモジュールによって供給されたデータの少なくとも一部を処理するように構成されており、
・出力ＤＭＡモジュールは、有効化された少なくとも１つの処理モジュールによって処理されたデータをメモリに記憶するように構成されている。

第２の実施形態は、レーダ装置を介してデータを処理するための方法に関し、
・このレーダ装置は、
・入力ＤＭＡモジュール、
・少なくとも１つの処理モジュール、
・出力ＤＭＡモジュール、
を含み、
・この方法は、
・入力ＤＭＡモジュールを介してメモリにアクセスし、メモリから少なくとも１つの処理モジュールにデータを供給することと、
・処理モジュールの各々を有効化または無効化することと、
・有効化された少なくとも１つの処理モジュールによって、入力ＤＭＡモジュールによって供給されたデータの少なくとも一部を処理することと、
・出力ＤＭＡモジュールを介してメモリにデータを記憶し、有効化された少なくとも１つの処理モジュールによってデータを処理することと
を含む。

第３の実施形態は、本明細書に記載するような方法の各ステップを実行するためのソフトウェアコード部分を含んでいる、ディジタル処理装置のメモリに直接的にロード可能なコンピュータプログラム製品に関する。

複数の実施形態が図面に図示されており、またそれらの図面を参照しながらそれらの実施形態を説明する。図面は、基本的な原理を説明するために用いられるものであるので、その基本的な原理を理解するために必要な態様のみが図示されている。図面は縮尺通りではない。図中、同一の参照番号は、同様の機能を表している。

２つの干渉するレーダ信号を含む例示的な図である。 ディジタルレーダ信号に対して実施されるステップを含む例示的な図である。 図２からの抜粋を示す図であり、ＨＷ構造がローデータに対して動作を実施するステップをさらに示している。 種々のモジュールと、図３に記載したいずれかの動作のためにこれらのモジュールの各々が選択されているのかどうかの情報と、を含む例示的なテーブルである。 ウィンドウ処理モジュールの例示的なブロック図である。 無線周波数（ＲＦ）フロントエンドに接続された、ＨＷ構造を含むレーダコントローラユニットを示す図である。 ＨＷ構造の例示的な実施形態をより詳細に示す図である。 図７のＨＷ構造に配置されたバッファの各々の構造を示す図である。

本明細書に記載する例は、特に、レーダシステムにおける信号処理のためのハードウェアアクセラレータとして特に機能するハードウェア（ＨＷ）構造を表す。信号処理は、周波数領域および／または時間領域において実施され得る。

レーダ用途は、干渉に対処する必要がある。このことは、特に自動車でのレーダ用途に当てはまる。このような干渉は、ノイズと実際のターゲットとを区別する能力を低下させることによって対象物の検出に影響を与える。正しく検出されていない対象物は、誤った判断につながる可能性があり、このことは、特に車両の自律走行用途にとって有害となるおそれがある。

本明細書に記載する解決策は、特にＨＷ構造が、干渉検出および干渉緩和に関する動作を実施することを可能にする。そのような動作は、例えばユーザによってコンフィギュレーション可能であり、したがって、所定のユースケースシナリオに合わせて調整され得る。

干渉は、外部の電気装置に起因することがある。このタイプの干渉は、１チャープよりも長く続くことがある。このタイプの干渉の影響を低減するために、位相変調技術を使用することができる。

チャープは、送信された信号である。チャープは、周波数アップシフトまたは周波数ダウンシフト（周波数のランプ）を含むことができる。「ビン」は、特にＦＦＴ処理の結果とすることができる。ＦＦＴ段階への入力は、アナログ・ディジタル変換器（ＡＤＣ）を介してサンプリングされた実データとすることができるか、または前のＦＦＴ段階からのＦＦＴビン（複数のＦＦＴ処理段階が必要とされる場合）とすることができる。

「ビン」または「チャープ」は、特に、潜在的なターゲット（すなわち少なくとも１つの潜在的なターゲット）に関連付けられる可能性がある少なくとも１つのサンプル、周波数、または周波数範囲（例えば、周波数のランプ）を表すことができる。

また、外部のレーダシステムからの干渉が存在することもある。すなわち、このタイプの干渉は、１チャープ未満の持続期間に時間制限され得る。外部のレーダシステムは、特に実際のレーダ信号に近似している可能性があるので、顕著な影響を有する。

図１は、レーダシステムの送信機によって送出された２つのチャープ（ここではランプ）を有するレーダ信号１０１を含む例示的な図を示す。信号１０２は、（他のレーダ信号からの干渉なしに）このレーダシステムの受信機によって検出されるレーダ信号１０１の反射である。

信号１０３は、レーダ信号１０１と干渉し得る（別の異なるレーダシステムの）他のレーダ送信機の２つのチャープを示す。

この干渉するレーダ信号１０３は、反射されたレーダ信号１０２に寄与し、したがってレーダ信号１０１を送出するレーダシステムの全体的な性能を劣化させる可能性がある。このような劣化は、ノイズレベルの増加を含むことがあり、それによって、検出されるべき対象物を隠蔽することがある。例えばこの干渉する信号１０３は、信号１０１の中間周波数（ＩＦ）の範囲内に入る可能性があり、このことは、受信された信号全体における（望ましくない）ピークにつながるおそれがある。

このような干渉を処理するための公知の処理アプローチが存在する。すなわち、（別の異なる送信機からの、反射されたレーダ信号の干渉を含む）受信された信号をサンプリングすることができ（すなわちアナログ・ディジタル変換することができ）、このサンプルを時間領域および／または周波数領域においてフィルタリングすることができる。

したがって、本明細書に記載する例は、公知の干渉検出および干渉緩和のアプローチを使用することができる。そのようなアプローチは、ＦＦＴアルゴリズムおよび逆ＦＦＴアルゴリズムを使用することができる。

本明細書で提供する例示的な解決策は、特に、種々のコンフィギュレーション可能なモジュールを含むＨＷ構造（１つのハードウェアまたは複数のハードウェア）を利用する。それぞれのモジュールは、以下の動作：
・高速フーリエ変換（ＦＦＴ）、
・逆ＦＦＴ（ｉＦＦＴ）、
・干渉検出および／または干渉緩和のための特徴と組み合わせられた、所定の（例えばユーザによって定義された）係数テーブルを使用するウィンドウ処理動作、
・信号電力と基準電力との間の比較動作、
・メモリ、例えばレジスタに結果を記憶するための記憶動作、
・入力レジスタに基づいて実施され得る、信号の選択的なゼロ化動作、
うちの少なくとも１つを実施する能力を有することができる。

さらに、メモリからコンフィギュレーションをロードするために、（例えばシーケンサによって提供される）シーケンシング動作が提供されており、この場合、コンフィギュレーションは、コンフィギュレーションされたモジュール選択よって実施される種々のステップまたは動作を含むことができる。

シーケンシング動作が、別個のモジュール（およびそのようなモジュールによって供給される（１つまたは複数の）動作）を使用またはバイパス（すなわち選択）することができることに留意すべきである。また、シーケンシング動作は、例えば終了条件が満たされるまで種々のモジュールを繰り返し使用することもできる。

このようなシーケンシング動作に基づいて、モジュールをフレキシブルに利用することができ、それぞれのモジュールは、上述した動作のうちの（少なくとも）１つの動作を（繰り返しまたは１回）実施することができる。

有利には、ＨＷ構造は、例えば干渉の有害な影響を低減（例えば削除または緩和）するために、レーダデータ（すなわち受信され、オプションとして前処理されたレーダ信号）に対して実施される動作を効率的に加速させることを可能にする。

例示的な１つのシナリオでは、以下のモジュール：
・ＦＦＴモジュール、
・例えばＣＦＡＲおよび／または基本的な閾値処理を実施する信号閾値処理モジュール、
・ＦＦＴおよびｉＦＦＴを実施することができるウィンドウ処理モジュール
を使用することができる。

これにより、ＦＦＴ動作の実施が可能となり、周波数領域における信号の修正（すなわちピークの除去によるフィルタリング）が可能となり、また、修正された信号を時間領域に変換し戻すためのｉＦＦＴ動作の実施が可能となる。後続のステップは、多次元ＦＦＴ処理とすることができる。

図２は、ディジタルレーダ信号に対して実施されるステップを含む例示的な図を示す。

ステップ２０１において、ローレーダデータがメモリに記憶される。

次のステップ２０２において、記憶されたローデータに対してＨＷ構造の動作が実施される。次のステップ２０３において、修正されたローデータがメモリ（または別の異なるメモリ）に記憶され、次のステップ２０４において、多次元ＦＦＴ処理が実施される。その後（図２には示されていない）、ＦＦＴ後処理によってターゲット（対象物）を明らかにし、分類し、確認することができる。

図３は、図２のステップ２０２をより詳細に示す。

ステップ３０１において、ステップ２０１でメモリに記憶されたローデータに対してＦＦＴが実施される。後続のステップ３０２において、ステップ３０１で取得されたＦＦＴデータに対して信号閾値処理が実施される。これにより、閾値未満の（すなわち望ましくないピークをマスクするための）ＦＦＴ結果のみを考慮することが可能となる。

ステップ３０３において、ステップ３０２の結果がステップ３０１で取得されたＦＦＴデータから減算され、ステップ３０４において、ステップ３０３の結果に対して閾値処理が実施され、これらの結果のうちのどちらが所定の閾値を上回っているが判定される。後続のステップ３０５において、ステップ３０４の結果がｉＦＦＴを介して変換され、ステップ２０３において、修正されたローデータとして記憶される。

図４は、種々のモジュールと、上記のいずれかの動作３０１～３０５のためにこれらのモジュールのうちのどのモジュールが選択されているのかの情報と、を含む例示的なテーブルを示す。モジュールは、以下のとおりである：
（ａ）入力ＤＭＡモジュール４０１：入力ＤＭＡモジュールは、メモリに記憶されたローデータに直接メモリアクセス（ＤＭＡ）を介してアクセスすることを可能にする。
（ｂ）ウィンドウ処理モジュール４０２：ウィンドウ処理モジュールは、ウィンドウ処理関数の数学を提供し、ウィンドウ処理関数は、特に、入力オペランドとウィンドウ処理係数との間の実数乗算または複素乗算を実施することができる。
（ｃ）ＦＦＴ／ｉＦＦＴモジュール４０３：ＦＦＴ／ｉＦＦＴモジュールは、ＦＦＴ動作またはｉＦＦＴ動作のいずれかを実施することを可能にする。ＦＦＴ／ｉＦＦＴモジュールを、ＦＦＴまたはｉＦＦＴを実施するようにコンフィギュレーションすることができる。
（ｄ）信号電力モジュール４０４：信号電力モジュールは、信号電力の（例えば数学的な）表現を決定する。
（ｅ）閾値処理モジュール４０５：閾値処理モジュールは、閾値処理動作（比較）を実施し、そのような閾値処理動作の結果を提供することができる。閾値処理モジュールは、ＣＦＡＲ動作および／または基本的な閾値処理動作を実施することができる。
（ｆ）ビン排除モジュール４０６：ビン排除モジュールは、系統的な方法で、または閾値処理モジュール４０５によって実施された比較の結果に基づいて、データの選択をゼロ化することができる。
（ｇ）フォーマッタモジュール４０７：フォーマッタモジュールは、所定の動作、例えば「－１」による乗算を実施することができる。
（ｈ）ベクトル加算モジュール４０８：ベクトル加算モジュールは、（複素ベクトル要素または実数ベクトル要素を含む）２つのベクトルの加算動作を実施する。例えば実要素の成分を、ＦＦＴ結果の信号電力とすることができる。したがって、第２段階ＦＦＴの後の複数のアンテナにわたるベクトル加算によって、非コヒーレント積分からなるレンジドップラマップを計算することが可能となる。
（ｉ）出力ＤＭＡモジュール４０９：出力ＤＭＡモジュールは、ＤＭＡを介して計算の結果をメモリに書き込むことを可能にする。

１つのモジュールが２つ以上の動作をカバーするように解釈することができることに留意すべきである。モジュールは、特に、種々の動作のうちの１つを選択することが可能となるようにフレキシブルにコンフィギュレーション可能とすることができる。例えば、フォーマッタモジュール４０７の動作をウィンドウ処理モジュール４０２に実装してもよい。

したがって、図４に示されたテーブルは、種々のステップ３０１～３０５のためのモジュールのアクティビティを以下のように定義する：

ステップ３０１：入力ＤＭＡモジュール４０１と、ＦＦＴ／ｉＦＦＴモジュール４０３と、ＤＭＡ出力モジュール４０９と、がアクティブ（ＯＮ）である。残りのモジュールは、非アクティブ（ＯＦＦ）である。入力ＤＭＡモジュール４０１は、ローデータを取得する。ＦＦＴ／ｉＦＦＴモジュール４０３は、ＦＦＴモードで動作し、出力ＤＭＡモジュール４０９は、特にＦＦＴの前にウィンドウ処理関数を使用することなくＦＦＴ結果を書き込む。

ステップ３０２：入力ＤＭＡモジュール４０１と、信号電力モジュール４０４と、閾値処理モジュール４０５と、ビン排除モジュール４０６と、フォーマッタモジュール４０７と、出力ＤＭＡモジュール４０９と、がアクティブ（ＯＮ）である。残りのモジュールは、非アクティブ（ＯＦＦ）である。入力ＤＭＡモジュール４０１は、ＦＦＴ結果を取得する。信号電力モジュール４０４は、入力信号の電力を計算し、閾値処理モジュール４０５は、入力信号の電力レベルと所定の閾値とを比較する。次に、ビン排除モジュール４０６は、閾値を超える電力レベルを０にセットする。フォーマッタモジュール４０７は、ビン排除モジュール４０６から取得した結果を再スケーリングする。出力ＤＭＡモジュール４０９は、スケーリングされた結果をメモリに書き込む。

ステップ３０３：入力ＤＭＡモジュール４０１と、ベクトル加算モジュール４０８と、ＤＭＡ出力モジュール４０９と、がアクティブ（ＯＮ）である。残りのモジュールは、非アクティブ（ＯＦＦ）である。入力ＤＭＡモジュール４０１は、ステップ３０２からノイズ信号を取得し、ステップ３０１からのＦＦＴ結果を取得する。ベクトル加算モジュールは、ステップ３０２の結果とステップ３０１の結果との減算を実施する。この減算の結果は、出力ＤＭＡモジュール４０９によって記憶される。

ステップ３０４：入力ＤＭＡモジュール４０１と、信号電力モジュール４０４と、閾値処理モジュール４０５と、ビン排除モジュール４０６と、出力ＤＭＡモジュール４０９と、がアクティブ（ＯＮ）である。残りのモジュールは、非アクティブ（ＯＦＦ）である。したがって、閾値を超える振幅を有するＦＦＴビンは、０にセットされる。これによって有利には、干渉が緩和される。入力ＤＭＡモジュール４０１は、ステップ３０４のＦＦＴ結果を取得し、モジュール４０４，４０５および４０６は、ＦＦＴ結果を処理し（モジュール４０４，４０５および４０６に関するより詳細な説明についてはステップ３０２を参照のこと）、出力ＤＭＡモジュール４０９は、修正された信号を書き込む。

ステップ３０５：入力ＤＭＡモジュール４０１と、ウィンドウ処理モジュール４０２と、ＦＦＴ／ｉＦＦＴモジュール４０３と、ＤＭＡ出力モジュール４０９と、がアクティブ（ＯＮ）である。残りのモジュールは、非アクティブ（ＯＦＦ）である。入力ＤＭＡモジュール４０１は、ステップ３０４からの修正された信号を取得する。ウィンドウ処理モジュール４０２は、ｉＦＦＴ動作のためのウィンドウ処理を提供し、このウィンドウ処理は、ｉＦＦＴモードで動作するＦＦＴ／ｉＦＦＴモジュール４０３によって実施される。出力ＤＭＡモジュール４０９は、修正されたローデータを書き込む。

したがって、ＨＷ構造は、上述のモジュールをフレキシブルに有効化または無効化することを可能にする。アクティブなモジュールの組み合わせにより、レーダデータ、特にローデータに対する一連の動作を実施することが可能になる。このようなレーダデータをメモリに記憶することができ、このメモリは、ＨＷ構造によってフレキシブルにアクセスされ、また、このメモリを選択的に修正することができる。したがって、メモリのうちの選択された部分を、時間効率的な方法で更新（修正）することができる。

（少なくとも１つの動作を含む）所定のタスクを実施するモジュールの組み合わせを、（修正された）ローデータに対して作用する外部のプロセッサから広範囲に独立させることができることが、さらなる利点である。したがって、処理負荷を、本明細書によって提案するモジュールのチェーンに向かって効率的にシフトさせることができる。

図５は、ウィンドウ処理モジュール４０２をより詳細に示す。メモリからのデータ５０１は、上述のように入力ＤＭＡモジュール４０１を介してアクセスされ、ディスパッチャ５１１を介して一時記憶装置５０２、乗算器５０３および／またはウィンドウ処理係数記憶装置５０９に供給され得る。

乗算器５０３は、「－１」による乗算を実施し、それによって実数のオペランドを純粋に虚数のデータにする。ウィンドウテーブル５０４は、ウィンドウテーブルポインタインクリメントと、ウィンドウテーブルと、を含み、すなわち、新しいオペランドが読み出されるたびにポインタが増分され、この新しいポインタを使用してテーブルからウィンドウ処理係数が読み出される。

乗算器５０３の出力部と、ウィンドウ処理係数記憶装置５０９の出力部と、ウィンドウテーブル５０４の出力部と、は、それぞれマルチプレクサ５０５の入力部に接続されている。したがって、マルチプレクサ５０５は、モード選択信号５０７を介して、自身の出力部において、乗算器５０３の出力、ウィンドウ処理係数記憶装置５０９の出力、またはウィンドウテーブル５０４の出力のいずれかを供給することができる。

マルチプレクサ５０５の出力と一時記憶装置５０２とは、それぞれウィンドウ処理エンジン５０６に接続されている。

ウィンドウ処理エンジン５０６は、自身の入力の動作、特に（実部および／または虚部の）スカラー乗算を実施し、電力密度スペクトル（例えばウィンドウ処理されたサンプル）をＦＦＴ／ｉＦＦＴモジュール４０３に供給することができる。ＦＦＴ／ｉＦＦＴモジュール４０３は、モード選択信号５０８を介して、ＦＦＴモードまたはｉＦＦＴモードのいずれかで動作することができる。

モード選択信号５０７は、シーケンサ５１２によって供給され、シーケンサ５１２は、モード選択信号５０８も供給する。モード選択信号５０７は、一時記憶装置５０２、乗算器５０３および／またはウィンドウ処理係数記憶装置５０９のいずれかへのデータ５０１のフローを制御するために、ディスパッチャ５１１にも伝送される。

ユニット５０２～５０６，５０９および５１１は、ウィンドウ処理モジュール４０２の一部である。ウィンドウ処理モジュール４０２によって実施される動作を、すべてのＦＦＴビンに適用することができるか、または選択されたＦＦＴビンに適用することができる。

したがって、ウィンドウ処理モジュール４０２およびＦＦＴ／ｉＦＦＴモジュール４０３は、モード選択信号５０７および５０８に応じて、以下の動作のうちの１つを実施する：
・所定のテーブルからのウィンドウ処理係数を使用した、ウィンドウ処理されたサンプルに対するＦＦＴ：モード選択信号５０８は、ＦＦＴ／ｉＦＦＴモジュール４０３がＦＦＴモードで動作することを選択し、モード選択信号５０７は、ウィンドウテーブル５０４からウィンドウ処理係数を選択する。
・事前に計算されたウィンドウ処理係数に対するＦＦＴ：モード選択信号５０８は、ＦＦＴ／ｉＦＦＴモジュール４０３がＦＦＴモードで動作することを選択し、モード選択信号５０７は、（データ５０１に基づいて）ウィンドウ処理係数のための入力としてウィンドウ処理係数記憶装置５０９を選択し、ウィンドウ処理係数記憶装置５０９によって供給されるウィンドウ処理係数は、それぞれの偶数読み出しアクセスにおいて読み出されたデータ５０１に対応することができ、さらに、一時記憶装置５０２は、入力ＤＭＡモジュール４０１からの、それぞれの奇数読み出しアクセスにおいて読み出されたデータ５０１を供給する。
・信号の自己相関：この場合には、モード選択信号５０８は、ＦＦＴモードを選択し、モード選択信号５０７は、乗算器５０３によって供給されるウィンドウ処理係数を選択し、乗算器５０３は、それぞれのサンプルに「－１」を乗算する。これらのウィンドウ処理係数は、入力ＤＭＡモジュール４０１からの、それぞれの偶数読み出しアクセスにおいて読み出されたデータ５０１に対応し、さらに、一時記憶装置５０２は、入力ＤＭＡモジュール４０１からの、それぞれの奇数読み出しアクセスにおいて読み出されたデータ５０１を供給する。
・ウィンドウテーブル５０４からのウィンドウ処理係数を用いた、ウィンドウ処理されたサンプルに対する逆ＦＦＴ：モード選択信号５０８は、ｉＦＦＴモードを選択し、モード選択信号５０７は、マルチプレクサ５０５の出力となるウィンドウテーブル５０４を選択する。

ディスパッチャ５１１は、特に、一時記憶装置５０２、乗算器５０３および／またはウィンドウ処理係数記憶装置５０９のいずれかにデータ５０１の一部が供給されることを保証することができる。そのような選択は、例えば、偶数／奇数データの選択、または任意の他の決定論的もしくは恣意的な選択に関するものとすることができる。

シーケンサ５１２は、モード選択信号５０７および５０８を介して、マルチプレクサ５０５と、ＦＦＴ／ｉＦＦＴモジュール４０３と、ディスパッチャ５１１とを制御する。

図６は、無線周波数（ＲＦ）フロントエンド６１５に接続されたレーダコントローラユニット６０１を示す。レーダコントローラユニット６０１は、ＨＷ構造６０２と、（レーダ）メモリ６０３と、プロセッサ６０４（またはマイクロコントローラ）と、シーケンサ６０５と、を含む。ＨＷ構造６０２は、矢印６０６で示されるようにデータを取得するために（例えばＤＭＡを介して）メモリ６０３にアクセスする。また、ＨＷ構造６０２は、メモリ６０３に（特にメモリ６０３の複数の異なる位置に）データを書き込む（処理する）ために（矢印６０７で示す）種々の出力経路を使用することもできる。さらに、ＲＦフロントエンド６１５は、ＨＷ構造にレーダデータを供給するアナログ・ディジタル変換器（ＡＤＣ）６１６を含む（矢印６１７で示す）。

プロセッサ６０４は、メモリ６０３からのデータにアクセスする（矢印６０８で示す）。また、プロセッサは、コンフィギュレーション情報６０９をシーケンサ６０５に送信する。したがって、シーケンサは、コンフィギュレーション情報６１０を介してＨＷ構造をコンフィギュレーションし、すなわち、ＨＷ構造６０２のどのモジュールをアクティブにするか、また、どのモジュールをアクティブにしないかを決定する。

１つのオプションとして、プロセッサ６０４は、コンフィギュレーション情報６０９を介して、ＨＷ構造６０２のモジュールをセットアップするためにシーケンサ６０５によって使用することができるコンフィギュレーションリンクリストを供給する。したがって、提案するようなハードウェア構造は、別のプロセッサを必要とすることなくシーケンシャルな計算ステップを実施することが可能である。

シーケンサ６０５は、（前述のコンフィギュレーションリンクリストを介して取得された、またはプロセッサ６０４から直接的に取得された）コンフィギュレーション値をＨＷ構造６０２のコンフィギュレーションレジスタに書き込んでいるハードウェアの一部として実現され得る。

また、シーケンサ６０５を、所定の時間の経過後に、またはトリガに基づいて、例えばＨＷ構造６０２によって実施される次の前処理段階に基づいて、コンフィギュレーションを更新するように構成することができる。

図７は、ＨＷ構造６０２をより詳細に示す。図７の例では、ＨＷ構造は、入力ＤＭＡモジュール４０１と、ＦＦＴ／ｉＦＦＴモジュール４０３と、出力ＤＭＡモジュール４０９と、２つの追加的なモジュール７０１および７０２と、を含む。特に、これらのモジュール７０１および７０２は、フレキシブルに選択（選択解除）され得る。すなわち、モジュール７０１，７０２のうちの少なくとも１つをバイパスしてもよい。また１つのオプションとして、ＦＦＴ／ｉＦＦＴモジュール４０３がバイパスされる。

メモリ６０３からのデータ６０６と、ＲＦフロントエンド６１５からのデータ６１７と、は、入力ＤＭＡモジュール４０１によってアクセス可能である。入力ＤＭＡモジュール４０１の後、モジュール７０１の動作が実施される。次は、ＦＦＴ／ｉＦＦＴモジュール４０３である。ＦＦＴ／ｉＦＦＴモジュール４０３に後続するのはモジュール７０２であり、このモジュール７０２は、処理されたデータを出力ＤＭＡモジュール４０９に供給する。出力ＤＭＡモジュール４０９は、データ６０７をメモリ６０３に書き込む。

入力ＤＭＡモジュール４０１とモジュール７０１との間の通信は、バッファ７０３を介して達成することができる。また、ＦＦＴ／ｉＦＦＴモジュール４０３とモジュール７０２との間の通信も、バッファ７０４を介して達成することができる。

モジュール４０１，７０１，４０３，７０２および４０９の各々は、レジスタ７０５～７０９を含み、これらのレジスタ７０５～７０９は、シーケンサ６０５によってコンフィギュレーション可能および／または更新可能である。メモリ６０３から最後のオペランドが読み出され、ＨＷ構造６０２のモジュールによって処理されると、更新を実施することができる。（レジスタ７０５～７０９を介した）モジュールは、特にバイパスされるようにコンフィギュレーション可能とすることができる。１つのオプションとして、少なくとも入力ＤＭＡモジュール４０１と出力ＤＭＡモジュール４０９とは、バイパスされない。別の１つのオプションとして、少なくとも入力ＤＭＡモジュール４０１と、ＦＦＴ／ｉＦＦＴモジュール４０３と、出力ＤＭＡモジュール４０９と、は、バイパスされない。

したがって、モジュール７０１，４０３，７０２を介したＨＷ構造６０２によって、以前にメモリ６０３に書き込まれたデータを再循環および再処理することが可能となる。

図８は、バッファ７０３，７０４の各々の構造を示し、それぞれのバッファ７０３，７０４は、１つのストリーミングエンジン８０１を含み、このストリーミングエンジン８０１は、２つのメモリバッファ８０２，８０３に接続されている。したがって、ストリーミングエンジン８０１は、メモリバッファ８０２，８０３のうちの一方に書き込み、その間に、他方のメモリバッファ８０３，８０２から読み出すこと（またはその逆）を可能にする。

したがって、バッファ７０３，７０４は、それぞれデュアルピンポンバッファ方式を可能にすることができる。
（ｉ）バッファ７０３のストリーミングエンジン８０１は、入力ＤＭＡモジュール４０１がパラメータまたはオペランドをモジュール７０１に効率的に送信することを可能にする。
（ｉｉ）したがって、バッファ７０４のストリーミングエンジンは、ＦＦＴ／ｉＦＦＴモジュール４０３がパラメータまたはオペランドをモジュール７０２に効率的に供給することを可能にする。

デュアルメモリバッファ８０２，８０３は、メモリバッファのうちの１つが充填モードにあり、メモリバッファの１つが非充填モードにあるピンポンバッファリング方式を可能にする。

ストリーミングエンジン８０１を、シーケンサ６０５によってコンフィギュレーションすることができる。ストリーミングエンジンは、メモリバッファ８０２，８０３を制御し、モジュールにデータが供給される（すなわち「ビジー状態を維持する」）ことを保証する。

入力ＤＭＡモジュール４０１も同様にシーケンサ６０５によってコンフィギュレーションすることができることに留意すべきである。入力ＤＭＡモジュール４０１を、メモリ６０３にアクセスするようにフレキシブルにコンフィギュレーションすることができる。このことは、例えばオペランド（レンジドップラおよびアンテナ）の次元を介して、ベースアドレス、アドレスインクリメント、ループインクリメントおよび／またはループカウントをコンフィギュレーションすることによって達成することができる。したがって、入力ＤＭＡモジュール４０１を、例えば、レンジ、ドップラ次元および／またはアンテナ次元にわたってメモリ６０３からオペランドを読み出すようにコンフィギュレーションすることができる。オペランドを、特に、処理ステップのために必要とされる次元および／またはシーケンスで読み出すことができる。例えば、データキューブ全体またはデータキューブの一部を読み出すことができる。このような部分は、データキューブの少なくとも１つのスライスを含むことができる。

レーダデータキューブは、空間および時間の関数としてレーダ処理を表すための直観的なやり方を提供する。レーダデータキューブを、第１の軸に沿って表される単一パルスのレーダ反射と、第２の軸に沿った付加的な受信素子からの反射と、第３の軸に沿った複数のパルスに由来する反射の集合と、を含む３次元ブロックと考えることができる（例えば、https://de.mathworks.com/company/newsletters/articles/building-and-processing-a-radar-data-cube.htmlを参照されたい）。

モジュール７０１および７０２の各々は、種々の実行ユニットを含むことができ、これらの実行ユニットは、入力データ（信号）および／または入力データの信号電力に基づいて動作することができる。閾値処理のような複雑な動作を実施するために相互接続されており、これによってこのような閾値処理の結果をビン排除モジュールに伝送することができるようになっている、複数の実行ユニットを設けることができる。また、モジュールは、ＤＭＡを有する出力ＦＩＦＯバッファを有することができる。出力ＦＩＦＯバッファは、メモリと同じ幅を有することができ、このことは、ＥＣＣアクセスを適用する場合に特に有利である。モジュール７０１，７０２の実行ユニットを、それぞれのバッファ７０３，７０４から供給された出力データに基づいてシリアル処理および／またはコンカレント処理を提供するように構成することができる。

したがって、提示する解決策は、特に、ＨＷ構造をフレキシブルにコンフィギュレーションし、それによってＨＷ構造のモジュールを有効化／無効化することを可能にする。それから、ＨＷ構造は、このＨＷ構造を同一のまたは異なるコンフィギュレーションで繰り返し使用することによって複雑な（レーダ処理）動作を実施することができる。データは、メモリへのＤＭＡアクセスを介してＨＷ構造によって処理される。したがって、ＨＷ構造を介してデータを再循環させることが可能となり、それぞれのサイクルを有するＨＷ構造は、複数の異なる動作を供給し、計算された結果をメモリに記憶することができる。

ＨＷ構造をフレキシブルに利用する１つの例は、「２つの信号の減算」の動作である。ベクトル減算モジュールを有する代わりに、フォーマッタモジュールおよびベクトル加算モジュールを使用することができる。フォーマッタモジュールは、「－１」による乗算を実施し、ベクトル加算モジュールは、加算に寄与し、その加算によって組み合わせにおいて結果的に減算が実施される。また１つのオプションとして、ウィンドウ処理モジュールが使用され、このウィンドウ処理モジュールは、「－１」による乗算の動作を提供することもできる。

本明細書で提案する例は、特に、以下の解決策のうちの少なくとも１つに基づくことができる。特に、所望の結果を達成するために、以下の特徴の組み合わせを利用することができる。方法の特徴を、装置、機器、またはシステムの任意の（１つまたは複数の）特徴と組み合わせることが可能であり、またはその逆も可能である。

レーダ装置において、このレーダ装置は、
・入力ＤＭＡモジュール、
・少なくとも１つの処理モジュール、
・出力ＤＭＡモジュール
を含み、
・入力ＤＭＡモジュールは、メモリにアクセスし、メモリからのデータを少なくとも１つの処理モジュールに供給するように構成されており、
・処理モジュールの各々は、有効化または無効化されるように構成されており、
・有効化された少なくとも１つの処理モジュールは、入力ＤＭＡモジュールによって供給されたデータの少なくとも一部を処理するように構成されており、
・出力ＤＭＡモジュールは、有効化された少なくとも１つの処理モジュールによって処理されたデータをメモリに記憶するように構成されている、
レーダ装置が提案される。

このレーダ装置は、ＨＷ（ハードウェア）構造とも称される。

アクティブな処理モジュールのためのオペランドを、入力ＤＭＡモジュールおよび出力ＤＭＡモジュールを介して取得することが可能である。

したがって、本明細書で提案するレーダ装置は、コンフィギュレーション可能なハードウェアをフレキシブルに使用することを可能にする。

１つの実施形態においては、処理モジュールのうちの少なくとも１つは、ＦＦＴモジュールである。

１つの実施形態においては、処理モジュールのうちの少なくとも１つは、ＦＦＴモードまたはｉＦＦＴモードで動作可能なＦＦＴ／ｉＦＦＴモジュールである。

したがって、ＦＦＴ／ｉＦＦＴモジュールを使用することにより、複雑な信号操作を達成することができ、これによってレーダ装置を、高性能の干渉検出および干渉緩和の目的ために使用することが可能となる。

１つの実施形態においては、入力ＤＭＡモジュール、少なくとも１つの処理モジュールおよび出力ＤＭＡモジュールは、シーケンサによってコンフィギュレーション可能である。

１つの実施形態においては、処理モジュールのうちの少なくとも１つは、シーケンサによって有効化される。

１つの実施形態においては、入力ＤＭＡモジュール、少なくとも１つの処理モジュールおよび出力ＤＭＡモジュールの各々は、シーケンサによってコンフィギュレーション可能なレジスタを含む。

１つの実施形態においては、シーケンサは、１つの処理ユニットまたはメモリから少なくとも１つのコンフィギュレーションリストを取得するように構成されており、少なくとも１つのコンフィギュレーションリストは、入力ＤＭＡモジュール、少なくとも１つの処理モジュールおよび出力ＤＭＡモジュールをコンフィギュレーションするためのコンフィギュレーションデータを含む。

したがって、シーケンサは、コンフィギュレーションリストを利用して、ＨＷ構造のモジュールを所与の計算段階のためにコンフィギュレーションし、コンフィギュレーションリストのコンフィギュレーションが処理されるまで、（同じＨＷ構造を使用して）次の計算段階のために次のコンフィギュレーションを使用することができる。

したがって、コンフィギュレーションリストのエントリに従ってそれぞれの処理段階においてそれぞれ異なるようにコンフィギュレーションすることができるレーダ装置によって提供される循環処理は、メモリを中間記憶装置として使用することによって次々に計算段階を実施する、効率的な動作ベースのアプローチである。有利には、ＨＷ構造のモジュールを、所定の動作を実施するようにフレキシブルにコンフィギュレーションすることができるので、プログラムコード（アセンブラ、リンカ、コンパイラ）を生成するためのツールチェーンは不要である。

したがって、このアプローチは、少なくとも１つのセットのレーダデータ（例えばベクトル）に対して複雑な動作を実施することを可能にする。ベクトルは、例えばデータサンプルのランプのビンに対応することができ、特にアナログ・ディジタル変換されたサンプルに、またはＦＦＴ処理の結果に対応することができる。

１つの実施形態においては、出力ＤＭＡモジュールは、データをネイティブフォーマットでメモリに書き込むように構成されている。

特に１つのオプションとして、出力ＤＭＡモジュールは、ＥＣＣ（誤り訂正符号）のネイティブフォーマットを使用する。このことは、読み出し／修正／書き込みの動作に関する全体的な性能にとって有利である。ネイティブフォーマットは、動作の完全なバス幅に達するまで充填されたＦＩＦＯバッファを使用することによって達成することができる。したがって、この動作は、主に、例えば３ビットのみを取得するために３２ビットに関する読み出し動作を使用する代わりに完全な読み出し／修正／書き込みアクセスを実施する。

１つのオプションとして、独立したＦＩＦＯバッファを有する複数の出力ＤＭＡユニットを有することによって、複数のタイプの結果がコンカレントに生成される。

１つの実施形態においては、出力ＤＭＡモジュールは、メモリの複数の異なる領域に書き込むように構成されている。

例えば、出力ＤＭＡモジュールは、メモリの複数の異なる領域にデータを書き込むための種々のＤＭＡエンジンを含むことができる。

１つの実施形態においては、少なくとも１つの処理モジュールの各々は、入力ＤＭＡモジュールと出力ＤＭＡモジュールとの間に直列に配置されている。

１つの実施形態においては、少なくとも１つの処理モジュールの各々は、以下の動作：
・ＣＦＡＲ計算、
・少なくとも１つのＦＦＴ計算、
・少なくとも１つのｉＦＦＴ計算、
・ウィンドウ処理動作、
・例えば加算、減算、乗算等のような算術的な動作、
・比較動作、
・（選択的な）ゼロ化動作、
・角度計算、特に角度情報および／または高度情報の計算、
・ピーク計算、
・コヒーレント積分、
・非コヒーレント積分、
・干渉緩和計算、
・範囲情報計算、
・ドップラ情報計算、
・エネルギ情報計算、
のうちの少なくとも１つを提供する。

さらに、レーダ装置を介してデータを処理するための方法において、
・このレーダ装置は、
・入力ＤＭＡモジュール、
・少なくとも１つの処理モジュール、
・出力ＤＭＡモジュール、
を含み、
・この方法は、
・入力ＤＭＡモジュールを介してメモリにアクセスし、メモリから少なくとも１つの処理モジュールにデータを供給することと、
・処理モジュールの各々を有効化または無効化することと、
・有効化された少なくとも１つの処理モジュールによって、入力ＤＭＡモジュールによって供給されたデータの少なくとも一部を処理することと、
・出力ＤＭＡモジュールを介してメモリにデータを記憶し、有効化された少なくとも１つの処理モジュールによってデータを処理することと
を含む、
方法が提案される。

上記のレーダ装置に関して説明した特徴は、レーダ装置を処理する方法に対しても同様に適用可能であると考えられる。

本明細書に記載するような方法の各ステップを実行するためのソフトウェアコード部分を含む、ディジタル処理装置のメモリに直接的にロード可能なコンピュータプログラム製品が提供される。

１つまたは複数の例においては、本明細書において記載した機能を、少なくとも部分的にハードウェアで、例えば特定のハードウェアコンポーネントまたはプロセッサで実施することができる。より一般的には、種々の技術をハードウェア、プロセッサ、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせで実施することができる。ソフトウェアで実施される場合、機能をコンピュータ可読媒体に記憶するか、または１つまたは複数の命令またはコードとして伝送して、ハードウェアベースの処理ユニットによって実行することができる。コンピュータ可読媒体には、データ記憶媒体のような有形の媒体に対応するコンピュータ可読記憶媒体、またはある場所から別の場所への例えば通信プロトコルに従ったコンピュータプログラムの伝送を容易にする任意の媒体を含む通信媒体が含まれると考えられる。つまりコンピュータ可読媒体は、一般的に、（１）非一時的な、有形のコンピュータ可読記憶媒体、または（２）信号または搬送波などの通信媒体に対応することができる。データ記憶媒体は、１つまたは複数のコンピュータによって、もしくは１つまたは複数のプロセッサによって、本開示に記載した技術を実施するための命令、コードおよび／またはデータ構造を検索するためにアクセスすることができる、任意の利用可能な媒体であってよい。コンピュータプログラム製品には、コンピュータ可読媒体が含まれると考えられる。

例示であって、限定を意図するものではないが、そのようなコンピュータ可読記憶媒体には、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ－ＲＯＭまたは他の光学ディスクストレージ、磁気ディスクストレージ、または他の磁気ストレージ装置、フラッシュメモリ、もしくは命令またはデータ構造の形態の所望のプログラムコードを記憶するために使用することができ、またコンピュータによってアクセスすることができる他の任意の媒体が含まれると考えられる。もちろん、任意のコネクションも、コンピュータ可読媒体、すなわちコンピュータ可読伝送媒体と称される。例えば、命令がウェブサイト、サーバ、または他のリモートソースから、同軸ケーブル、光ファイバケーブル、ツイストペアケーブル、ディジタル加入者線（ＤＳＬ）、または無線技術、例えば赤外線、無線、マイクロ波を使用して伝送される場合には、同軸ケーブル、光ファイバケーブル、ツイストペアケーブル、ＤＳＬ、または無線技術、例えば赤外線、無線およびマイクロ波が媒体の定義に含まれる。しかしながら、コンピュータ可読記憶媒体およびデータ記憶媒体は、コネクション、搬送波、信号、または他の伝送媒体を含むものではなく、その代わりに、非一時的な、有形の記憶媒体に関するということを理解すべきである。本明細書で用いられるディスク（ｄｉｓｋ／ｄｉｓｃ）という用語には、コンパクトディスク（ＣＤ）、レーザーディスク、光ディスク、ディジタル多目的ディスク（ＤＶＤ）、フロッピーディスクおよびブルーレイディスクが含まれ、ここでディスク（ｄｉｓｋ）は、通常の場合、データを磁気的に再生するものであり、その一方で、ディスク（ｄｉｓｃ）は、レーザーによって光学的にデータを再生するものである。上記の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。

命令を、１つまたは複数のプロセッサによって実行することができ、例えば１つまたは複数の中央処理ユニット（ＣＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）、汎用マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルアレイ（ＦＰＧＡ）、または他の等価の集積論理回路または離散論理回路であってよい。したがって、本明細書において使用されているような「プロセッサ」という用語は、前述の構造のうちの任意の構造、または本明細書に記載する技術の実施に適した他の任意の構造を表すことができる。さらに、幾つかの態様においては、本明細書に記載する機能を、エンコーディングおよびデコーディングのために構成されているか、または複合コーデックに組み込まれた、専用のハードウェアモジュールおよび／またはソフトウェアモジュール内に設けることができる。また、上述の技術を１つまたは複数の回路または論理素子において完全に実施することができる。

本開示の技術を、ワイヤレスハンドセット、集積回路（ＩＣ）またはＩＣのセット（例えば、チップセット）が含まれる、多種多様な装置または機器において実施することができる。種々のコンポーネント、モジュール、またはユニットは、開示した技術を実行するために構成されている装置の機能的な態様を強調するように本開示において記載されているが、異なるハードウェアユニットによって実現することは必ずしも要求されない。むしろ、上記において説明したように、種々のユニットを組み合わせて単一のハードウェアユニットにすることができるか、または種々のユニットを、適切なソフトウェアおよび／またはファームウェアと共に、上記において説明したような１つまたは複数のプロセッサを含む、相互運用的なハードウェアユニットの集合によって提供することができる。

本発明の種々の実施例を開示したが、当業者であれば、本発明の精神および範囲から逸脱することなく、本発明の利点の一部を達成するであろう種々の変更および修正を行えることが分かる。同一の機能を実行する他のコンポーネントに適切に置換できることも当業者には明らかになるであろう。特定の図面を参照して説明した特徴を他の図面の特徴と組み合わせることができると明示的に言及されていないとしても、そのような組み合わせは可能であることを言及しておく。さらに、本発明の方法を、適切なプロセッサ命令を使用して、すべてソフトウェアで実施することで達成することができるか、または同一の結果を達成するために、ハードウェアロジックおよびソフトウェアロジックの組み合わせを利用するハイブリッド形態で実施することで達成することができる。発明のコンセプトに対するそのような修正は、添付の特許請求の範囲によってカバーされることが意図されている。

Claims (11)

1. レーダ装置において、前記レーダ装置は、
   ・入力ＤＭＡモジュールと、
   ・複数の処理モジュールと、
   ・出力ＤＭＡモジュールと、
   を含み、
   ・前記入力ＤＭＡモジュール、前記処理モジュールおよび前記出力ＤＭＡモジュールは、シーケンサによってコンフィギュレーション可能であり、前記シーケンサは、１つの処理ユニットまたはメモリから少なくとも１つのコンフィギュレーションリストを取得するように構成されており、前記少なくとも１つのコンフィギュレーションリストは、前記入力ＤＭＡモジュール、前記処理モジュールおよび前記出力ＤＭＡモジュールをコンフィギュレーションするためのコンフィギュレーションデータを含み、前記コンフィギュレーションリストは、別個のモジュールの各々を選択的に使用またはバイパスするように構成されており、
   ・前記入力ＤＭＡモジュールは、前記メモリにアクセスし、前記メモリからのデータを前記処理モジュールの少なくとも１つに供給するように構成されており、
   ・前記処理モジュールの各々は、有効化または無効化されるように構成されており、
   ・有効化された前記処理モジュールは、前記入力ＤＭＡモジュールによって供給された前記データの少なくとも一部を処理するように構成されており、
   ・前記出力ＤＭＡモジュールは、有効化された前記処理モジュールによって処理された前記データを前記メモリに記憶するように構成されている、
   レーダ装置。
2. 前記処理モジュールのうちの少なくとも１つは、ＦＦＴモジュールである、
   請求項１記載の装置。
3. 前記処理モジュールのうちの少なくとも１つは、ＦＦＴモードまたはｉＦＦＴモードで動作可能なＦＦＴ／ｉＦＦＴモジュールである、
   請求項１記載の装置。
4. 前記処理モジュールのうちの少なくとも１つは、前記シーケンサによって有効化される、
   請求項１記載の装置。
5. 前記入力ＤＭＡモジュール、前記処理モジュールおよび前記出力ＤＭＡモジュールの各々は、前記シーケンサによってコンフィギュレーション可能なレジスタを含む、
   請求項１記載の装置。
6. 前記出力ＤＭＡモジュールは、書き込み前に、書き込み動作の完全なバス幅に達するまでデータで充填されるように構成されているＦＩＦＯバッファをさらに含む、
   請求項１記載の装置。
7. 前記出力ＤＭＡモジュールは、前記メモリの複数の異なる領域に書き込むように構成されている、
   請求項１記載の装置。
8. 前記処理モジュールの各々は、前記入力ＤＭＡモジュールと前記出力ＤＭＡモジュールとの間に直列に配置されている、
   請求項１記載の装置。
9. 前記処理モジュールの各々は、
   ・ＣＦＡＲ計算、
   ・少なくとも１つのＦＦＴ計算、
   ・少なくとも１つのｉＦＦＴ計算、
   ・ウィンドウ処理動作、
   ・加算、
   ・減算、
   ・乗算、
   ・比較動作、
   ・角度計算、特に角度情報および／または高度情報の計算、
   ・ピーク計算、
   ・コヒーレント積分、
   ・非コヒーレント積分、
   ・干渉緩和計算、
   ・範囲情報計算、
   ・ドップラ情報計算、
   ・エネルギ情報計算、
   の動作うちの少なくとも１つを提供する、
   請求項１記載の装置。
10. レーダ装置を介してデータを処理するための方法において、
    ・前記レーダ装置は、
    ・入力ＤＭＡモジュールと、
    ・複数の処理モジュールと、
    ・出力ＤＭＡモジュールと、
    を含み、
    ・前記入力ＤＭＡモジュール、前記処理モジュールおよび前記出力ＤＭＡモジュールは、シーケンサによってコンフィギュレーション可能であり、前記シーケンサは、１つの処理ユニットまたはメモリから少なくとも１つのコンフィギュレーションリストを取得するように構成されており、前記少なくとも１つのコンフィギュレーションリストは、前記入力ＤＭＡモジュール、前記処理モジュールおよび前記出力ＤＭＡモジュールをコンフィギュレーションするためのコンフィギュレーションデータを含み、前記コンフィギュレーションリストは、別個のモジュールの各々を選択的に使用またはバイパスするように構成されており、
    ・前記方法は、
    ・前記入力ＤＭＡモジュールを介して前記メモリにアクセスし、前記メモリからのデータを前記処理モジュールの少なくとも１つに供給するステップと、
    ・前記処理モジュールの各々を有効化または無効化するステップと、
    ・有効化された前記処理モジュールによって、前記入力ＤＭＡモジュールによって供給された前記データの少なくとも一部を処理するステップと、
    ・前記出力ＤＭＡモジュールを介して前記メモリに前記データを記憶し、有効化された前記処理モジュールによって前記データを処理するステップと、
    を含む方法。
11. 請求項１０記載の方法のステップを実行するためのソフトウェアコード部分を含む、ディジタル処理装置のメモリに直接的にロード可能なコンピュータプログラム。

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