CN109073746B - 雷达硬件加速器 - Google Patents

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Abstract

在所描述实例中，一种雷达硬件加速器HWA(125)包含快速傅里叶变换FFT引擎，所述FFT引擎包含预处理块(211)，所述预处理块(211)用于提供干扰缓解、有限脉冲响应FIR滤波和/或用预编程复数标量或来自内部查找表LUT的指定样本乘以从分离加速器本地存储器内的ADC(120)缓冲器接收到的雷达数据样本流以产生经预处理样本，所述分离加速器本地存储器还包含输出缓冲器(130)。窗口操作加FFT块(经窗口操作FFT块)(212)用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本。后处理块(213)用于运算所述傅里叶变换样本的幅度且执行数据压缩操作以用于产生经后处理雷达数据。所述处理块(211)、窗式FFT块(212)和后处理块(213)连接在一个流式传输序列数据路径中。

Description

雷达硬件加速器
技术领域
发明涉及用于雷达系统的硬件加速器。
背景技术
雷达在许多应用中用于检测目标对象，例如飞机、军事目标、车辆和行人。雷达可用于与机动车辆相关联的数个应用，例如用于自适应巡航控制、碰撞警告、盲点警告、变道辅助、停车辅助和后方碰撞警告。脉冲雷达或调频连续波(FMCW)雷达常规地用于这类应用。
在雷达系统中，本地振荡器(LO)产生传输信号。压控振荡器(VCO)将电压变化转换成对应的频率变化。传输信号被放大且由一或多个传输单元传输。在FMCW雷达中，传输信号的频率随着时间推移线性地变化。此传输信号被称作斜坡信号或线性调频脉冲信号。一或多个障碍物散射(或反射)由FMCW雷达系统中的一或多个接收单元接收到的传输信号。
基带信号是从混合器获得，混合器混合所传输的LO信号与接收到的散射信号，所述散射信号被称为中频(IF)信号。IF信号是由包含放大器和抗混叠滤波器的调节电路调节的信号，由模/数转换器(ADC)取样，且接着由处理器(例如，微处理器)处理以估计提供散射的一或多个附近障碍物的距离和速度。经数字化IF信号的快速傅里叶变换(FFT)中的每一峰值对应于一对象。IF信号的频率与障碍物的范围(距离)成比例。
77GHz汽车雷达是快速发展的细分市场，其具有多种现有和新兴的应用。举例来说，所传输的线性调频脉冲信号的频率可经控制以在约100微秒的时段内以恒定线性斜坡率从77GHz增大到81GHz。FMCW调制是优选的雷达选项，这是由于它具有各种优点，包含较大RF扫描带宽(从而实现高范围分辨率)，同时使IF/ADC带宽保持较小，并且相比于脉冲雷达，所需峰值功率消耗较低。
通常使用雷达微控制器单元(MCU)来执行用于FMCW雷达系统(例如用于高级驾驶辅助系统(ADAS))的信号处理。雷达MCU大体上包含FFT硬件加速器以及用于对象检测和跟踪的锁定步进安全中央处理单元(CPU)。
FMCW雷达信号处理涉及产生所谓的三(3)个维度，包含第一维度(范围)FFT、第二维度(多普勒)FFT和第三维度到达角估计处理(波束成形)的运算。使用快速(锯齿)FMCW雷达波形的优点在于，其可提供由雷达照明的对象的二维范围速度视图，且另外，可通过使用采用数字波束成形的多个TX/RX天线来获得到达角。
发明内容
在所描述实例中，雷达硬件加速器(HWA)包含快速傅里叶变换(FFT)引擎，所述FFT引擎包含预处理块，所述预处理块用于提供干扰缓解、有限脉冲响应(FIR)滤波中的至少一个，且用预编程复数标量或来自内部查找表(LUT)的指定样本乘以从分离加速器本地存储器内的ADC缓冲器接收到的雷达数据样本流以产生经预处理样本，所述分离加速器本地存储器还包含输出缓冲器。窗口操作加FFT块(窗式FFT块)用于用窗口向量乘以经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本。后处理块用于运算傅里叶变换样本的幅度且执行数据压缩操作以用于产生经后处理雷达数据。处理块、窗式FFT块和后处理块连接在一个流式传输序列数据路径中，这减少了时延。
附图说明
图1是根据实例实施例的包含用于雷达信号处理的HWA的雷达系统部分的框图表示。
图2展示根据实例实施例的包含一个实例HWA实施方案中所展示的实例HWA的雷达子系统，所述HWA由总线介接到展示为微处理器的处理器。
具体实施方式
在图式中，相似参考标号用于指定类似或等效元件。一些所说明的动作或事件可与其它动作或事件以不同次序和/或同时发生。此外，实施根据本说明书的方法可能不需要一些所说明的动作或事件。
并且，如本文中所使用的术语“耦合到”或“与……耦合”(等等)在未进一步定义的情况下，描述间接或直接电连接。因此，如果第一装置“耦合”到第二装置，那么连接可通过其中在路径中仅存在寄生效应的直接电连接，或通过经由包含其它装置和连接的中间项的间接电连接。对于间接耦合，中间项一般不会修改信号的信息，但是可能会调整它的电流电平、电压电平和/或功率电平。
用于FMCW雷达信号处理的常规硬件加速器(HWA)架构有数个问题。这类问题包含时延、测序数据进出HWA缺少灵活性，并且由HWA执行的雷达信号处理取决于处理器干预。
所描述的HWA解决了这些问题，其包含为客户实现高性能和灵活性的数个独特特征，并且支持将一些频繁使用的雷达信号处理运算从处理器卸载到HWA。
图1是包含HWA 125的实例雷达系统部分100的框图表示，HWA 125提供用于包含执行多个FFT计算或运算的雷达信号处理的FFT引擎。图2展示包含一个实例HWA实施方案中所展示的实例HWA 125'的实例雷达子系统200，HWA 125'由总线145介接到展示为微处理器(μP)135'的处理器。
这些FFT运算包括获得上文所描述的三(3)个维度，包含第一维度(范围)FFT、第二维度(多普勒)FFT和第三维度到达角估计处理(波束成形)的运算。HWA 125在图1中且HWA125'在图2中展示为具有核心运算单元，其包含在一个流式传输序列数据路径中连接在一起的预处理块211、窗式FFT块212和后处理块213。HWA 125实现了用于FMCW雷达接收器中的频繁使用的信号处理运算的紧凑(即，小面积)实施方案。
预处理块211、窗式FFT块212和后处理块213中的每一个包含图1中展示的独立启用(EN)电路，所述独立EN电路用以提供对预处理块211、窗式FFT块212和后处理块213的任何组合进行启用/绕过(停用)的独立多路复用控制。这提供了更大的灵活性，同时链接了使客户能够使用HWA 125来实施多种处理步骤的多个加速器操作。块中的每一个(下文在图2中所描述的预处理块211、窗式FFT块212、后处理块213以及任选的恒虚警率(CFAR)引擎220和CFAR检测器222)的完整配置(包含启用/停用)由μp 135编程为图2中展示的参数集配置集配置存储器235，并且图2中展示的状态机240接着按照参数集配置存储器235的经编程内容配置每一块。
雷达系统部分100执行获得对象的三维图像的信号处理步骤涉及使用窗式FFT块212对来自对应于每一所传输线性调频脉冲的ADC缓冲器120的数据样本上的第一维度(范围)FFT进行运算。接着是跨越线性调频脉冲执行的第二维度(多普勒)FFT，其中相比于第一维度FFT，范围FFT样本以颠倒的次序馈送到窗式FFT块212中。到达角估计还涉及由窗式FFT块212在输入处以又一颠倒顺序进行FFT运算。HWA 125还具有后处理块213，后处理块213用于任选地运算从窗式FFT块212所提供的FFT操作获得的雷达图像的幅度或对数幅度。另外且任选地，跨越多个天线的雷达图像的幅度或对数幅度的总和可通过在后处理块213的输出处经由FFT引擎210获得的跨越天线的对应样本并仅保留FFT引擎输出的第一样本来获得。这利用了FFT运算的第一输出表示样本的总和这一事实。因此，为了运算跨越4个天线的总和，将针对跨越天线的每4个对应样本运算4点FFT。所描述的后处理适用于准备用于对象检测的FFT数据。对象检测可通过任选地使用CFAR检测算法(参见图2中的CFAR引擎220)来完成。
雷达系统部分100通常在至少提供半导体表面的单个半导体(例如，硅)芯片上，所述半导体芯片在图1中展示为衬底105。衬底105的一个实例为具有外延硅表面的块体硅衬底。可使用其它衬底105。
雷达系统部分100包含模拟块110，模拟块110表示耦合到大体上包含抽取器的数字前端115的各别模拟前端组件(天线、功率放大器、混合器、带通滤波器、低噪声放大器(LNA)和模/数转换器(ADC))，在由ADC输出的样本被呈现给用以存储用于HWA 125的经预处理雷达数据的ADC输入缓冲器对(ADC缓冲器120)之前，所述抽取器对所述样本进行下取样和滤波。尽管展示为在芯片上，但天线可在芯片外。
ADC缓冲器120和输出缓冲器130一起提供用于HWA 125的本地存储器(一起展示为下文在图2中所描述的加速器本地存储器217)。本地存储器217是分离存储器，其包含用于存储从数字前端(例如，图1中的数字前端115)接收到的雷达数据样本的ADC缓冲器120和用于接收来自后处理块213的经后处理雷达数据的输出缓冲器130。尽管ADC缓冲器120和输出缓冲器130分别指定为输入缓冲器和输出缓冲器，但这4个缓冲器中的每一个具有更通用的适用性。举例来说，在数字前端不将数据流式传输到ADC缓冲器120的时段期间(例如在帧间时段期间)，HWA 125可自由使用缓冲器中的任一个作为输入/输出缓冲器，并且在这类时段中，ADC缓冲器120用作不限于存储通过数字前端115输出的样本的通用缓冲器。
本地存储器217的分离方面允许独立地存取图2中展示的存储器的这4个块中的每一个。然而，非分离本地存储器也是可能的。当以乒/乓(ping/pong)方式执行数据处理时，用于本地存储器217的分离存储器是适用的，例如当数据被填入乒输入存储器(从外部源)时，来自乓输入缓冲器的数据可流式传输到FFT引擎210中。同样，当数据向外流式传输到乒输出缓冲器时，来自乓缓冲器的先前数据可向外输送到外部实体。乒/乓输入存储器和乒/乓输出存储器可从217的各别存储块被指派。
如图2中所展示，μp 135'由总线145耦合以启用存取HWA内部存储器(参数集配置存储器235和配置寄存器245，其均在下文在图2中所描述)、窗式FFT块212内的窗口RAM212a，和图2中展示的包括ADC缓冲器120和输出缓冲器130的本地存储器217。外部存储器块140包括在HWA 125外部的存储器，所述存储器用于将信息块(块)在ADC缓冲器120以及输出缓冲器130和外部存储器140之间传递。总线145连接到高速接口(HSI)150和串行端口155。HSI 150提供雷达系统部分100与另一信号处理单元(例如，图2中展示的μP 135')之间的接口，所述信号处理单元在汽车应用中通常处理由HWA逐帧提供的经处理雷达数据以确定在车辆的雷达系统前方的任何障碍物/车辆的范围、速度和角度。
输入格式器块203读取来自ADC缓冲器120的输入样本并将其馈送到包含预处理块211的FFT引擎210中。输入格式器块203可经配置以执行多种任务。举例来说，输入格式器块203可在将数据从输入存储器(ADC缓冲器120)流式传输到HWA(使用下文所描述的2D存储器变址)方面实现相当大的灵活性，可经配置以对输入数据进行配合和/或缩放，可经配置以用二进制相位调制(BPM)模式(其为一系列1'和-1')将传入数据相乘，且可允许输入存储器进行循环变址，如果使用HWA来进行使用FFT-IFFT方法的子带滤波，那么循环变址可能特别适用。
预处理块211用于提供干扰缓解(例如，对幅度超出可编程极限的雷达样本清零)、有限脉冲响应(FIR)滤波中的至少一个，且对从输入格式器203接收到的雷达数据样本流执行复数乘法运算。复数乘法运算可经配置以处于各种模式中的一个中。在频移模式中，复数乘法器频率以某一可编程频率对雷达数据样本流进行去旋转(de-rotate)。在标量乘法模式中，使用所展示的复数乘法器块211c将雷达数据样本流乘以预编程复数标量。在向量乘法模式中，复数乘法器块211c对雷达数据样本流和已存储在内部查找表(LUT)211a(展示为sin,cos LUT)中的复向量执行元件逐相乘，所述LUT 211a耦合到复数乘法器块211c。预处理块211还展示为包含在输入格式器203的输出与复数乘法器块211c之间的干扰缓解块211d。干扰缓解块211d可使用阈值比较以对被确定为干扰样本的样本进行清零/钳位。
预处理块211实现例如频移和FFT拼接等操作。关于FFT拼接，FFT引擎可执行大体高达1024点的流式FFT'。此能力足够用于大多数雷达应用，同时仍保持HWA面积较小。为了执行大于1024点的FFT'，HWA提供“FFT拼接能力”，其中可使用在给定输入流的多个子集上运算的多个大小较小的FFT'来计算整个输入流的大小较大的FFT。作为实例，当需要4K大小的FFT时，可在两个步骤中实现这一点。在第一步骤中，使每第4个输入样本通过1K大小的FFT，即，对经抽取输入样本执行四个1K点FFT。接着，通过4点“拼接”FFT发送所得4x1024FFT输出(1024 4点FFT)，这另外涉及由复数乘法器块进行预乘。预处理块211还包含用于FIR滤波的FIR滤波器211b。
窗式FFT块212用于将经预处理样本乘以来自存储在窗口RAM 212a中的窗口系数的窗口向量，且接着由用于执行FFT的FFT块212b处理以产生傅里叶变换样本。后处理块213用于运算傅里叶变换样本的幅度且执行数据压缩操作(例如，log2操作)以用于产生经后处理雷达数据。数据压缩是任选的且可配置。
后处理块213的输出由输出格式器块216耦合到输出缓冲器130的输入，以将经后处理雷达数据传递到输出缓冲器130。输出格式器块216负责将来自后处理块213的经流式处理输出样本写入到输出缓冲器130中。
输出格式器块216还可经配置以执行多种任务。举例来说，输出格式器块216可在将数据从HWA流式传输到输出存储器(使用下文所描述的2D存储器变址)方面实现相当大的灵活性，可经配置以在将数据存储在输出缓冲器130和‘目的地跳过样本’特征中之前对数据进行配合和/或缩放，所述‘目的地跳过样本’特征允许在开始时跳过(即，丢弃)某数目个输出样本(来自HWA)。此特征(结合参数DST_ACNT(如下文所描述)仅允许来自HWA的输出样本的特定相邻子集存储在输出存储器中。举例来说，当仅需要FFT仓的特定子集时，这可以是适用的。
HWA 125'展示为包含任选的CFAR引擎220，CFAR引擎220定位在平行于流式传输序列数据路径的CFAR检测路径中。CFAR引擎220包含预处理块221和用于在背景噪声(例如，喧闹和干扰)下检测雷达目标回波的CFAR检测器222。因为FFT引擎210和CFAR引擎220一般不会同时操作，并且为了减小HWA的面积，这两个引擎之间可共享存储器和逻辑。图2展示在FFT块210与CFAR引擎220之间共享的共享存储器255。并且，逻辑可在后处理块213与预处理块221之间共享。
参数集配置存储器235(例如，实施为RAM)还展示为耦合到状态机240，参数集配置存储器235和状态机240均由总线145耦合到FFT引擎210。状态机是存储某物在给定时间的状态的任何装置，且可在输入上操作以改变状态和/或致使作用或输出针对任何给定改变发生。状态机240负责控制HWA 125'的操作，所述操作包含对参数集测序以执行链接的一系列操作以及217与外部存储器140之间的数据传递，从而控制预处理块211、窗式FFT块212和后处理块213。状态机240可经配置以运行通过在指定索引(例如起始索引和结束索引)处起始和结束的一系列参数集。状态机240还可经配置以按特定次数循环通过此系列。
参数集配置存储器235用于预配置参数集以用于链接的一系列HWA操作。此存储器可包括用于16种不同操作的加速器寄存器配置(每一这类配置被称作参数集)。这允许HWA执行预配置的链接的一系列操作而没有来自μP 135'的频繁干预。每一参数集包含加速器引擎内部的每一组件的各种配置细节。举例来说，这些配置参数可包含待读取的雷达样本的数目、用于样本读取操作的起始存储器地址、存储器基地址、核心计算引擎操作的启用/停用(FFT、幅度、相位等等)、待写入的样本数目、用于样本写入操作的起始存储器地址，等等。此特征实现对各种雷达信号处理操作的有意义的链接或测序，同时来自μP 135'或其它处理器的干预最小，并且因此使得能高效使用FFT引擎210的能力、触发和DMA链接选项。配置寄存器245存储适用于所有参数集的公用配置信息。
参数集还允许HWA与DMA'自主介接以用于数据传递。每一参数集可经配置以要求HWA在已完成对应于参数集的运算之后触发DMA。这允许HWA发起从其输出缓冲器130中的数据传递，或发起到其由ADC缓冲器120提供的输入缓冲器中的新的一组输入数据的传递。还可能条件性地在触发器上执行每一参数集。因此，状态机延迟执行经调度参数集，直到经配置的触发条件为真。触发器的实例包含(1)宣布ADC缓冲器中的数据的可用性的中断，(2)完成特定的DMA传递，(3)来自例如μp 135'等主处理器的软件触发器。
雷达子系统200的总操作可如下概述。FFT引擎210由μP 135'经由参数配置寄存器(或RAM)245配置。接着，状态机240启动并控制HWA 125'的总操作，所述总操作涉及将当前操作所需的参数从参数集配置存储器235加载到FFT引擎210(或CFAR引擎220)的内部寄存器中，并按照经编程配置运行FFT引擎210(或CFAR引擎220)。在一个设计中，FFT引擎210和相关联存储器(120、130、235和245)在200MHz时钟上运行。
在所描述实例中，HWA通过以下操作解决了上文所描述的问题：使用包含一个流式传输数据路径中的预处理、窗式FFT 212和后处理块213的FFT引擎210，连同参数集配置存储器235和状态机240，使得背靠背地执行灵活的一系列操作(例如，多维FFT预处理、窗口操作FFT和后处理213)而不受主处理器135(图2中的μP 135')频繁干预。
所描述实施例包含使用所描述的HWA进行FMCW雷达信号处理的方法。所述方法可包括：
1.将经预处理雷达数据从输入缓冲器(例如，ADC缓冲器120)流式传输到HWA 125，HWA 125包括FFT引擎210，FFT引擎210耦合到ADC缓冲器以用于接收和处理经预处理雷达数据，其中HWA包含FFT引擎210，FFT引擎210执行包含干扰阈值处理、窗口操作FFT和范围FFT的计算以产生包含范围FFT数据的经后处理雷达数据。
2.将经后处理雷达数据流式传输到输出缓冲器130。
3.以颠倒方式将范围FFT数据从输出缓冲器130传递到外部存储器(140)。所述传递可包括直接存储器存取(DMA)，其中DMA由HWA 125自动地触发。
4.重复计算，对经预处理和后处理的雷达数据进行流式传输，且传递在多个天线(或更一般来说，多个信道)处接收到的经预处理流式传输雷达数据。运算并传递多个天线的跨越框架中多个线性调频脉冲的范围FFT数据，如上文在1到3中所描述。
接着在其它处理步骤中处理来源于多个天线的跨越多个线性调频脉冲的范围FFT数据，所述处理步骤包括：
5.从块中的外部存储器140传递到输入存储器(ADC缓冲器120)，其中每一块包含跨越框架中多个线性调频脉冲的一或多个范围门的数据。
6.使用HWA执行多个多普勒FFT'，每一多普勒FFT对应于块所对应的一或多个范围门中的每一个的特定天线。并且，运算多普勒FFT仓的绝对值，且跨越多个天线对这些值求和。跨越多个天线对绝对值求和可通过在HWA中运行适当长度FFT(例如，用于4个天线的4点FFT)且接着挑选FFT输出的第一样本来执行。
7.在步骤6中运算的多普勒FFT和跨越天线的多普勒FFT仓的绝对值的总和均经由直接存储器存取(DMA)存储在外部存储器140中，DMA由HWA自动地触发。
8.跨越多个块重复步骤5、6、7以涵盖对应于范围FFT的所有范围门。
所述方法还可进一步包括使用在平行于流式传输序列数据路径的CFAR检测路径中的CFAR引擎220在背景下检测雷达目标回波，CFAR引擎220包含预处理块221和CFAR检测器222。对应于范围FFT或多普勒FFT的样本可经由CFAR检测器222流式传输以检测相比于周围样本高于经编程指定阈值的峰值。
还可使用CFAR引擎220以使用本文中所描述的方法进行干扰检测。来自数字前端(对应于单个信道上的单个线性调频脉冲)的存储在ADC缓冲器120中的经数字化时域样本流式传输到HWA的CFAR引擎220中。可使用CFAR引擎220的预处理块221来运算流式传输样本的幅度(或对数幅度)。接着将预处理块221的输出流式传输到CFAR检测器222，CFAR检测器222接着检测幅度显著高于周围块的平均幅度的样本(这些样本被视为被干扰损坏)。经检测样本的索引被存储在输出缓冲器中。随后，μp可读取经检测样本的索引的列表并运行任何合适的算法(例如1维内插)以校正这些样本的值。
上文所描述的方法的变化形式如下。在此方法中，仅当来自对应于多个线性调频脉冲的数字前端的样本已存储在ADC缓冲器120中时开始处理。ADC缓冲器120中的样本可被视作存储为矩阵，其中每一行对应于来自特定线性调频脉冲的样本。在第一步骤中，将来自ADC缓冲器120的样本逐行发送到CFAR引擎中以获得第一系列的列表，每一列表含有对应于每一行的经检测样本的索引。
在第二步骤中，将来自ADC缓冲器120的样本逐列(使用2D存储器变址)发送到CFAR引擎中以获得第二系列的列表，每一列表含有对应于每一列的经检测样本的索引。在第三步骤中，由μp(或其它处理器)检查第一系列的列表和第二系列的列表(其存储在HWA的输出缓冲器130中)以从ADC缓冲器120获得存在在第一列表和第二列表两者中的最终样本列表。此最终样本列表被识别为被干扰损坏。μp可接着使用任何合适的算法(例如二维内插)来校正这些损坏的样本。
多个尺寸运算、从输入缓冲器到HWA中和从HWA到输出缓冲器的多功能存取模式由所描述的2D存储器变址方案启用以用于存储器存取。变址存储器寻址允许在以下方面具有显著灵活性：(a)存储在ADC缓冲器120中的数据流式传输到HWA 125中的方式，和(b)从HWA125中流式传输的数据存储在输出缓冲器130中的方式。虽然每一参数集定义HWA(和输入格式器/输出格式器)的特定配置(或操作)，但此特定配置可在多个雷达数据样本流(或仅样本流)上操作，这类样本流的数目、每一样本流的输入样本的数目和每一样本流的输入/输出存取模式也可编程于同一参数集中。因此，例如，单个参数集可经配置以对多个样本流执行256-pt FFT(每一样本流(例如)对应于来自不同天线的数据)。
在2D存储器变址方案中，将数据从输入存储器(ADC缓冲器120)流式传输到HWA可由以下参数定义：SRC_ADDR、SRC_ACNT、SRC_AIDX、BCNT、SRC_BIDX和SRC_ACNT。为了从作为输入存储器的ADC缓冲器120流式传输到HWA 125中，流式传输包括SRC_ACNT样本(始于SRC_ADDR)的样本流，每一样本为在作为输入存储器的ADC缓冲器120中与先前样本分开的SRC_AIDX字节(其指定分开连续样本的地址偏移(以字节为单位))。指定迭代数目的BCNT、SRC_ACNT样本的这类样本流各自被流式传输，每一样本流的第一样本通过SRC_BINDX字节与前述样本流分开。类似地，将数据从HWA流式传输到输出存储器是由参数DST_ADDR、DST_ACNT、DST_AIDX、BCNT、DST_BIDX定义。2D存储器变址方案允许在输入和输出处的不同存取模式。因此，一个模式具有SRC_ADDR/DST_ADDR、SRC_AIDX/DST_AIDX等等。仅迭代(BCNT)的数目在输入和输出流两者上大体一致。
在一些实施例中，HWA可能不包含FFT块210中的FIR滤波器。在这类实施例中，可在HWA中如下高效地执行滤波操作。在第一步骤中，将传入样本流式传输到HWA中以执行FFT(使用第一参数集)。在第二步骤中，将对应于FFT的样本流式传输到HWA中(使用第二参数集)，其中预处理块211和FFT引擎210均被启用。复数乘法器用以将FFT的样本乘以表示所要滤波器的频率响应的复向量，且FFT引擎222在预处理块的输出上执行I-FFT(反FFT)。因此，在数据经由HWA的流式传输仅为两次的情况下，高效地执行整个滤波操作。
在所描述的实施例中可能进行修改，且其它实施例在权利要求的范围内为可能的。

Claims (46)

1.一种雷达硬件加速器HWA，其包括：
快速傅里叶变换FFT引擎，其包含：
预处理块，其用于提供干扰缓解、有限脉冲响应FIR滤波中的至少一个，且用预编程复数标量或来自内部查找表LUT的指定样本乘以从分离加速器本地存储器内的ADC缓冲器接收到的雷达数据样本流以产生经预处理样本，所述分离加速器本地存储器还包含输出缓冲器；
窗式FFT块，其用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本；
后处理块，其用于运算所述傅里叶变换样本的幅度；以及
其中所述预处理块、所述窗式FFT块和所述后处理块连接在一个流式传输序列数据路径中。
2.根据权利要求1所述的HWA，其进一步包括在平行于所述流式传输序列数据路径的恒虚警率CFAR检测路径中的CFAR引擎，所述CFAR引擎包含对数幅度预处理块和用于在背景下检测雷达目标回波的CFAR检测器。
3.根据权利要求1所述的HWA，其中所述预处理块、所述窗式FFT块和所述后处理块包含独立启用EN电路，所述独立启用EN电路用以提供对所述预处理块、所述窗式FFT块和所述后处理块的任何组合进行启用/绕过的独立多路复用控制。
4.根据权利要求1所述的HWA，其进一步包括至少提供半导体表面的衬底，其中所述HWA形成在所述半导体表面中。
5.根据权利要求1所述的HWA，其中所述ADC缓冲器和所述输出缓冲器均为分离存储器。
6.根据权利要求2所述的HWA，其中所述CFAR检测路径与所述FFT引擎共享逻辑和共享存储器中的至少一个。
7.一种雷达子系统，其包括：
分离加速器本地存储器，其包含用于存储雷达数据样本流的ADC缓冲器和输出缓冲器；
雷达硬件加速器HWA，其耦合到所述ADC缓冲器以接收所述雷达数据样本流且处理所述雷达数据样本流，所述HWA包含：
快速傅里叶变换FFT引擎，其包含：
预处理块，其用于提供干扰缓解、有限脉冲响应FIR滤波中的至少一个，且用预编程复数标量或来自内部查找表LUT的指定样本乘以所述雷达数据样本流以产生经预处理样本；
窗式FFT块，其用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本；
后处理块，其用于运算所述傅里叶变换样本的幅度以产生经后处理雷达数据，其中所述预处理块、所述窗式FFT块和所述后处理块连接在一个流式传输序列数据路径中，且其中所述后处理块的输出耦合到所述输出缓冲器的输入以用于将所述经后处理雷达数据传递到所述输出缓冲器,以及
参数集配置存储器，其耦合到状态机，所述参数集配置存储器和所述状态机均由总线耦合到所述FFT引擎，以对参数集测序以执行链接的一系列操作以及所述加速器本地存储器与外部存储器之间的数据传递，从而控制所述预处理块、所述窗式FFT块和所述后处理块。
8.根据权利要求7所述的雷达子系统，其中所述状态机是基于参数集的状态机，其中所述参数集是可编程的，所述参数集用于配置所述HWA以执行所述操作的某一集合，且其中执行所述参数集的顺序被定义。
9.根据权利要求7所述的雷达子系统，其进一步包括在平行于所述流式传输序列数据路径的恒虚警率CFAR检测路径中的CFAR引擎，所述CFAR引擎包含对数幅度预处理块和用于在背景下检测雷达目标回波的CFAR检测器。
10.根据权利要求7所述的雷达子系统，其中所述ADC缓冲器和所述输出缓冲器均为分离存储器。
11.根据权利要求7所述的雷达子系统，其进一步包括至少提供半导体表面的衬底，其中所述HWA形成在所述半导体表面中。
12.根据权利要求7所述的雷达子系统，其中所述预处理块、所述窗式FFT块和所述后处理块包含独立启用EN电路，所述独立启用EN电路用以提供对所述预处理块、所述窗式FFT块和所述后处理块的任何组合进行启用/绕过的独立多路复用控制。
13.一种雷达子系统，其包括：
分离加速器本地存储器，其包含用于存储雷达数据样本流的ADC缓冲器和输出缓冲器，
雷达硬件加速器HWA，其耦合到所述ADC缓冲器以接收所述雷达数据样本流且处理所述雷达数据样本流，所述HWA包含：
快速傅里叶变换FFT引擎，其包含：
预处理块，其用于提供干扰缓解、有限脉冲响应FIR滤波中的至少一个，且用预编程复数标量或来自内部查找表LUT的指定样本乘以所述雷达数据样本流以产生经预处理样本；
窗式FFT块，其用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本，以及
后处理块，其用于运算所述傅里叶变换样本的幅度以产生经后处理雷达数据，其中所述预处理块、所述窗式FFT块和所述后处理块连接在一个流式传输序列数据路径中，且其中所述后处理块的输出耦合到所述输出缓冲器的输入以用于将所述经后处理雷达数据传递到所述输出缓冲器；
参数集配置存储器，其耦合到状态机，所述参数集配置存储器和所述状态机均由总线耦合到所述FFT引擎，以对参数集测序以执行链接的一系列操作以及所述加速器本地存储器与外部存储器之间的数据传递，从而控制所述预处理块、所述窗式FFT块和所述后处理块，其中所述状态机是基于参数集的状态机，其中所述参数集是可编程的，所述参数集用于配置所述HWA以执行所述操作的某一集合，且其中执行所述参数集的顺序被定义；以及
其中所述雷达子系统被配置成利用2D存储器变址，其中所述参数集中的每一个对所述雷达数据样本流中的多个雷达数据样本流执行所述操作中的一个特定操作，所述雷达数据样本流包含第一雷达数据样本流和后续的第二雷达数据样本流，且其中所述雷达数据样本流中的每一个的后续样本之间的间隔、所述第一雷达数据样本流的初始样本与所述第二雷达数据样本流的初始样本之间的间隔以及用于所述操作中的每一个的所述雷达数据样本流的数目能够经由所述参数集配置。
14.一种使用雷达硬件加速器HWA进行FMCW雷达信号处理的方法，其包括：
将来自ADC缓冲器的雷达数据样本流耦合到所述HWA，所述HWA包括快速傅里叶变换FFT引擎，所述FFT引擎用于接收和处理所述雷达数据样本流，包含包括干扰阈值处理、窗口操作和范围FFT中的至少一个的计算以产生包含范围FFT数据的经后处理雷达数据；
将所述经后处理雷达数据流式传输到输出缓冲器；
经由直接存储器存取DMA将所述范围FFT数据从所述输出缓冲器传递到外部存储器，所述DMA由所述HWA自动地触发；
重复对由多个天线接收且跨越多个线性调频脉冲的所述雷达数据样本流进行所述耦合、所述计算、所述流式传输和所述传递；
其中对来源于所述多个天线且跨越所述多个线性调频脉冲的所述范围FFT数据执行进一步处理，所述处理包括：
从块中的所述外部存储器传递到所述输出缓冲器，每一所述块包含第一范围门和至少一个第二范围门的数据；
使用对应于所述第一范围门的所述HWA执行多个多普勒FFT'，其中针对所述第一范围门中的所述多个天线中的每一个来运算所述多普勒FFT'；
针对对应于所述第一范围门的所述多个天线中的每一个，对所述多普勒FFT'的结果执行绝对值运算，且对跨越所述多个天线的所述绝对值运算的结果求和,以及
对来自对应于至少所述第二范围门的数据块的后续数据块重复所述进一步处理。
15.根据权利要求14所述的方法，其中所述传递所述范围FFT数据是以颠倒方式执行。
16.根据权利要求14所述的方法，其进一步包括在平行于流式传输序列数据路径的恒虚警率CFAR检测路径中使用CFAR引擎在背景下检测雷达目标回波，所述CFAR引擎包含对数幅度预处理块和CFAR检测器。
17.根据权利要求14所述的方法，其进一步包括变址存储器寻址以用于到和来自所述HWA的数据传递。
18.根据权利要求14所述的方法，其中所述FFT引擎包括：
预处理块，其用于提供干扰缓解中的至少一个，且用预编程复数标量或来自内部查找表LUT的指定样本乘以分离加速器本地存储器内的所述雷达数据样本流以产生经预处理样本，所述分离加速器本地存储器包含所述输出缓冲器；
窗式FFT块，其用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本；以及
后处理块，其用于运算所述傅里叶变换样本的幅度以产生所述经后处理雷达数据；
其中所述预处理块、所述窗式FFT块和所述后处理块连接在一个流式传输序列数据路径中。
19.根据权利要求18所述的方法，其中所述预处理块、所述窗式FFT块和所述后处理块包含独立启用EN电路，所述独立启用EN电路用以提供对所述预处理块、所述窗式FFT块和所述后处理块的任何组合进行启用/绕过的独立多路复用控制。
20.根据权利要求14所述的方法，其进一步包括2D存储器变址，其中多个参数集中的每一个对所述雷达数据样本流中的多个雷达数据样本流执行特定操作，所述雷达数据样本流包含第一雷达数据样本流和后续的第二雷达数据样本流，且其中所述雷达数据样本流中的每一个的后续样本之间的间隔、所述第一雷达数据样本流的初始样本与所述第二雷达数据样本流的初始样本之间的间隔以及用于所述操作中的每一个的所述雷达数据样本流的数目能够经由所述参数集配置。
21.一种雷达硬件加速器HWA，其包括：
快速傅里叶变换FFT引擎，其包含：
预处理块，其用于产生经预处理样本；
窗式FFT块，其用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本；
后处理块，其用于运算所述傅里叶变换样本的幅度；以及
其中所述预处理块、所述窗式FFT块和所述后处理块连接在一个流式传输序列数据路径中。
22.根据权利要求21所述的HWA，其进一步包括在平行于所述流式传输序列数据路径的恒虚警率CFAR检测路径中的CFAR引擎，所述CFAR引擎包含对数幅度预处理块和用于在背景下检测雷达目标回波的CFAR检测器。
23.根据权利要求21所述的HWA，其中所述预处理块、所述窗式FFT块和所述后处理块包含独立启用EN电路，所述独立启用EN电路用以提供对所述预处理块、所述窗式FFT块和所述后处理块的任何组合进行启用/绕过的独立多路复用控制。
24.根据权利要求21所述的HWA，其进一步包括至少提供半导体表面的衬底，其中所述HWA形成在所述半导体表面中。
25.根据权利要求21所述的HWA，其中所述预处理块用预编程复数标量或来自内部查找表LUT的指定样本乘以从分离加速器本地存储器内的ADC缓冲器接收到的雷达数据样本流，所述分离加速器本地存储器还包含输出缓冲器。
26.根据权利要求25所述的HWA，其中所述ADC缓冲器和所述输出缓冲器均为分离存储器。
27.根据权利要求22所述的HWA，其中所述CFAR检测路径与所述FFT引擎共享逻辑和共享存储器中的至少一个。
28.根据权利要求21所述的HWA，其中所述预处理块提供干扰缓解。
29.根据权利要求21所述的HWA，其中所述预处理块提供有限脉冲响应FIR滤波。
30.一种雷达子系统，其包括：
分离加速器本地存储器，其包含用于存储雷达数据样本流的ADC缓冲器和输出缓冲器；
雷达硬件加速器HWA，其耦合到所述ADC缓冲器以接收所述雷达数据样本流且处理所述雷达数据样本流，所述HWA包含：
快速傅里叶变换FFT引擎，其包含：
预处理块，其用于产生经预处理样本；
窗式FFT块，其用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本；
后处理块，其用于运算所述傅里叶变换样本的幅度以产生经后处理雷达数据，其中所述预处理块、所述窗式FFT块和所述后处理块连接在一个流式传输序列数据路径中，且其中所述后处理块的输出耦合到所述输出缓冲器的输入以用于将所述经后处理雷达数据传递到所述输出缓冲器，以及
参数集配置存储器，其耦合到状态机，所述参数集配置存储器和所述状态机均由总线耦合到所述FFT引擎，以对参数集测序以执行链接的一系列操作以及所述加速器本地存储器与外部存储器之间的数据传递，从而控制所述预处理块、所述窗式FFT块和所述后处理块。
31.根据权利要求30所述的雷达子系统，其中所述状态机是基于参数集的状态机，其中所述参数集是可编程的，所述参数集用于配置所述HWA以执行所述操作的某一集合，且其中执行所述参数集的顺序被定义。
32.根据权利要求31所述的雷达子系统，其中所述雷达子系统被配置成利用2D存储器变址，其中所述参数集中的每一个对所述雷达数据样本流中的多个雷达数据样本流执行所述操作中的一个特定操作，所述雷达数据样本流包含第一雷达数据样本流和后续的第二雷达数据样本流，且其中所述雷达数据样本流中的每一个的后续样本之间的间隔、所述第一雷达数据样本流的初始样本与所述第二雷达数据样本流的初始样本之间的间隔以及用于所述操作中的每一个的所述雷达数据样本流的数目能够经由所述参数集配置。
33.根据权利要求30所述的雷达子系统，其进一步包括在平行于所述流式传输序列数据路径的恒虚警率CFAR检测路径中的CFAR引擎，所述CFAR引擎包含对数幅度预处理块和用于在背景下检测雷达目标回波的CFAR检测器。
34.根据权利要求30所述的雷达子系统，其中所述ADC缓冲器和所述输出缓冲器均为分离存储器。
35.根据权利要求30所述的雷达子系统，其进一步包括至少提供半导体表面的衬底，其中所述HWA形成在所述半导体表面中。
36.根据权利要求30所述的雷达子系统，其中所述预处理块、所述窗式FFT块和所述后处理块包含独立启用EN电路，所述独立启用EN电路用以提供对所述预处理块、所述窗式FFT块和所述后处理块的任何组合进行启用/绕过的独立多路复用控制。
37.根据权利要求30所述的雷达子系统，其中所述预处理块提供干扰缓解。
38.根据权利要求30所述的雷达子系统，其中所述预处理块提供有限脉冲响应FIR滤波。
39.根据权利要求30所述的雷达子系统，其中所述预处理块用预编程复数标量或来自内部查找表LUT的指定样本乘以从分离加速器本地存储器内的ADC缓冲器接收到的雷达数据样本流，所述分离加速器本地存储器还包含输出缓冲器。
40.一种使用雷达硬件加速器HWA进行FMCW雷达信号处理的方法，其包括：
将经后处理雷达数据流式传输到输出缓冲器；
经由直接存储器存取DMA将范围快速傅里叶变换FFT数据从所述输出缓冲器传递到外部存储器，所述DMA由所述HWA自动地触发；
重复对由多个天线接收且跨越多个线性调频脉冲的雷达数据样本流进行所述流式传输和所述传递；
其中对来源于所述多个天线且跨越所述多个线性调频脉冲的所述范围FFT数据执行进一步处理，所述进一步处理包括：
从块中的所述外部存储器传递到所述输出缓冲器，每一所述块包含第一范围门和至少一个第二范围门的数据；
使用对应于所述第一范围门的所述HWA执行多个多普勒FFT'，其中针对所述第一范围门中的所述多个天线中的每一个来运算所述多普勒FFT'；
针对对应于所述第一范围门的所述多个天线中的每一个，对所述多普勒FFT'的结果执行绝对值运算，且对跨越所述多个天线的所述绝对值运算的结果求和，以及
对来自对应于至少所述第二范围门的数据块的后续数据块重复所述进一步处理。
41.根据权利要求40所述的方法，其中所述传递所述范围FFT数据是以颠倒方式执行。
42.根据权利要求40所述的方法，其进一步包括在平行于流式传输序列数据路径的恒虚警率CFAR检测路径中使用CFAR引擎在背景下检测雷达目标回波，所述CFAR引擎包含对数幅度预处理块和CFAR检测器。
43.根据权利要求40所述的方法，其进一步包括变址存储器寻址以用于到和来自所述HWA的数据传递。
44.根据权利要求40所述的方法，其中所述HWA包括FFT引擎，所述FFT引擎包括：
预处理块，其用于产生经预处理样本；
窗式FFT块，其用于用窗口向量乘以所述经预处理样本，且接着由用于执行FFT的FFT块处理以产生傅里叶变换样本，以及
后处理块，其用于运算所述傅里叶变换样本的幅度以产生所述经后处理雷达数据；
其中所述预处理块、所述窗式FFT块和所述后处理块连接在一个流式传输序列数据路径中。
45.根据权利要求44所述的方法，其中所述预处理块、所述窗式FFT块和所述后处理块包含独立启用EN电路，所述独立启用EN电路用以提供对所述预处理块、所述窗式FFT块和所述后处理块的任何组合进行启用/绕过的独立多路复用控制。
46.根据权利要求40所述的方法，其进一步包括2D存储器变址，其中多个参数集中的每一个对所述雷达数据样本流中的多个雷达数据样本流执行特定操作，所述雷达数据样本流包含第一雷达数据样本流和后续的第二雷达数据样本流，且其中所述雷达数据样本流中的每一个的后续样本之间的间隔、所述第一雷达数据样本流的初始样本与所述第二雷达数据样本流的初始样本之间的间隔以及用于所述操作中的每一个的所述雷达数据样本流的数目能够经由所述参数集配置。
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