KR20190008882A - 반도체 콤프레션 성형용 이형 시트 및 이것을 사용하여 성형되는 반도체 패키지 - Google Patents

반도체 콤프레션 성형용 이형 시트 및 이것을 사용하여 성형되는 반도체 패키지 Download PDF

Info

Publication number
KR20190008882A
KR20190008882A KR1020187036119A KR20187036119A KR20190008882A KR 20190008882 A KR20190008882 A KR 20190008882A KR 1020187036119 A KR1020187036119 A KR 1020187036119A KR 20187036119 A KR20187036119 A KR 20187036119A KR 20190008882 A KR20190008882 A KR 20190008882A
Authority
KR
South Korea
Prior art keywords
particles
resin
layer
release layer
semiconductor package
Prior art date
Application number
KR1020187036119A
Other languages
English (en)
Inventor
마사히코 스즈키
료 다무라
다쿠지 이케야
Original Assignee
히타치가세이가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 히타치가세이가부시끼가이샤 filed Critical 히타치가세이가부시끼가이샤
Publication of KR20190008882A publication Critical patent/KR20190008882A/ko

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00—Layered products comprising a layer of synthetic resin
    • B32B27/14—Layered products comprising a layer of synthetic resin next to a particulate layer
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00—Layered products comprising a layer of synthetic resin
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00—Layered products comprising a layer of synthetic resin
    • B32B27/36—Layered products comprising a layer of synthetic resin comprising polyesters
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B5/00—Layered products characterised by the non- homogeneity or physical structure, i.e. comprising a fibrous, filamentary, particulate or foam layer; Layered products characterised by having a layer differing constitutionally or physically in different parts
    • B32B5/16—Layered products characterised by the non- homogeneity or physical structure, i.e. comprising a fibrous, filamentary, particulate or foam layer; Layered products characterised by having a layer differing constitutionally or physically in different parts characterised by features of a layer formed of particles, e.g. chips, powder or granules
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B7/00—Layered products characterised by the relation between layers; Layered products characterised by the relative orientation of features between layers, or by the relative values of a measurable parameter between layers, i.e. products comprising layers having different physical, chemical or physicochemical properties; Layered products characterised by the interconnection of layers
    • B32B7/04—Interconnection of layers
    • B32B7/06—Interconnection of layers permitting easy separation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2264/00—Composition or properties of particles which form a particulate layer or are present as additives
    • B32B2264/02—Synthetic macromolecular particles
    • B32B2264/0214—Particles made of materials belonging to B32B27/00
    • B32B2264/0228—Vinyl resin particles, e.g. polyvinyl acetate, polyvinyl alcohol polymers or ethylene-vinyl acetate copolymers
    • B32B2264/0235—Aromatic vinyl resin, e.g. styrenic (co)polymers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2264/00—Composition or properties of particles which form a particulate layer or are present as additives
    • B32B2264/02—Synthetic macromolecular particles
    • B32B2264/0214—Particles made of materials belonging to B32B27/00
    • B32B2264/025—Acrylic resin particles, e.g. polymethyl methacrylate or ethylene-acrylate copolymers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2264/00—Composition or properties of particles which form a particulate layer or are present as additives
    • B32B2264/02—Synthetic macromolecular particles
    • B32B2264/0214—Particles made of materials belonging to B32B27/00
    • B32B2264/0257—Polyolefin particles, e.g. polyethylene or polypropylene homopolymers or ethylene-propylene copolymers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2307/00—Properties of the layers or laminate
    • B32B2307/70—Other properties
    • B32B2307/748—Releasability

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Wood Science & Technology (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Laminated Bodies (AREA)
  • Casting Or Compression Moulding Of Plastics Or The Like (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)

Abstract

입자를 포함하는 이형층(離型層)과, 기재층(基材層)을 포함하고, 상기 이형층 중의 상기 입자의 함유율이 5체적%∼65체적%인 반도체 콤프레션 성형용 이형 시트.

Description

반도체 콤프레션 성형용 이형 시트 및 이것을 사용하여 성형되는 반도체 패키지
본 발명은, 반도체 콤프레션(compression) 성형용 이형(離型) 시트 및 이것을 사용하여 성형되는 반도체 패키지에 관한 것이다.
반도체 칩은 통상, 외기로부터의 차단 및 보호를 위해 수지로 봉지(封止)되고, 패키지로 불리우는 성형품으로서 기판 상에 실장된다. 종래, 성형품은 봉지 수지의 유로(流路)인 런너를 통하여 연결한 1칩마다 패키지 성형품으로서 성형되고 있다. 이 경우에, 금형의 구조, 봉지 수지로의 이형제의 첨가 등에 의해, 성형품의 금형으로부터의 이형성을 얻고 있다.
한편, 패키지의 소형화, 다핀화 등의 요청으로부터, Ball Grid Array(BGA) 방식, Quad Flat Non-leaded(QFN) 방식, 웨이퍼 레벨 Chip Size Package(WL-CSP) 방식 등의 패키지가 증가하고 있다. QFN 방식에서는, 스탠드 오프(stand-off)의 확보 및 단자부로의 봉지재 버(burr) 발생을 방지하기 위하여, 또한 BGA 방식 및 WL-CSP 방식에서는, 금형으로부터의 패키지의 이형성 향상을 위해, 수지제 이형 필름이 사용된다(예를 들면, 일본공개특허 제2002-158242호 공보 참조). 이와 같이 이형 필름을 사용하는 성형 방법을, 「필름 어시스트 성형」이라고 한다.
일본공개특허 제2002-158242호 공보
상기한 이형 필름을 사용하면, 반도체 패키지를 수지 성형할 때, 반도체 패키지의 봉지재와 금형을 용이하게 이형하는 것은 가능하다. 그러나, 성형한 패키지 표면 외관이 불균일하며 봉지재의 플로우 자국이 보이거나, 이형 필름으로부터 성형한 반도체 패키지 표면으로의 오염이 생길 가능성이 있다.
또한, BGA 방식 및 WL-CSP 방식으로, 종래의 트랜스퍼 몰드 방식으로부터 콤프레션 몰드 방식으로서 성형 방법이 변경됨에 따라, 1숏(shot)의 대사이즈화가 진행되고, 성형한 패키지 표면 외관의 균일성, 봉지재의 플로우 자국 등의 요구 레벨이 높아지고 있다.
본 발명의 일태양에 의하면, 반도체 패키지를 콤프레션 몰드 방식에 의해 수지 성형할 때, 반도체 패키지에 대미지를 주지 않고 봉지재와 금형을 용이하게 이형하는 것이 가능하며, 성형한 반도체 패키지 표면 외관의 균일성이 우수하고, 동시에 성형한 반도체 패키지 표면으로의 이형 시트로부터의 오염을 저감 가능한 반도체 콤프레션 성형용 이형 시트가 제공된다. 또한, 본 발명의 다른 태양에 의하면, 이 반도체 콤프레션 성형용 이형 시트를 사용하여 성형되는 반도체 패키지가 제공된다.
본 발명은, 하기 태양을 포함한다.
<1> 입자를 포함하는 이형층과,
기재층(基材層)
을 포함하고,
상기 이형층 중의 상기 입자의 함유율이 5체적%∼65체적%인 반도체 콤프레션 성형용 이형 시트.
<2> 상기 입자의 평균 입자 직경이 1㎛∼55㎛인 <1>에 기재된 반도체 콤프레션 성형용 이형 시트.
<3> 상기 입자가 수지 입자인 <1> 또는 <2>에 기재된 반도체 콤프레션 성형용 이형 시트.
<4> 상기 수지 입자가, 아크릴 수지, 폴리올레핀 수지, 폴리스티렌 수지, 폴리아크릴로니트릴 수지 및 실리콘 수지로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 <3>에 기재된 반도체 콤프레션 성형용 이형 시트.
<5> 상기 기재층이, 폴리에스테르 필름인 <1>∼<4> 중 어느 하나에 기재된 반도체 콤프레션 성형용 이형 시트.
<6> <1>∼<5> 중 어느 하나에 기재된 반도체 콤프레션 성형용 이형 시트를 사용하여 성형되는 반도체 패키지.
본 발명의 일태양에 의하면, 반도체 패키지를 콤프레션 성형에 의해 성형할 때, 반도체 패키지에 대미지를 주지 않고 봉지재와 금형을 용이하게 이형하는 것이 가능하며, 성형한 반도체 패키지 표면 외관의 균일성이 우수하고, 동시에 성형한 반도체 패키지 표면으로의 이형 시트로부터의 오염을 저감 가능한 반도체 콤프레션 성형용 이형 시트가 제공된다.
또한, 본 발명의 다른 태양에 의하면, 이 반도체 콤프레션 성형용 이형 시트를 사용하여 성형되는 반도체 패키지가 제공된다.
이하, 본 발명의 실시형태에 대하여 상세하게 설명한다. 다만, 본 발명은 이하의 실시형태로 한정되는 것은 아니다.
본 명세서에 있어서 「∼」을 사용하여 나타낸 수치 범위는, 「∼」의 전후에 기재되는 수치를 각각 최소값 및 최대값으로서 포함하는 범위를 나타낸다.
본 명세서에 있어서 조성물 중의 각 성분의 양은, 조성물 중에 각 성분에 해당하는 물질이 복수 존재할 경우, 특별히 한정하지 않는 한, 조성물 중에 존재하는 상기 복수의 물질의 합계량을 의미한다.
본 명세서에 있어서 「공정」이란, 독립된 공정뿐만 아니라, 다른 공정과 명확히 구별할 수 없는 경우라도 그 공정의 소기의 작용이 달성되면, 본 용어에 포함된다.
본 명세서에 있어서 「층」 및 「막」은, 평면도로서 관찰했을 때, 전체 면에 형성되어 있는 형상의 구성뿐만 아니라, 일부에 형성되어 있는 형상의 구성도 포함된다.
본 명세서에 있어서, 「(메타)아크릴」은 「아크릴」 및 「메타크릴」 중 적어도 한쪽을 의미하고, 「(메타)아크릴레이트」는 「아크릴레이트」 및 「메타크릴레이트」 중 적어도 한쪽을 의미한다.
또한, 본 명세서 중에 단계적으로 기재되어 있는 수치 범위에 있어서, 하나의 수치 범위에서 기재된 상한값 또는 하한값은, 다른 단계적인 기재의 수치 범위의 상한값 또는 하한값으로 치환해도 된다. 또한, 본 명세서 중에 기재되어 있는 수치 범위에 있어서, 그 수치 범위의 상한값 또는 하한값은, 실시예에 나타나 있는 값으로 치환해도 된다.
본 명세서에 있어서, 층 또는 막의 평균 두께(두께의 평균값이라고도 함)는, 대상이 되는 층 또는 막의 5점의 두께를 측정하고, 그 산술 평균값으로서 제공되는 값으로 한다.
층또는 막의 두께는, 마이크로미터 등을 사용하여 측정할 수 있다. 층 또는 막의 두께를 직접 측정 가능한 경우에는, 마이크로미터를 사용하여 측정한다. 한편, 1개의 층의 두께 또는 복수의 층의 총 두께를 측정하는 경우에는, 전자현미경을 사용하여, 이형 시트의 단면을 관찰함으로써 측정해도 된다.
본 명세서에 있어서 「평균 입자 직경」은, 레이저 회절 산란식 입도 분포 측정법에 의한 체적 누적의 입도 분포 곡선에 있어서, 소입자 직경측으로부터의 누적이 50%가 되는 입자 직경(50%D)으로서 구해진다. 예를 들면, 레이저 광산란법을 이용한 입자 직경 분포 측정장치(예를 들면, (주)시마즈제작소(島津製作所), 「SALD-3000」)를 사용하여 측정할 수 있다.
<반도체 콤프레션 성형용 이형 시트>
반도체 콤프레션 성형용 이형 시트(이하, 「이형 시트」라고도 함)는, 입자를 포함하는 이형층과, 기재층을 포함하고, 이형층 중의 입자의 함유율이 5체적%∼65체적%인 반도체 콤프레션 성형용 이형 시트이다.
더욱 상세하게는, 이형 시트는, 반도체 패키지의 수지 성형에 있어서 사용되는 금형과 접촉시키는 기재층의 한쪽 면에, 성형되는 반도체 패키지와 접촉하는 이형층을 구비하는 2층 구조를 가진다.
이형 시트는, 상기한 구성을 채용하는 것에 의해, 반도체 패키지를 콤프레션 성형에 의해 성형할 때, 반도체 패키지에 대미지를 주지 않고 봉지재와 금형을 용이하게 이형하는 것을 가능하게 하고, 성형한 반도체 패키지 표면 외관의 균일성을 향상하고, 동시에 성형한 반도체 패키지 표면으로의 이형 시트로부터의 오염을 저감 가능하게 한다.
그 이유는 명확하지 않지만, 이하와 같이 추측된다.
반도체 패키지를 성형할 때 종래의 이형 시트를 사용하는 경우, 성형되는 반도체 패키지에 주름 등의 형상 불량이 발생하는 것을 억제하는 관점에서, 이형 시트는 성형용 금형의 형상에 충분히 맞는 추종성을 가지는 것이 요구된다. 또한, 성형용 금형으로부터 반도체 패키지를 인출할 때 과잉한 힘을 주면 반도체 패키지가 파손되기 쉬우므로, 이형 시트는 반도체 패키지에 대하여 충분한 이형성을 가지는 것도 요구된다.
본 명세서의 이형 시트는, 반도체 패키지용의 봉지 수지(예를 들면, 에폭시 수지)에 대한 이형성이 우수한 이형층 및 성형용 금형에 대한 추종성이 우수한 기재층과 같은, 상이한 기능을 가지는 2종의 층을 가지는 것에 의해, 성형용 금형에 대한 추종성을 유지하면서, 성형되는 반도체 패키지로부터의 이형성을 향상시킬 수 있는 것으로 추측된다.
또한, 본 명세서의 이형 시트에서는, 이형층이 특정 함유율로 입자를 포함함으로써, 이형층의 외표면(반도체 패키지에 대향하는 면)이 거칠어 지고, 성형되는 반도체 패키지의 표면이 거칠어지므로, 봉지재의 플로우 자국이 저감되고, 패키지 표면 외관의 균일성을 향상시킬 수 있는 것으로 추측된다. 또한, 입자의 입자 직경, 형상 등을 용이하게 선택할 수 있고, 이형층의 외표면의 거칠기의 불균일의 정도를 조정하는 것이 용이하게 된다. 또한, 입자가 수지 입자인 경우, 수지 입자는 이형층에 포함되는 그 외의 성분과의 밀착성이 우수하므로, 이형층으로부터 탈락하기 어렵고, 반도체 패키지의 오염을 억제할 수 있는 것으로 추측된다.
[입자를 포함하는 이형층]
이형 시트는, 입자를 포함하는 이형층(이하, 「특정 이형층」이라고도 함)을 포함하고, 특정 이형층 중의 입자의 함유율은 5체적%∼65체적%이다.
(입자)
이형층에 포함되는 입자의 종류는 특별히 한정되지 않고, 무기 입자 및 유기 입자의 어느 것이라도 된다. 무기 입자의 재질로서는, 알루미나, 수산화 알루미늄, 질화 붕소, 산화 규소, 흑연 등을 예로 들 수 있다. 유기 입자로서는 수지 입자를 예로 들 수 있다.
이형층에 포함되는 그 외의 성분과의 밀착성 향상의 관점에서는, 입자는 수지 입자인 것이 바람직하다. 입자가 수지 입자인 경우, 입자와 이형층에 포함되는 그 외의 성분과의 밀착성이 향상되어, 입자가 이형층으로부터 탈락하기 어려워져, 반도체 패키지의 오염이 억제된다.
수지 입자는, 아크릴 수지, 폴리올레핀 수지, 폴리스티렌 수지, 폴리아크릴로니트릴 수지 및 실리콘 수지로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 것이 바람직하다. 반도체 패키지에 대한 이형성의 관점에서는, 수지 입자는, 아크릴 수지, 폴리스티렌 수지 및 폴리아크릴로니트릴 수지로 선택되는 적어도 1종을 포함하는 것이 더욱 바람직하다.
패키지 표면 외관의 균일성의 관점에서, 수지 입자는, 이형층 형성용 조성물의 조제에 사용될 수 있는 유기 용매(예를 들면, 톨루엔, 메틸에틸케톤, 또는 아세트산 에틸)에 불용성 또는 난용성인 것이 바람직하다. 여기서, 유기 용매에 불용성 또는 난용성이란, JIS K6769(2013) 또는 ISO 15875-2(2003)에 준거한 겔분율시험에 있어서, 톨루엔 등의 유기 용매 중에 수지 입자를 분산하여 50℃에서 24시간 유지한 후의 겔분율이 97% 이상인 것을 일컫는다.
아크릴 수지의 예로서는, (메타)아크릴 단량체의 (공)중합체를 들 수 있고, 구체적으로는 (메타)아크릴산 수지, (메타)아크릴산 에스테르 수지(예를 들면, 알킬(메타)아크릴레이트 수지, 및 디메틸아미노에틸(메타)아크릴레이트 수지) 등을 예로 들 수 있다.
(메타)아크릴 단량체로서는, 아크릴산 메틸, 메타크릴산 메틸, 아크릴산 에틸, 메타크릴산 에틸, 아크릴산 n-프로필, 메타크릴산 n-프로필, 아크릴산 이소프로필, 메타크릴산 이소프로필, 아크릴산 n-부틸, 메타크릴산 n-부틸, 아크릴산 이소부틸, 메타크릴산 이소부틸, 아크릴산 sec-부틸, 메타크릴산 sec-부틸, 아크릴산 tert-부틸, 메타크릴산 tert-부틸, 아크릴산 펜틸, 메타크릴산 펜틸, 아크릴산 헥실, 메타크릴산 헥실, 아크릴산 헵틸, 메타크릴산 헵틸, 아크릴산 2-에틸헥실, 메타크릴산 2-에틸헥실, 아크릴산 옥틸, 메타크릴산 옥틸, 아크릴산 노닐, 메타크릴산 노닐, 아크릴산 데실, 메타크릴산 데실, 아크릴산 도데실, 메타크릴산 도데실, 아크릴산 테트라데실, 메타크릴산 테트라데실, 아크릴산 헥사데실, 메타크릴산 헥사데실, 아크릴산 옥타데실, 메타크릴산 옥타데실, 아크릴산 에이코실, 메타크릴산 에이코실, 아크릴산 도코실, 메타크릴산 도코실, 아크릴산 시클로펜틸, 메타크릴산 시클로펜틸, 아크릴산 시클로헥실, 메타크릴산 시클로헥실, 아크릴산 시클로헵틸, 메타크릴산 시클로헵틸, 아크릴산 벤질, 메타크릴산 벤질, 아크릴산 페닐, 메타크릴산 페닐, 아크릴산 메톡시에틸, 메타크릴산 메톡시에틸, 아크릴산 디메틸아미노에틸, 메타크릴산 디메틸아미노에틸, 아크릴산 디에틸아미노에틸, 메타크릴산 디에틸아미노에틸, 아크릴산 디메틸아미노프로필, 메타크릴산 디메틸아미노프로필, 아크릴산 2-클로로에틸, 메타크릴산 2-클로로에틸, 아크릴산 2-플루오로에틸, 메타크릴산 2-플루오로에틸, 스티렌, α-메틸스티렌, 시클로헥실 말레이미드, 아크릴산 디시클로펜타닐, 메타크릴산 디시클로펜타닐, 비닐톨루엔, 염화 비닐, 아세트산 비닐, N-비닐피롤리돈, 부타디엔, 이소프렌, 클로로프렌 등을 예로 들 수 있다. 이들은 단독으로, 또는 2종류 이상을 조합하여 사용된다.
폴리올레핀 수지로서는, 올레핀 단량체 또는 알켄 단량체의 (공)중합체라면 특별히 한정되지 않는다. 구체적으로는, 폴리에틸렌, 폴리프로필렌, 폴리메틸펜텐 등을 예로 들 수 있다.
폴리스티렌 수지의 예로서는, 스티렌 또는 스티렌 유도체의 (공)중합체를 들 수 있다. 스티렌 유도체로서는, α-메틸스티렌, 4-메틸스티렌, 2-메틸스티렌, 3-메틸스티렌, 2-에틸스티렌, 3-에틸스티렌, 4-에틸스티렌 등의 알킬쇄를 가지는 알킬 치환 스티렌, 2-클로로스티렌, 3-클로로스티렌, 4-클로로스티렌 등의 할로겐 치환 스티렌, 4-플루오로스티렌, 2,5-디플루오로스티렌 등의 불소 치환 스티렌, 비닐나프탈렌 등을 들 수 있다.
폴리아크릴로니트릴 수지의 예로서는, 아크릴로니트릴 단량체의 (공)중합체를 들 수 있다.
유기 용매에 대한 수지 입자의 용해성을 억제하는 관점에서는, 수지 입자에 포함되는 수지는 가교 수지인 것이 바람직하다.
입자의 평균 입자 직경은 1㎛∼55㎛인 것이 바람직하다. 입자의 평균 입자 직경이 1㎛ 이상이면, 특정 이형층의 표면에 충분히 요철을 형성하는 것이 가능하며, 성형한 반도체 패키지 표면 외관의 균일성이 향상되고 봉지재의 플로우 자국이 억제되는 경향이 있다. 또한, 입자의 평균 입자 직경이 55㎛ 이하이면, 특정 이형층 중에 입자를 고정시키기 위해 특정 이형층의 두께를 과도하게 크게 할 필요가 없어 비용의 관점에서 바람직하다.
입자의 평균 입자 직경의 상한은, 반도체 패키지 표면 외관의 관점에서, 55㎛인 것이 바람직하고, 50㎛인 것이 더욱 바람직하다. 입자의 평균 입자 직경의 하한은, 비용의 관점에서, 3㎛인 것이 보다 바람직하고, 10㎛인 것이 더욱 바람직하다.
특정 이형층에 포함되는 입자의 형상은, 특별히 한정은 되지 않으며, 구형, 타원형, 부정형 등의 어느 것이라도 된다.
입자의 구체예로서는, 아크릴 수지 입자인 타프틱 FH-S010(도요보(주)) 등의타프틱 시리즈를 들 수 있다.
특정 이형층에 포함되는 입자의 함유율은, 5체적%∼65체적%이다.
입자의 함유율이 5체적% 이상이면, 특정 이형층 표면에 충분히 요철을 형성하는 것이 가능하며, 성형한 반도체 패키지 표면 외관의 균일성이 향상되어 봉지재의 플로우 자국을 억제하는 효과를 충분히 얻을 수 있는 경향이 있다. 이 관점에서, 입자의 함유율의 하한은 10체적%인 것이 바람직하고, 20체적%인 것이 보다 바람직하다.
또한, 입자의 함유율이 65체적% 이하이면, 특정 이형층 중의 후술하는 수지 성분에 의해 입자가 고정되기 쉬워져서, 입자의 탈락 가능성이 저하되고, 성형한 반도체 패키지 표면으로의 오염을 억제할 수 있고, 또한 경제적으로도 바람직한 경향이 있다. 이 관점에서, 입자의 함유율의 상한은 60체적%인 것이 바람직하고, 50체적%인 것이 보다 바람직하다.
입자의 함유율은, 예를 들면, 이형 시트의 특정 이형층의 단면을 주사형 전자현미경(SEM)으로 관찰함으로써, 단위체적당의 입자의 비율로서 산출할 수 있다. 상세하게는, 이하의 방법에 의해 산출할 수 있다.
먼저, 특정 이형층의 단면을 SEM으로 관찰하고, 이 단면에서의 임의의 면적(이하, 「특정 면적」이라고도 칭함)에 포함되는 입자의 수 및 입자 직경을 측정한다. 또한, 상기 특정 면적에 기초하여 임의의 체적(이하, 「특정 체적」이라고도 함)를 설정하고, 이 특정 체적 중에 포함되는 입자의 수를 산출한다. 또한, 입자의 입자 직경에 기초하여, 입자 1개당의 체적을 산출한다. 그리고, 산출된 입자의 수 및 입자 1개당의 체적으로부터, 특정 체적 중에 포함되는 입자의 총 체적을 산출하고, 이 입자의 총 체적을 특정 체적으로 나눗셈함으로써, 특정 이형층 중에 포함되는 입자의 체적 함유율을 산출할 수 있다.
다른 방법으로서는, 25℃에서의 특정 이형층의 질량(Wc)을 측정하고, 이 특정 이형층을 톨루엔 등의 유기 용매로 용해하여, 잔존한 입자에 25℃에서의 질량(Wf)을 측정한다. 다음으로, 전자 비중계 또는 비중병을 사용하여, 25℃에서 있어서의 입자의 비중(df)을 구한다. 다음으로, 동일한 방법으로 25℃에서의 특정 이형층의 비중(dc)을 측정한다. 다음으로, 특정 이형층의 체적(Vc) 및 잔존한 입자의 체적(Vf)을 구하고, (식 1)에 나타낸 바와 같이 잔존한 입자의 체적을 특정 이형층의 체적으로 나누는 것에 의해, 입자의 체적 비율(Vr)로서 구한다.
(식 1)
Vc=Wc/dc
Vf=Wf/df
Vr=Vf/Vc
Vc: 이형층의 체적(cm3)
Wc: 이형층의 질량(g)
dc: 이형층의 비중(g/cm3)
Vf: 입자의 체적(cm3)
Wf: 입자의 질량(g)
df: 입자의 비중(g/cm3)
Vr: 입자의 체적 비율
그리고, 이 측정 방법에서의 특정 이형층은, 이형 시트로부터 박리한 것이라도 되고, 이 측정 방법용으로 별도 제작한 것이라도 된다.
(특정 이형층의 수지 성분)
특정 이형층은 또한 수지 성분을 포함하고 있어도 된다. 수지 성분을 포함함으로써, 입자가 특정 이형층 내에 고정된다. 특정 이형층의 수지 성분은 특별히 한정되지 않는다. 수지 성분은, 반도체 패키지와의 이형성, 내열성 등의 관점에서, 아크릴 수지 또는 실리콘 수지인 것이 바람직하고, 가교형 아크릴 수지(이하, 「가교형 아크릴 공중합체」라고도 칭함)인 것이 보다 바람직하다.
아크릴 수지는, 아크릴산 부틸, 아크릴산 에틸, 2-에틸헥실아크릴레이트 등의 저(低)유리 전이 온도(Tg) 모노머를 주모노머로 하고, 아크릴산, 메타크릴산, 하이드록시에틸메타크릴레이트, 하이드록시에틸아크릴레이트, 아크릴아미드, 아크릴로니트릴 등의 관능기 모노머와 공중합함으로써 얻어지는 아크릴 공중합체인 것이 바람직하다. 또한, 가교형 아크릴 공중합체는, 상기 모노머를 가교제를 사용하여 가교함으로써 제조할 수 있다.
가교형 아크릴 공중합체의 제조에 사용되는 가교제로서는, 이소시아네이트 화합물, 멜라민 화합물, 에폭시 화합물 등의 공지의 가교제를 예로 들 수 있다. 또한, 아크릴 수지 중에 느슨하게 퍼진 그물눈형 구조를 형성하기 위하여, 가교제는 3관능, 4관능 등의 다관능 가교제인 것이 보다 바람직하다.
상기와 같은 가교제를 사용하여 제조되는 가교형 아크릴 공중합체는 느슨하게 퍼진 그물눈형 구조를 가지므로, 이 가교형 아크릴 중합체를 특정 이형층의 수지 성분으로서 사용하면, 특정 이형층의 연신성(延伸性)이 향상되어, 기재층의 연신성을 저해하는 것이 억제되므로, 콤프레션 성형 시의 이형 시트의 금형에 대한 추종성을 향상시킬 수 있다.
이 관점에서, 가교형 아크릴 공중합체의 제조에 있어서 사용되는 가교제의 양은, 아크릴 공중합체 100질량부에 대하여, 3질량부∼100질량부인 것이 바람직하고, 5질량부∼70질량부인 것이 보다 바람직하다. 가교제의 양이 3질량부 이상이면 수지 성분의 강도가 확보되므로 오염을 방지할 수 있고, 100질량부 이하이면 가교형 아크릴 공중합체의 유연성이 향상되어, 이형층의 연신성이 향상된다.
(그 외의 성분)
특정 이형층은, 본 발명의 효과가 저해되지 않는 한, 필요에 따라, 용매, 앵커링 향상제, 가교촉진제, 대전방지제, 착색제 등을 더욱 포함할 수도 있다.
(특정 이형층의 두께)
특정 이형층의 두께는 특별히 한정되지 않고, 사용하는 입자의 평균 입자 직경과의 관계를 고려하여 적절하게 설정된다. 특정 이형층의 두께는, 0.1㎛∼100㎛인 것이 바람직하고, 1㎛∼50㎛인 것이 보다 바람직하다.
특정 이형층의 두께가 사용하는 입자의 평균 입자 직경보다 극단적으로 얇은 경우, 특정 이형층 중에 입자를 고정시키는 것이 곤란하게 되어, 입자가 탈락할 가능성이 높아져, 성형한 반도체 패키지 표면으로의 오염의 원인이 될 가능성이 있다. 또한, 특정 이형층의 두께가 사용하는 입자의 평균 입자 직경보다 극단적으로 두꺼운 경우, 특정 이형층 표면에 충분히 요철을 형성하는 것이 곤란하게 되어, 성형한 반도체 패키지 표면 외관의 균일성을 향상시키는 효과, 봉지재의 플로우 자국을 억제하는 효과 등을 충분히 얻을 수 없는 가능성이 있다. 또한, 경제적으로도 불리하다.
그리고, 본 명세서에서의 특정 이형층의 두께는 건조 두께를 의미하고, 이형 시트의 특정 이형층을 상기한 층의 두께의 측정 방법으로 측정할 수 있다.
(특정 이형층의 표면 거칠기)
특정 이형층의 외표면(기재층과 대향하는 면과는 반대측의 면)은 요철을 가지는 것이 바람직하다. 특정 이형층의 표면 거칠기는, 산술평균 거칠기(Ra) 또는 10점 평균 거칠기(Rz)에 의해 평가할 수 있다.
산술평균 거칠기(Ra) 및 10점 평균 거칠기(Rz)는, 예를 들면, 표면 거칠기 측정장치(예를 들면, (주)고사카연구소(小坂硏究所), 형식번호 SE-3500)를 사용하여, 촉침(觸針) 선단(先端) 직경 2㎛, 송출 속도 0.5mm/s 및 주사 거리 8mm의 조건에서 측정한 결과를, JIS B0601(2013) 또는 ISO 4287(1997)에 의해 해석하여 얻은 값이라도 된다. 패키지 표면 외관의 균일성의 관점에서, 특정 이형층의 산술평균 거칠기(Ra)는 0.5㎛∼5㎛인 것이 바람직하고, 10점 평균 거칠기(Rz)는 5㎛∼50㎛인 것이 바람직하다.
입자의 평균 입자 직경과 특정 이형층의 두께를 조정함으로써, 특정 이형층의 표면 거칠기를 전술한 범위 내로 조정할 수 있다.
[기재층]
이형 시트는 기재층을 가진다. 기재층으로서는 특별히 한정되지 않고, 상기 기술 분야에서 사용되고 있는 수지 함유 기재층으로부터 적절하게 선택할 수 있다. 금형의 형상에 대한 이형 시트의 추종성을 향상시키는 관점에서는, 연신성이 우수한 수지 함유 기재층을 사용하는 것이 바람직하다.
기재층은, 봉지재의 성형이 고온(100℃∼200℃ 정도)에서 행해지는 것을 고려하면, 이 온도 이상의 내열성을 가지는 것이 바람직하다. 또한, 이형 시트를 금형에 장착할 때 및 성형 중의 수지가 유동(流動)할 때 봉지 수지의 주름, 이형 시트의 찢김 등의 발생을 억제하기 위해서는, 고온 시의 탄성율, 늘어남 등을 고려하여 기재층을 선택하는 것이 중요하다.
기재층의 재료는, 내열성 및 고온 시의 탄성율 관점에서, 폴리에스테르 수지인 것이 바람직하다. 폴리에스테르 수지의 예로서는, 폴리에틸렌테레프탈레이트 수지, 폴리에틸렌나프탈레이트 수지 및 폴리부틸렌테레프탈레이트 수지 및 이들 공중합체 및 변성 수지를 들 수 있다.
기재층으로서는, 폴리에스테르 수지를 시트형으로 성형한 것이 바람직하고, 기재층이 폴리에스테르 필름인 것이 보다 바람직하고, 금형으로의 추종성의 관점에서는, 2축 연신 폴리에스테르 필름인 것이 바람직하다.
기재층의 두께는 특별히 한정되지 않으며, 5㎛∼100㎛인 것이 바람직하고, 10㎛∼70㎛인 것이 보다 바람직하다. 두께가 5㎛ 이상이면, 이형 시트의 취급성이 우수하고, 주름이 쉽게 생기지 않는 경향이 있다. 두께가 100㎛ 이하이면, 성형 시의 금형으로의 추종성이 우수하므로, 성형된 반도체 패키지의 주름 등의 발생이 억제되는 경향이 있다.
[그 외의 구성]
기재층은 금형 표면에 접촉하는 층이며, 사용하는 재료에 따라서는 이형 시트를 금형으로부터 박리하기 위해 보다 큰 박리력이 필요하게 되는 경우가 있다. 이와 같이 금형으로부터 쉽게 박리되지 않는 재료를 기재층에 사용하는 경우에는, 금형으로부터 이형 시트를 박리하기 쉽게 하도록 이형 시트를 조정하는 것이 바람직하다. 예를 들면, 기재층의 특정 이형층과 접하는 반대의 면, 즉 기재층의 금형 측의 면에, 금형으로부터의 이형성을 향상시키기 위하여 외관을 배의 표피의 반점과 같이 만드는 가공(예를 들면, 수자직 처리, 또는 매트 처리) 등의 표면 가공을 하거나, 새로이 별도의 이형층(제2 이형층)을 설치할 수도 있다. 제2 이형층의 재료로서는, 내열성, 금형으로부터의 박리성 등을 만족시키는 재료이면 특별히 한정하지 않고, 특정 이형층과 동일한 재료를 사용할 수도 있다. 제2 이형층의 두께는, 특별히 한정되지 않지만, 0.1㎛∼100㎛인 것이 바람직하다.
또한, 필요에 따라, 특정 이형층과 기재층의 사이, 기재층과 제2 이형층의 사이 등에, 특정 이형층 또는 제2 이형층의 앵커링 향상층, 대전방지층, 착색층 등의층을 형성할 수도 있다.
<이형 시트의 제조 방법>
이형 시트는, 공지의 방법에 의해 제조할 수 있다. 예를 들면, 총고형분에 대하여 5체적%∼65체적%의 입자를 포함하는 이형층 형성용 조성물을 기재층의 한쪽 면에 부여하고, 건조함으로써, 이형 시트를 제조할 수 있다. 이형층 형성용 조성물은, 수지 성분 및 원하는 바에 따라 첨가되는 그 외의 성분을 포함할 수도 있다.
[이형층 형성용 조성물의 조제]
이형층 형성용 조성물의 조정 방법은 특별히 제한되지 않고, 예를 들면, 입자를 용매에 분산하는 방법이 있으며, 공지의 조성물 조정 방법을 사용할 수 있다. 이형층 형성용 조성물의 조제에 사용하는 용매는 특별히 한정되지 않고, 입자를 분산 가능하며, 수지 성분을 용해 가능한 유기 용매인 것이 바람직하다. 유기 용매로서는, 톨루엔, 메틸에틸케톤, 아세트산 에틸 등을 예로 들 수 있다.
[부여 및 건조]
이형층 형성용 조성물을 기재층의 한쪽 면에 부여하는 방법은 특별히 한정되지 않고, 롤코트법, 바 코트, 키스 코트 등의 공지의 도포 방법을 사용할 수 있다. 그리고, 이형층 형성용 조성물을 부여할 때는, 건조 후의 조성물층(이형층)의 두께가 0.1㎛∼100㎛가 되도록 부여한다. 부여된 이형층 형성용 조성물을 건조시키는 방법은 특별히 한정되지 않고, 공지의 건조 방법을 사용할 수 있다. 예를 들면, 50℃∼150℃에서 0.1분∼60분 건조시키는 방법이라도 된다.
<반도체 패키지의 성형>
콤프레션 성형용 이형 시트는, 반도체 패키지의 성형에 사용할 수 있으며, 특히 콤프레션 성형에 바람직하게 사용할 수 있다.
통상, 반도체 패키지의 콤프레션 성형에서는, 콤프레션 성형 장치의 금형에 이형 시트를 배치하고, 진공 흡착 등에 의해 이형 시트를 금형의 형상에 추종시킨다. 그 후, 반도체 패키지의 봉지재(예를 들면, 에폭시 수지 등)를 금형에 넣고, 반도체 칩을 그 위에 배치하고, 가열하면서 금형을 압축함으로써 봉지재를 경화시켜, 반도체 패키지를 성형한다. 그 후, 금형을 열고, 성형된 반도체 패키지를 추출한다.
이와 같이, 콤프레션 성형에서는 이형 시트를 금형에 흡착시키므로, 이형 시트는 금형의 형상에 대한 추종성이 우수한 것이 요구된다. 이형 시트에서는, 기재층으로서 연신성이 우수한 수지를 사용함으로써, 금형으로의 추종성을 보다 향상시킬 수 있다.
본 명세서의 콤프레션 성형용 이형 시트는, 반도체를 콤프레션 성형에 의해 성형할 때, 특정 이형층면이 반도체 패키지(성형품)에 접하도록 장착함으로써, 성형 후의 박리 과정에 있어서 반도체 패키지로부터의 이형 시트의 박리가 용이하게 되고, 반도체 패키지에 대미지를 주지 않고 봉지재와 금형을 용이하게 이형하는 것이 가능하며, 성형한 패키지 표면 외관의 균일성이 우수하고 봉지재의 플로우 자국도 억제되고, 성형한 패키지 표면으로의 필름으로부터의 오염도 억제할 수 있다.
[실시예]
이하, 실시예를 참조하여 본 발명을 구체적으로 설명한다. 다만, 본 발명은 이들 실시예로 제한되는 것은 아니다.
<실시예 1>
아크릴 수지(데이코쿠화학산업(帝國化學産業)(주): WS-023) 100질량부에 대하여, 가교제로서의 코로네이트 L(일본폴리우레탄 공업(주), 상품명)을 10질량부, 입자(C)로서의 타프틱 FH-S010(도요보(주), 상품명, 아크릴 입자, 평균 입자 직경 10㎛)을 10질량부를 톨루엔에 첨가하여 고형분 15질량%의 톨루엔 용액으로 만들고, 이형층 형성용 조성물을 조제했다.
기재층으로서의, 두께가 25㎛인 2축 연신 폴리에틸렌테레프탈레이트 필름(유니티카(주): S-25)을 코로나 처리했다. 그 후, 상기 2축 연신 폴리에틸렌테레프탈레이트 필름의 한쪽 면에, 롤 코타를 사용하여, 건조 후의 평균 두께가 10㎛가 되도록 이형층 형성용 조성물을 도포 및 건조하여 이형층을 형성하고, 이형 시트를 얻었다.
얻어진 이형 시트의 이형층 중의 입자(C)의 함유율을 SEM에 의한 단면 관찰에 의해 측정한 바, 10체적%였다.
[이형 시트의 특성 평가]
이 이형 시트를, 하형(下型)에 반도체 베어 칩(bare chip)을 세팅한 콤프레션 성형 금형의 상형에 장착하고, 진공으로 고정한 후, 형 체결하고, 봉지재(히타치화성(주): 상품명 「CEL-9750ZHF10」)를 성형(콤프레션 성형)하여 반도체 패키지를 얻었다. 금형 온도는 180℃, 성형 압력은 6.86MPa(70kgf/cm2), 성형 시간은 180초로 했다.
이형 시트의 성형 후의 봉지재와의 이형성, 성형한 반도체 패키지 표면의 외관 균일성(봉지재의 플로우 자국의 유무) 및 성형한 반도체 패키지 표면으로의 입자(C)의 탈락의 유무(오염의 유무)를 하기 방법으로 평가했다. 평가 결과를 표 1 및 표 2에 나타낸다.
(성형 후의 봉지재와의 이형성의 평가)
성형 후의 이형 시트의 봉지재와의 이형성의 지표로서, 박리 각도 180°, 박리 속도 300mm/분으로 박리 시험을 행을 때의 박리력을 측정하고, 하기 기준으로 평가했다.
A: 0.5N/50mm 미만
B: 0.5N/50mm 이상 5.0N/50mm 미만
C: 5.0N/50mm 이상
(반도체 패키지 표면의 외관 평가)
반도체 패키지 표면의 봉지재의 플로우 자국의 유무를, 육안 및 광학 현미경(100배)으로 관찰하고, 하기 기준으로 평가했다.
A: 육안 및 현미경 관찰 모두 플로우 자국이 관찰되지 않는다.
B: 육안으로는 플로우 자국이 관찰되지 않으며, 현미경 관찰로는 약간 관찰된다.
C: 육안 및 현미경 관찰 모두 플로우 자국이 관찰된다.
(반도체 패키지 표면로의 입자(C)의 탈락의 유무)
반도체 패키지 표면으로의 입자(C)의 탈락의 유무를, 육안 및 광학 현미경(100배)으로 관찰하고, 하기 기준으로 평가했다.
A: 육안 및 현미경 관찰 모두 입자(C)의 탈락이 관찰되지 않는다.
B: 육안으로는 입자(C)의 탈락이 관찰되지 않으며, 현미경 관찰로는 약간 관찰된다.
C: 육안 및 현미경 관찰 모두 입자(C)의 탈락이 관찰된다.
<실시예 2∼9 및 비교예 1∼3>
A층의 건조 후의 두께, 이형층의 유무, 입자(C)의 종류 또는 함유율을 하기 표 1 및 표 2에 나타낸 바와 같이 변경한 점 이외에는, 실시예 1과 동일하게 행하여, 실시예 2∼9 및 비교예 1∼3의 이형 시트를 제작하고 평가했다. 평가 결과를 표 1 및 표 2에 나타낸다.
표 1 및 표 2에 나타낸 입자(C)는 하기와 같다.
·타프틱 FH-S015(도요보(주), 상품명)
·타프틱 FH-S020(도요보(주), 상품명)
·타프틱 FH-S050(도요보(주), 상품명)
·SX-500H(소켄화학(綜硏化學)(주), 상품명)
·타프틱 ASF-7(도요보(주), 상품명)
·E606(도레이·다우코닝(주), 상품명)
·BM30X-12(세키스화성품공업(주), 상품명)
·HPS-3500(도아합성(주), 상품명)
그리고, 표 1 및 표 2 중의 「PMMA」는 폴리메타크릴산 메틸을 의미하고, 「PMBA」는 폴리메타크릴산 부틸을 의미한다.
표 2 중의 「-」은, 재료를 사용하지 않고 있는 것, 또는 특성이 검출 가능하지 않은 것을 나타낸다.
[표 1]
Figure pct00001
[표 2]
Figure pct00002
표 1 및 표 2에 나타낸 바와 같이, 실시예 1∼9의 이형 시트는, 성형 후의 봉지재와의 이형성이 양호하며, 성형한 패키지 표면 외관의 균일성이 우수하고, 성형한 패키지 표면으로의 입자(C)의 탈락도 억제되고 있었다.
그리고, 표 1 및 표 2에는 나타내지 않고 있지만, 입자(C)의 함유율을 1체적%로 한 점 이외에는 실시예 1과 동일하게 행하여 이형 시트를 제조하여 평가한 바, 육안 및 현미경 관찰 모두 플로우 자국이 관찰되어, 표면 외관의 균일성을 충분히 얻을 수 없었다.
한편, 이형층이 없는 비교예 1에서는, 성형 후에 봉지재와 이형 시트를 박리할 수 없었다. 입자를 포함하지 않는 이형층을 사용한 비교예 2에서는, 성형한 패키지 표면 외관이 불균일하며, 봉지재의 플로우 자국이 관찰되었다. 입자의 함유율이 65체적%를 초과하는 비교예 3에서는, 입자의 탈락이 관찰되었다.
상기에 나타낸 바와 같이, 본 발명의 실시형태에 따른 이형 시트를 사용하면, 반도체 패키지를 수지 성형할 때, 반도체 패키지에 대미지를 주지 않고 봉지재와 금형을 용이하게 이형하는 것이 가능하며, 성형한 패키지 표면 외관의 균일성이 우수하고, 성형한 패키지 표면으로의 필름으로부터의 오염도 억제된 이형 필름을 제공하는 것이 가능하게 된다.

Claims (6)

  1. 입자를 포함하는 이형층(離型層) 및
    기재층(基材層)을 포함하고,
    상기 이형층 중의 상기 입자의 함유율이 5체적%∼65체적%인, 반도체 콤프레션(compression) 성형용 이형 시트.
  2. 제1항에 있어서,
    상기 입자의 평균 입자 직경이 1㎛∼55㎛인, 반도체 콤프레션 성형용 이형 시트.
  3. 제1항 또는 제2항에 있어서,
    상기 입자가 수지 입자인, 반도체 콤프레션 성형용 이형 시트.
  4. 제3항에 있어서,
    상기 수지 입자가, 아크릴 수지, 폴리올레핀 수지, 폴리스티렌 수지, 폴리아크릴로니트릴 수지 및 실리콘 수지로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는, 반도체 콤프레션 성형용 이형 시트.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 기재층이 폴리에스테르 필름인, 반도체 콤프레션 성형용 이형 시트.
  6. 제1항 내지 제5항 중 어느 한 항에 기재된 반도체 콤프레션 성형용 이형 시트를 사용하여 성형되는, 반도체 패키지.
KR1020187036119A 2016-05-20 2016-05-20 반도체 콤프레션 성형용 이형 시트 및 이것을 사용하여 성형되는 반도체 패키지 KR20190008882A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/065070 WO2017199440A1 (ja) 2016-05-20 2016-05-20 半導体コンプレッション成型用離型シート及びこれを用いて成型される半導体パッケージ

Publications (1)

Publication Number Publication Date
KR20190008882A true KR20190008882A (ko) 2019-01-25

Family

ID=60326435

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187036119A KR20190008882A (ko) 2016-05-20 2016-05-20 반도체 콤프레션 성형용 이형 시트 및 이것을 사용하여 성형되는 반도체 패키지

Country Status (7)

Country Link
US (1) US20190275763A1 (ko)
JP (1) JPWO2017199440A1 (ko)
KR (1) KR20190008882A (ko)
CN (1) CN109155257B (ko)
MY (1) MY198300A (ko)
SG (1) SG11201810215RA (ko)
WO (1) WO2017199440A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7347803B2 (ja) * 2019-03-20 2023-09-20 株式会社コバヤシ 金型と離型フィルムとの組合せ、離型フィルム、金型、及び成形体の製造方法
JP6751974B1 (ja) * 2019-10-16 2020-09-09 株式会社コバヤシ 離型フィルム及び離型フィルムの製造方法
JP2022101288A (ja) * 2020-12-24 2022-07-06 昭和電工マテリアルズ株式会社 離型フィルム及び電子部品装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158242A (ja) 1999-11-30 2002-05-31 Hitachi Chem Co Ltd 半導体モールド用離型シート及び樹脂封止半導体装置の製造法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004200467A (ja) * 2002-12-19 2004-07-15 Hitachi Chem Co Ltd 半導体モールド用離型シート
EP2692526B1 (en) * 2011-03-28 2020-10-28 Hitachi Chemical Company, Ltd. Multilayer resin sheet, resin sheet laminate, cured multilayer resin sheet and method for producing same, multilayer resin sheet with metal foil, and semiconductor device
KR102157058B1 (ko) * 2012-10-19 2020-09-17 도레이 카부시키가이샤 이형용 2축 배향 폴리에스테르 필름
JP2014151448A (ja) * 2013-02-05 2014-08-25 Daicel Corp 離型フィルム及び繊維強化プラスチックの製造方法
JP6204051B2 (ja) * 2013-04-19 2017-09-27 株式会社巴川製紙所 モールド成形用離型シート
WO2014203872A1 (ja) * 2013-06-18 2014-12-24 積水化学工業株式会社 離型フィルム
US20160200072A1 (en) * 2013-08-30 2016-07-14 Yupo Corporation Easily peelable laminate film, easily peelable laminate label, high-concealment easily peelable laminate film, and high-concealment easily peelable laminate label
JPWO2015133630A1 (ja) * 2014-03-07 2017-04-06 旭硝子株式会社 離型フィルム、その製造方法、および半導体パッケージの製造方法
DE112015001137T5 (de) * 2014-03-07 2016-11-24 Asahi Glass Company, Limited Formwerkzeugtrennfilm und Verfahren zur Herstellung eines eingekapselten Körpers
JP6520055B2 (ja) * 2014-11-06 2019-05-29 日立化成株式会社 半導体コンプレッション成型用離型シート及びこれを用いて成型される半導体パッケージ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158242A (ja) 1999-11-30 2002-05-31 Hitachi Chem Co Ltd 半導体モールド用離型シート及び樹脂封止半導体装置の製造法

Also Published As

Publication number Publication date
CN109155257A (zh) 2019-01-04
US20190275763A1 (en) 2019-09-12
SG11201810215RA (en) 2018-12-28
MY198300A (en) 2023-08-22
WO2017199440A1 (ja) 2017-11-23
JPWO2017199440A1 (ja) 2019-04-04
CN109155257B (zh) 2023-09-15

Similar Documents

Publication Publication Date Title
JP6520055B2 (ja) 半導体コンプレッション成型用離型シート及びこれを用いて成型される半導体パッケージ
JP6414345B2 (ja) 離型フィルム
TWI459453B (zh) 耐熱切割帶或片
KR20190008882A (ko) 반도체 콤프레션 성형용 이형 시트 및 이것을 사용하여 성형되는 반도체 패키지
US20130071656A1 (en) Peelable pressure-sensitive adhesive composition, peelable pressure-sensitive adhesive layer, and peelable pressure-sensitive adhesive sheet
JP5717353B2 (ja) 熱伝導性粘着シート
EP2752867A1 (en) Adhesive sheet for immobilizing imprint mold, imprint device, and imprint method
KR101781230B1 (ko) 점착 필름
EP2671851A1 (en) Protective sheet for glasses
WO2021079746A1 (ja) 離型フィルム及び半導体パッケージの製造方法
EP2671850A1 (en) Protective sheet for glasses
JP6819721B2 (ja) 半導体コンプレッション成型用離型シート及びこれを用いて成型される半導体パッケージ
JP7052891B2 (ja) 半導体コンプレッション成型用離型シート及びこれを用いて成型される半導体パッケージ
JP2005166904A (ja) 半導体モールド用離型シート
TWI697406B (zh) 半導體壓縮成型用脫模片和使用其成型的半導體封裝
JP2004200467A (ja) 半導体モールド用離型シート
TWI850485B (zh) 脫模膜以及半導體封裝的製造方法
TWI760369B (zh) 液晶面板及影像顯示裝置
JP7370074B2 (ja) 熱伝導シート
TW202035158A (zh) 半導體壓縮成型用脫模片和使用其成型的半導體封裝
JP2023130117A (ja) 半導体成型用離型フィルム及び半導体装置の製造方法
KR20160140677A (ko) 점착 시트
JP2011012126A (ja) 印刷用粘着シート
CN214881226U (zh) 表面保护薄膜
KR20240015592A (ko) 이형 필름 및 반도체 패키지의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application