KR20190004873A - 클럭 배선을 포함하는 표시 장치 - Google Patents

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Abstract

표시 장치는, 제1 클럭 신호를 제공하는 제1 클럭 배선 및 제2 클럭 신호를 제공하는 제2 클럭 배선을 포함한다. 상기 제1 클럭 배선은 제1 메인 클럭 배선 및 상기 제1 메인 클럭 배선으로부터 연장된 제1 더미 클럭 배선을 포함하고, 상기 제2 클럭 배선은 제2 메인 클럭 배선 및 상기 제2 메인 클럭 배선으로부터 연장된 제2 더미 클럭 배선을 포함하고, 상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선은 서로 다른 면적을 갖는다.

Description

클럭 배선을 포함하는 표시 장치{DISPLAY APPARATUS HAVING CLOCK LINE}
본 발명은 클럭 배선을 포함하는 표시 장치에 관한 것이다.
표시 장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시 장치는 복수의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
게이트 구동회로는 복수의 클럭 배선들을 통해 복수의 클럭 신호들을 수신하고, 복수의 게이트 라인들에 대응하는 게이트 신호들을 출력한다. 복수의 클럭 배선들은 게이트 구동회로와 인접하게 표시 기판의 비표시 영역에 배치될 수 있다.
본 발명의 목적은 복수의 클럭 배선들 간의 특성 편차를 최소화할 수 있는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 표시 장치는, 복수의 화소들을 포함하는 표시 영역 및 비표시 영역을 포함하는 표시 패널, 상기 비표시 영역에 형성되며, 상기 복수의 화소들을 구동하기 위한 복수의 게이트 신호들을 상기 복수의 화소들로 제공하는 게이트 구동회로, 상기 비표시 영역에 형성되고, 상기 게이트 구동회로로 제1 클럭 신호를 제공하는 제1 클럭 배선, 및 상기 비표시 영역에 형성되고, 상기 게이트 구동회로로 제2 클럭 신호를 제공하는 제2 클럭 배선을 포함한다. 상기 제1 클럭 배선은 제1 메인 클럭 배선 및 상기 제1 메인 클럭 배선으로부터 연장된 제1 더미 클럭 배선을 포함하고, 상기 제2 클럭 배선은 제2 메인 클럭 배선 및 상기 제2 메인 클럭 배선으로부터 연장된 제2 더미 클럭 배선을 포함하고, 상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선은 서로 다른 면적을 갖는다.
이 실시예에 있어서, 상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선 중 적어도 하나는 레이저 커팅에 의해 커팅되어서 상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선은 서로 다른 면적을 갖는다.
이 실시예에 있어서, 상기 제1 메인 클럭 배선은 제1 방향으로 신장하고, 상기 제1 더미 클럭 배선은 상기 제1 메인 클럭 배선으로부터 상기 제1 방향으로 연장되며, 그리고 상기 제2 메인 클럭 배선은 상기 제1 방향으로 신장하고, 상기 제2 더미 클럭 배선은 상기 제2 메인 클럭 배선으로부터 상기 제1 방향으로 연장된다.
이 실시예에 있어서, 상기 제1 클럭 배선 및 상기 제2 클럭 배선은 상기 제1 방향과 직교하는 제2 방향으로 소정 거리 이격되어 배열된다.
이 실시예에 있어서, 상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선 각각은 나선형 구조를 갖는다.
이 실시예에 있어서, 상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선 각각은 상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선의 선폭보다 좁다.
이 실시예에 있어서, 상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선 각각은 나선형(Spiral), 다각형(Polygon), 원형(Circle), 지그재그형(Zigzag) 및 이들의 조합 중 어느 하나 형태로 이루어진다.
이 실시예에 있어서, 상기 복수의 화소들 각각은, 기판, 상기 기판 상에 배치되는 반도체층, 상기 반도체층을 덮는 게이트 절연막 상에 배치되는 게이트 전극, 및 상기 게이트 전극을 커버하는 상기 게이트 절연막 상에 배치되는 소스 전극 및 드레인 전극을 포함한다.
이 실시예에 있어서, 상기 제1 메인 클럭 배선, 상기 제1 더미 클럭 배선, 상기 제2 메인 클럭 배선, 상기 제2 더미 클럭 배선 및 상기 게이트 전극은 상기 기판 상에서 동일한 물질을 사용하여 동시에 형성된다.
이 실시예에 있어서, 상기 표시 장치는 상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선 상에 형성된 절연막을 더 포함하며, 상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선은 상기 기판 상에 형성된다. 상기 제1 더미 클럭 배선은 상기 절연막에 형성된 제1 콘택홀을 통해 상기 제1 메인 클럭 배선과 접속하고, 그리고 상기 제2 더미 클럭 배선은 상기 절연막에 형성된 제2 콘택홀을 통해 상기 제2 메인 클럭 배선과 접속한다.
이 실시예에 있어서, 상기 제1 더미 클럭 배선, 상기 제1 더미 클럭 배선, 상기 소스 전극 및 상기 드레인 전극은 동일한 물질을 사용하여 동시에 형성된다.
이 실시예에 있어서, 상기 표시 장치는 상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선 상에 형성된 절연막, 상기 절연막 상에 형성된 제1 더미 배선, 상기 제1 더미 배선 상에 형성된 층간 절연막, 및 상기 층간 절연막 상에 형성된 제2 더미 배선을 더 포함한다. 상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선은 상기 기판 상에 형성되고, 상기 제1 더미 배선은 상기 절연막에 형성된 제1 콘택홀을 통해 상기 제1 메인 클럭 배선과 접속하고, 상기 제2 더미 배선은 상기 층간 절연막에 형성된 제2 콘택홀을 통해 상기 제1 더미 배선과 접속하며, 상기 제1 더미 클럭 배선은 상기 제1 더미 배선 및 상기 제2 더미 배선을 포함하고, 상기 제2 더미 클럭 배선은 상기 절연막에 형성된 제3 콘택홀을 통해 상기 제2 메인 클럭 배선과 접속한다.
이 실시예에 있어서, 상기 복수의 화소들 각각은, 상기 소스 전극 및 상기 드레인 전극을 덮는 보호막 및 상기 보호막 상에 형성된 화소 전극을 더 포함한다. 상기 제1 더미 배선은 상기 복수의 화소들 각각의 상기 소스 전극 및 상기 드레인 전극과 동일한 물질을 사용하여 동시에 형성되며, 상기 제2 더미 배선은 상기 복수의 화소들 각각의 상기 화소 전극과 동일한 물질을 사용하여 동시에 형성된다.
본 발명의 다른 특징에 따른 표시 패널은 제1 방향으로 신장하고, 제1 클럭 신호를 제공하는 제1 클럭 배선 및 상기 제1 방향으로 신장하고, 제2 클럭 신호를 제공하는 제2 클럭 배선을 포함한다. 상기 제1 클럭 배선은 제1 메인 클럭 배선 및 상기 제1 메인 클럭 배선으로부터 연장된 제1 더미 클럭 배선을 포함하고, 상기 제2 클럭 배선은 제2 메인 클럭 배선 및 상기 제2 메인 클럭 배선으로부터 연장된 제2 더미 클럭 배선을 포함하고, 상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선은 서로 다른 면적을 갖는다.
본 발명의 표시 장치는 제1 더미 클럭 배선을 포함하는 제1 클럭 배선 및 제2 더미 클럭 배선을 포함하는 제2 클럭 배선을 포함한다. 제1 클럭 배선 및 제2 클럭 배선 간의 특성 편차를 보상하기 위해 제1 더미 클럭 배선 및 제2 더미 클럭 배선의 면적을 서로 다르게 할 수 있다. 따라서 제1 클럭 배선을 통해 전달되는 제1 클럭 신호 및 제2 클럭 배선을 통해 전달되는 제2 클럭 신호의 로드 편차가 최소화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 표시 기판의 표시 영역의 일부를 확대하여 개략적으로 도시한 단면도이다
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 4a는 도 3에 도시된 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 4b는 도 3에 도시된 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 4c는 도 4a에 도시된 절단선 I-I'에 따라 절단한 단면도이다
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 8c는 도 8a에 도시된 절단선 II-II'에 따라 절단한 단면도이다.
도 9a 및 도 9b는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 9c는 도 8a에 도시된 절단선 III-III'에 따라 절단한 단면도이다
도 10a는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 10b는 도 10a에 도시된 절단선 IV-IV'에 따라 절단한 단면도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
이하 설명에서 동일하거나 유사한 기능을 갖는 부품들, 구성 요소들, 블록들, 회로들, 유닛들 또는 모듈들을 지칭하기 위해 2개 이상의 도면들에 걸쳐 동일한 참조 번호들이 사용될 수 있다. 그러나, 이러한 사용법은 설명의 단순화 및 논의의 용이함을 위해서만 사용된다. 그러한 구성 요소들 또는 유닛들의 구성 또는 구조적 세부 사항들이 모든 실시 예들에서 동일하다는 것을 의미하지 않고 또는 공통으로 참조된 부품들/모듈들이 본 명세서에 개시된 특정 실시예들의 교시들을 구현하는 유일한 방법이라는 것을 의미하지는 않는다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 기판(DP), 게이트 구동회로(110), 데이터 구동회로(120) 및 구동 컨트롤러(130)를 포함한다.
표시 기판(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다..
평면 상에서, 표시 기판(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함한다.
표시 기판(DP)은 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(110)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(120)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
도 1에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.
복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(110) 및 데이터 구동회로(120)는 구동 컨트롤러(130)로부터 제어 신호를 수신한다. 구동 컨트롤러(130)는 메인 회로 기판(MCB)에 실장될 수 있다. 구동 컨트롤러(130)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들을 구별하는 신호인 수직 동기 신호, 수평 구간들을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호, 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
게이트 구동회로(110)는 프레임 구간들 동안에 구동 컨트롤러(130)로부터 신호 라인(GSL)을 통해 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들을 생성하고, 게이트 신호들을 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 구동회로(110)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(110)는 비표시 영역(NDA)에 OSG(Oxide Semiconductor TFT Gate driver circuit)로 실장 될 수 있다. 다른 실시예에서, 게이트 구동회로(110)는 구동 칩(미 도시됨) 및 구동 칩을 실장하는 연성 회로 기판(미 도시됨)을 포함할 수 있다. 이 경우, 연성 회로 기판은 메인 회로 기판(MCB)와 전기적으로 연결될 수 있다. 또다른 실시예에서 게이트 구동회로(110)는 칩 온 글래스(COG: Chip on Glass) 방식으로 회로 기판(DP)의 비표시 영역(NDA) 상에 배치될 수 있다.
도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(110)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(120)는 구동 컨트롤러(130)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 구동 컨트롤러(130)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(120)는 계조 전압들을 데이터 전압들로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들에 따라 반전될 수 있다. 데이터 구동회로(120)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
데이터 구동회로(120)는 구동 칩(121) 및 구동 칩(121)을 실장하는 연성 회로 기판(122)을 포함할 수 있다. 연성 회로 기판(122)은 메인 회로 기판(MCB)과 표시 기판(DP)을 전기적으로 연결한다. 복수 개의 구동 칩들(121)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(120)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동회로(120)는 칩 온 글래스(COG: Chip on Glass) 방식으로 표시 기판(DP)의 비표시 영역(NDA) 상에 배치될 수 있다.
복수 개의 화소들(PX11~PXnm) 각각은 박막 트랜지스터 및 액정 커패시터를 포함한다. 복수 개의 화소들(PX11~PXnm) 각각은 스토리지 커패시터를 더 포함할 수 있다.
화소(PXij)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소(PXij)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 영상을 출력한다.
도 2는 도 1에 도시된 표시 기판의 표시 영역의 일부를 확대하여 개략적으로 도시한 단면도이다.
도 2를 참조하면, 도 1에 도시된 표시 기판(DP)은 기판(200), 기판(200) 상에 구비되는 표시부(300) 및 표시부(300) 상에 구비되어 표시부(300)를 밀봉하는 박막 봉지층(380)를 포함할 수 있다.
기판(200)은 다양한 재질을 이용하여 형성할 수 있다. 예를 들면, 기판(200)은 유리 재질 또는 기타 절연 물질을 이용하거나 금속 박막을 이용하여 형성할 수 있다. 선택적 실시예로서 기판(100)은 유연성이 있는 재질로 형성할 수 있다. 예를 들면, 기판(200)은 유기물을 함유할 수 있다.
선택적 실시예로서, 기판(200)은 실리콘계 폴리머(silicone-based polymer), 폴리우레탄(polyurethane), 폴리우레탄 아크릴레이트(polyurethane acrylate), 아크릴레이트 폴리머(acrylate polymer) 및 아크릴레이트 터폴리머(acrylate terpolymer) 중 적어도 하나를 포함할 수 있다. 여기서 실리콘계 폴리머는, 예컨대, 폴리디메틸실록산(polydimethylsiloxane, PDMS), 사메틸디옥실란(hexamethyldisiloxane, HMDSO) 등을 포함할 수 있다.
기판(200)의 상부에는 버퍼층(410)이 형성될 수 있다. 버퍼층(410)은 질화규소(SiNx)의 단일막 또는 질화 규소(SiNx)와 산화규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다. 버퍼층(410)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다.
버퍼층(410)의 상부에는 트랜지스터(220)가 형성될 수 있다. 버퍼층(410) 위에는 반도체층(320)이 배치된다. 반도체층(320)은 다결정 실리콘으로 이루어져 있으며, 채널 영역(322), 소스 영역(321) 및 드레인 영역(323)을 포함한다. 소스 영역(321) 및 드레인 영역(323)은 각각 채널 영역(322)의 양 옆에 배치되어 있다. 반도체층(320) 위에는 게이트 절연막(330)이 배치되어 있다. 게이트 절연막(330)은 질화 규소 및 산화 규소 등 적어도 하나를 포함한 단층 또는 복수 층일 수 있다. 게이트 절연막(330)은 반도체층(320)과 상부에 위치하는 게이트 전극(340)을 절연하는 역할을 한다.
게이트 절연막(330) 위에는 트랜지스터(420)의 게이트 전극(340)이 배치되어 있다. 게이트 전극(340)은 반도체층(320)의 채널 영역(322)과 중첩되면서 게이트 절연막(330) 위에 배치되어 있다. 다른 실시예에서, 게이트 전극(340)은 게이트 하부 전극과 게이트 상부 전극의 이중막으로 형성될 수 있다. 게이트 전극(G)은 포토리소그래피 공정과 식각 공정을 통하여 형성될 수 있다.
게이트 전극(G)의 물질은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
게이트 전극(340) 위에는 층간 절연막(350)이 배치되어 있다. 층간 절연막(350)은 무기물로 이루어질 수 있다. 예를 들면, 층간 절연막(350)은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적으로 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다.
층간 절연막(230)은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기물로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 일부 실시예에서, 층간 절연막(230)은 SiOx/SiNy 또는 SiNx/SiOy의 이중 구조로 이루어질 수 있다.
층간 절연막(350)에는 반도체층(320)의 소스 영역(321) 및 드레인 영역(323)을 각각 노출하는 접촉 구멍이 형성되어 있다.
층간 절연막(350) 위에는 반도체층(320)의 소스 영역(321)과 연결되는 소스 전극(341)과 반도체층(320)의 드레인 영역(323)과 연결되는 드레인 전극(342)이 배치되어 있다.
소스 전극(341), 드레인 전극(342)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
트랜지스터(420)의 상부에는 무기물 또는 유기물로 만들어질 수 있는 보호막(360)이 형성되어 있다. 보호막(360)이 유기물로 만들어진 경우 그 표면은 평탄할 수 있다. 보호막(360)은 절연물질로 이루어질 수 있다. 예를 들면, 보호막(360)은 무기물, 유기물, 또는 유/무기 복합물로 단층 또는 복수층의 구조로 형성될 수 있으며, 다양한 증착방법에 의해서 형성될 수 있다.
보호막(360)의 상부에는 유기 발광 소자(370)가 구비된다. 유기 발광 소자(370)는 화소 전극(372), 유기 발광층(373) 및 공통 전극(374)을 포함한다. 또한, 유기 발광 소자(370)는 화소 정의막(264)을 더 포함할 수 있다.
보호막(360)에는 트랜지스터(430)의 일부를 드러내는 콘택홀(362)이 형성되어 있다. 보호막(360) 위에는 화소 전극(372)이 형성되어 있다. 화소 전극(372)은 콘택홀(362)을 통해 트랜지스터(420)의 드레인 전극(342)과 접촉한다. 화소 전극(372)은 반사 전극과 그 위에 형성된 투명 전극을 포함할 수 있다. 반사 전극은 은(Ag) 또는 알루미늄(Al) 따위의 반사도가 높은 금속, 또는 이들의 합금 등으로 만들어질 수 있으며, 투명 전극은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등과 같은 투명한 도전성 산화물 등으로 만들어질 수 있다.
보호막(360) 위에는 화소 전극(372)의 가장자리 주변을 덮으며 화소 정의막(364)이 형성되어 있다.
화소 전극(372) 위에는 유기 발광층(373)이 형성되어 있으며, 유기 발광층 (373) 및 화소 정의막(364) 위에 공통 전극(374)이 형성되어 있다.
유기 발광층(473)은 실제 발광이 이루어지는 발광층(도시하지 않음) 이외에 정공 또는 전자의 캐리어를 발광층까지 효율적으로 전달하기 위한 유기층들(도시하지 않음)을 더 포함할 수 있다. 이 유기층들은 화소 전극(372)과 발광층 사이에 위치하는 정공 주입층(HIL:hole injection layer) 및 정공 수송층(hole transport layer), 공통 전극(374)과 발광층 사이에 위치하는 전자 주입층(electron injection layer) 및 전자 수송층(electron transport layer)을 포함할 수 있다.
공통 전극(374) 위에는 위에는 박막 봉지층(380)이 형성되어 있다. 박막 봉지층(380)은 버퍼층(310)에 형성되어 있는 유기 발광 소자(370)를 외부로부터 밀봉시켜 보호한다.
박막 봉지층(380)은 서로 하나씩 교대로 적층되는 봉지 유기막(381, 383)과 봉지 무기막(382, 384)을 포함한다. 도 2에서는 일례로 2개의 봉지 유기막(381, 383)과 2개의 봉지 무기막(382, 384)이 하나씩 교대로 적층되어 박막 봉지층(380)을 구성하는 경우를 도시하였으나, 이에 한정되지 않는다. 예컨대, 박막 봉지층(380)은 봉지 무기막, 봉지 유기막, 및 복지 무기막이 순차적으로 적층될 수 있다. 이 경우, 봉지 유기막의 두께가 봉지 무기막의 두께보다 더 두꺼울 수 있다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 3을 참조하면, 게이트 구동회로(110)는 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2)을 포함한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2)은 이전 스테이지로부터 출력되는 캐리 신호 및 다음 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 상호 종속적 연결 관계를 갖는다.
복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각은 도 1에 도시된 구동 컨트롤러(130)로부터 제1 클럭 신호(CK1)/제2 클럭 신호(CK2), 제1 전압(VSS1) 및 제2 전압(VSS2)을 수신한다. 구동 스테이지(SRC1) 및 더미 구동 스테이지들(SRCn+1, SRCn+2)은 개시 신호(STV)를 더 수신한다.
제1 및 제2 클럭 신호들(CK1, CK2)은 제1 방향(DR1)으로 신장된 제1 및 제2 클럭 배선들(CKL1, CKL2)을 통해 복수 개의 구동 스테이지들(SRC1~SRCn)로 제공될 수 있다.
도 3에 도시된 예에서, 게이트 구동회로(110)는 2개의 클럭 신호들 즉, 제1 및 제2 클럭 신호들(CK1, CK2) 만을 수신하나, 게이트 구동회로(110)는 3개 이상의 클럭 신호들을 수신할 수 있다.
본 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들(G1~Gn)을 각각 제공한다. 본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn)에 연결된 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.
복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 클럭 단자(CK), 제1 전원 단자(V1) 및 제2 전원 단자(V2)를 포함한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 게이트 출력 단자(OUT)는 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn)로부터 생성된 게이트 신호들은 게이트 출력 단자(OUT)를 통해 복수 개의 게이트 라인들(GL1~GLn)에 제공한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 캐리 출력 단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 제1 입력 단자(IN1)에 전기적으로 연결된다. 또한 복수 개의 구동 스테이지들(SRC2~SRCn) 각각의 캐리 출력 단자(CR)는 이전 구동 스테이지의 제2 입력 단자(IN2)에 전기적으로 연결된다. 예컨대, 구동 스테이지들(SRC1~SRCn) 중 k번째 구동 스테이지의 캐리 출력 단자(CR)는 k-1번째 구동 스테이지의 제2 입력 단자(IN2), k+1번째 구동 스테이지의 제1 입력 단자(IN1) 및 k-2번째 구동 스테이지(SRCk-2)의 제3 입력 단자(IN3)와 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각의 캐리 출력 단자(CR)는 캐리 신호를 출력한다.
복수 개의 구동 스테이지들(SRC2~SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각의 제1 입력 단자(IN1)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지들(SRCk)의 제1 입력 단자(IN1)는 k-1번째 구동 스테이지(SRCk-1)의 캐리 신호(CRk-1)를 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 첫번째 구동 스테이지(SRC1)의 제1 입력 단자(IN1)는 이전 구동 스테이지의 캐리 신호 대신에 도 1에 도시된 구동 컨트롤러(130)로부터의 수직 개시 신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 출력 단자(CR)로부터의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지(SRCk)의 제2 입력 단자(IN2)는 k+1번째 구동 스테이지(SRCk+1)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRk+1)를 수신한다. 본 발명의 다른 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 게이트 출력 단자(OUT)에 전기적으로 연결될 수도 있다. 구동 스테이지(SRCn)의 제2 입력 단자(IN2)는 더미 구동 스테이지(SRCn+1)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRn+1)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제3 입력 단자(IN3)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 출력 단자(CR)로부터의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지(SRCk)의 제3 입력 단자(IN3)는 k+2번째 구동 스테이지(SRCk+2)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRk+2)를 수신한다. 본 발명의 다른 실시예에서 k번째 구동 스테이지(SRCk)의 제3 입력 단자(IN3)는 k+2번째 구동 스테이지(SRCk+2)의 게이트 출력 단자(OUT)에 전기적으로 연결될 수도 있다. 구동 스테이지(SRCn)의 제2 입력 단자(IN2)는 더미 구동 스테이지(SRCn+1)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRn+1)를 수신한다. 구동 스테이지(SRCn)의 제3 입력 단자(IN3)는 더미 구동 스테이지(SRCn+2)의 캐리 출력 단자(CR)로부터 출력된 캐리 신호(CRn+2)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 클럭 단자(CK)는 제1 클럭 신호(CK1)와 제2 클럭 신호(CK2) 중 어느 하나를 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 홀수 번째 구동 스테이지들(SRC1, SRC3, ..., SRCn-1)의 클럭 단자들(CK)은 제1 클럭 신호(CK1)를 각각 수신할 수 있다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 짝수 번째 구동 스테이지들(SRC2, SRC4, ..., SRCn)의 클럭 단자들(CK)은 제2 클럭 신호(CK2)를 각각 수신할 수 있다. 제1 클럭 신호(CK1)와 제2 클럭 신호(CK2)는 위상이 다른 신호일 수 있다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제1 전원 단자(V1)는 제1 전압(VSS1)을 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 전원 단자(V2)는 제2 전압(VSS2)을 수신한다. 제1 전압(VSS1)과 제2 전압(VSS2)은 서로 다른 전압 레벨을 가지며, 제2 전압(VSS2)은 제1 전압(VSS1)보다 낮은 전압 레벨일 수 있다.
본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 그 회로 구성에 따라 제1 입력 단자(IN1), 제2 입력 단자(IN2), 게이트 출력 단자(OUT), 캐리 출력 단자(CR), 클럭 단자(CK), 제1 전원 단자(V1) 및 제2 전원 단자(V2) 중 어느 하나가 생략되거나, 다른 단자들을 더 포함할 수 있다. 예컨대, 제1 전원 단자(V1), 및 제2 전원 단자(V2) 중 어느 하나는 생략될 수 있다. 이 경우, 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 제1 전압(VSS1)과 제2 전압(VSS2) 중 어느 하나만을 수신한다. 또한, 복수 개의 구동 스테이지들(SRC1~SRCn)의 연결관계도 변경될 수 있다.
도 4a는 도 3에 도시된 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 3 및 도 4a를 참조하면, 제1 및 제2 클럭 배선들(CKL1, CKL2)은 제1 방향(DR1)과 직교하는 제2 방향(DR2)으로 소정 거리 이격되어 배열된다.
제2 메인 클럭 배선(MCKL2)과 가지 배선(CKL2_b)은 절연층(미 도시됨)을 사이에 두고 절연되어 배열되며 콘택 홀(CNT)을 통해 연결될 수 있다. 가지 배선(CKL2_b)은 도 3에 도시된 더미 스테이지(SRCn+2)와 연결된다.
제1 클럭 배선(CKL1)은 제1 방향(DR1)으로 신장된 제1 메인 클럭 배선(MCKL1) 및 제1 메인 클럭 배선(MCKL1)으로부터 제1 방향(DR1)으로 연장된 제1 더미 클럭 배선(DCKL1)을 포함한다. 제2 클럭 배선(CKL2)은 제1 방향(DR1)으로 신장된 제2 메인 클럭 배선(MCKL2) 및 제2 메인 클럭 배선(MCKL2)으로부터 제1 방향(DR1)으로 연장된 제2 더미 클럭 배선(DCKL2)을 포함한다. 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2) 각각은 나선형으로 배열될 수 있다. 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2) 각각의 배선 폭은 제1 메인 클럭 배선(MCKL1) 및 제2 메인 클럭 배선(MCKL2)의 배선 폭보다 좁아서 레이저 커팅 등에 의해 용이하게 커팅될 수 있다.
도 4b는 도 3에 도시된 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 3 내지 도 4b를 참조하면, 제1 및 제2 클럭 배선들(CKL1, CKL2)을 통해 전달되는 제1 및 제2 클럭 신호들(CK1, CK2)은 서로 위상만 다르고, 펄스 폭, 진폭, 라이징 시간(rising time) 및 폴링 시간(falling time) 등이 서로 같아야 한다.
따라서 회로 설계 단계에서 제1 및 제2 클럭 배선들(CKL1, CKL2)의 선폭 및 길이 등을 동일하게 하여 제1 및 제2 클럭 배선들(CKL1, CKL2)의 커패시턴스 그리고/또는 저항값이 일치하도록 고려되어야 한다.
그러나, 여러 가지 원인으로 인해 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값은 일치하지 않을 수 있다. 이는 구동 스테이지들(SRC1~SRCn)의 동작 타이밍 편차를 유발하여 가로줄 얼룩 등의 표시 품질의 저하를 초래할 수 있다.
이와 같이, 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값이 일치하지 않는 경우, 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2) 중 적어도 하나를 레이저 커팅으로 절단한다.
도 4b에 도시된 예에서, 제2 클럭 배선(CKL2)의 제2 더미 클럭 배선(DCKL2)이 레이저 커팅 방식으로 커팅되었다. 커팅 지점(CUT1)은 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이에 따라서 결정될 수 있다. 제2 더미 클럭 배선(DCKL2)이 커팅됨에 따라서 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2)의 면적은 서로 다르다. 그에 따라서 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이가 보상될 수 있다.
도 4c는 도 4a에 도시된 절단선 I-I'에 따라 절단한 단면도이다
도 4c를 참조하면, 기판(200)의 상부에는 버퍼층(310)이 형성될 수 있고, 버퍼층의 상부에는 게이트 절연막(330)이 형성될 수 있다. 게이트 절연막(330)의 상부에는 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCLK2)이 소정 거리 이격되어 배치된다. 제1 더미 클럭 배선(DCKL1) 및 제2 클럭 배선(DCLK2)의 상부에는 층간 절연막(350)이 배치될 수 있다. 층간 절연막(350)은 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCLK2)의 윗면을 전체적으로 덮을 수 있다.
버퍼층(310), 게이트 절연막(330) 및 층간 절연막(350)은 도 2에 도시된 버퍼층(310), 게이트 절연막(330) 및 층간 절연막(350)과 동일한 물질로 동일한 공정에 의해서 동일한 층에 배치될 수 있다. 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCLK2)은 도 2에 도시된 게이트 전극(340)과 동일한 물질로 동일한 공정에 의해서 동일한 층에 배치될 수 있다. 다른 실시예에서, 버퍼층(310), 게이트 절연막(330) 및 층간 절연막(350)은 도 2에 도시된 버퍼층(310), 게이트 절연막(330) 및 층간 절연막(350)과 다른 물질로 다른 층에 배치될 수 있다.
앞서 도 4a에 도시된 제1 메인 클럭 배선(MCKL1), 제1 더미 클럭 배선(DCKL1), 제2 메인 클럭 배선(MCKL2) 및 제2 더미 클럭 배선(DCKL2)은 도 2에 도시된 게이트 전극(340)과 동일한 물질로 동일한 공정에 의해서 동일한 층에 배치될 수 있다. 다른 실시예에서, 제1 메인 클럭 배선(MCKL1), 제1 더미 클럭 배선(DCKL1), 제2 메인 클럭 배선(MCKL2) 및 제2 더미 클럭 배선(DCKL2)은 도 2에 도시된 게이트 전극(340)과 다른 물질로 다른 층에 배치될 수 있다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 5a 및 도 5b를 참조하면, 제1 클럭 배선(CKL1)은 제1 방향(DR1)으로 신장된 제1 메인 클럭 배선(MCKL1) 및 제1 메인 클럭 배선(MCKL1)으로부터 제1 방향(DR1)으로 연장된 제1 더미 클럭 배선(DCKL1)을 포함한다. 제2 클럭 배선(CKL2)은 제1 방향(DR1)으로 신장된 제2 메인 클럭 배선(MCKL2) 및 제2 메인 클럭 배선(MCKL2)으로부터 제1 방향(DR1)으로 연장된 제2 더미 클럭 배선(DCKL2)을 포함한다. 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL21) 각각의 배선 폭은 제1 메인 클럭 배선(MCKL1) 및 제2 메인 클럭 배선(MCKL2)의 배선 폭과 동일할 수 있다.
도 5b에 도시된 예에서, 제2 클럭 배선(CKL2)의 제2 더미 클럭 배선(DCKL2)이 레이저 커팅 방식으로 커팅되었다. 커팅 지점(CUT2)은 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이에 따라서 결정될 수 있다. 제2 더미 클럭 배선(DCKL2)이 커팅됨에 따라서 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2)의 면적은 서로 다르다. 그에 따라서 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이가 보상될 수 있다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 6a 및 도 6b를 참조하면, 제1 클럭 배선(CKL1)은 제1 방향(DR1)으로 신장된 제1 메인 클럭 배선(MCKL1) 및 제1 메인 클럭 배선(MCKL1)으로부터 제1 방향(DR1)으로 연장된 제1 더미 클럭 배선(DCKL1)을 포함한다. 제2 클럭 배선(CKL2)은 제1 방향(DR1)으로 신장된 제2 메인 클럭 배선(MCKL2) 및 제2 메인 클럭 배선(MCKL2)으로부터 제1 방향(DR1)으로 연장된 제2 더미 클럭 배선(DCKL2)을 포함한다.
제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL21) 각각은 지그재그형(Zigzag)으로 배열될 수 있다. 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL21) 각각의 배선 폭은 제1 메인 클럭 배선(MCKL1) 및 제2 메인 클럭 배선(MCKL2)의 배선 폭보다 좁아서 레이저 커팅 등에 의해 용이하게 커팅될 수 있다.
도 6b에 도시된 예에서, 제2 클럭 배선(CKL2)의 제2 더미 클럭 배선(DCKL2)이 레이저 커팅 방식으로 커팅되었다. 커팅 지점(CUT3)은 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이에 따라서 결정될 수 있다. 제2 더미 클럭 배선(DCKL2)이 커팅됨에 따라서 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2)의 면적은 서로 다르다. 그에 따라서 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이가 보상될 수 있다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 7a 및 도 7b를 참조하면, 제1 클럭 배선(CKL1)은 제1 방향(DR1)으로 신장된 제1 메인 클럭 배선(MCKL1) 및 제1 메인 클럭 배선(MCKL1)으로부터 제1 방향(DR1)으로 연장된 제1 더미 클럭 배선(DCKL1)을 포함한다. 제2 클럭 배선(CKL2)은 제1 방향(DR1)으로 신장된 제2 메인 클럭 배선(MCKL2) 및 제2 메인 클럭 배선(MCKL2)으로부터 제1 방향(DR1)으로 연장된 제2 더미 클럭 배선(DCKL2)을 포함한다.
제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL21) 각각은 다각형(Polygon)으로 배열될 수 있다. 도 9a 및 도 9b에 도시된 바와 같이, 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL21) 각각은 삼각형일 수 있다.
도 7b에 도시된 예에서, 제2 클럭 배선(CKL2)의 제2 더미 클럭 배선(DCKL2)이 레이저 커팅 방식으로 커팅되었다. 커팅 지점(CUT4)은 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이에 따라서 결정될 수 있다. 제2 더미 클럭 배선(DCKL2)이 커팅됨에 따라서 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2)의 면적은 서로 다르다. 그에 따라서 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이가 보상될 수 있다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 8a 및 도 8b를 참조하면, 제1 클럭 배선(CKL1)은 제1 방향(DR1)으로 신장된 제1 메인 클럭 배선(MCKL1) 및 제1 방향(DR1)으로 신장된 제1 더미 클럭 배선(DCKL1)을 포함한다. 제1 메인 클럭 배선(MCKL1) 및 제1 더미 클럭 배선(DCKL1)은 서로 다른 층에 배치되고, 콘택홀들(211~213)에 의해 전기적으로 연결될 수 있다.
제2 클럭 배선(CKL2)은 제1 방향(DR1)으로 신장된 제2 메인 클럭 배선(MCKL2) 및 제1 방향(DR1)으로 신장된 제2 더미 클럭 배선(DCKL2)을 포함한다. 제2 메인 클럭 배선(MCKL2) 및 제2 더미 클럭 배선(DCKL2)은 서로 다른 층에 배치되고, 콘택홀들(221~223)에 의해 전기적으로 연결될 수 있다.
도 8b에 도시된 예에서, 제2 클럭 배선(CKL2)의 제2 더미 클럭 배선(DCKL2)이 레이저 커팅 방식으로 커팅되었다. 커팅 지점(CUT4)은 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이에 따라서 결정될 수 있다. 제2 더미 클럭 배선(DCKL2)이 커팅됨에 따라서 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2)의 면적은 서로 다르다. 그에 따라서 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이가 보상될 수 있다.
도 8b에 도시된 예에서, 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2) 각각은 제1 메인 클럭 배선(MCKL1) 및 제2 메인 클럭 배선(MCKL2)의 배선 폭과 동일하다. 다른 실시예에서, 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2)은 도 4a 및 도 4b에 도시된 나선형, 도 6a 및 도 6b에 도시된 지그재그형 그리고 도 7a 및 도 7b에 도시된 다각형 중 어느 하나 또는 그들의 조합 형태를 가질 수 있다.
도 8c는 도 8a에 도시된 절단선 II-II'에 따라 절단한 단면도이다.
도 8c를 참조하면, 기판(200)의 상부에는 버퍼층(310)이 형성될 수 있고, 버퍼층의 상부에는 게이트 절연막(330)이 형성될 수 있다. 게이트 절연막(330)의 상부에는 제2 메인 클럭 배선(MCKL2)이 배치된다. 제2 메인 클럭 배선(MCKL2)의 상부에는 층간 절연막(350)이 배치될 수 있다. 층간 절연막(350)은 제2 메인 클럭 배선(MCKL2)의 윗면을 전체적으로 덮을 수 있다.
버퍼층(310), 게이트 절연막(330) 및 층간 절연막(350)은 도 2에 도시된 버퍼층(310), 게이트 절연막(330) 및 층간 절연막(350)과 동일한 물질로 동일한 공정에 의해서 동일한 층에 배치될 수 있다. 제2 메인 클럭 배선(MCKL2)은 도 2에 도시된 게이트 전극(340)과 동일한 물질로 동일한 공정에 의해서 동일한 층에 배치될 수 있다.
층간 절연막(350)에는 제2 메인 클럭 배선(MCKL2)의 일부를 드러내는 콘택홀(221)이 형성되어 있다. 층간 절연막(350) 위에는 제2 더미 클럭 배선(DCKL2)이 형성되어 있다. 제2 더미 클럭 배선(DCKL2)은 콘택홀(221)을 통해 제2 메인 클럭 배선(MCKL2)과 접촉한다. 제2 더미 클럭 배선(DCKL2)은 도 2에 도시된 소스 전극(341) 및 드레인 전극(342)과 동일한 물질로 동일한 공정에 의해서 동일한 층으로 형성될 수 있다.
다른 실시예에서, 제2 더미 클럭 배선(DCKL2)은 도 2에 도시된 화소 전극(372)과 동일한 물질로 동일한 공정에 의해서 동일한 층으로 형성될 수 있다.
도 9a 및 도 9b는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 9a 및 도 9b를 참조하면, 제1 클럭 배선(CKL1)은 제1 방향(DR1)으로 신장된 제1 메인 클럭 배선(MCKL1) 및 제1 방향(DR1)으로 신장된 제1 더미 클럭 배선(DCKL1)을 포함한다. 제1 메인 클럭 배선(MCKL1) 및 제1 더미 클럭 배선(DCKL1)은 서로 다른 층에 배치되고, 콘택홀들(411~216)에 의해 전기적으로 연결될 수 있다.
제2 클럭 배선(CKL2)은 제1 방향(DR1)으로 신장된 제2 메인 클럭 배선(MCKL2) 및 제1 방향(DR1)으로 신장된 제2 더미 클럭 배선(DCKL2)을 포함한다. 제2 메인 클럭 배선(MCKL2) 및 제2 더미 클럭 배선(DCKL2)은 서로 다른 층에 배치되고, 콘택홀들(421~426)에 의해 전기적으로 연결될 수 있다.
도 9b에 도시된 예에서, 제2 클럭 배선(CKL2)의 제2 더미 클럭 배선(DCKL2)이 레이저 커팅 방식으로 커팅되었다. 커팅 지점(CUT4)은 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이에 따라서 결정될 수 있다. 제2 더미 클럭 배선(DCKL2)이 커팅됨에 따라서 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2)의 면적은 서로 다르다. 그에 따라서 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이가 보상될 수 있다.
도 9b에 도시된 예에서, 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2) 각각은 제1 메인 클럭 배선(MCKL1) 및 제2 메인 클럭 배선(MCKL2)의 배선 폭과 동일하다. 다른 실시예에서, 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2)은 도 4a 및 도 4b에 도시된 나선형, 도 6a 및 도 6b에 도시된 지그재그형 그리고 도 7a 및 도 7b에 도시된 다각형 중 어느 하나 또는 그들의 조합 형태를 가질 수 있다.
도 9c는 도 8a에 도시된 절단선 III-III'에 따라 절단한 단면도이다
도 9c를 참조하면, 기판(200)의 상부에는 버퍼층(310)이 형성될 수 있고, 버퍼층의 상부에는 게이트 절연막(330)이 형성될 수 있다. 게이트 절연막(330)의 상부에는 제2 메인 클럭 배선(MCKL2)이 배치된다. 제2 메인 클럭 배선(MCKL2)의 상부에는 층간 절연막(350)이 배치될 수 있다. 층간 절연막(350)은 제2 메인 클럭 배선(MCKL2)의 윗면을 전체적으로 덮을 수 있다.
버퍼층(310), 게이트 절연막(330) 및 층간 절연막(350)은 도 2에 도시된 버퍼층(310), 게이트 절연막(330) 및 층간 절연막(350)과 동일한 물질로 동일한 공정에 의해서 동일한 층에 배치될 수 있다. 제2 메인 클럭 배선(MCKL2)은 도 2에 도시된 게이트 전극(340)과 동일한 물질로 동일한 공정에 의해서 동일한 층에 배치될 수 있다.
제2 더미 클럭 배선(DCKL2)은 제1 더미 배선(DKL1) 및 제2 더미 배선(DKL2)을 포함한다.
층간 절연막(350)에는 제2 메인 클럭 배선(MCKL2)의 일부를 드러내는 콘택홀(421)이 형성되어 있다. 층간 절연막(350) 위에는 제1 더미 배선(DKL1)이 형성되어 있다. 제1 더미 배선(DKL1)은 콘택홀(421)을 통해 제2 메인 클럭 배선(MCKL2)과 접촉한다. 제1 더미 배선(DKL1)은 도 2에 도시된 소스 전극(341) 및 드레인 전극(342)과 동일한 물질로 동일한 공정에 의해서 동일한 층으로 형성될 수 있다.
제1 더미 배선(DKL1)의 상부에는 보호막(360)이 배치될 수 있다. 보호막(360)은 제2 클럭 배선(CKL2)의 윗면을 전체적으로 덮을 수 있다. 보호막(360)에는 제1 더미 배선(DKL1)의 일부를 드러내는 콘택홀(424)이 형성되어 있다. 보호막(360) 위에는 제2 더미 배선(DKL2)이 형성되어 있다. 제2 더미 배선(DKL2)은 콘택홀(424)을 통해 제1 더미 배선(DKL1)과 접촉한다. 제2 더미 배선(DKL2)은 도 2에 도시된 화소 전극(372)과 동일한 물질로 동일한 공정에 의해서 동일한 층으로 형성될 수 있다.
다른 실시예에서, 제1 더미 배선(DKL1)의 상부에 보호막(360)를 배치하지 않고, 제1 더미 배선(DKL1)의 상부에 제2 더미 배선(DKL2)을 배치할 수 있다.
도 10a는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭 배선들의 일부를 확대하여 개략적으로 도시한 평면도이다.
도 10a를 참조하면, 제1 클럭 배선(CKL1)은 제1 방향(DR1)으로 신장된 제1 메인 클럭 배선(MCKL1) 및 제1 방향(DR1)으로 신장된 제1 더미 클럭 배선(DCKL1)을 포함한다. 제2 클럭 배선(CKL2)은 제1 방향(DR1)으로 신장된 제2 메인 클럭 배선(MCKL2) 및 제1 방향(DR1)으로 신장된 제2 더미 클럭 배선(DCKL2)을 포함한다. 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL21) 각각의 배선 폭은 제1 메인 클럭 배선(MCKL1) 및 제2 메인 클럭 배선(MCKL2)의 배선 폭과 동일할 수 있다.
도 10a에 도시된 예에서, 제2 클럭 배선(CKL2)의 제2 더미 클럭 배선(DCKL2)이 레이저 커팅 방식으로 커팅되었다. 커팅 지점(CUT2)은 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이에 따라서 결정될 수 있다. 제2 더미 클럭 배선(DCKL2)이 커팅됨에 따라서 제1 더미 클럭 배선(DCKL1) 및 제2 더미 클럭 배선(DCKL2)의 면적은 서로 다르다. 그에 따라서 제1 및 제2 클럭 배선들(CKL1, CKL2) 간의 커패시턴스 그리고/또는 저항값의 차이가 보상될 수 있다.
도 10b는 도 10a에 도시된 절단선 IV-IV'에 따라 절단한 단면도이다.
도 10b를 참조하면, 기판(200)의 상부에는 버퍼층(310)이 형성될 수 있고, 버퍼층의 상부에는 게이트 절연막(330)이 형성될 수 있다. 게이트 절연막(330)의 상부에는 제2 메인 클럭 배선(MCKL2)이 배치된다. 제2 메인 클럭 배선(MCKL2)은 도 2에 도시된 게이트 전극(340)과 동일한 물질로 동일한 공정에 의해서 동일한 층에 배치될 수 있다. 제2 더미 클럭 배선(DCKL2)은 제2 메인 클럭 배선(MCKL2)의 상부와 일부 중첩하도록 배치될 수 있다. 제2 더미 클럭 배선(DCKL2)은 도 2에 도시된 소스 전극(341) 및 드레인 전극(342)과 동일한 물질로 동일한 공정에 의해 형성될 수 있다.
제2 메인 클럭 배선(MCKL2)과 제2 더미 클럭 배선(DCKL2)의 상부에는 층간 절연막(350)이 배치될 수 있다. 층간 절연막(350)은 제2 메인 클럭 배선(MCKL2)과 제2 더미 클럭 배선(DCKL2)의 윗면을 전체적으로 덮을 수 있다.
버퍼층(310), 게이트 절연막(330) 및 층간 절연막(350)은 도 2에 도시된 버퍼층(310), 게이트 절연막(330) 및 층간 절연막(350)과 동일한 물질로 동일한 공정에 의해서 동일한 층에 배치될 수 있다.
다른 실시예에서, 제2 더미 클럭 배선(DCKL2)은 도 2에 도시된 화소 전극(372)과 동일한 물질로 동일한 공정에 의해서 형성될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 복수의 화소들을 포함하는 표시 영역 및 비표시 영역을 포함하는 표시 패널;
    상기 비표시 영역에 형성되며, 상기 복수의 화소들을 구동하기 위한 복수의 게이트 신호들을 상기 복수의 화소들로 제공하는 게이트 구동회로;
    상기 비표시 영역에 형성되고, 상기 게이트 구동회로로 제1 클럭 신호를 제공하는 제1 클럭 배선; 및
    상기 비표시 영역에 형성되고, 상기 게이트 구동회로로 제2 클럭 신호를 제공하는 제2 클럭 배선을 포함하되,
    상기 제1 클럭 배선은 제1 메인 클럭 배선 및 상기 제1 메인 클럭 배선으로부터 연장된 제1 더미 클럭 배선을 포함하고,
    상기 제2 클럭 배선은 제2 메인 클럭 배선 및 상기 제2 메인 클럭 배선으로부터 연장된 제2 더미 클럭 배선을 포함하고,
    상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선은 서로 다른 면적을 갖는 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선 중 적어도 하나는 레이저 커팅에 의해 커팅되어서 상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선은 서로 다른 면적을 갖는 것을 특징으로 하는 표시 장치.
  3. 제 1 항에 있어서,
    상기 제1 메인 클럭 배선은 제1 방향으로 신장하고, 상기 제1 더미 클럭 배선은 상기 제1 메인 클럭 배선으로부터 상기 제1 방향으로 연장되며, 그리고
    상기 제2 메인 클럭 배선은 상기 제1 방향으로 신장하고, 상기 제2 더미 클럭 배선은 상기 제2 메인 클럭 배선으로부터 상기 제1 방향으로 연장되는 것을 특징으로 하는 표시 장치.
  4. 제 1 항에 있어서,
    상기 제1 클럭 배선 및 상기 제2 클럭 배선은 상기 제1 방향과 직교하는 제2 방향으로 소정 거리 이격되어 배열되는 것을 특징으로 하는 표시 장치.
  5. 제 1 항에 있어서,
    상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선 각각은 나선형 구조를 갖는 것을 특징으로 하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선 각각은 상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선의 선폭보다 좁은 것을 특징으로 하는 표시 장치.
  7. 제 1 항에 있어서,
    상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선 각각은 나선형(Spiral), 다각형(Polygon), 원형(Circle), 지그재그형(Zigzag) 및 이들의 조합 중 어느 하나 형태로 이루어진 것을 특징으로 하는 표시 장치.
  8. 제 1 항에 있어서,
    상기 복수의 화소들 각각은,
    기판;
    상기 기판 상에 배치되는 반도체층;
    상기 반도체층을 덮는 게이트 절연막 상에 배치되는 게이트 전극; 및
    상기 게이트 전극을 커버하는 상기 게이트 절연막 상에 배치되는 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 제1 메인 클럭 배선, 상기 제1 더미 클럭 배선, 상기 제2 메인 클럭 배선, 상기 제2 더미 클럭 배선 및 상기 게이트 전극은 상기 기판 상에서 동일한 물질을 사용하여 동시에 형성되는 것을 특징으로 하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선 상에 형성된 절연막을 더 포함하며,
    상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선은 상기 기판 상에 형성되고;
    상기 제1 더미 클럭 배선은 상기 절연막에 형성된 제1 콘택홀을 통해 상기 제1 메인 클럭 배선과 접속하고, 그리고
    상기 제2 더미 클럭 배선은 상기 절연막에 형성된 제2 콘택홀을 통해 상기 제2 메인 클럭 배선과 접속하는 것을 특징으로 하는 표시 장치.
  11. 제 9 항에 있어서,
    상기 제1 더미 클럭 배선, 상기 제1 더미 클럭 배선, 상기 소스 전극 및 상기 드레인 전극은 동일한 물질을 사용하여 동시에 형성되는 것을 특징으로 하는 표시 장치.
  12. 제 9 항에 있어서,
    상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선 상에 형성된 절연막;
    상기 절연막 상에 형성된 제1 더미 배선;
    상기 제1 더미 배선 상에 형성된 층간 절연막; 및
    상기 층간 절연막 상에 형성된 제2 더미 배선을 더 포함하며,
    상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선은 상기 기판 상에 형성되고;
    상기 제1 더미 배선은 상기 절연막에 형성된 제1 콘택홀을 통해 상기 제1 메인 클럭 배선과 접속하고,
    상기 제2 더미 배선은 상기 층간 절연막에 형성된 제2 콘택홀을 통해 상기 제1 더미 배선과 접속하며,
    상기 제1 더미 클럭 배선은 상기 제1 더미 배선 및 상기 제2 더미 배선을 포함하고,
    상기 제2 더미 클럭 배선은 상기 절연막에 형성된 제3 콘택홀을 통해 상기 제2 메인 클럭 배선과 접속하는 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 복수의 화소들 각각은,
    상기 소스 전극 및 상기 드레인 전극을 덮는 보호막; 및
    상기 보호막 상에 형성된 화소 전극을 더 포함하고,
    상기 제1 더미 배선은 상기 복수의 화소들 각각의 상기 소스 전극 및 상기 드레인 전극과 동일한 물질을 사용하여 동시에 형성되며,
    상기 제2 더미 배선은 상기 복수의 화소들 각각의 상기 화소 전극과 동일한 물질을 사용하여 동시에 형성되는 것을 특징으로 하는 표시 장치.
  14. 제1 방향으로 신장하고, 제1 클럭 신호를 제공하는 제1 클럭 배선; 및
    상기 제1 방향으로 신장하고, 제2 클럭 신호를 제공하는 제2 클럭 배선을 포함하되,
    상기 제1 클럭 배선은 제1 메인 클럭 배선 및 상기 제1 메인 클럭 배선으로부터 연장된 제1 더미 클럭 배선을 포함하고,
    상기 제2 클럭 배선은 제2 메인 클럭 배선 및 상기 제2 메인 클럭 배선으로부터 연장된 제2 더미 클럭 배선을 포함하고,
    상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선은 서로 다른 면적을 갖는 것을 특징으로 하는 표시 패널.
  15. 제 14 항에 있어서,
    상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선 각각은 상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선의 선폭보다 좁은 것을 특징으로 하는 표시 패널.
  16. 제 14 항에 있어서,
    상기 제1 더미 클럭 배선 및 상기 제2 더미 클럭 배선 각각은 나선형(Spiral), 다각형(Polygon), 원형(Circle), 지그재그형(Zigzag) 및 이들의 조합 중 어느 하나 형태로 이루어진 것을 특징으로 하는 표시 패널.
  17. 제 14 항에 있어서,
    상기 제1 메인 클럭 배선, 상기 제2 메인 클럭 배선, 상기 제1 더미 클럭 배선, 상기 제1 더미 클럭 배선은 동일한 물질을 사용하여 동시에 형성되는 것을 특징으로 하는 표시 패널.
  18. 제 14 항에 있어서,
    기판; 및
    상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선 상에 형성된 절연막을 더 포함하고,
    상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선은 상기 기판 상에 형성되고,
    상기 제1 더미 클럭 배선은 상기 절연막에 형성된 제1 콘택홀을 통해 상기 제1 메인 클럭 배선과 접속하고, 그리고
    상기 제2 더미 클럭 배선은 상기 절연막에 형성된 제2 콘택홀을 통해 상기 제2 메인 클럭 배선과 접속하는 것을 특징으로 하는 표시 패널.
  19. 제 17 항에 있어서,
    기판; 및
    상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선 상에 형성된 절연막;
    상기 절연막 상에 형성된 제1 더미 배선;
    상기 제1 더미 배선 상에 형성된 층간 절연막; 및
    상기 층간 절연막 상에 형성된 제2 더미 배선을 더 포함하며,
    상기 제1 메인 클럭 배선 및 상기 제2 메인 클럭 배선은 상기 기판 상에 형성되고;
    상기 제1 더미 배선은 상기 절연막에 형성된 제1 콘택홀을 통해 상기 제1 메인 클럭 배선과 접속하고,
    상기 제2 더미 배선은 상기 층간 절연막에 형성된 제2 콘택홀을 통해 상기 제1 더미 배선과 접속하며,
    상기 제1 더미 클럭 배선은 상기 제1 더미 배선 및 상기 제2 더미 배선을 포함하고,
    상기 제2 더미 클럭 배선은 상기 절연막에 형성된 제3 콘택홀을 통해 상기 제2 메인 클럭 배선과 접속하는 것을 특징으로 하는 표시 패널.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023137797A1 (zh) * 2022-01-20 2023-07-27 惠州华星光电显示有限公司 显示面板及显示装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031287B2 (en) * 2018-06-27 2021-06-08 Tokyo Electron Limited Fully self-aligned via with selective bilayer dielectric regrowth
CN111261120B (zh) * 2020-01-21 2022-03-18 合肥京东方卓印科技有限公司 显示设备及其像素电路和显示面板
CN113971940B (zh) 2020-07-24 2023-03-10 京东方科技集团股份有限公司 栅驱动电路和显示面板
CN114019736B (zh) * 2021-11-05 2023-10-20 京东方科技集团股份有限公司 显示基板和显示装置
WO2023155164A1 (zh) * 2022-02-18 2023-08-24 京东方科技集团股份有限公司 一种显示装置及其驱动方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050004965A (ko) * 2003-06-27 2005-01-13 삼성전자주식회사 박막 트랜지스터 표시판
KR20110074378A (ko) * 2009-12-24 2011-06-30 엘지디스플레이 주식회사 액정표시장치
KR20150130555A (ko) * 2013-03-15 2015-11-23 매직 립, 인코포레이티드 디스플레이 시스템 및 방법
KR20160060237A (ko) * 2014-11-19 2016-05-30 삼성디스플레이 주식회사 표시 장치
KR101752834B1 (ko) * 2009-12-29 2017-07-03 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5307381A (en) * 1991-12-27 1994-04-26 Intel Corporation Skew-free clock signal distribution network in a microprocessor
US6067061A (en) * 1998-01-30 2000-05-23 Candescent Technologies Corporation Display column driver with chip-to-chip settling time matching means
JP4002378B2 (ja) * 1999-12-27 2007-10-31 エルピーダメモリ株式会社 電子回路
JP3539337B2 (ja) * 2000-03-17 2004-07-07 セイコーエプソン株式会社 半導体装置およびその製造方法ならびにマスクデータの生成方法、マスクおよびコンピュータ読み取り可能な記録媒体
KR100878790B1 (ko) * 2002-09-05 2009-01-14 삼성전자주식회사 액티브 매트릭스 방식의 화상 표시 장치 및 이를 이용한화상 표시 방법
KR100555528B1 (ko) 2003-11-13 2006-03-03 삼성전자주식회사 Ａｓｇ 박막 액정 표시 장치 패널의 게이트 라인을구동하는 클럭 신호 및 반전 클럭 신호 전압 레벨을제어하는 레벨 쉬프터 회로 및 전압 레벨 제어 방법
KR101157241B1 (ko) * 2005-04-11 2012-06-15 엘지디스플레이 주식회사 게이트 드라이버 및 그 구동 방법
KR101365055B1 (ko) 2006-12-04 2014-02-19 삼성디스플레이 주식회사 표시 장치
KR20110041301A (ko) * 2009-10-15 2011-04-21 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
KR101810517B1 (ko) * 2011-05-18 2017-12-20 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
JP5767290B2 (ja) * 2013-07-26 2015-08-19 株式会社フジクラ フレキシブルプリント基板
KR20150052666A (ko) * 2013-11-06 2015-05-14 삼성디스플레이 주식회사 유기발광표시장치
KR102195175B1 (ko) 2014-06-26 2020-12-28 엘지디스플레이 주식회사 표시장치
US9780031B2 (en) * 2014-09-04 2017-10-03 Globalfoudries Inc. Wiring structures
KR102315963B1 (ko) * 2014-09-05 2021-10-22 엘지디스플레이 주식회사 액정표시장치
KR102284142B1 (ko) * 2015-01-13 2021-07-30 삼성디스플레이 주식회사 표시 패널 및 그 리페어 방법
KR102316983B1 (ko) * 2015-04-30 2021-10-25 엘지디스플레이 주식회사 표시장치
US10031614B2 (en) * 2015-07-02 2018-07-24 Innolux Corporation Touch display panel and driving method thereof
KR102496175B1 (ko) 2015-09-30 2023-02-03 엘지디스플레이 주식회사 표시 장치 및 그 구동방법
KR102349281B1 (ko) * 2015-10-28 2022-01-11 삼성디스플레이 주식회사 디스플레이 장치
KR20170080851A (ko) * 2015-12-30 2017-07-11 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR102559096B1 (ko) * 2016-11-29 2023-07-26 삼성디스플레이 주식회사 표시 장치
CN106711158B (zh) * 2017-01-25 2019-11-08 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板
KR20180096875A (ko) * 2017-02-21 2018-08-30 삼성디스플레이 주식회사 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050004965A (ko) * 2003-06-27 2005-01-13 삼성전자주식회사 박막 트랜지스터 표시판
KR20110074378A (ko) * 2009-12-24 2011-06-30 엘지디스플레이 주식회사 액정표시장치
KR101752834B1 (ko) * 2009-12-29 2017-07-03 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
KR20150130555A (ko) * 2013-03-15 2015-11-23 매직 립, 인코포레이티드 디스플레이 시스템 및 방법
KR20160060237A (ko) * 2014-11-19 2016-05-30 삼성디스플레이 주식회사 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023137797A1 (zh) * 2022-01-20 2023-07-27 惠州华星光电显示有限公司 显示面板及显示装置

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Publication number Publication date
KR102449200B1 (ko) 2022-09-30
US20190013332A1 (en) 2019-01-10
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