KR20200034055A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20200034055A
KR20200034055A KR1020180112834A KR20180112834A KR20200034055A KR 20200034055 A KR20200034055 A KR 20200034055A KR 1020180112834 A KR1020180112834 A KR 1020180112834A KR 20180112834 A KR20180112834 A KR 20180112834A KR 20200034055 A KR20200034055 A KR 20200034055A
Authority
KR
South Korea
Prior art keywords
pixel electrode
gate
pixel
electrode
gate wiring
Prior art date
Application number
KR1020180112834A
Other languages
English (en)
Inventor
안시현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020180112834A priority Critical patent/KR20200034055A/ko
Priority to US16/528,119 priority patent/US20200096828A1/en
Priority to CN201910826011.8A priority patent/CN110928065A/zh
Publication of KR20200034055A publication Critical patent/KR20200034055A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134345—Subdivided pixels, e.g. for grey scale or redundancy
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance
    • G02F2001/136295—
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

표시 장치는 제1 화소 전극, 상기 제1 화소 전극과 제1 방향으로 이격된 제2 화소 전극, 상기 제2 화소 전극과 상기 제1 방향으로 이격된 제3 화소 전극, 상기 제1 화소 전극에 전기적으로 연결된 제1 게이트 배선, 상기 제2 화소 전극에 전기적으로 연결된 제2 게이트 배선, 및 상기 제3 화소 전극에 전기적으로 연결된 제3 게이트 배선을 포함하고, 상기 제1 게이트 배선은 상기 제2 화소 전극과 상기 제3 화소 전극 사이에 배치될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 투과율 및 표시 화질이 향상된 표시 장치에 관한 것이다.
액정 표시 장치는 서로 마주하는 두 개의 기판들 및 기판들 사이에 배치된 액정층을 포함하는 액정 표시 패널을 포함한다. 액정 표시 장치는 전기장 생성 전극들에 전압을 인가하여 액정층에 전기장을 생성한다. 이에 따라 액정층의 액정 분자들의 배향 방향이 결정되고, 입사광의 편광을 제어함으로써 영상을 표시한다.
전기장 생성 전극들은 화소 전극 및 공통 전극을 포함할 수 있다. 화소 전극에는 화소 전압이 제공되고, 공통 전극에는 공통 전압이 인가될 수 있다. 화소 전극에는 기생 커패시터, 스토리지 커패시터 및 액정 커패시터가 병렬로 연결될 수 있다. 화소 전압은 하나의 프레임동안 균일하게 유지되는 것이 바람직하나, 화소 전압은 다양한 요인에 의해 변동될 수 있다. 예를 들어, 화소 전극과 인접한 배선들에 인가되는 전압의 레벨 변화들에 의해, 기생 커패시터, 스토리지 커패시터 및 액정 커패시터의 전하가 재분배될 수 있고, 이에 따라 화소 전압이 감소할 수 있다. 이러한 화소 전압의 변동은 표시 화질 저하의 원인이 될 수 있다.
본 발명은 투과율 및 표시 화질이 향상된 표시 장치를 제공하는 것을 일 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 제1 화소 전극, 상기 제1 화소 전극으로부터 제1 방향으로 이격된 제2 화소 전극, 상기 제2 화소 전극으로부터 상기 제1 방향으로 이격된 제3 화소 전극, 상기 제1 화소 전극에 전기적으로 연결된 제1 게이트 배선, 상기 제2 화소 전극에 전기적으로 연결된 제2 게이트 배선, 및 상기 제3 화소 전극에 전기적으로 연결된 제3 게이트 배선을 포함하고, 상기 제1 게이트 배선은 상기 제2 화소 전극과 상기 제3 화소 전극 사이에 배치될 수 있다.
상기 제1 화소 전극은 평면 상에서 상기 제1 게이트 배선과 비중첩할 수 있다.
상기 제3 화소 전극은 평면 상에서 상기 제1 게이트 배선 및 상기 제2 게이트 배선과 중첩할 수 있다.
상기 제3 화소 전극과 상기 제1 게이트 배선 사이의 제1 스토리지 커패시터, 및 상기 제3 화소 전극과 상기 제2 게이트 배선 사이의 제2 스토리지 커패시터를 더 포함할 수 있다.
상기 제1 게이트 배선은 평면 상에서 상기 제2 화소 전극 및 상기 제3 화소 전극과 중첩할 수 있다.
상기 제1 화소 전극을 사이에 두고 서로 마주하는 제1 보조 게이트 배선 및 제2 보조 게이트 배선을 더 포함할 수 있다.
상기 제1 보조 게이트 배선, 상기 제2 보조 게이트 배선, 상기 제1 게이트 배선, 상기 제2 게이트 배선, 및 상기 제3 게이트 배선 각각은 상기 제1 방향과 교차하는 제2 방향을 따라 연장될 수 있다.
상기 제1 게이트 배선, 상기 제2 게이트 배선, 및 상기 제3 게이트 배선 각각으로 게이트 신호를 제공하는 게이트 구동부를 더 포함하고, 상기 게이트 구동부는 복수의 게이트 스테이지들을 포함할 수 있다.
상기 제1 게이트 배선, 상기 제2 게이트 배선, 및 상기 제3 게이트 배선 각각은 상기 복수의 게이트 스테이지들에 일대일 대응하여 전기적으로 연결되고, 상기 제1 보조 게이트 배선 및 상기 제2 보조 게이트 배선 각각에는 접지 전압이 제공될 수 있다.
상기 제2 보조 게이트 배선은 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되고, 상기 제2 보조 게이트 배선은 상기 복수의 게이트 스테이지들 중 하나의 게이트 스테이지에 전기적으로 연결되고, 상기 제2 보조 게이트 배선에는 상기 게이트 신호가 제공될 수 있다.
상기 제3 화소 전극과 상기 제1 방향으로 이격된 제4 화소 전극, 상기 제4 화소 전극과 상기 제1 방향으로 이격된 제5 화소 전극, 상기 제5 화소 전극과 상기 제1 방향으로 이격된 제6 화소 전극, 상기 제1 화소 전극, 상기 제2 화소 전극 및 상기 제3 화소 전극과 전기적으로 연결되며, 제1 극성의 데이터 전압을 수신하는 제1 데이터 배선, 및 상기 제4 화소 전극, 상기 제5 화소 전극, 및 상기 제6 화소 전극과 전기적으로 연결되며, 상기 제1 극성과 상이한 제2 극성의 데이터 전압을 수신하는 제2 데이터 배선을 포함하고, 상기 제1 데이터 배선 및 상기 제2 데이터 배선은 상기 제1 방향으로 연장된 제1 부분 배선, 상기 제1 부분으로부터 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 제2 부분 배선 및 상기 제2 부분으로부터 상기 제1 방향을 따라 연장된 제3 부분 배선을 포함하고, 상기 제2 부분 배선은 상기 제4 화소 전극과 상기 제5 화소 전극 사이의 영역에 배치될 수 있다.
상기 제2 게이트 배선은 상기 제3 화소 전극 및 상기 제4 화소 전극 사이에 배치되며 상기 제3 화소 전극 및 상기 제4 화소 전극과 중첩하고, 상기 제3 게이트 배선은 상기 제4 화소 전극과 상기 제5 화소 전극 사이에 배치되며 상기 제4 화소 전극 및 상기 제5 화소 전극과 중첩할 수 있다.
상기 제1 화소 전극의 상기 제1 방향과 나란한 제1 폭은 상기 제1 화소 전극은 상기 제1 방향과 교차하는 제2 방향과 나란한 제2 폭보다 작을 수 있다.
상기 제1 화소 전극은 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 제1 경계 전극, 상기 제1 방향을 따라 연장된 제2 경계 전극, 및 상기 제1 경계 전극 및 상기 제2 경계 전극 각각으로부터 상기 제1 방향 및 상기 제2 방향과 교차하는 방향으로 연장된 복수의 가지 전극들을 포함할 수 있다.
상기 제1 경계 전극의 길이는 상기 제2 경계 전극의 길이보다 길 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 방향을 따라 배열된 복수의 화소 전극들, 상기 복수의 화소 전극들 각각과 일대일 대응하여 전기적으로 연결된 복수의 화소 트랜지스터들, 및 상기 복수의 화소 트랜지스터들 각각과 일대일 대응하여 전기적으로 연결된 복수의 게이트 배선들을 포함하고, 상기 복수의 화소 전극들은 제1 화소 전극 및 제2 화소 전극을 포함하고, 상기 복수의 화소 트랜지스터들은 상기 제1 화소 전극과 전기적으로 연결된 제1 화소 트랜지스터 및 상기 제2 화소 전극과 전기적으로 연결된 제2 화소 트랜지스터를 포함하고, 상기 복수의 게이트 배선들은 상기 제1 화소 트랜지스터와 전기적으로 연결된 제1 게이트 배선 및 제2 화소 트랜지스터와 전기적으로 연결된 제2 게이트 배선을 포함하고, 상기 제1 화소 트랜지스터는 상기 제2 화소 전극과 인접하여 배치되고, 상기 제1 게이트 배선은 상기 제2 화소 전극을 사이에 두고 상기 제1 화소 전극과 이격되어 배치될 수 있다.
상기 제1 화소 전극을 사이에 두고 서로 마주하는 제1 보조 게이트 배선 및 제2 보조 게이트 배선을 더 포함할 수 있다.
상기 복수의 게이트 배선들에는 게이트 신호가 제공되고, 상기 제1 보조 게이트 배선 및 상기 제2 보조 게이트 배선에는 접지 전압이 제공될 수 있다.
상기 제2 보조 게이트 배선은 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되어, 상기 제1 화소 전극 및 상기 제2 화소 전극과 중첩하고, 상기 복수의 게이트 배선들 및 상기 제2 보조 게이트 배선에는 게이트 신호가 제공되고, 상기 제1 보조 게이트 배선에는 접지 전압이 제공될 수 있다.
상기 제1 화소 전극은 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 제1 경계 전극, 상기 제1 방향을 따라 연장된 제2 경계 전극, 및 상기 제1 경계 전극 및 상기 제2 경계 전극 각각으로부터 상기 제1 방향 및 상기 제2 방향과 교차하는 방향으로 연장된 복수의 가지 전극들을 포함하고, 상기 제1 경계 전극의 길이는 상기 제2 경계 전극의 길이보다 길 수 있다.
본 발명에 따르면, 화소 전극과 전기적으로 연결된 게이트 배선은 화소 전극과 비중첩할 수 있다. 따라서, 게이트 배선과 화소 전극 사이에서 발생되는 기생 커패시터를 최소화시킬 수 있다. 따라서, 킥백 전압의 크기를 감소시킬 수 있고, 표시 장치의 표시 화질이 향상될 수 있다.
또한, 본 발명에 따르면, 화소 전극은 상기 화소 전극과 이격된 인접 화소 전극들과 전기적으로 연결된 인접 게이트 배선들과 중첩할 수 있다. 따라서, 화소 전극과 인접 게이트 배선이 중첩하더라도 화소 전극과 인접 게이트 배선 사이에는 스토리지 커패시터가 형성될 뿐, 기생 커패시터는 형성되지 않을 수 있다. 따라서, 화소 전극의 면적을 확장하여, 화소 전극과 인접 게이트 배선의 중첩 면적이 증가하더라도 상기 킥백 전압의 크기가 증가하는 문제점이 발생하지 않을 수 있다. 또한, 화소 전극의 면적이 확장됨에 따라, 표시 장치의 개구율 및 투과율이 증가할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 3은 도 2의 일 부분을 확대하여 도시한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 일부분을 확대하여 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 7은 도 5에 도시된 I-I`을 따라 절단한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 게이트 구동부의 블록도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 일 부분을 확대하여 도시한 블록도이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 일 부분을 확대하여 도시한 블록도이다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 일 부분을 확대하여 도시한 블록도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 영역(IS)을 통해 이미지를 표시 할 수 있다. 도 1에서는 표시 영역(IS)이 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 면에 제공된 것을 예시적으로 도시하였다. 하지만, 본 발명의 다른 실시예에서 표시 장치의 표시 영역은 휘어진 면에 제공될 수 있다.
표시 장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 본 명세서 내에서 "평면 상에서 보았을 때"의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다. 또한, "두께 방향"은 제3 방향(DR3)을 의미할 수 있다.
도 1에서는 표시 장치(DD)가 텔레비전인 것을 예시적으로 도시하였다. 하지만, 표시 장치(DD)는 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 스마트폰, 태블릿, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수도 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치(DD)의 블록도이고, 도 3은 도 2의 일 부분을 확대하여 도시한 블록도이다.
도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 신호 제어부(TC, 또는 타이밍 컨트롤러), 데이터 구동부(DDV), 및 게이트 구동부(GDV)를 포함할 수 있다. 신호 제어부(TC), 데이터 구동부(DDV) 및 게이트 구동부(GDV)들은 회로로 구성될 수 있다.
표시 패널(DP)은 액정 표시 패널(liquid crystal display panel)일 수 있다. 표시 장치(DD)는 표시 패널(DP)에 광을 제공하는 백라이트 유닛(미도시)을 더 포함할 수 있다. 표시 패널(DP)은 백라이트 유닛으로부터 생성된 광의 투과량을 제어하여 영상을 표시할 수 있다.
표시 패널(DP)은 복수의 데이터 배선들(DL1-DLm), 복수의 게이트 배선들(GL1-GLn), 제1 보조 게이트 배선(SGL1), 제2 보조 게이트 배선(SGL2), 더미 화소 전극들(DPE), 및 복수의 화소 전극들(PE1-PEn)을 포함할 수 있다.
복수의 데이터 배선들(DL1-DLm)은 제1 방향(DR1)으로 연장되며, 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 복수의 게이트 배선들(GL1-GLn)은 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)을 따라 배열될 수 있다. 본 명세서 내에서, 각 구성이 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 연장된다는 것은 각 구성이 연장되는 방향성을 의미할 뿐이지, 각 구성이 제1 방향(DR1) 또는 제2 방향(DR2)과 평행한 것으로 한정하는 것은 아니다.
복수의 화소 전극들(PE1-PEn)은 표시 패널(DP)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수의 화소 전극들(PE1-PEn)을 포함하는 화소들 각각은 주요색(primary color) 중 하나 또는 혼합색 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 및 블루를 포함할 수 있고, 상기 혼합색은 옐로우, 시안, 마젠타 및 화이트 등 다양한 색상을 포함할 수 있다. 다만, 복수의 화소들 각각이 표시하는 색상이 이에 제한되는 것은 아니다.
복수의 화소 전극들(PE1-PEn)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배열될 수 있다. 도 2에서는 복수의 화소 전극들(PE1-PEn) 중 1 열에 배열된 화소 전극들에 대해서만 도면 부호를 도시하였다.
더미 화소 전극들(DPE)은 복수의 화소 전극들(PE1-PEn)의 마지막 행 아래에 배열될 수 있다. 도 2에서는 더미 화소 전극들(DPE)이 한 행으로 배열된 것을 예로 들어 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 더미 화소 전극들(DPE) 복수의 행으로 구성될 수도 있다. 또한, 본 발명의 다른 일 실시예에서, 더미 화소 전극들(DPE)은 표시 영역(IS, 도 1 참조)를 둘러싸며 배치될 수도 있다. 더미 화소 전극들(DPE)은 사용자에 의해 시인되지 않은 영역에 배치될 수 있다.
화소 트랜지스터들(TR1-TRn) 각각은 화소 전극들(PE1-PEn) 각각에 일대일 대응하여 전기적으로 연결될 수 있다. 도 2에서는 복수의 화소 트랜지스터들(TR1-TRn) 중 1 열에 배열된 화소 전극들(PE1-PEn)에 전기적으로 연결된 화소 트랜지스터들(TR1-TRn) 대해서만 도면 부호를 도시하였다.
화소 트랜지스터들(TR1-TRn) 각각은 대응하는 하나의 게이트 배선 및 대응하는 하나의 데이터 배선에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 트랜지스터(TR1)는 제1 게이트 배선(GL1) 및 제1 데이터 배선(DL1)에 전기적으로 연결될 수 있다. 따라서, 화소 전극들(PE1-PEn)은 화소 트랜지스터들(TR1-TRn)을 통해 게이트 배선들(GL1-GLn) 중 대응하는 게이트 배선 및 데이터 배선들(DL1-DLm) 중 대응하는 데이터 배선에 전기적으로 연결될 수 있다.
제1 화소 전극(PE1)은 1 행 및 1 열에 배치된 화소 전극일 수 있다. 제2 화소 전극(PE2)은 제1 화소 전극(PE1)으로부터 제1 방향(DR1)으로 이격된 화소 전극일 수 있다. 제3 화소 전극(PE3)은 제2 화소 전극(PE2)으로부터 제1 방향(DR1)으로 이격된 화소 전극일 수 있다.
본 발명의 일 실시예에 따르면, 제1 화소 전극(PE1)에 연결된 제1 게이트 배선(GL1)은 제2 화소 전극(PE2)과 제3 화소 전극(PE3) 사이에 배치될 수 있다. 즉, 제1 화소 전극(PE1)과 전기적으로 연결되는 제1 게이트 배선(GL1)은 제1 화소 전극(PE1)과 이격되어 배치된다. 또한, 제1 화소 전극(PE1)에 연결된 제1 화소 트랜지스터(TR1)는 제2 화소 전극(PE2)과 인접하여 배치될 수 있다.
도 2에서는 제1 게이트 배선(GL1)과 제1 화소 전극(PE1) 사이에 하나의 제2 화소 전극(PE2)이 배치된 것을 예로 들어 설명하였으나, 본 발명은 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 다른 일 실시예에서, 제1 화소 전극(PE1)과 제1 게이트 배선(GL1) 사이에는 제2 화소 전극(PE2) 및 제3 화소 전극(PE3)이 배치될 수도 있다.
제1 보조 게이트 배선(SGL1) 및 제2 보조 게이트 배선(SGL2) 각각은 제2 방향(DR2)을 따라 연장되며, 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다. 제1 보조 게이트 배선(SGL1) 및 제2 보조 게이트 배선(SGL2)은 제1 화소 전극(PE1)을 사이에 두고 서로 이격되어 배치될 수 있다. 평면 상에서, 제1 보조 게이트 배선(SGL1) 및 제2 보조 게이트 배선(SGL2) 각각의 일부분은 제1 화소 전극(PE1)과 일부 중첩할 수도 있다.
제1 데이터 배선(DL1)은 제1 극성의 데이터 전압을 수신하고, 제2 데이터 배선(DL2)은 제2 극성의 데이터 전압을 수신할 수 있다. 상기 제1 극성과 상기 제2 극성은 서로 상이할 수 있다. 도 2에서는 제1 극성은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압이고, 제2 극성은 공통 전압에 대하여 음의 값을 갖는 음극성 데이터 전압인 것을 예로 들어 도시하였다. 데이터 구동부(DDV)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
하나의 열에 배열된 화소 전극들(PE1-PEn) 중 일부 화소 전극들은 제1 데이터 배선(DL1)에 전기적으로 연결되고, 다른 일부 화소 전극들은 제2 데이터 배선(DL2)에 연결될 수 있다. 도 2에서는 3 개의 화소 전극 단위로 번갈아가며 제1 데이터 배선(DL1) 또는 제2 데이터 배선(DL2)에 연결되는 것을 예로 들어 도시하였다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 다른 일 실시예에서, 하나의 화소 전극 단위로 번갈아 가며 제1 데이터 배선(DL1) 또는 제2 데이터 배선(DL2)에 연결될 수도 있고, 두 개의 화소 전극 단위로 번갈아 가며 제1 데이터 배선(DL1) 또는 제2 데이터 배선(DL2)에 연결될 수도 있다.
도 3을 참조하면, 제1 데이터 배선(DL1)은 제1 부분 배선(PDL1), 제2 부분 배선(PDL2) 및 제3 부분 배선(PDL3)을 포함할 수 있다. 제1 부분 배선(PDL1)은 제1 방향(DR1)을 따라 연장되고, 제2 부분 배선(PDL2)은 제1 부분 배선(PDL1)으로부터 제2 방향(DR2)을 따라 연장되고, 제3 부분 배선(PDL3)은 제2 부분 배선(PDL2)으로부터 제1 방향(DR1)을 따라 연장될 수 있다. 또한, 도 3에 도시하지는 않았으나, 제2 데이터 배선(DL2)도 제1 데이터 배선(DL1)과 실질적으로 동일한 구조를 가질 수 있다. 제2 부분 배선(PDL2)은 제4 화소 전극(PE4)과 제5 화소 전극(PE5) 사이의 영역에 배치될 수 있다.
다시 도 2를 참조하면, 제3 화소 전극(PE3)에 인가되는 데이터 전압의 극성은 제4 화소 전극(PE4)에 인가되는 데이터 전압의 극성과 상이하다. 제4 화소 전극(PE4)과 인접한 영역에는 제3 화소 전극(PE3)에 전기적으로 연결된 제3 화소 트랜지스터(TR3)가 배치된다. 따라서, 제2 부분 배선(PDL2)이 제2 화소 전극(PE2)과 제3 화소 전극(PE3) 사이의 영역에 배치되는 경우, 제2 부분 배선(PDL2)은 제3 화소 전극(PE3)과 제3 화소 트랜지스터(TR3)를 연결하는 부분과 중첩할 수 있다. 신호 배선들의 중첩에 의해 신호가 왜곡되는 현상이 발생할 수 있다. 하지만, 본 발명의 일 실시예에 따르면, 제2 부분 배선(PDL2)은 제4 화소 전극(PE4)과 제5 화소 전극(PE5) 사이에 배치될 수 있다. 따라서, 제3 화소 전극(PE3)과 제3 화소 트랜지스터(TR3)를 연결하는 연결 부분과 제1 데이터 배선(DL1)이 중첩하지 않을 수 있다. 따라서, 상기 연결 부분과 제1 데이터 배선(DL1)이 중첩됨에 따라 신호 왜곡이 발생되는 현상이 방지될 수 있다.
신호 제어부(TC)는 외부로부터 제공되는 영상 데이터(RGB)를 수신한다. 신호 제어부(TC)는 영상 데이터(RGB)를 표시 패널(DP)의 동작에 부합하도록 변환하여 변환 영상데이터(R'G'B')를 생성하고, 변환 영상데이터(R'G'B')를 데이터 구동부(DDV)로 출력한다.
또한, 신호 제어부(TC)는 외부로부터 제공되는 제어 신호(CS)를 수신할 수 있다. 제어 신호(CS)는 수직동기신호, 수평동기신호, 메인 클럭신호, 및 데이터 인에이블 신호 등을 포함할 수 있다. 신호 제어부(TC)는 제1 제어 신호(CONT1)를 데이터 구동부(DDV)로 제공하고, 제2 제어 신호(CONT2)를 게이트 구동부(GDV)로 제공한다. 제1 제어 신호(CONT1)는 데이터 구동부(DDV)를 제어하기 위한 신호이고, 제2 제어 신호(CONT2)는 게이트 구동부(GDV)를 제어하기 위한 신호이다.
데이터 구동부(DDV)는 신호 제어부(TC)로부터 수신한 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 배선들(DL1-DLm)을 구동할 수 있다. 데이터 구동부(DDV)는 독립된 집적 회로로 구현되어서 표시 패널(DP)의 일 측에 전기적으로 연결되거나, 표시 패널(DP) 상에 직접 실장될 수 있다. 또한, 데이터 구동부(DDV)는 단일 칩으로 구현되거나 복수의 칩들을 포함할 수 있다.
게이트 구동부(GDV)는 신호 제어부(TC)로부터의 제2 제어 신호(CONT2)에 응답해서 게이트 배선들(GL1-GLn)을 구동한다. 게이트 구동부(GDV)는 표시 패널(DP)의 소정 영역에 집적될 수 있다. 이 경우, 게이트 구동부(GDV)는 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다. 또한, 본 발명의 다른 일 실시예에서, 게이트 구동부(GDV)는 독립된 집적 회로 칩으로 구현되어 표시 패널(DP)의 일측에 전기적으로 연결될 수 있다.
복수의 게이트 배선들(GL1-GLn) 중 하나의 게이트 배선에 게이트 온 전압이 인가된 동안 이에 연결된 한 행의 화소들 각각의 화소 트랜지스터가 턴 온 된다. 이때 데이터 구동부(DDV)는 데이터 구동 신호들을 데이터 배선들(DL1-DLm)로 제공한다. 데이터 배선들(DL1-DLm)로 공급된 데이터 구동 신호들은 턴-온 된 스위칭 트랜지스터를 통해 해당 화소에 인가된다. 데이터 구동 신호들은 영상 데이터들의 계조값에 대응하는 아날로그 전압들일 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 4를 참조하면, 표시 장치(DD, 도 1 참조)는 표시 패널(DP) 및 백라이트 유닛(미도시)을 포함할 수 있다. 백라이트 유닛은 표시 패널(DP)의 상부 또는 하부에 배치되어, 표시 패널(DP)로 광을 제공할 수 있다. 또한, 본 발명의 다른 일 실시예에서, 표시 장치(DD)는 백라이트 유닛을 포함하지 않을 수도 있다. 이 경우, 표시 패널(DP)은 외부로부터 제공되는 광의 투과율을 조절하여 이미지를 표시할 수 있다.
표시 패널(DP)은 제1 베이스 기판(BS1), 제2 베이스 기판(BS2), 화소 트랜지스터(TR), 화소 전극(PE), 공통 전극(CE), 액정층(LCL), 및 차광부(BM)를 포함할 수 있다.
제1 베이스 기판(BS1) 및 제2 베이스 기판(BS2)은 광학적으로 투명할 수 있다. 이에 따라, 백라이트 유닛(미도시)으로부터 생성된 광은 제1 베이스 기판(BS1)을 투과하여 액정층(LCL)에 용이하게 도달할 수 있고, 액정층(LCL)을 투과한 광은 제2 베이스 기판(BS2)을 투과할 수 있다.
제1 베이스 기판(BS1) 및 제2 베이스 기판(BS2)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 베이스 기판(BS1) 및 제2 베이스 기판(BS2)은 실리콘 기판, 플라스틱 기판, 절연 필름, 적층 구조체, 또는 유리 기판일 수 있다. 상기 적층 구조체는 복수의 절연층들을 포함할 수 있다.
화소 트랜지스터(TR)는 제어 전극(CNE), 입력 전극(IE), 출력 전극(OE), 및 반도체 패턴(SP)을 포함할 수 있다.
제어 전극(CNE)은 제1 베이스 기판(BS1) 위에 배치될 수 있다. 제어 전극(CNE)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 도전 물질은 금속 물질일 수 있고, 상기 금속 물질은 예컨대, 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
제1 절연층(L1)은 제1 베이스 기판(BS1) 위에 배치되며, 제어 전극(CNE)을 커버할 수 있다. 즉, 제어 전극(CNE)은 제1 절연층(L1)과 제1 베이스 기판(BS1) 사이에 배치될 수 있다.
제1 절연층(L1) 위에는 반도체 패턴(SP)이 배치될 수 있다. 단면상에서 반도체 패턴(SP)은 제1 절연층(L1)을 사이에 두고 제어 전극(CNE)과 이격되어 배치될 수 있다.
반도체 패턴(SP)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 예를 들어, 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체, 및 화합물 반도체 중 적어도 어느 하나를 포함할 수 있다.
반도체 패턴(SP) 위에는 입력 전극(IE) 및 출력 전극(OE)이 배치될 수 있다.
제2 절연층(L2)은 제1 절연층(L1) 위에 배치되며, 반도체 패턴(SP), 입력 전극(IE), 및 출력 전극(OE)을 커버할 수 있다. 즉, 제1 절연층(L1)과 제2 절연층(L2) 사이에는 반도체 패턴(SP), 입력 전극(IE), 및 출력 전극(OE)이 배치될 수 있다.
제2 절연층(L2) 위에는 제3 절연층(L3)이 배치될 수 있다. 제3 절연층(L3)은 컬러 필터일 수 있다. 예를 들어, 제3 절연층(L3)이 적색 컬러 필터인 경우, 제3 절연층(L3)은 적색 파장 영역의 광을 투과시키고, 다른 파장 영역의 광은 차단시킬 수 있다.
도 4에서는 제3 절연층(L3)이 컬러 필터인 경우를 예로 들어 설명하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 다른 일 실시예에서, 제3 절연층(L3)은 평탄면을 제공하는 투명한 절연층일 수 있고, 컬러 필터는 제2 베이스 기판(BS2)에 형성될 수 있다. 또한, 본 발명의 다른 일 실시예에서, 컬러 필터는 파장 변환층으로 치환될 수 있다. 파장 변환층은 퀀텀닷 및/또는 퀀텀로드 등을 포함할 수 있다.
또한, 도 4에 도시되지 않았으나, 제3 절연층(L3)을 커버하는 캡핑층이 더 제공될 수도 있다. 상기 캡핑층은 무기물을 포함할 수 있으며, 예를 들어, 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 캡핑층은 제3 절연층(L3)을 커버하여 제3 절연층(L3)을 보호하는 기능을 할 수 있다. 또한, 상기 캡핑층에는 제3 절연층(L3)에서 발생된 가스가 방출될 수 있는 개구부(미도시)가 제공될 수도 있다.
화소 전극(PE)은 화소 트랜지스터(TR)와 전기적으로 연결될 수 있다. 제2 절연층(L2) 및 제3 절연층(L3)에는 컨택홀(CNT)이 정의된다. 컨택홀(CNT)은 제2 절연층(L2) 및 제3 절연층(L3)의 일부분을 제거하여 제공될 수 있다. 컨택홀(CNT)은 제2 절연층(L2) 및 제3 절연층(L3) 아래에 배치된 구성을 노출시킬 수 있다. 예를 들어, 컨택홀(CNT)은 출력 전극(OE)을 노출시킬 수 있다. 화소 전극(PE)은 컨택홀(CNT)에 의해 노출된 출력 전극(OE)과 전기적으로 연결될 수 있다. 화소 전극(PE)은 출력 전극(OE)과 직접 접촉하여 전기적으로 연결될 수도 있고, 화소 전극(PE)과 출력 전극(OE) 사이에 배치된 도전성 부재에 의해 간접적으로 연결될 수도 있다.
화소 전극(PE) 위에는 액정층(LCL)이 배치될 수 있다. 액정층(LCL)은 복수의 액정 분자들(LC)을 포함할 수 있다. 액정 분자들(LC)은 공통 전극(CE)과 화소 전극(PE) 사이에 형성된 전계에 따라 배열이 변화될 수 있다.
액정층(LCL) 위에는 제2 베이스 기판(BS2)이 배치될 수 있다. 제2 베이스 기판(BS2)의 제1 베이스 기판(BS1)과 마주하는 일 면에는 차광부(BM)가 배치될 수 있다. 차광부(BM)는 평면 상에서 화소 트랜지스터(TR)와 중첩할 수 있다.
차광부(BM)에 의해 커버된 영역은 비발광 영역(NPA)으로 정의될 수 있고, 차광부(BM)에 의해 커버되지 않은 영역은 발광 영역(PA)으로 정의될 수 있다. 액정층(LCL)을 통과한 광은 발광 영역(PA)을 통해 제2 베이스 기판(BS2) 외부로 방출될 수 있다.
제2 베이스 기판(BS2)의 제1 베이스 기판(BS1)과 마주하는 일 면에는 차광부(BM)를 커버하는 평탄화층(OCL)이 배치될 수 있다. 평탄화층(OCL)은 유기물을 포함할 수 있다. 평탄화층(OCL) 위에는 공통 전극(CE)이 배치될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 일부분을 확대하여 도시한 평면도이다.
도 5에는 제2 화소 전극(PE2)의 일부분, 제3 화소 전극(PE3), 제4 화소 전극(PE4), 제5 화소 전극(PE5)의 일부분이 도시된다.
제1 게이트 배선(GL1)은 제2 화소 전극(PE2)과 제3 화소 전극(PE3) 사이에 배치되고, 제2 게이트 배선(GL2)은 제3 화소 전극(PE3)과 제4 화소 전극(PE4) 사이에 배치되고, 제3 게이트 배선(GL3)은 제4 화소 전극(PE4)과 제5 화소 전극(PE5) 사이에 배치될 수 있다. 제1 게이트 배선(GL1)은 제1 화소 전극(PE1, 도 2 참조)과 전기적으로 연결된 게이트 배선이고, 제2 게이트 배선(GL2)은 제2 화소 전극(PE2)과 전기적으로 연결된 게이트 배선이고, 제3 게이트 배선(GL3)은 제3 화소 전극(PE3)과 전기적으로 연결된 게이트 배선이다.
본 발명의 일 실시예에 따르면, 하나의 화소 전극과 전기적으로 연결된 하나의 게이트 배선은 평면 상에서 서로 이격되어 배치되며, 서로 비중첩할 수 있다. 이하에서 제3 화소 전극(PE3)을 예로 들어 설명한다.
제3 화소 전극(PE3)은 평면 상에서 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)과 중첩할 수 있다. 즉, 제3 화소 전극(PE3)은 제3 화소 전극(PE3)과 전기적으로 연결된 제3 게이트 배선(GL3)과는 비중첩할 수 있다. 따라서, 제3 화소 전극(PE3)과 제3 게이트 배선(GL3) 사이에 기생 커패시터(Cpc, 도 6 참조)가 형성되는 것이 방지될 수 있다.
본 명세서 내에서는 제3 화소 전극(PE3)에 대해서만 예를 들어 설명하였으나, 다른 화소 전극들 역시 각 화소 전극들과 연결된 연결 게이트 배선과 비중첩함에 따라, 화소 전극과 화소 전극과 연결된 게이트 배선 사이에서 기생 커패시터가 형성되는 것이 방지될 수 있다.
화소 전극들의 형상은 제3 화소 전극(PE3)과 실질적으로 동일한 형상을 가질 수 있다. 따라서, 제3 화소 전극(PE3)의 형상을 대표적으로 예로 들어 설명한다.
제3 화소 전극(PE3)은 제3 게이트 배선(GL3)이 연장되는 방향으로 길게 연장된 형상을 가질 수 있다. 예를 들어, 제3 화소 전극(PE3)은 가로 방향의 폭이 세로 방향의 폭보다 큰 형상을 가질 수 있다. 상기 세로 방향은 제1 방향(DR1)일 수 있고, 상기 가로 방향은 제2 방향(DR2)일 수 있다.
제3 화소 전극(PE3)은 제1 경계 전극(DME1), 제2 경계 전극(DME2) 및 복수의 가지 전극들(BE)을 포함할 수 있다. 제1 경계 전극(DME1)은 제2 방향(DR2)을 따라 연장되고, 제2 경계 전극(DME1)은 제1 방향(DR1)을 따라 연장될 수 있다. 제1 경계 전극(DME1)의 제1 길이(LT1)는 제2 경계 전극(DME2)의 제2 길이(LT2)보다 클 수 있다. 제1 경계 전극(DME1)과 제2 경계 전극(DME2)은 서로 교차하며, 십자 형상을 가질 수 있다.
가지 전극들(BE) 각각은 제1 경계 전극(DME1) 및 제2 경계 전극(DME2) 각각으로부터 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 방향으로 연장될 수 있다.
제3 화소 전극(PE3)은 제1 경계 전극(DME1) 및 제2 경계 전극(DME2)에 의해 총 네 개의 도메인으로 구분될 수 있다. 다수로 제공되는 도메인에 의해 액정 분자들이 기울어지는 방향을 고르게 분산시킴으로써 측면 시인성이 향상될 수 있다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4 및 도 6을 참조하면, 게이트 배선(GLi) 및 데이터 배선(DLj)에 연결된 하나의 화소(PXij)의 등가 회로도를 예시적으로 도시하였다.
화소(PXij)는 화소 트랜지스터(TR), 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 이해를 돕기 위해, 화소(PXij)에 형성된 기생 커패시터(Cpc)에 대해서도 도시하였다.
화소 트랜지스터(TR)의 제어 전극(CNE)은 게이트 배선(GLi)에 연결되고, 화소 트랜지스터(TR)의 입력 전극(IE)은 데이터 배선(DLj)에 연결되고, 화소 트랜지스터(TR)의 출력 전극(OE)은 화소 전극(PE)에 연결될 수 있다.
게이트 배선(GLi)으로 인가되는 게이트 신호에 의하여 화소 트랜지스터(TR)가 턴 온되면, 데이터 배선(DLj)으로 공급되는 데이터 신호가 화소 전극(PE)에 화소 전압으로 인가될 수 있다.
액정 커패시터(Clc)는 화소 트랜지스터(TR)에 전기적으로 연결된 화소 전극(PE), 액정층(LCL), 및 공통 전극(CE)을 포함할 수 있다. 액정 커패시터(Clc)는 화소 전극(PE)에 인가되는 데이터 신호에 대응되는 계조를 표시하는 역할을 할 수 있다. 스토리지 커패시터(Cst)는 데이터 신호를 하나의 프레임동안 저장하여 화소 전극(PE)의 전압을 일정하게 유지하는 역할을 할 수 있다. 즉, 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)의 일 전극에는 화소 트랜지스터(TR)의 출력 전극(OE)에 연결되어 데이터 신호에 대응하는 화소 전압이 인가되고, 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)의 타 전극에는 공통 전압이 인가될 수 있다.
화소 트랜지스터(TR)의 제어 전극(CNE)과 화소 트랜지스터(TR)의 출력 전극(OE)사이에는 기생 커패시터(Cpc)가 형성될 수 있다. 따라서, 화소 전극(PE)에는 기생 커패시터(Cpc), 스토리지 커패시터(Cst), 및 액정 커패시터(Clc)가 병렬로 연결될 수 있다.
게이트 배선(GLi)에 인가되는 신호의 레벨이 변화될 때, 게이트 신호의 전압 변동량에 의해, 화소 전극(PE)에 연결된 커패시터들 사이에 전하가 재분배될 수 있고, 그에 따라 화소 전압이 변동될 수 있다. 화소 전압의 변동량은 킥백 전압(Vkb)이라 할 수 있다. 킥백 전압(Vkb)은 아래의 수학식에 의해 계산될 수 있다.
Figure pat00001
Figure pat00002
본 발명의 일 실시예에 따르면, 화소 전극(PE)과 전기적으로 연결된 게이트 배선(GLi)은 화소 전극(PE)과 비중첩할 수 있다. 따라서, 게이트 배선(GLi)과 화소 전극(PE) 사이에서 발생되는 기생 커패시터(Cpc)를 최소화시킬 수 있다. 따라서, 킥백 전압의 크기를 감소시킬 수 있고, 표시 장치(DD, 도 1 참조)의 표시 화질이 향상될 수 있다.
또한, 본 발명의 실시예에 따르면, 화소 전극(PE)의 오버레이 편차가 발생하더라도, 화소 전극(PE)은 화소 전극(PE)과 전기적으로 연결된 게이트 배선(GLi)과 중첩하지 않기 때문에, 오버레이 편차에 따른 기생 커패시터(Cpc)의 변화가 최소화될 수 있고, 그에 따라, 킥백 전압의 편차 또한 최소화될 수 있다. 따라서, 표시 장치(DD, 도 1 참조)에서 잔상 또는 저계조에서 누르스름한 색(yellowish)이 시인되는 현상이 방지될 수 있다.
도 7은 도 5에 도시된 I-I`을 따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 제3 화소 전극(PE3)과 인접한 영역에는 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)이 배치된다. 즉, 제3 화소 전극(PE3)과 전기적으로 연결되는 제3 게이트 배선(GL3, 도 2 참조)은 제3 화소 전극(PE3)과 하나 이상의 화소 전극, 예를 들어, 제4 화소 전극(PE4)을 사이에 두고 이격되어 배치될 수 있다.
제3 화소 전극(PE3)의 일부분은 제1 게이트 배선(GL1)과 중첩하여 제1 스토리지 커패시터(Cst1)를 구성하고, 제3 화소 전극(PE3)의 다른 일부분은 제2 게이트 배선(GL2)과 중첩하여 제2 스토리지 커패시터(Cst2)를 구성할 수 있다.
즉, 본 발명의 일 실시예에 따르면, 제3 화소 전극(PE3)의 양 측이 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)과 중첩하더라도, 제3 화소 전극(PE3)과 제1 게이트 배선(GL1) 사이 및 제3 화소 전극(PE3)과 제2 게이트 배선(GL2) 사이에 기생 커패시터(Cpc)가 형성되지 않을 수 있다. 그 결과, 제3 화소 전극(PE3)의 크기는 확장될 수 있다. 그에 따라, 표시 장치(DD, 도 1 참조)의 개구율 및 투과율이 증가할 수 있다.
제3 화소 전극(PE3)의 오버레이 편차가 발생하여, 제3 화소 전극(PE3)과 제1 게이트 배선(GL1)이 중첩되는 면적과, 제3 화소 전극(PE3)과 제2 게이트 배선(GL2)이 중첩되는 면적이 변화하더라도, 킥백 전압의 편차는 최소화될 수 있다. 예를 들어, 제3 화소 전극(PE3)이 제1 방향(DR1)으로 치우치는 경우, 제2 게이트 배선(GL2)과 제3 화소 전극(PE3)이 중첩하는 면적은 증가하고, 제1 게이트 배선(GL1)과 제3 화소 전극(PE3)이 중첩하는 면적은 감소할 수 있다. 이 경우, 제1스토리지 커패시터(Cst1)의 커패시턴스는 감소하고, 제2 스토리지 커패시터(Cst2)의 커패시턴스는 증가할 수 있다. 따라서, 커패시턴스의 합은 서로 상쇄되어, 커패시턴스의 변화량이 최쇠화될 수 있다. 따라서, 오버레이 편차에 따른 킥백 전압의 편차가 최소화될 수 있다. 따라서, 표시 장치(DD, 도 1 참조)에서 잔상 또는 저계조에서 누르스름한 색(yellowish)이 시인되는 현상이 방지될 수 있다.
화소 전극, 예를 들어, 제4 화소 전극(PE4)과 게이트 배선, 예를 들어, 제2 게이트 배선(GL2)이 중첩되는 영역의 폭(LTw)은 3 마이크로 미터 이상일 수 있다. 상기 폭(LTw)은 제1 방향(DR1)의 폭일 수 있다. 폭(LTw)이 3 마이크로 미터 이상인 경우, 제2 게이트 배선(GL2)과 제4 화소 전극(PE4) 사이에서 빛 샘 현상이 발생하는 것이 방지될 수 있다.
도 8은 본 발명의 일 실시예에 따른 게이트 구동부의 블록도이다.
도 8을 참조하면, 게이트 구동부(GDV)는 복수 개의 게이트 스테이지들(SRC1-SRCk) 및 더미 게이트 스테이지들(SRCk+1, SRCk+2)을 포함할 수 있다. 복수 개의 게이트 스테이지들(SRC1-SRCk) 및 더미 게이트 스테이지들(SRCk+1, SRCk+2)은 이전 게이트 스테이지로부터 출력되는 캐리 신호 및 다음 게이트 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 가질 수 있다.
복수 개의 게이트 스테이지들(SRC1-SRCk) 각각은 신호 제어부(TC, 도 2 참조)로부터 클럭 신호(제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB)), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 수신할 수 있다. 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2) 각각은 제1 전압 및 제2 전압으로 명명될 수도 있다. 게이트 스테이지(SRC1) 및 더미 게이트 스테이지들(SRCk+1, SRCk+2)은 수직 개시 신호(STV)를 더 수신할 수 있다.
복수 개의 게이트 스테이지들(SRC1-SRCk)은 복수 개의 게이트 배선들(GL1-GLn, 도 2 참조)에 게이트 신호들(GS1-GSk)을 각각 제공할 수 있다.
복수 개의 게이트 스테이지들(SRC1-SRCk) 및 더미 게이트 스테이지들(SRCk+1, SRCk+2) 각각은 입력 단자들(IN1, IN2, IN3), 출력 단자(OUT), 캐리 단자(CR), 클럭 단자(CK), 제1 전압 단자(V1) 및 제2 전압 단자(V2)를 포함할 수 있다.
복수 개의 게이트 스테이지들(SRC1-SRCk) 각각의 출력 단자(OUT)는 복수 개의 게이트 배선들(GL1-GLn, 도 2 참조) 중 대응하는 게이트 배선에 연결될 수 있다. 복수 개의 게이트 스테이지들(SRC1-SRCk)로부터 생성된 게이트 신호들(GS1-GSk)은 출력 단자(OUT)를 통해 복수 개의 게이트 배선들(GL1-GLn, 도 2 참조)에 제공될 수 있다. 이에 대한 구체적인 설명은, 도 9 내지 10에서 설명된다.
복수 개의 게이트 스테이지들(SRC1-SRCk) 각각의 캐리 단자(CR)는 해당 게이트 스테이지 다음의 게이트 스테이지의 제1 입력 단자(IN1)에 전기적으로 연결될 수 있다. 또한, 복수 개의 게이트 스테이지들(SRC1-SRCk) 각각의 캐리 단자(CR)는 이전 게이트 스테이지들과 연결될 수 있다. 예컨대, 게이트 스테이지들(SRC1-SRCk) 중 x번째 게이트 스테이지(SRCx)(단, x는 2보다 큰 자연수)의 캐리 단자(CR)는 x-1번째 게이트 스테이지의 제2 입력 단자(IN2) 및 x-2번째 게이트 스테이지의 제3 입력 단자(IN3)와 연결될 수 있다. 복수 개의 게이트 스테이지들(SRC1-SRCk) 및 더미 게이트 스테이지들(SRCk+1, SRCk+2) 각각의 캐리 단자(CR)는 캐리 신호를 출력할 수 있다.
복수 개의 게이트 스테이지들(SRC2-SRCk) 및 더미 게이트 스테이지들(SRCk+1, SRCk+2) 각각의 제1 입력 단자(IN1)는 해당 게이트 스테이지 이전의 게이트 스테이지의 캐리 신호를 수신할 수 있다. 예컨대, k번째 게이트 스테이지 (SRCk)의 제1 입력 단자(IN1)는 k-1번째 게이트 스테이지(SRCk-1)의 캐리 신호를 수신할 수 있다. 복수 개의 게이트 스테이지들(SRC1-SRCk) 중 첫 번째 게이트 스테이지(SRC1)의 제1 입력 단자(IN1)는 이전 게이트 스테이지의 캐리 신호 대신에 게이트 구동부(GDV)의 구동을 개시하는 수직 개시 신호(STV)를 수신할 수 있다.
복수 개의 게이트 스테이지들(SRC1-SRCk) 각각의 제2 입력 단자(IN2)는 해당 게이트 스테이지 다음의 게이트 스테이지의 캐리 단자(CR)로부터의 캐리 신호를 수신할 수 있다. 복수 개의 게이트 스테이지들(SRC1-SRCk) 각각의 제3 입력 단자(IN3)는 해당 게이트 스테이지 다다음의 게이트 스테이지의 캐리 신호를 수신할 수 있다. 예컨대, k번째 게이트 스테이지(SRCk)의 제2 입력 단자(IN2)는 k+1번째 게이트 스테이지(SRCk+1)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신할 수 있다. k번째 게이트 스테이지(SRCk)의 제3 입력 단자(IN3)는 k+2번째 게이트 스테이지(SRCk+2)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신할 수 있다. 본 발명의 다른 실시예에서 복수 개의 게이트 스테이지들(SRC1-SRCk) 각각의 제2 입력 단자(IN2)는 해당 게이트 스테이지 다음의 게이트 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다. 또한 복수 개의 게이트 스테이지들(SRC1-SRCk) 각각의 제3 입력 단자(IN3)는 해당 게이트 스테이지 다다음의 게이트 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다.
말단에 배치된 게이트 스테이지(SRCk)의 제2 입력 단자(IN2)는 더미 게이트 스테이지(SRCk+1)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. 게이트 스테이지(SRCk)의 제3 입력 단자(IN3)는 더미 게이트 스테이지(SRCk+2)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다.
복수 개의 게이트 스테이지들(SRC1-SRCk) 각각의 클럭 단자(CK)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 각각 수신한다. 복수 개의 게이트 스테이지들(SRC1-SRCk) 중 홀수 번째 게이트 스테이지들(SRC1, SRC3, ?, SRCk-1)의 클럭 단자들(CK)은 제1 클럭 신호(CKV)를 각각 수신할 수 있다. 복수 개의 게이트 스테이지들(SRC1-SRCk) 중 짝수 번째 게이트 스테이지들(SRC2, SRC4, ?, SRCk)의 클럭 단자들(CK)은 제2 클럭 신호(CKVB)를 각각 수신할 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 다른 신호일 수 있다. 이 실시예에서, 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 상보적 신호들이다.
복수 개의 게이트 스테이지들(SRC1-SRCk) 각각의 제1 전압 단자(V1)는 제1 접지 전압(VSS1)을 수신한다. 복수 개의 게이트 스테이지들(SRC1-SRCk) 각각의 제2 전압 단자(V2)는 제2 접지 전압(VSS2)을 수신한다. 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)은 서로 다른 전압 레벨을 갖는다. 이 실시예에서, 제2 접지 전압(VSS2)은 제1 접지 전압(VSS1)보다 낮은 레벨을 갖는다.
본 발명의 일 실시예에서 복수 개의 게이트 스테이지들(SRC1-SRCk) 각각은 그 회로구성에 따라 출력 단자(OUT), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 캐리 단자(CR), 클럭 단자(CK), 제1 전압 단자(V1) 및 제2 전압 단자(V2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 제1 전압 단자(V1), 및 제2 전압 단자(V2) 중 어느 하나는 생략될 수 있다. 이 경우, 복수 개의 게이트 스테이지들(SRC1-SRCk) 각각은 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2) 중 어느 하나만을 수신한다. 또한, 복수 개의 게이트 스테이지들(SRC1-SRCk)의 연결관계도 변경될 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 일 부분을 확대하여 도시한 블록도이다.
도 8 및 도 9를 참조하면, 제1 게이트 스테이지(SRC1)에서 출력된 제1 게이트 신호(GS1)는 제1 게이트 배선(GL1)으로 출력될 수 있다. 제1 게이트 배선(GL1)은 제1 화소 전극(PE1)과 전기적으로 연결된 게이트 배선일 수 있다.
제1 화소 전극(PE1)을 사이에 두고 서로 이격되어 배치된 제1 보조 게이트 배선(SGL1) 및 제2 보조 게이트 배선(SGL2)에는 제1 접지 전압(VSS1)이 제공될 수 있다.
본 발명의 일 실시예에 따르면, 복수 개의 게이트 스테이지들(SRC1-SRCk)의 수는 게이트 배선들(GL1-GLn)의 수와 서로 동일할 수 있다. 예를 들어, 상기 k는 상기 n과 동일할 수 있다.
본 발명의 일 실시예에 따르면, 제1 보조 게이트 배선(SGL1) 및 제2 보조 게이트 배선(SGL2)에 제1 접지 전압(VSS1)이 제공됨에 따라, 제1 화소 전극(PE1)에 킥백 전압 성분이 발생하지 않을 수 있다. 상기 킥백 전압 성분은 예를 들어, 도 6에 도시된 기생 커패시터(Cpc)일 수 있다. 따라서, 표시 장치(DD, 도 1 참조)의 표시 화질이 향상될 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 일 부분을 확대하여 도시한 블록도이다.
도 8 및 도 10을 참조하면, 제1 접지 전압(VSS1)은 제1 보조 게이트 배선(SGL1)으로 출력되고, 제1 게이트 스테이지(SRC1)에서 출력된 제1 게이트 신호(GS1)는 제2 보조 게이트 배선(SGL2)으로 출력될 수 있다. 제2 보조 게이트 배선(SGL2)은 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 사이에 배치된 배선일 수 있다. 제2 게이트 스테이지(SRC2)에서 출력된 제2 게이트 신호(GS2)는 제1 게이트 배선(GL1)으로 출력될 수 있다.
본 발명의 일 실시예에 따르면, 제1 화소 전극(PE1)에 연결된 제1 게이트 배선(GL1)에는 제1 게이트 신호(GS1)에 대해 제1 수평 기간이 쉬프트된 제2 게이트 신호(GS2)가 입력된다. 따라서, 도 9와 비교하였을 때, 제1 데이터 배선(DL1)을 통해 제공되는 화소 전압은 제1 수평 기간씩 쉬프트되어 제공될 수 있다. 상기 제1 수평 기간이란 표시 패널(DP, 도 2 참조)이 n개의 게이트 배선(GL1-GLn, 도 2 참조)을 포함할 때, 하나의 프레임을 나타내는 시간을 n으로 나눈 시간을 의미할 수 있다.
본 발명의 일 실시예에 따르면, 복수 개의 게이트 스테이지들(SRC1-SRCk)의 수는 게이트 배선들(GL1-GLn)의 수보다 클 수 있다. 예를 들어, 상기 k는 상기 n+1과 동일할 수 있다.
본 발명의 일 실시예에 따르면, 제2 보조 게이트 배선(SGL2)에는 다른 게이트 배선들에 제공되는 신호와 동일하게, 게이트 스테이지로부터 생성된 게이트 신호가 제공될 수 있다. 따라서, 제2 화소 전극(PE2)과 인접한 배선들, 제2 보조 게이트 배선(SGL2) 및 제1 게이트 배선(GL1) 각각에는 게이트 신호들이 제공된다. 그 결과, 제2 화소 전극(PE2)에 발생되는 킥백 전압의 크기는 다른 화소 전극에 발생되는 킥백 전압과 유사한 값을 가질 수 있다.
동일한 색을 제공하는 화소들에 작용하는 킥백 전압들이 서로 상이한 경우, 상기 화소들 사이에 휘도 차이가 발생할 수 있다. 하지만, 본 발명의 실시예에 따르면, 제2 화소 전극(PE2)과 중첩하는 제2 보조 게이트 배선(SGL2) 및 제1 게이트 배선(GL1)에는 게이트 신호가 제공되고, 제5 화소 전극(PE5)과 중첩하는 제3 게이트 배선(GL3, 도 2 참조) 및 제4 게이트 배선(GL4, 도 2 참조)에는 게이트 신호가 제공된다. 따라서, 제2 화소 전극(PE2)에 발생되는 킥백 전압과 제5 화소 전극(PE5)에 발생되는 킥백 전압의 차이는 최소화될 수 있다. 따라서, 녹색의 광을 제공하는 제2 화소와 녹색의 광을 제공하는 제5 화소는 서로 동일한 휘도로 광을 제공할 수 있다. 상기 제2 화소는 제2 화소 전극(PE2)을 포함하는 화소이고, 상기 제5 화소는 제5 화소 전극(PE5)을 포함하는 화소일 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 일 부분을 확대하여 도시한 블록도이다.
도 8 및 도 11을 참조하면, 제1 게이트 스테이지(SRC1)에서 출력된 제1 게이트 신호(GS1)는 제1 보조 게이트 배선(SGL1)으로 출력되고, 제2 게이트 스테이지(SRC2)에서 출력된 제2 게이트 신호(GS2)는 제2 보조 게이트 배선(SGL2)으로 출력될 수 있다. 제3 게이트 스테이지(SRC3)에서 출력된 제3 게이트 신호(GS3)는 제1 게이트 배선(GL1)으로 출력될 수 있다.
본 발명의 일 실시예에 따르면, 제1 화소 전극(PE1)에 연결된 제1 게이트 배선(GL1)에는 제1 게이트 신호(GS1)에 대해 제2 수평 기간이 쉬프트된 제3 게이트 신호(GS3)가 입력된다. 따라서, 도 9와 비교하였을 때, 제1 데이터 배선(DL1)을 통해 제공되는 화소 전압은 제2 수평 기간씩 쉬프트되어 제공될 수 있다. 상기 제2 수평 기간이란 표시 패널(DP, 도 2 참조)이 n개의 게이트 배선(GL1-GLn, 도 2 참조)을 포함할 때, 하나의 프레임을 나타내는 시간을 n으로 나눈 시간에 2를 곱한 시간을 의미할 수 있다.
본 발명의 일 실시예에 따르면, 복수 개의 게이트 스테이지들(SRC1-SRCk)의 수는 게이트 배선들(GL1-GLn)의 수보다 클 수 있다. 예를 들어, 상기 k는 상기 n+2과 동일할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
PE1: 제1 화소 전극 PE2: 제2 화소 전극
PE3: 제3 화소 전극 GL1: 제1 게이트 배선
GL2: 제2 게이트 배선 GL3: 제3 게이트 배선
SGL1: 제1 보조 게이트 배선 SGL2: 제2 보조 게이트 배선

Claims (20)

  1. 제1 화소 전극;
    상기 제1 화소 전극으로부터 제1 방향으로 이격된 제2 화소 전극;
    상기 제2 화소 전극으로부터 상기 제1 방향으로 이격된 제3 화소 전극;
    상기 제1 화소 전극에 전기적으로 연결된 제1 게이트 배선;
    상기 제2 화소 전극에 전기적으로 연결된 제2 게이트 배선; 및
    상기 제3 화소 전극에 전기적으로 연결된 제3 게이트 배선을 포함하고,
    상기 제1 게이트 배선은 상기 제2 화소 전극과 상기 제3 화소 전극 사이에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 화소 전극은 평면 상에서 상기 제1 게이트 배선과 비중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제3 화소 전극은 평면 상에서 상기 제1 게이트 배선 및 상기 제2 게이트 배선과 중첩하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제3 화소 전극과 상기 제1 게이트 배선 사이의 제1 스토리지 커패시터, 및 상기 제3 화소 전극과 상기 제2 게이트 배선 사이의 제2 스토리지 커패시터를 더 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 게이트 배선은 평면 상에서 상기 제2 화소 전극 및 상기 제3 화소 전극과 중첩하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 화소 전극을 사이에 두고 서로 마주하는 제1 보조 게이트 배선 및 제2 보조 게이트 배선을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 보조 게이트 배선, 상기 제2 보조 게이트 배선, 상기 제1 게이트 배선, 상기 제2 게이트 배선, 및 상기 제3 게이트 배선 각각은 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 게이트 배선, 상기 제2 게이트 배선, 및 상기 제3 게이트 배선 각각으로 게이트 신호를 제공하는 게이트 구동부를 더 포함하고, 상기 게이트 구동부는 복수의 게이트 스테이지들을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 게이트 배선, 상기 제2 게이트 배선, 및 상기 제3 게이트 배선 각각은 상기 복수의 게이트 스테이지들에 일대일 대응하여 전기적으로 연결되고, 상기 제1 보조 게이트 배선 및 상기 제2 보조 게이트 배선 각각에는 접지 전압이 제공되는 표시 장치.
  10. 제8 항에 있어서,
    상기 제2 보조 게이트 배선은 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되고, 상기 제2 보조 게이트 배선은 상기 복수의 게이트 스테이지들 중 하나의 게이트 스테이지에 전기적으로 연결되고, 상기 제2 보조 게이트 배선에는 상기 게이트 신호가 제공되는 표시 장치.
  11. 제1 항에 있어서,
    상기 제3 화소 전극과 상기 제1 방향으로 이격된 제4 화소 전극;
    상기 제4 화소 전극과 상기 제1 방향으로 이격된 제5 화소 전극;
    상기 제5 화소 전극과 상기 제1 방향으로 이격된 제6 화소 전극;
    상기 제1 화소 전극, 상기 제2 화소 전극 및 상기 제3 화소 전극과 전기적으로 연결되며, 제1 극성의 데이터 전압을 수신하는 제1 데이터 배선; 및
    상기 제4 화소 전극, 상기 제5 화소 전극, 및 상기 제6 화소 전극과 전기적으로 연결되며, 상기 제1 극성과 상이한 제2 극성의 데이터 전압을 수신하는 제2 데이터 배선을 포함하고,
    상기 제1 데이터 배선 및 상기 제2 데이터 배선은 상기 제1 방향으로 연장된 제1 부분 배선, 상기 제1 부분으로부터 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 제2 부분 배선 및 상기 제2 부분으로부터 상기 제1 방향을 따라 연장된 제3 부분 배선을 포함하고, 상기 제2 부분 배선은 상기 제4 화소 전극과 상기 제5 화소 전극 사이의 영역에 배치된 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 게이트 배선은 상기 제3 화소 전극 및 상기 제4 화소 전극 사이에 배치되며 상기 제3 화소 전극 및 상기 제4 화소 전극과 중첩하고, 상기 제3 게이트 배선은 상기 제4 화소 전극과 상기 제5 화소 전극 사이에 배치되며 상기 제4 화소 전극 및 상기 제5 화소 전극과 중첩하는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 화소 전극의 상기 제1 방향과 나란한 제1 폭은 상기 제1 화소 전극은 상기 제1 방향과 교차하는 제2 방향과 나란한 제2 폭보다 작은 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 화소 전극은 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 제1 경계 전극, 상기 제1 방향을 따라 연장된 제2 경계 전극, 및 상기 제1 경계 전극 및 상기 제2 경계 전극 각각으로부터 상기 제1 방향 및 상기 제2 방향과 교차하는 방향으로 연장된 복수의 가지 전극들을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 경계 전극의 길이는 상기 제2 경계 전극의 길이보다 긴 표시 장치.
  16. 제1 방향을 따라 배열된 복수의 화소 전극들;
    상기 복수의 화소 전극들 각각과 일대일 대응하여 전기적으로 연결된 복수의 화소 트랜지스터들; 및
    상기 복수의 화소 트랜지스터들 각각과 일대일 대응하여 전기적으로 연결된 복수의 게이트 배선들을 포함하고,
    상기 복수의 화소 전극들은 제1 화소 전극 및 제2 화소 전극을 포함하고, 상기 복수의 화소 트랜지스터들은 상기 제1 화소 전극과 전기적으로 연결된 제1 화소 트랜지스터 및 상기 제2 화소 전극과 전기적으로 연결된 제2 화소 트랜지스터를 포함하고, 상기 복수의 게이트 배선들은 상기 제1 화소 트랜지스터와 전기적으로 연결된 제1 게이트 배선 및 제2 화소 트랜지스터와 전기적으로 연결된 제2 게이트 배선을 포함하고,
    상기 제1 화소 트랜지스터는 상기 제2 화소 전극과 인접하여 배치되고, 상기 제1 게이트 배선은 상기 제2 화소 전극을 사이에 두고 상기 제1 화소 전극과 이격되어 배치되는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 화소 전극을 사이에 두고 서로 마주하는 제1 보조 게이트 배선 및 제2 보조 게이트 배선을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 복수의 게이트 배선들에는 게이트 신호가 제공되고, 상기 제1 보조 게이트 배선 및 상기 제2 보조 게이트 배선에는 접지 전압이 제공되는 표시 장치.
  19. 제17 항에 있어서,
    상기 제2 보조 게이트 배선은 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되어, 상기 제1 화소 전극 및 상기 제2 화소 전극과 중첩하고,
    상기 복수의 게이트 배선들 및 상기 제2 보조 게이트 배선에는 게이트 신호가 제공되고, 상기 제1 보조 게이트 배선에는 접지 전압이 제공되는 표시 장치.
  20. 제16 항에 있어서,
    상기 제1 화소 전극은 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 제1 경계 전극, 상기 제1 방향을 따라 연장된 제2 경계 전극, 및 상기 제1 경계 전극 및 상기 제2 경계 전극 각각으로부터 상기 제1 방향 및 상기 제2 방향과 교차하는 방향으로 연장된 복수의 가지 전극들을 포함하고, 상기 제1 경계 전극의 길이는 상기 제2 경계 전극의 길이보다 긴 표시 장치.
KR1020180112834A 2018-09-20 2018-09-20 표시 장치 KR20200034055A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180112834A KR20200034055A (ko) 2018-09-20 2018-09-20 표시 장치
US16/528,119 US20200096828A1 (en) 2018-09-20 2019-07-31 Display device
CN201910826011.8A CN110928065A (zh) 2018-09-20 2019-09-03 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180112834A KR20200034055A (ko) 2018-09-20 2018-09-20 표시 장치

Publications (1)

Publication Number Publication Date
KR20200034055A true KR20200034055A (ko) 2020-03-31

Family

ID=69848672

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180112834A KR20200034055A (ko) 2018-09-20 2018-09-20 표시 장치

Country Status (3)

Country Link
US (1) US20200096828A1 (ko)
KR (1) KR20200034055A (ko)
CN (1) CN110928065A (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003060868A1 (fr) * 2002-01-17 2003-07-24 International Business Machines Corporation Dispositif d'affichage, circuit d'attaque a ligne de balayage
KR100762026B1 (ko) * 2003-03-31 2007-09-28 비오이 하이디스 테크놀로지 주식회사 액정표시장치
KR20070059252A (ko) * 2005-12-06 2007-06-12 삼성전자주식회사 표시 기판과, 이를 구비한 액정표시패널 및 액정표시 장치
KR101722501B1 (ko) * 2009-01-09 2017-04-04 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그를 포함하는 액정 표시 장치

Also Published As

Publication number Publication date
CN110928065A (zh) 2020-03-27
US20200096828A1 (en) 2020-03-26

Similar Documents

Publication Publication Date Title
KR100807524B1 (ko) 펜타일 매트릭스 패널의 데이터배선 구조
US10839763B2 (en) Display device with a reduced size of a bezel area
KR102472867B1 (ko) 표시장치
KR102516727B1 (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치
KR102435224B1 (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치
KR102465003B1 (ko) 표시장치
JP4466710B2 (ja) 電気光学装置および電子機器
US11222595B2 (en) Gate driving circuit and display device including the same
US9842557B2 (en) Gate driving circuit and display device having the same
KR20170081801A (ko) 표시장치
KR102525226B1 (ko) 게이트 구동회로 및 이를 포함하는 표시장치
KR102555509B1 (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치
KR102579866B1 (ko) 게이트 구동회로를 포함하는 표시 기판
CN110895376A (zh) 液晶显示面板和包括该液晶显示面板的液晶显示装置
US10424262B2 (en) Gate driving circuit and display device including the same
US10269321B2 (en) Display device using sub-pixels to increase viewing angle
KR102465950B1 (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치
US10685618B2 (en) Gate driving circuit and display device having the same
US10672358B2 (en) Driving circuit with filtering function and display device having the same
JP7467991B2 (ja) 電気光学装置、および電子機器
KR20200034055A (ko) 표시 장치
US20160180787A1 (en) Gate driving circuit and display device having the same
JP2018017811A (ja) 電気光学装置および電子機器
JP2022078757A (ja) 表示装置及び表示装置の駆動方法
KR102447536B1 (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application