KR20190001422A - 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

메모리 소자는 제1 도전 라인과, 상기 제1 도전 라인에 교차하는 방향으로 연장되는 제2 도전 라인과, 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 교차 지점에서 상기 제1 도전 라인 및 상기 제2 도전 라인에 연결되고 가열 전극층과 상기 가열 전극층에 접하는 저항성 메모리층을 포함하는 메모리 셀 필라를 포함한다. 상기 저항성 메모리층은 상기 가열 전극층에 가까워질수록 점차 작아지는 폭을 가지도록 경사진 측벽을 가지는 웨지 메모리부와, 상기 웨지 메모리부에 일체로 연결되고 상기 웨지 메모리부보다 더 큰 폭을 가지는 바디 메모리부를 포함한다.

Description

메모리 소자 및 그 제조 방법 {Memory device and method of manufacturing the same}
본 발명의 기술적 사상은 메모리 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 크로스 포인트 어레이(cross point array) 구조를 가지는 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 제품의 경박단소화 경향에 따라 반도체 소자의 고집적화에 대한 요구가 증가하고 있으며, 비휘발성 차세대 메모리 소자로서 서로 교차하는 2 개의 전극 사이의 교차 지점에 메모리 셀을 배치하는 3 차원 크로스 포인트 적층 구조의 메모리 소자가 제안되고 있다. 크로스 포인트 적층 구조의 메모리 소자의 고집적화 및 다운 스케일링(down-scaling)이 지속적으로 요구됨에 따라 메모리 소자를 구성하는 구성 요소들의 사이즈 축소가 요구되고 이에 따라 고집적화된 메모리 소자에서 전력 소모를 최소화하면서 신뢰성을 향상시킬 수 있는 구조를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 크로스 포인트 적층 구조의 메모리 소자에서 고집적화의 요구에 따라 메모리 소자를 구성하는 구성 요소들의 사이즈가 축소되어도 전력 소모를 최소화하면서 신뢰성을 향상시킬 수 있는 구조를 가지는 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 크로스 포인트 적층 구조의 메모리 소자를 제조하는 데 있어서 고집적화의 요구에 따라 메모리 소자를 구성하는 구성 요소들의 사이즈가 축소되어도 전력 소모를 최소화하면서 신뢰성을 향상시킬 수 있는 구조를 가지는 메모리 소자를 단순화된 공정에 의해 구현할 수 있는 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 메모리 소자는 기판 상에서 제1 방향으로 연장되는 제1 도전 라인과, 상기 제1 도전 라인 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제2 도전 라인과, 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 교차 지점에서 상기 제1 도전 라인 및 상기 제2 도전 라인에 연결되도록 배치되고, 가열 전극층과 상기 가열 전극층에 접하는 저항성 메모리층을 포함하는 메모리 셀 필라를 포함하고, 상기 저항성 메모리층은 상기 가열 전극층에 가까워질수록 점차 작아지는 폭을 가지도록 경사진 측벽을 가지는 웨지(wedge) 메모리부와, 상기 웨지 메모리부에 일체로 연결되고 상기 웨지 메모리부보다 더 큰 폭을 가지는 바디(body) 메모리부를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 메모리 소자는 기판 상에서 제1 방향으로 연장되는 제1 도전 라인과, 상기 제1 도전 라인 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 한 쌍의 제2 도전 라인과, 상기 제1 도전 라인과 상기 한 쌍의 제2 도전 라인과의 사이의 교차 지점들에 배치되는 한 쌍의 메모리 셀 필라와, 상기 한 쌍의 메모리 셀 필라에 의해 공유되는 가열 전극층과, 상기 한 쌍의 메모리 셀 필라 중에서 선택되는 제1 메모리 셀 필라를 구성하는 제1 저항성 메모리층과, 상기 한 쌍의 메모리 셀 필라 중에서 선택되는 제2 메모리 셀 필라를 구성하는 제2 저항성 메모리층을 포함하고, 상기 제1 저항성 메모리층은 상기 가열 전극층의 제1 부분에 접하고 상기 제1 부분에 가까워질수록 점차 작아지는 폭을 가지도록 경사진 제1 측벽을 가지는 제1 웨지 메모리부와, 상기 제1 웨지 메모리부에 일체로 연결되고 상기 제1 웨지 메모리부보다 더 큰 폭을 가지는 제1 바디 메모리부를 포함하고, 상기 제2 저항성 메모리층은 상기 가열 전극층의 제2 부분에 접하고 상기 제2 부분에 가까워질수록 점차 작아지는 폭을 가지도록 경사진 제2 측벽을 가지는 제2 웨지 메모리부와, 상기 제2 웨지 메모리부에 일체로 연결되고 상기 제2 웨지 메모리부보다 더 큰 폭을 가지는 제2 바디 메모리부를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 메모리 소자의 제조 방법에서는 기판 상에 제1 도전 라인을 형성한다. 상기 제1 도전 라인 위에 매립 공간을 사이에 두고 이격된 한 쌍의 제1 절연 벽부를 형성한다. 상기 매립 공간 내에 상기 한 쌍의 제1 절연 벽부 및 상기 제1 도전 라인을 컨포멀하게 덮는 예비 가열 전극층과, 상기 예비 가열 전극층을 차례로 덮는 절연 스페이서층 및 갭필 절연막을 형성한다. 상기 매립 공간 내에서 상기 제1 절연 스페이서층 중 상부로부터 일부 두께만큼 선택적으로 식각하는 제1 식각 공정을 수행하여 낮아진 제1 절연 스페이서층을 형성한다. 상기 매립 공간 내에서 상기 예비 가열 전극층 중 상측 일부를 선택적으로 식각하면서 상기 낮아진 제1 절연 스페이서층의 일부를 함께 제거하는 제2 식각 공정을 수행하여 상기 낮아진 제1 절연 스페이서층의 상면 레벨보다 더 낮은 레벨의 상면을 가지는 가열 전극층과, 경사진 측벽을 가지는 제1 절연 스페이서를 형성한다. 상기 매립 공간 내에서 상기 가열 전극층, 상기 제1 절연 스페이서의 상기 경사진 측벽, 상기 한 쌍의 제1 절연 벽부, 및 상기 갭필 절연막에 의해 한정되는 영역에 저항성 메모리층을 형성한다.
본 발명의 기술적 사상에 의한 메모리 소자는 크로스 포인트 적층 구조의 메모리 소자를 구성하는 구성 요소들의 사이즈가 축소되어도 전력 소모를 최소화하고 스위칭 동작시의 히팅 효율을 높임으로써 신뢰성을 향상시킬 수 있다.
본 발명의 기술적 사상에 의한 메모리 소자의 제조 방법에 따르면, 크로스 포인트 적층 구조의 메모리 소자에서 구성 요소들의 사이즈가 축소되어도 최소화된 전력 소모에 의해 스위칭 동작시의 히팅 효율을 높일 수 있는 구조를 가지는 메모리 소자를 단순화된 공정에 의해 형성할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자의 일부의 등가 회로도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자의 요부(essential parts) 구성을 개략적으로 도시한 평면 레이아웃 다이어그램이다.
도 3a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자의 요부 구성을 보여주는 사시도이고, 도 3b는 도 2 및 도 3a의 A - A' 선 단면, B1 - B1' 선 단면, 및 B2 - B2' 선 단면도이고, 도 3c는 도 3b의 일부 영역을 확대하여 도시한 단면도이고, 도 3d는 도 3a의 메모리 소자의 가열 전극층의 개략적인 사시도이고, 도 3e는 도 3a의 메모리 소자의 저항성 메모리층의 개략적인 사시도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 메모리 소자를 설명하기 위한 단면도이다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 단면도이고, 도 5b는 도 5a의 일부 영역을 확대하여 도시한 단면도이고, 도 5c는 도 5a의 메모리 소자의 가열 전극층의 개략적인 사시도이고, 도 5d는 도 5a의 메모리 소자의 저항성 메모리층의 개략적인 사시도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 단면도이다.
도 7a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 단면도이고, 도 7b는 도 7a의 일부 영역을 확대하여 도시한 단면도이다.
도 8a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 단면도이고, 도 8b는 도 8a의 일부 영역을 확대하여 도시한 단면도이다.
도 9a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 단면도이고, 도 9b는 도 9a의 일부 영역을 확대하여 도시한 단면도이다.
도 10a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 단면도이고, 도 10b는 도 10a의 일부 영역을 확대하여 도시한 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 사시도이다.
도 12a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 사시도이고, 도 12b는 도 12a의 A - A' 선 단면도이다.
도 13a 내지 도 13n은 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14a 내지 도 14f는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15a 내지 도 15c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 16a 내지 도 16f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17a 내지 도 17g는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 18a 내지 도 18g는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자(10)의 일부의 등가 회로도이다.
도 1을 참조하면, 메모리 소자(10)는 제1 방향(X 방향)을 따라 연장되고 제1 방향에 수직인 제2 방향(Y 방향)으로 이격된 워드 라인(WL1, WL2)과, 워드 라인(WL1, WL2)과 제3 방향(Z 방향)으로 이격되고 제2 방향을 따라 연장되는 비트 라인(BL1, BL2, BL3, BL4)을 포함한다.
메모리 소자(10)는 워드 라인(WL1, WL2)과 비트 라인(BL1, BL2, BL3, BL4)과의 교차 지점에 하나씩 배치되는 복수의 메모리 셀(MC)을 포함한다. 복수의 메모리 셀(MC)은 각각 정보 저장을 위한 저항성 메모리층(RM)과 메모리 셀을 선택하기 위한 선택 소자층(S)을 포함할 수 있다. 선택 소자층(S)은 워드 라인(WL1, WL2) 중 어느 하나의 워드 라인에 전기적으로 연결되고, 저항성 메모리층(RM)은 비트 라인(BL1, BL2, BL3, BL4)과 중 어느 하나의 비트 라인에 전기적으로 연결되고, 저항성 메모리층(RM)과 선택 소자층(S)은 직렬로 연결될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 저항성 메모리층(RM)이 워드 라인에 연결되고 선택 소자층(S)이 비트 라인에 연결될 수도 있다.
메모리 소자(10)를 구동하기 위하여, 워드 라인(WL1, WL2)과 비트 라인(BL1, BL2, BL3, BL4)을 통해 메모리 셀(MC)의 저항성 메모리층(RM)에 전압이 인가되어 저항성 메모리층(RM)에 전류가 흐를 수 있다. 워드 라인(WL1, WL2) 및 비트 라인(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 메모리 셀(MC)이 어드레스 될 수 있고, 워드 라인(WL1, WL2) 및 비트 라인(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 메모리 셀(MC)을 프로그래밍할 수 있다. 또한, 비트 라인(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써, 해당 메모리 셀(MC)의 저항성 메모리층의 저항값에 따른 정보, 즉 프로그래밍된 정보를 판독할 수 있다.
도 2 내지 도 3c는 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자를 설명하기 위한 도면들로서, 도 2는 메모리 소자(100)의 요부(essential parts) 구성을 개략적으로 도시한 평면 레이아웃 다이어그램이고, 도 3a는 메모리 소자(100)의 요부 구성을 보여주는 사시도이고, 도 3b는 도 2 및 도 3a의 A - A' 선 단면, B1 - B1' 선 단면, 및 B2 - B2' 선 단면의 주요 구성들을 보여주는 단면도이다. 도 3c는 도 3b의 점선 영역(100X)을 확대하여 도시한 단면도이다. 도 2 내지 도 3c에 예시한 메모리 소자(100)는 도 1에 예시한 메모리 소자(10)와 동일한 등가 회로 구성을 가질 수 있다.
도 2 내지 도 3b를 참조하면, 메모리 소자(100)는 기판(102) 상에서 제1 방향(X 방향)으로 상호 평행하게 연장되는 복수의 제1 도전 라인(110)과, 상기 제1 방향과 교차하는 제2 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 제2 도전 라인(170)을 포함한다. 본 예에서는 제1 방향 및 제2 방향이 상호 직교하는 경우를 예로 들어 설명하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
기판(102) 상에는 층간절연막(104)이 배치될 수 있다. 층간절연막(104)은 복수의 제1 도전 라인(110)을 기판(102)으로부터 전기적으로 분리하기 위한 것으로서, 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 복수의 제1 도전 라인(110)은 도 1에 예시한 복수의 워드 라인(WL1, WL2)을 구성하고, 복수의 제2 도전 라인(170)은 도 1에 예시한 복수의 비트 라인(BL1, BL2, BL3, BL4)을 구성할 수 있다. 다른 일부 실시예들에서, 복수의 제1 도전 라인(110)은 복수의 비트 라인(BL1, BL2, BL3, BL4)을 구성하고, 복수의 제2 도전 라인(170)은 복수의 워드 라인(WL1, WL2)을 구성할 수도 있다. 복수의 제1 도전 라인(110) 각각의 사이에 복수의 제1 절연 패턴(112)이 형성되고, 복수의 제2 도전 라인(170) 각각의 사이에 복수의 제2 절연 패턴(172)이 형성될 수 있다. 복수의 제1 및 제2 절연 패턴(112, 172)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(170)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(170)은 각각 W, Ti, Ta, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, TiCSiN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, Au, Ag, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합을 포함할 수 있다. 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(170)은 각각 도전성 배리어막을 더 포함할 수 있다. 상기 도전성 배리어막은 예를 들면 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 도전 라인(110)과 상기 복수의 제2 도전 라인(170)과의 사이의 복수의 교차 지점에는 각각 메모리 셀(MC)을 구성하는 메모리 셀 필라(pillar)(P1)가 배치될 수 있다. 복수의 메모리 셀 필라(P1)는 복수의 제1 절연 벽부(116A) 및 복수의 제2 절연 벽부(116B)에 의해 상호 절연될 수 있다. 복수의 제1 절연 벽부(116A) 및 복수의 제2 절연 벽부(116B)는 각각 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있다.
복수의 제1 절연 벽부(116A) 중 제1 방향(X 방향)을 따라 일렬로 배치되는 복수의 제1 절연 벽부(116A) 각각의 사이에는 한 쌍의 메모리 셀 필라(P1)가 개재되어 있다. 복수의 제2 절연 벽부(116B)는 제1 방향(X 방향)으로 상호 평행하게 연장되며, 제2 방향(Y 방향)을 따라 복수의 제2 절연 벽부(116B) 및 복수의 메모리 셀 필라(P1)가 하나씩 교대로 배치되어 있다.
복수의 메모리 셀 필라(P1)는 각각 제1 도전 라인(110) 상에 차례로 적층된 가열 전극층(120), 저항성 메모리층(130), 및 전극층(140)을 포함할 수 있다.
도 3d는 가열 전극층(120)의 개략적인 사시도이다.
도 3a 내지 도 3d를 참조하면, 가열 전극층(120)은 대략 U 자형 단면 형상을 가질 수 있다. 가열 전극층(120)은 제1 도전 라인(110)과 평행하게 연장되는 베이스부(base portion)(120B)와, 베이스부(120B)의 양단에서 제1 도전 라인(110)으로부터 멀어지는 방향으로 연장되는 2 개의 핀부(fin portion)(120P)를 포함할 수 있다. 핀부(120P)는 기판(102)의 주면에 대하여 대략 수직 방향으로 연장되고, 베이스부(120B)와 핀부(120P)와의 사이의 사잇각(θ11)은 대략 직각일 수 있다. 메모리 소자(100)에서, 1 개의 가열 전극층(120)은 2 개의 메모리 셀 필라(P1)에 의해 공유될 수 있다. 2 개의 메모리 셀 필라(P1)에 의해 공유되는 1 개의 가열 전극층(120) 위에는 제1 절연 스페이서(122) 및 갭필 절연막(124)이 차례로 적층되어 있다. 1 개의 가열 전극층(120)을 공유하는 2 개의 메모리 셀 필라(P1)는 제1 절연 스페이서(122) 및 갭필 절연막(124)에 의해 상호 절연될 수 있다. 제1 절연 스페이서(122)는 대략 U 자형 단면 형상을 가질 수 있다.
제1 절연 스페이서(122)는 복수의 제1 절연 벽부(116A) 및 복수의 제2 절연 벽부(116B)의 구성 물질과는 다른 식각 선택비를 가지는 물질로 이루어지고, 갭필 절연막(124)은 복수의 제1 절연 벽부(116A) 및 복수의 제2 절연 벽부(116B)의 구성 물질과 동일 또는 유사한 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 복수의 제1 절연 벽부(116A), 복수의 제2 절연 벽부(116B), 및 갭필 절연막(124)은 실리콘 질화막으로 이루어지고, 제1 절연 스페이서(122)는 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
가열 전극층(120)은 셋 또는 리셋 동작에서 저항성 메모리층(130)을 가열하는 기능을 할 수 있다. 가열 전극층(120)은 저항성 메모리층(130)과 반응하지 않으면서, 저항성 메모리층(130)이 상변화하기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 가열 전극층(120)은 금속, 금속 질화물, 합금, 또는 탄소 계열의 도전 물질로 이루어질 수 있다. 예를 들면, 가열 전극층(120)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 또는 이들의 조합으로 이루어질 수 있다.
도 3e는 저항성 메모리층(130)의 개략적인 사시도이다.
도 3a 내지 도 3e를 참조하면, 저항성 메모리층(130)은 가열 전극층(120)에 가까워질수록 점차 작아지는 폭을 가지도록 경사진 측벽(130S)을 가지는 웨지(wedge) 메모리부(130W)와, 상기 웨지 메모리부(130W)에 일체로 연결되고 상기 웨지 메모리부(130W)보다 더 큰 폭을 가지는 바디(body) 메모리부(130B)를 포함한다. 웨지 메모리부(130W)는 바디 메모리부(130B)로부터 가장 먼 바닥 접촉면(130C)을 가진다. 바닥 접촉면(130C)은 가열 전극층(120)의 핀부(120P) 중 제1 도전 라인(110)으로부터 가장 먼 탑 접촉면(120T)에 접할 수 있다.
웨지 메모리부(130W)의 경사진 측벽(130S)과 기판(102)의 주면(X-Y 평면)에 평행한 수평면(horizontal plane)과의 사이의 사잇각(θ12)은 예각일 수 있다. 일부 실시예들에서, 상기 사잇각(θ12)은 약 80° ∼ 88°의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다. 바디 메모리부(130B)는 기판(102)으로부터 멀어짐에 따라 대략 일정한 폭을 가질 수 있다.
저항성 메모리층(130)은 가열 시간에 따라 비정질(amorphous) 상태와 결정질(crystalline) 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예를 들면, 저항성 메모리층(130)은 저항성 메모리층(130)의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다.
일부 실시예들에서, 저항성 메모리층(130)은 상변화 물질로서 칼코게나이드 물질을 포함할 수 있다. 일부 실시예들에서, 저항성 메모리층(130)은 Ge-Sb-Te(GST)를 포함할 수 있다. 예를 들면, 저항성 메모리층(130)은 Ge-Sb-Te는 Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, 또는 Ge1Sb4Te7 등의 물질로 이루어질 수 있다. 저항성 메모리층(130)은 전술한 Ge-Sb-Te(GST) 외에도 다양한 칼코게나이드 물질을 포함할 수 있다. 예를 들면, 저항성 메모리층(130)은 칼코게나이드 물질로서, Si, Ge, Sb, Te, Bi, In, Sn, 및 Se 중에서 선택된 적어도 2 개의 원소를 포함하는 물질로 이루어질 수 있다. 일부 실시예들에서, 저항성 메모리층(130)은 B, C, N, O, P, 및 S 중에서 선택된 적어도 하나의 불순물을 더 포함할 수 있다. 상기 불순물에 의해 메모리 소자(100)의 구동 전류가 변화될 수 있다. 또한, 저항성 메모리층(130)은 금속을 더 포함할 수 있다. 예를 들면, 저항성 메모리층(130)은 Al, Ga, Zn, Ti, Cr, Mn, Fe, Co, Ni, Mo, Ru, Pd, Hf, Ta, Ir, Pt, Zr, Tl, Pd, 및 Po 중에서 선택된 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 저항성 메모리층(130)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있다. 상기 다층 구조를 이루는 복수의 층들의 수 또는 두께는 자유롭게 선택될 수 있다. 예를 들면, 저항성 메모리층(130)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(superlattice) 구조를 가질 수 있다.
저항성 메모리층(130)의 구성 물질은 상변화 물질에만 한정되는 것은 아니다. 저항성 메모리층(130)은 저항 변화 특성을 가지는 다양한 물질을 포함할 수 있다. 일부 실시예들에서, 저항성 메모리층(130)은 전이 금속 산화물을 포함할 수 있으며, 이 경우 메모리 소자(100)는 ReRAM (resistive RAM) 소자를 구성할 수 있다. 다른 일부 실시예들에서, 저항성 메모리층(130)은 자성체로 이루어지는 2 개의 전극과, 이들 2 개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ (magnetic tunnel junction) 구조를 가질 수 있으며, 이 경우 메모리 소자(100)는 MRAM (magnetic RAM)을 구성할 수 있다.
전극층(140)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 전극층(140)은 W, Ti, Ta, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, TiCSiN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 이들의 조합으로 이루어질 수 있다.
1 개의 메모리 셀 필라(P1)에서, 가열 전극층(120), 저항성 메모리층(130), 및 전극층(140)은 제1 절연 벽부(116A)의 측벽에 얼라인될 수 있다. 제1 절연 스페이서(122)는 가열 전극층(120)의 핀부(120P)와, 저항성 메모리층(130)의 웨지 메모리부(130W) 및 바디 메모리부(130B)에 접하도록 배치될 수 있다. 핀부(120P) 및 웨지 메모리부(130W)는 제1 절연 스페이서(122)를 사이에 두고 갭필 절연막(124)으로부터 이격되어 있다. 핀부(120P), 웨지 메모리부(130W), 및 바디 메모리부(130B)는 서로 수직으로 오버랩되도록 배치될 수 있다. 제1 절연 스페이서(122)는 가열 전극층(120)의 베이스부(120B)에 접하는 저면과, 저항성 메모리층(130)의 바디 메모리부(130B)에 접하는 상면을 가지며, 베이스부(120B) 및 바디 메모리부(130B)에 의해 제1 절연 스페이서(122)의 높이가 한정될 수 있다.
제1 절연 스페이서(122)는 가열 전극층(120)의 베이스부(120B)와 핀부(120P)와의 사이의 오목한 코너부(reentrant corner portion)(C1)를 채우도록 배치될 수 있다. 제1 절연 스페이서(122)는 제1 절연 스페이서(122)를 중심으로 그 양측에 있는 2 개의 웨지 메모리부(130W)의 경사진 측벽(130S)에 접하는 경사진 측벽(122S)를 가질 수 있다. 전극층(140)의 상면과 갭필 절연막(124)의 상면은 동일 평면상에서 연장될 수 있다.
복수의 메모리 셀 필라(P1)는 각각 전극층(140) 상에 차례로 적층된 제1 인터페이스층(152), 선택 소자층(154), 제2 인터페이스층(156), 및 전극층(160)으로 이루어지는 복수의 적층 구조체와, 상기 복수의 적층 구조체 각각의 사이를 채우는 절연막(162)을 더 포함할 수 있다.
제1 인터페이스층(152) 및 제2 인터페이스층(156)은 각각 전도성 재료, 예를 들면 탄소(C)로 이루어질 수 있다. 일부 실시예들에서, 제1 인터페이스층(152) 및 제2 인터페이스층(156)은 생략 가능하다. 선택 소자층(154)은 도 1에 예시한 선택 소자층(S)에 대응할 수 있다. 선택 소자층(154)은 비정질 상태의 칼코게나이드 스위칭 물질을 포함할 수 있다. 선택 소자층(154)은 선택 소자층(154)의 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다. 예를 들면, 선택 소자층(154)은 오보닉 문턱 스위칭(Ovonic Threshold Switching, OTS) 물질을 포함할 수 있다. 상기 OTS 물질은 칼코게나이드 스위칭 물질을 포함할 수 있다. 일부 실시예들에서, 선택 소자층(154)은 Si, Te, As, Ge, In, 또는 이들 원소의 조합을 포함할 수 있다. 선택 소자층(154)은 질소 원자(N)를 더 포함할 수 있다. 선택 소자층(154)의 구성 물질은 상기 예시한 바에 한정되지 않으며, 소자를 선택할 수 있는 기능을 할 수 있는 다양한 물질층을 포함할 수 있다. 전극층(160)에 대한 상세한 구성은 전극층(140)에 대하여 설명한 바와 대체로 동일하다. 절연막(162)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 2 내지 도 3e를 참조하여 설명한 메모리 소자(100)에서는 가열 전극층(120)에 포함된 핀부(120P)의 탑 접촉면(120T)과, 저항성 메모리층(130)에 포함된 웨지 메모리부(130W)의 바닥 접촉면(130C)이 접촉함으로써, 가열 전극층(120)과 저항성 메모리층(130)과의 접촉 면적을 최소화되고, 가열 전극층(120)을 통해 전류가 인가될 때 히팅 효율을 높일 수 있다. 따라서, 크로스 포인트 적층 구조의 메모리 소자에서 고집적화의 요구에 따라 메모리 소자를 구성하는 구성 요소들의 사이즈가 축소되어도 리셋 전류를 감소시켜 전력 소모를 최소화할 수 있으며, 스위칭 동작시의 히팅 효율을 높임으로써 신뢰성을 향상시킬 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 메모리 소자를 설명하기 위한 단면도이다.
도 4를 참조하면, 메모리 소자(100A)는 도 3a 및 도 3b에 예시한 메모리 소자(100)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(100A)의 복수의 메모리 셀 필라(P1A)에서는 제1 인터페이스층(152), 선택 소자층(154), 제2 인터페이스층(156), 및 전극층(160)이 차례로 적층된 복수의 적층 구조체와, 상기 복수의 적층 구조체 각각의 사이를 채우는 절연막(162)이 복수의 제1 도전 라인(110)과 복수의 가열 전극층(120)과의 사이에 개재되어 있다. 이에 따라 제1 인터페이스층(152)과 제1 도전 라인(110)이 접하고, 전극층(140)과 제2 도전 라인(170)이 접하는 구조를 가질 수 있다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 도면들로서, 도 5a는 도 2의 A - A' 선 단면, B1 - B1' 선 단면, 및 B2 - B2' 선 단면에 대응하는 부분들의 주요 구성들을 보여주는 단면도이다. 도 5b는 도 5a의 점선 영역(200X)을 확대하여 도시한 단면도이다.
도 5a 및 도 5b를 참조하면, 메모리 소자(200)는 도 3a 및 도 3b에 예시한 메모리 소자(100)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(200)에서, 복수의 제1 절연 벽부(216A)는 복수의 메모리 셀 필라(P2)에 대면하는 경사진 측벽(SW)을 가진다. 복수의 제1 절연 벽부(216A)는 기판(102)에 가까워질수록 X 방향의 폭이 더 커질 수 있다. 복수의 메모리 셀 필라(P2)에서, 가열 전극층(220)과, 저항성 메모리층(230)과, 전극층(240)은 제1 절연 벽부(216A)의 경사진 측벽(SW)에 접하여 경사진 측벽(SW)에 얼라인되고 서로 수직으로 오버랩되도록 배치될 수 있다.
도 5c는 가열 전극층(220)의 개략적인 사시도이고, 도 5d는 저항성 메모리층(230)의 개략적인 사시도이다.
도 5a 내지 도 5d를 참조하면, 가열 전극층(220), 저항성 메모리층(230), 및 전극층(240)은 각각 도 3a 내지 도 3e를 참조하여 가열 전극층(120), 저항성 메모리층(130), 및 전극층(140)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 가열 전극층(220)은 복수의 제1 도전 라인(110)과 평행하게 연장되는 베이스부(220B)와, 베이스부(220B)의 양단부로부터 기판(102)으로부터 멀어지는 방향으로 제1 절연 벽부(216A)의 경사진 측벽(SW)을 따라 연장되는 2 개의 경사진 핀부(220P)를 포함한다. 베이스부(220B)와 경사진 핀부(220P)와의 사이의 사잇각(θ21)은 둔각일 수 있다. 메모리 소자(200)에서, 1 개의 가열 전극층(220)은 2 개의 메모리 셀 필라(P2)에 의해 공유될 수 있다.
저항성 메모리층(230)은 가열 전극층(220)에 가까워질수록 점차 작아지는 폭을 가지도록 경사진 양 측벽(230S1, 230S2)을 가지는 웨지 메모리부(230W)와, 웨지 메모리부(230W)에 일체로 연결되고 웨지 메모리부(230W)보다 더 큰 폭을 가지는 바디 메모리부(230B)를 포함한다. 웨지 메모리부(230W)는 바디 메모리부(230B)로부터 가장 먼 바닥 접촉면(230C)을 가진다. 바닥 접촉면(230C)은 가열 전극층(220)의 핀부(220P) 중 제1 도전 라인(110)으로부터 가장 먼 탑 접촉면(220T)에 접할 수 있다. 핀부(220P), 웨지 메모리부(230W), 및 바디 메모리부(230B)는 서로 수직으로 오버랩되도록 배치될 수 있다.
웨지 메모리부(230W)의 경사진 양 측벽(230S1, 230S2)과 기판(102)의 주면(X-Y 평면)에 평행한 수평면과의 사이의 사잇각(θ22, θ23)은 예각일 수 있다. 측벽(230S1)과 상기 수평면과의 사이의 사잇각(θ22)과, 측벽(230S2)과 상기 수평면과의 사이의 사잇각(θ23)은 서로 동일한 크기를 가질 수도 있고, 서로 다른 크기를 가질 수도 있다.
메모리 소자(200)에서, 가열 전극층(220), 저항성 메모리층(230), 전극층(240), 제1 절연 벽부(216A), 및 제2 절연 벽부(216B)에 대한 보다 상세한 구성은 도 3a 내지 도 3c를 참조하여 가열 전극층(120), 저항성 메모리층(130), 전극층(140), 제1 절연 벽부(116A), 및 제2 절연 벽부(116B)에 대하여 설명한 바와 대체로 동일하다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 단면도이다.
도 6을 참조하면, 메모리 소자(200A)는 도 5a에 예시한 메모리 소자(200)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(200A)는 제2 방향(Y 방향)에서 복수의 메모리 셀 필라(P2A)의 폭을 한정하는 복수의 제2 절연 벽부(216C)을 포함한다. 복수의 제2 절연 벽부(216C)는 기판(102)으로부터 멀어질수록 제2 방향(Y 방향)에서의 폭이 점차 커지도록 경사진 측벽을 가질 수 있다. 이에 따라, 제2 방향(Y 방향)에서, 가열 전극층(220), 저항성 메모리층(230), 및 제2 전극층(240) 각각의 폭은 기판(102)에 가까워질수록 점차 커질 수 있다. 복수의 제2 절연 벽부(216C)에 대한 보다 상세한 설명은 도 3a 내지 도 3c를 참조하여 복수의 제2 절연 벽부(116B)에 대하여 설명한 바와 대체로 동일하다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 도면들로서, 도 7a는 도 2의 A - A' 선 단면, B1 - B1' 선 단면, 및 B2 - B2' 선 단면에 대응하는 부분들의 주요 구성들을 보여주는 단면도이다. 도 7b는 도 7a의 점선 영역(300X)을 확대하여 도시한 단면도이다.
도 7a 및 도 7b를 참조하면, 메모리 소자(300)는 도 5a 및 도 5b에 예시한 메모리 소자(200)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(300)에서, 복수의 제1 절연 벽부(216A) 및 복수의 제2 절연 벽부(216B) 각각의 상부는 경사진 측벽(216S)을 가질 수 있다. 그리고, 갭필 절연막(124)의 상부는 경사진 측벽(124S)을 가질 수 있다.
복수의 메모리 셀 필라(P3)는 각각 가열 전극층(220) 위에 차례로 적층된 저항성 메모리층(330) 및 전극층(340)을 포함한다. 저항성 메모리층(330) 및 전극층(340)은 각각 경사진 측벽(216S) 및 경사진 측벽(124S)에 접하여 얼라인될 수 있으며, 기판(102)으로부터 멀어짐에 따라 X 방향 및 Y 방향에서의 폭이 점차 커질 수 있다.
가열 전극층(220)은 도 5a 내지 도 5c를 참조하여 설명한 바와 같은 구성을 가진다. 저항성 메모리층(330) 및 전극층(340)은 도 3a 내지 도 3e를 참조하여 저항성 메모리층(130) 및 전극층(140)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 저항성 메모리층(330) 및 전극층(340)은 가열 전극층(220)에 가까워질수록 X 방향 및 Y 방향에서의 폭이 점차 작아질 수 있다.
도 7c는 저항성 메모리층(330)의 개략적인 사시도이다.
도 7a 내지 도 7c를 참조하면, 저항성 메모리층(330)은 경사진 양 측벽(330S1, 330S2)을 가지는 웨지 메모리부(330W)와, 웨지 메모리부(330W)에 일체로 연결되고 웨지 메모리부(330W)보다 더 큰 폭을 가지는 바디 메모리부(330B)를 포함할 수 있다. 웨지 메모리부(330W)는 바디 메모리부(330B)로부터 가장 먼 바닥 접촉면(330C)을 가진다. 바닥 접촉면(330C)은 가열 전극층(220)의 핀부(220P)에 포함된 탑 접촉면(220T)(도 5c 참조)에 접할 수 있다. 가열 전극층(220)의 핀부(220P), 저항성 메모리층(330)의 웨지 메모리부(330W) 및 바디 메모리부(330B)는 서로 수직으로 오버랩되도록 배치될 수 있다.
웨지 메모리부(330W)의 경사진 양 측벽(330S1, 330S2)과 기판(102)의 주면(X-Y 평면)에 평행한 수평면과의 사이의 사잇각(θ32, θ33)은 예각일 수 있다. 일부 실시예들에서, 측벽(330S1)과 상기 수평면과의 사이의 사잇각(θ32)과 측벽(330S2)과 상기 수평면과의 사이의 사잇각(θ33)은 서로 동일한 크기를 가질 수도 있고, 서로 다른 크기를 가질 수도 있다. 바디 메모리부(330B)는 경사진 측벽(BS3)을 포함할 수 있다.
메모리 소자(300)에서, 저항성 메모리층(330) 및 전극층(340)에 대한 보다 상세한 구성은 도 3a 내지 도 3c를 참조하여 저항성 메모리층(130) 및 전극층(140)에 대하여 설명한 바와 대체로 동일하다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 도면들로서, 도 8a는 도 2의 A - A' 선 단면, B1 - B1' 선 단면, 및 B2 - B2' 선 단면에 대응하는 부분들의 주요 구성들을 보여주는 단면도이다. 도 8b는 도 8a의 점선 영역(400X)을 확대하여 도시한 단면도이다.
도 8a 및 도 8b를 참조하면, 메모리 소자(400)는 도 5a 및 도 5b에 예시한 메모리 소자(200)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(400)에서, 복수의 제1 절연 벽부(216A) 각각의 사이의 공간에 있는 가열 전극층(220)은 서로 이격되어 있는 한 쌍의 분리된 가열 전극층(220R1, 220R2)을 포함한다. 한 쌍의 분리된 가열 전극층(220R1, 220R2)은 각각 서로 다른 메모리 셀 필라(P4)를 구성한다.
한 쌍의 분리된 가열 전극층(220R1, 220R2) 사이에는 제1 도전 라인(110)에 접하는 갭필 절연막(124)이 개재되어 있다. 분리된 가열 전극층(220R1)과 갭필 절연막(124)과의 사이, 및 분리된 가열 전극층(220R2)과 갭필 절연막(124)과의 사이에는 각각 분리된 절연 스페이서(122SP)가 개재되어 있다. 분리된 절연 스페이서(122SP)는 한 쌍의 분리된 가열 전극층(220R1, 220R2) 중 어느 하나와, 저항성 메모리층(230)의 웨지 메모리부(230W) 및 바디 메모리부(230B)에 접해 있다. 분리된 절연 스페이서(122SP)에 대한 보다 상세한 구성은 도 3a 내지 도 3c를 참조하여 제1 절연 스페이서(122)에 대하여 설명한 바와 대체로 동일하다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 도면들로서, 도 9a에는 도 2의 A - A' 선 단면도와, A - A' 선 단면도 중 "9Y1" 및 "9Y2"로 표시된 선들을 따르는 Y 방향 단면도들이 예시되어 있다. 도 9b는 도 9a의 점선 영역(500X)을 확대하여 도시한 단면도이다.
도 9a 및 도 9b를 참조하면, 메모리 소자(500)는 도 5a 및 도 5b에 예시한 메모리 소자(200)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(500)에서, 복수의 메모리 셀 필라(P5)는 제1 절연 벽부(216A)의 경사진 측벽(SW)을 덮는 제1 절연 스페이서(512)와, 제1 도전 라인(110) 위에 차례로 적층된 가열 전극층(520), 저항성 메모리층(530), 및 전극층(540)을 포함한다. 가열 전극층(520)은 베이스부(520B) 및 핀부(520P)를 가진다. 저항성 메모리층(530)은 웨지 메모리부(530W) 및 바디 메모리부(530B)를 가진다. 웨지 메모리부(530W)는 핀부(520P)에 접한다. 핀부(520P)와 웨지 메모리부(530W)는 제1 절연 스페이서(512)를 사이에 두고 제1 절연 벽부(216A)로부터 이격되어 있고, 바디 메모리부(530B)는 제1 절연 벽부(216A)에 접한다. 핀부(520P)와 웨지 메모리부(530W)는 갭필 절연막(124)에 접해 있다. 핀부(520P), 웨지 메모리부(530W), 및 바디 메모리부(530B)는 서로 수직으로 오버랩되도록 배치될 수 있다.
복수의 제1 절연 벽부(216A) 및 복수의 제2 절연 벽부(216B) 각각의 상부는 경사진 측벽(216S)을 가질 수 있다. 그리고, 갭필 절연막(124)의 상부는 경사진 측벽(124S)을 가질 수 있다. 저항성 메모리층(530) 및 전극층(540)은 각각 경사진 측벽(216S) 및 경사진 측벽(216S)에 접하여 얼라인될 수 있으며, 기판(102)으로부터 멀어짐에 따라 X 방향 및 Y 방향에서의 폭이 점차 커질 수 있다.
제1 절연 스페이서(512)는 핀부(520P)의 양 측벽 중 베이스부(520B)의 반대측을 향하는 측벽을 덮는 부분과, 웨지 메모리부(530W)를 덮는 부분을 포함할 수 있다. 제1 절연 스페이서(512)는 제1 도전 라인(110)에 접하는 저면과, 바디 메모리부(530B)에 접하는 상면을 가지며, 제1 도전 라인(110) 및 바디 메모리부(530B)에 의해 제1 절연 스페이서(512)의 높이가 한정될 수 있다.
제1 절연 스페이서(512), 가열 전극층(520), 저항성 메모리층(530), 및 전극층(540)에 대한 보다 상세한 구성은 도 3a 내지 도 3c를 참조하여 제1 절연 스페이서(122), 가열 전극층(120), 저항성 메모리층(130), 및 전극층(140)에 대하여 설명한 바와 대체로 동일하다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 도면들로서, 도 10a에는 도 2의 A - A' 선 단면도와, A - A' 선 단면도 중 "10Y1" 및 "10Y2"로 표시된 선들을 따르는 Y 방향 단면도들이 예시되어 있다. 도 10b는 도 10a의 점선 영역(600X)을 확대하여 도시한 단면도이다.
도 10a 및 도 10b를 참조하면, 메모리 소자(600)는 도 5a 및 도 5b에 예시한 메모리 소자(200)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(600)에서, 복수의 메모리 셀 필라(P6)는 제1 절연 벽부(216A)의 경사진 측벽(SW)을 덮는 제1 절연 스페이서(612)와, 갭필 절연막(124)의 하부를 포위하는 제2 절연 스페이서(614)와, 제1 도전 라인(110) 위에 차례로 적층된 가열 전극층(620), 저항성 메모리층(630), 및 전극층(640)을 포함한다.
가열 전극층(620)은 베이스부(620B) 및 핀부(620P)를 가진다. 저항성 메모리층(630)은 웨지 메모리부(630W) 및 바디 메모리부(630B)를 가진다. 웨지 메모리부(630W)는 핀부(620P)에 접한다. 핀부(620P)와 웨지 메모리부(630W)는 제1 절연 스페이서(612)와 제2 절연 스페이서(614)와의 사이에 개재되어 있다. 핀부(620P)와 웨지 메모리부(630W)는 제1 절연 스페이서(612)를 사이에 두고 제1 절연 벽부(216A)로부터 이격되어 있고, 제2 절연 스페이서(614)를 사이에 두고 갭필 절연막(124)으로부터 이격되어 있다. 제1 절연 스페이서(612)는 저항성 메모리층(630)의 웨지 메모리부(630W)에 대면하는 경사진 측벽(612S)을 가지고, 제2 절연 스페이서(614)는 웨지 메모리부(630W)에 대면하는 경사진 측벽(614S)을 가진다. 저항성 메모리층(630)의 바디 메모리부(630B)는 제1 절연 벽부(216A) 및 갭필 절연막(124)에 접한다. 핀부(620P), 웨지 메모리부(630W), 및 바디 메모리부(630B)는 서로 수직으로 오버랩되도록 배치될 수 있다.
저항성 메모리층(630) 및 전극층(640)은 복수의 제1 절연 벽부(216A) 및 복수의 제2 절연 벽부(216B)의 경사진 측벽(216S)과 갭필 절연막(124)의 경사진 측벽(124S)에 접하여 얼라인될 수 있으며, 기판(102)으로부터 멀어짐에 따라 X 방향 및 Y 방향에서의 폭이 점차 커질 수 있다.
제1 절연 스페이서(612)는 제1 도전 라인(110)에 접하는 저면과, 바디 메모리부(630B)에 접하는 상면을 가질 수 있다. 제1 도전 라인(110) 및 바디 메모리부(630B)에 의해 제1 절연 스페이서(612)의 높이가 한정될 수 있다. 제2 절연 스페이서(614)는 베이스부(620B)에 접하는 저면과, 바디 메모리부(630B)에 접하는 상면을 가질 수 있다. 베이스부(620B) 및 바디 메모리부(630B)에 의해 제2 절연 스페이서(614)의 높이가 한정될 수 있다. 제1 절연 스페이서(612) 및 제2 절연 스페이서(614)는 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
가열 전극층(620), 저항성 메모리층(630), 및 전극층(640)에 대한 보다 상세한 구성은 도 3a 내지 도 3c를 참조하여 가열 전극층(120), 저항성 메모리층(130), 및 전극층(140)에 대하여 설명한 바와 대체로 동일하다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 사시도이다.
도 11을 참조하면, 메모리 소자(700)는 기판(102) 상에 제1 방향 (X 방향)으로 상호 평행하게 연장되는 복수의 하부 워드 라인(710), 제2 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 공통 비트 라인(720), 및 제1 방향 (X 방향)으로 상호 평행하게 연장되는 복수의 상부 워드 라인(730)을 포함할 수 있다. 복수의 하부 워드 라인(710) 및 복수의 공통 비트 라인(720)은 도 3a 및 도 3b에 예시한 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(170)에 대응할 수 있다.
복수의 하부 워드 라인(710)과 복수의 공통 비트 라인(720)과의 사이의 복수의 교차 지점에는 각각 복수의 제1 메모리 셀(MC1)이 배치될 수 있다. 복수의 공통 비트 라인(720)과 복수의 상부 워드 라인(730)과의 사이의 복수의 교차 지점에는 각각 복수의 제2 메모리 셀(MC2)이 배치될 수 있다.
복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)은 각각 도 5a 및 도 5b를 참조하여 설명한 메모리 셀 필라(P2)로 이루어질 수 있다.
메모리 소자(700)에서, 복수의 제1 메모리 셀(MC1)의 형상과 복수의 제2 메모리 셀(MC2)의 형상이 서로에 대하여 90° 회전 이동된 합동(congruence) 형상을 가질 수 있다. 제1 메모리 셀(MC1)에 대한 제2 메모리 셀(MC2)의 회전 각도는 도 11에 예시한 바에 한정되는 것은 아니며, 필요에 따라 다양하게 선택될 수 있다.
도 11에는 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)이 각각 도 5a 및 도 5b에 예시한 메모리 셀 필라(P2)로 구성된 것으로 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)은 각각 도 3a 내지 도 10b에 예시한 메모리 셀 필라(P1, P2, P3, P4, P5, P6), 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 구조들 중에서 선택되는 메모리 셀 필라로 구성될 수 있다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 도면들로서, 도 12a는 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자(800)의 요부 구성을 보여주는 사시도이고, 도 12b는 도 12a의 A - A' 선 단면의 주요 구성들을 보여주는 단면도이다. 도 12a 및 도 12b에 있어서, 도 5a 및 도 5b에서와 동일한 참조부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12a 및 도 12b를 참조하면, 메모리 소자(800)는 기판(102) 상에 형성된 구동 회로 영역(810)을 포함하고, 구동 회로 영역(810) 상에 메모리 셀들이 배치되는 COP (Cell On Peri) 구조를 가진다.
보다 상세히 설명하면, 메모리 소자(800)는 기판(102) 상의 제1 레벨에 형성된 구동 회로 영역(810)과, 기판(102) 상의 상기 제1 레벨보다 높은 레벨에 형성된 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)을 포함한다.
구동 회로 영역(810)은 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)을 구동하기 위한 주변 회로들 또는 구동 회로들이 배치되는 영역들일 수 있다. 구동 회로 영역(810)에 배치되는 주변 회로들은 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)의 구동을 위해 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 일부 실시예들에서, 상기 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등을 포함할 수 있다.
도 12b에 예시한 바와 같이, 기판(102)에는 소자 분리막(103)에 의해 활성 영역(AC)이 정의될 수 있다. 기판(102)의 활성 영역(AC) 위에는 구동 회로 영역(810)을 구성하는 복수의 트랜지스터(TR)가 형성될 수 있다. 복수의 트랜지스터(TR)는 각각 게이트(G), 게이트 절연막(GD), 및 소스/드레인 영역(SD)을 포함할 수 있다. 게이트(G)의 양 측벽은 절연 스페이서(806)로 덮일 수 있고, 게이트(G) 및 절연 스페이서(806) 위에 식각 정지막(808)이 형성될 수 있다. 식각 정지막(808)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 식각 정지막(808) 상에 복수의 층간절연막(812A, 812B, 812C)이 순차적으로 적층될 수 있다. 복수의 층간절연막(812A, 812B, 812C)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
구동 회로 영역(810)은 복수의 트랜지스터(TR)에 전기적으로 연결되는 다층 배선 구조(814)를 포함한다. 다층 배선 구조(814)는 복수의 층간절연막(812A, 812B, 812C)에 의해 상호 절연될 수 있다. 다층 배선 구조(814)는 기판(102) 상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 콘택(816A), 제1 배선층(818A), 제2 콘택(816B), 및 제2 배선층(818B)을 포함할 수 있다. 제1 배선층(818A) 및 제2 배선층(818B)은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 도 12a 및 도 12b에서, 다층 배선 구조(814)가 제1 배선층(818A) 및 제2 배선층(818B)을 포함하는 2 층의 배선 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 구동 회로 영역(810)의 레이아웃, 게이트(G)의 종류 및 배열에 따라 다층 배선 구조(814)가 3 층 또는 그 이상의 다층 배선 구조를 가질 수도 있다.
복수의 층간절연막(812A, 812B, 812C) 상에는 층간절연막(104)이 형성될 수 있다. 도시하지는 않았으나, 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)과 구동 회로 영역(810)과의 사이에 연결되는 배선 구조물(도시 생략)이 층간절연막(104)을 관통하여 배치될 수 있다.
메모리 소자(800)에서, 구동 회로 영역(810) 상부에 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)이 배치됨에 따라 메모리 소자(800)의 집적도가 더욱 높아질 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자들의 제조 방법에 대하여 상세히 설명한다.
도 13a 내지 도 13n은 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13n을 참조하여 도 3a 및 도 3b에 예시한 메모리 소자(100)의 예시적인 제조 방법을 설명한다. 도 13a 내지 도 13n에는 도 3a의 A - A' 선 단면, B1 - B1' 선 단면, 및 B2 - B2' 선 단면에 대응하는 부분들의 주요 구성들이 공정 순서에 따라 도시되어 있다.
도 13a를 참조하면, 기판(102)상에 층간절연막(104)을 형성하고, 층간절연막(104) 위에 복수의 제1 도전 라인(110)과 이들 복수의 제1 도전 라인(110) 각각의 사이를 절연하는 복수의 제1 절연 패턴(112)을 형성한다. 복수의 제1 도전 라인(110)은 한 방향, 예를 들면 X 방향으로 연장되도록 형성될 수 있다.
도 13b를 참조하면, 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112) 위에 복수의 제1 절연 벽부(116A)를 형성한다.
복수의 제1 절연 벽부(116A)는 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 제1 절연 벽부(116A)의 양 측벽은 대략 수직 방향 (Z 방향)으로 연장될 수 있다. 복수의 제1 절연 벽부(116A)는 질화막 또는 산화막으로 이루어질 수 있다. 예를 들면, 복수의 제1 절연 벽부(116A)는 실리콘 질화막을 포함할 수 있다.
복수의 제1 절연 벽부(116A)는 각각 X 방향에서 제1 폭(W1)을 가질 수 있으며, 제1 간격(G1)을 사이에 두고 서로 이격되도록 배치될 수 있다. 제1 간격(G1)은 제1 폭(W1)의 약 3 배 일 수 있다. 제1 간격(G1)은 복수의 메모리 셀 필라(P1)(도 3a 내지 도 3c 참조)를 형성하는 데 필요한 물질들이 매립되는 매립 공간을 제공할 수 있다. 복수의 제1 절연 벽부(116A) 각각의 사이에서 제1 간격(G1)을 통해 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112)이 노출될 수 있다.
도 13c를 참조하면, 복수의 제1 절연 벽부(116A), 복수의 제1 도전 라인(110), 및 복수의 제1 절연 패턴(112) 각각의 노출 표면을 컨포멀(conformal)하게 덮는 예비 가열 전극층(120L) 및 제1 절연 스페이서층(122L)을 형성한 후, 제1 절연 스페이서층(122L) 위에서 복수의 제1 절연 벽부(116A) 각각의 사이의 공간을 채우는 예비 갭필 절연막(124L)을 형성한다.
예비 가열 전극층(120L), 제1 절연 스페이서층(122L), 및 예비 갭필 절연막(124L)의 구성 물질은 도 3a 내지 도 3c를 참조하여 가열 전극층(120), 제1 절연 스페이서(122), 및 갭필 절연막(124)의 구성 물질에 대하여 설명한 바와 같다. 제1 절연 스페이서층(122L) 및 예비 갭필 절연막(124L)은 식각 선택비가 서로 다른 물질로 이루어질 수 있다. 예를 들면, 제1 절연 스페이서층(122L)은 실리콘 산화막으로 이루어지고, 예비 갭필 절연막(124L)은 실리콘 질화막으로 이루어질 수 있다.
도 13d를 참조하면, 복수의 제1 절연 벽부(116A) 각각의 상면이 노출되도록 복수의 제1 절연 벽부(116A) 상부의 불필요한 부분들을 제거하여, 예비 가열 전극층(120L), 제1 절연 스페이서층(122L), 및 예비 갭필 절연막(124L)이 복수의 제1 절연 벽부(116A) 각각의 사이에만 남도록 한다. 상기 불필요한 부분들을 제거하는 동안 복수의 제1 절연 벽부(116A), 예비 가열 전극층(120L), 제1 절연 스페이서층(122L), 및 예비 갭필 절연막(124L) 각각의 두께가 낮아질 수 있다. 상기 불필요한 부분들을 제거하기 위하여, CMP (chemical mechanical polishing) 또는 에치백 (etchback) 공정을 수행할 수 있다.
도 13e를 참조하면, 복수의 마스크 패턴(M1)을 형성하고, 복수의 마스크 패턴(M1)을 식각 마스크로 이용하여 도 13d의 결과물을 식각하여, 복수의 제1 절연 벽부(116A), 예비 가열 전극층(120L), 제1 절연 스페이서층(122L), 및 예비 갭필 절연막(124L)을 포함하는 라인 형상의 복수의 적층 구조물을 형성한다. 상기 복수의 적층 구조물 각각의 사이의 라인 공간(LS1)을 통해 복수의 제1 절연 패턴(112)이 노출될 수 있다.
복수의 마스크 패턴(M1)은 복수의 제1 도전 라인(110)과 동일하게 X 방향으로 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어질 수 있다. 복수의 마스크 패턴(M1)은 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 13f를 참조하면, 도 13e의 결과물로부터 복수의 마스크 패턴(M1)을 제거한 후, 복수의 적층 구조물 각각의 사이의 라인 공간(LS1)을 채우는 복수의 제2 절연 벽부(116B)를 형성한다. 복수의 제2 절연 벽부(116B)의 양 측벽은 대략 수직 방향 (Z 방향)으로 연장될 수 있다. 복수의 제2 절연 벽부(116B)를 형성하기 위하여, 도 13e의 결과물 상에 복수의 라인 공간(LS1)을 채우기에 충분한 두께의 절연막을 형성한 후, 복수의 제1 절연 벽부(116A), 예비 가열 전극층(120L), 제1 절연 스페이서층(122L), 및 예비 갭필 절연막(124L)의 상면들이 노출되도록 상기 절연막의 불필요한 부분을 CMP 또는 에치백에 의해 제거할 수 있다. 상기 절연막의 불필요한 부분을 제거하는 동안 복수의 제1 절연 벽부(116A), 예비 가열 전극층(120L), 제1 절연 스페이서층(122L), 및 예비 갭필 절연막(124L)의 높이가 낮아질 수 있다.
복수의 제2 절연 벽부(116B)는 각각 Y 방향에서 제2 폭(W2)을 가질 수 있으며, 제2 간격(G2)을 사이에 두고 서로 이격되도록 배치될 수 있다. 제2 간격(G2)은 예비 가열 전극층(120L)의 Y 방향을 따르는 폭에 대응할 수 있다.
도 13g를 참조하면, 도 13f의 결과물에서 제1 절연 스페이서층(122L) 중 상부로부터 일부 두께만큼 선택적으로 식각하는 제1 식각 공정을 수행하여 제1 절연 스페이서층(122L)의 높이를 낮춘다.
상기 제1 식각 공정은 제1 절연 벽부(116A), 제2 절연 벽부(116B), 예비 가열 전극층(120L), 및 갭필 절연막(124)의 식각 선택비와, 상기 제1 절연 스페이서층(122L)의 식각 선택비 차이를 이용하여 수행될 수 있다. 제1 절연 스페이서층(122L)이 실리콘 산화막으로 이루어진 경우, 상기 제1 식각 공정은 DHF (dilute HF) 용액을 이용하는 습식 식각 공정으로 이루어질 수 있다.
상기 제1 식각 공정을 수행하는 동안 제1 절연 스페이서층(122L)의 높이를 조절함으로써 후속 공정에서 형성되는 저항성 메모리층(130) 및 전극층(140)의 높이가 결정될 수 있다.
도 13h를 참조하면, 도 13g의 결과물에서 예비 가열 전극층(120L) 중 상측 일부를 선택적으로 식각하는 제2 식각 공정을 수행하여 제1 절연 스페이서층(122L)의 상면 레벨보다 더 낮은 레벨의 상면을 가지는 가열 전극층(120)을 형성한다. 상기 제2 식각 공정을 수행하는 동안, 상기 제2 식각 공정의 식각 분위기에 함께 노출되는 제1 절연 스페이서층(122L)의 일부를 함께 제거하여 제1 절연 스페이서층(122L)로부터 경사진 측벽(122S)을 가지는 제1 절연 스페이서(122)를 형성한다.
상기 제2 식각 공정은 제1 절연 스페이서층(122L)과 예비 가열 전극층(120L)의 식각 선택비 차이를 이용하여 수행될 수 있다. 일부 실시예들에서, 예비 가열 전극층(120L)이 TiN으로 이루어지는 경우, 상기 제2 식각 공정은 NH4OH, H2O2, 및 H2O를 포함하는 SC1 에천트를 이용하는 습식 식각 공정으로 이루어질 수 있다.
도 13i를 참조하면, 가열 전극층(120)의 위에서 제1 절연 스페이서(122), 복수의 제1 절연 벽부(116A), 및 복수의 제2 절연 벽부(116B)에 의해 한정되는 공간을 채우면서 복수의 제1 절연 벽부(116A) 및 복수의 제2 절연 벽부(116B)를 덮는 예비 저항성 메모리층(130L)을 형성한다. 예비 저항성 메모리층(130L)은 저항성 메모리층(130)의 구성 물질로 이루어질 수 있다.
예비 저항성 메모리층(130L)을 형성하는 데 있어서, 가열 전극층(120)이 매우 작은 두께를 가지는 경우에도 제1 절연 스페이서(122), 복수의 제1 절연 벽부(116A), 및 복수의 제2 절연 벽부(116B)에 의해 한정되는 공간에서 가열 전극층(120)의 상면에 이르는 비교적 좁은 공간의 폭이 경사진 측벽(122S)에 의해 확대되어 예비 저항성 메모리층(130L)의 구성 물질이 가열 전극층(120)의 상면의 바로 위의 공간에서 보이드(void) 등과 같은 매립 불량을 초래하는 일 없이 안정적으로 매립될 수 있다. 따라서, 가열 전극층(120)이 매우 작은 두께를 가지는 경우에도 가열 전극층(120)의 상부에서 경사진 측벽(122S)에 의해 매립 공정에 유리한 홀 구조가 제공됨으로써 가열 전극층(120)의 상면에 접하는 예비 저항성 메모리층(130L)을 형성하기 위한 퇴적 공정이 용이하게 수행될 수 있다.
도 13j를 참조하면, 도 13i의 결과물에서 예비 저항성 메모리층(130L)을 상부로부터 일부 제거하여, 복수의 제1 절연 벽부(116A) 및 복수의 제2 절연 벽부(116B) 각각의 상면 레벨보다 더 낮은 레벨의 상면을 가지는 저항성 메모리층(130)을 형성한다. 저항성 메모리층(130)의 상부에는 복수의 제1 절연 벽부(116A) 및 복수의 제2 절연 벽부(116B)에 의해 한정되는 공간이 남을 수 있다.
도 13k를 참조하면, 저항성 메모리층(130)의 상부에서 복수의 제1 절연 벽부(116A) 및 복수의 제2 절연 벽부(116B)에 의해 한정되는 공간을 채우는 전극층(140)을 형성한다.
전극층(140)을 형성하기 위하여, 전극층(140) 형성에 필요한 도전 물질을 복수의 제1 절연 벽부(116A) 및 복수의 제2 절연 벽부(116B)에 의해 한정되는 공간을 채우기에 충분한 두께로 퇴적한 후, 얻어진 결과물을 평탄화하여 복수의 제1 절연 벽부(116A) 및 복수의 제2 절연 벽부(116B) 각각의 상면을 노출시킬 수 있다.
도 13l을 참조하면, 전극층(140)이 형성된 결과물상에 예비 제1 인터페이스층(152L), 예비 선택 소자층(154L), 예비 제2 인터페이스층(156L), 및 예비 전극층(160L)을 차례로 형성한다.
도 13m을 참조하면, 예비 제1 인터페이스층(152L), 예비 선택 소자층(154L), 예비 제2 인터페이스층(156L), 및 예비 전극층(160L)을 패터닝하여 제1 인터페이스층(152), 선택 소자층(154), 제2 인터페이스층(156), 및 전극층(160)이 차례로 적층된 복수의 적층 구조체를 형성한 후, 상기 복수의 적층 구조체 각각의 사이를 채우는 절연막(162)을 형성한다. 상기 복수의 적층 구조체는 복수의 전극층(140) 위에서 복수의 메모리 셀(MC)(도 2 참조)에 대응하는 위치에 하나씩 배치되어, 평면에서 볼 때 매트릭스 형상으로 배열될 수 있다.
도 13n을 참조하면, 도 13m의 결과물 상에 복수의 제2 도전 라인(170) 및 복수의 제2 절연 패턴(172)를 형성하여 메모리 소자(100)를 형성할 수 있다.
도 13a 내지 도 13m을 참조하여 설명한 메모리 소자(100)의 제조 방법에 의하면, 메모리 소자(100)에서 리셋 전류를 감소시켜 전력 소모를 최소화하기 위하여 가열 전극층(120)을 매우 작은 두께로 형성하고, 가열 전극층(120)에 최소한의 접촉 면적을 통해 접하는 저항성 메모리층(130)의 웨지 메모리부(130W)(도 3e 참조)를 형성하는 데 있어서, 가열 전극층(120)의 상면에 이르는 공간의 폭이 경사진 측벽(122S)에 의해 확대되어 복수의 제1 절연 벽부(116A) 및 복수의 제2 절연 벽부(116B)에 의해 한정되는 공간 내에서 저항성 메모리층(130)의 웨지 메모리부(130W)를 형성하기 위한 퇴적 공정이 안정적으로 용이하게 수행될 수 있다. 따라서, 메모리 소자(100)의 고집적화 및 다운 스케일링에 따라 고도로 미세화된 메모리 소자(100)의 메모리 셀(MC)에서 매우 작은 두께의 가열 전극층(120)과 저항성 메모리층(130)의 웨지 메모리부(130W)(도 3e 참조)가 접촉되는 구조를 용이하게 구현함으로써, 전력 소모를 최소화할 수 있는 메모리 소자(100)를 용이하게 제조할 수 있다.
이상, 도 13a 내지 도 13n을 참조하여 도 3a 및 도 3e에 예시한 메모리 소자(100)의 제조 방법에 대하여 설명하였으나, 도 13a 내지 도 13n을 참조하여 설명한 공정, 또는 이로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 방법들을 이용하여 도 4 내지 도 12b에 예시한 메모리 소자(100A, 200, 200A, 300, 400, 500, 600, 700, 800), 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 메모리 소자들을 제조할 수 있다.
예를 들면, 도 4에 예시한 메모리 소자(100A)를 제조하기 위하여, 도 13a를 참조하여 설명한 바와 같은 방법으로 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112)을 형성한 후, 도 13l 및 도 13m을 참조하여 설명한 공정들을 수행하여 복수의 제1 도전 라인(110)의 바로 위에 제1 인터페이스층(152), 선택 소자층(154), 제2 인터페이스층(156), 및 전극층(160)이 차례로 적층된 복수의 적층 구조체와, 상기 복수의 적층 구조체 각각의 사이를 채우는 절연막(162)을 형성할 수 있다. 그 후, 도 13b 내지 도 13k를 참조하여 설명한 공정들을 수행하여 상기 복수의 적층 구조체 상에서 복수의 제1 절연 벽부(116A) 및 복수의 제2 절연 벽부(116B)에 의해 한정되는 공간 내에 차례로 배치되는 가열 전극층(120), 저항성 메모리층(130), 및 전극층(140)을 포함하는 구조물을 형성할 수 있다. 그 후, 도 13n을 참조하여 설명한 바와 같은 방법으로 복수의 전극층(140)에 직접 연결되는 복수의 제2 도전 라인(170)과, 복수의 제2 도전 라인(170) 각각의 사이를 절연하는 복수의 제2 절연 패턴(172)을 형성할 수 있다.
도 14a 내지 도 14f는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 내지 도 14f를 참조하여 도 5a에 예시한 메모리 소자(200)의 예시적인 제조 방법을 설명한다. 도 14a 내지 도 14f에는 도 3a의 A - A' 선 단면에 대응하는 부분의 주요 구성들이 공정 순서에 따라 도시되어 있다.
도 14a를 참조하면, 도 13a를 참조하여 설명한 바와 같은 방법으로 기판(102)상의 층간절연막(104) 위에 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112)을 형성한 후, 도 13b를 참조하여 설명한 바와 유사한 방법으로 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112) 위에 복수의 제1 절연 벽부(216A)를 형성한다. 복수의 제1 절연 벽부(216A)는 경사진 측벽(SW)을 가지는 것을 제외하고 도 13b에 예시한 복수의 제1 절연 벽부(116A)와 대체로 동일한 구성을 가진다. 경사진 측벽(SW)을 가지는 복수의 제1 절연 벽부(216A)는 기판(102)에 가까워질수록 X 방향의 폭이 더 커질 수 있다.
도 14b를 참조하면, 도 13c 내지 도 13f를 참조하여 설명한 바와 유사한 방법으로, 복수의 제1 절연 벽부(216A) 각각의 사이의 공간에 예비 가열 전극층(220L), 제1 절연 스페이서층(122L), 및 갭필 절연막(124)을 형성한다. 예비 가열 전극층(220L)은 베이스부(220B)와 베이스부(220B)의 양단부로부터 기판(102)으로부터 멀어지는 방향으로 경사진 측벽(SW)을 따라 연장되는 경사진 핀부(220P)를 포함하도록 형성되는 것을 제외하고, 도 13f에 예시한 예비 가열 전극층(120L)과 대체로 동일한 구성을 가질 수 있다.
도 14c를 참조하면, 도 13g를 참조하여 설명한 바와 유사한 방법으로, 도 14b의 결과물에서 제1 절연 스페이서층(122L) 중 상부로부터 일부 두께만큼 선택적으로 식각하는 제1 식각 공정을 수행하여 제1 절연 스페이서층(122L)의 높이를 낮춘다.
도 14d를 참조하면, 도 13h를 참조하여 설명한 바와 유사한 방법으로, 도 14c의 결과물에서 예비 가열 전극층(220L) 중 상측 일부를 선택적으로 식각하는 제2 식각 공정을 수행하여 제1 절연 스페이서층(122L)의 상면 레벨보다 더 낮은 레벨의 상면을 가지는 가열 전극층(220)을 형성한다. 가열 전극층(220)을 형성하기 위한 제2 식각 공정을 수행하는 동안, 상기 제2 식각 공정의 식각 분위기에 함께 노출되는 제1 절연 스페이서층(122L)의 일부를 함께 제거하여 제1 절연 스페이서층(122L)로부터 경사진 측벽(122S)을 가지는 제1 절연 스페이서(122)를 형성한다.
도 14e를 참조하면, 도 13i 내지 도 13k를 참조하여 저항성 메모리층(130) 및 전극층(140) 형성 방법에 대하여 설명한 바와 유사한 방법으로, 가열 전극층(220) 위에 저항성 메모리층(230) 및 전극층(240)을 형성한다.
도 14f를 참조하면, 도 13l 및 도 13m을 참조하여 설명한 바와 같은 방법으로, 제1 인터페이스층(152), 선택 소자층(154), 제2 인터페이스층(156), 및 전극층(160)이 차례로 적층된 복수의 적층 구조체와, 상기 복수의 적층 구조체 각각의 사이를 채우는 절연막(162)을 형성한다. 그 후, 도 13n을 참조하여 설명한 바와 같은 방법으로 복수의 제2 도전 라인(170) 및 복수의 제2 절연 패턴(172)를 형성하여 메모리 소자(200)를 형성할 수 있다.
도 14a 내지 도 14f를 참조하여 설명한 메모리 소자(200)의 제조 방법에 의하면, 메모리 소자(200)에서 리셋 전류를 감소시켜 전력 소모를 최소화하기 위하여 가열 전극층(220)을 매우 작은 두께로 형성하고, 가열 전극층(220)에 최소한의 접촉 면적을 통해 접하는 저항성 메모리층(230)의 웨지 메모리부(230W)(도 5d 참조)를 형성하는 데 있어서, 가열 전극층(220)의 상면에 이르는 공간의 폭이 경사진 측벽(122S)에 의해 확대되어, 저항성 메모리층(230)의 웨지 메모리부(230W)를 형성하기 위한 퇴적 공정이 안정적으로 용이하게 수행될 수 있다. 따라서, 메모리 소자(200)의 전력 소모를 최소화할 수 있도록 매우 작은 두께의 가열 전극층(220)과 저항성 메모리층(230)의 웨지 메모리부(230W)(도 5d 참조)를 구비하는 메모리 소자(200)를 용이하게 제조할 수 있다.
도 6에 예시한 메모리 소자(200A)를 제조하기 위하여, 도 4a 내지 도 4f를 참조하여 설명한 방법들 이용할 수 있다. 단, 도 14b의 결과물을 형성하는 데 있어서, 도 13e를 참조하여 설명한 공정에서와 유사하게 복수의 마스크 패턴(M1)을 식각 마스크로 이용하여 복수의 제1 절연 벽부(216A)와 이들 각각의 사이의 공간에 채워진 예비 가열 전극층(220L), 제1 절연 스페이서층(122L), 및 갭필 절연막(124)을 식각할 수 있다. 이 때, 예비 가열 전극층(220L), 제1 절연 스페이서층(122L), 및 갭필 절연막(124)을 포함하는 복수의 적층 구조가 경사진 측벽을 가지도록 형성됨으로써, 상기 복수의 적층 구조는 기판(102)에 가까워질수록 Y 방향에서의 폭이 더 커질 수 있다. 그 후, 도 13f를 참조하여 설명한 복수의 제2 절연 벽부(116B)의 형성 방법과 유사하게, 복수의 제2 절연 벽부(216C)(도 6 참조)를 형성할 수 있다. 복수의 제2 절연 벽부(216C)는 기판(102)에 가까워질수록 Y 방향에서의 폭이 더 작아질 수 있다. 그 후, 도 4c 내지 도 4f를 참조하여 설명한 바와 같은 공정들을 수행할 수 있다.
도 15a 내지 도 15c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 15a 내지 도 15c를 참조하여 도 7a에 예시한 메모리 소자(300)의 예시적인 제조 방법을 설명한다. 도 15a 내지 도 15c에는 도 3a의 A - A' 선 단면에 대응하는 부분의 주요 구성들이 공정 순서에 따라 도시되어 있다.
도 15a를 참조하면, 도 14a 내지 도 14d를 참조하여 설명한 바와 같은 공정들을 수행하여 제1 절연 스페이서층(122L)의 상면 레벨보다 더 낮은 레벨의 상면을 가지는 가열 전극층(220)과, 경사진 측벽(122S)을 가지는 제1 절연 스페이서(122)를 형성한 후, 갭필 절연막(124), 복수의 제1 절연 벽부(216A), 및 복수의 제2 절연 벽부(216B)(도 7a 참조) 각각의 노출 표면을 선택적으로 식각하기 위한 제3 식각 공정을 수행하여, 가열 전극층(220)의 상부에서 갭필 절연막(124), 복수의 제1 절연 벽부(216A), 복수의 제2 절연 벽부(216B)에 의해 한정되는 공간의 X 방향 폭 및 Y 방향 폭을 증가시킨다.
도 15a에는 상기 제3 식각 공정을 수행하기 전의 복수의 제1 절연 벽부(216A) 및 갭필 절연막(124)의 형상이 점선으로 표시되어 있다. 상기 제3 식각 공정을 수행한 후, 복수의 제1 절연 벽부(216A) 및 복수의 제2 절연 벽부(216B) 각각의 상부는 경사진 측벽(216S)을 가질 수 있다. 그리고, 갭필 절연막(124)의 상부는 경사진 측벽(124S)을 가질 수 있다.
상기 제3 식각 공정은 가열 전극층(220) 및 제1 절연 스페이서(122)의 식각 선택비와, 갭필 절연막(124), 복수의 제1 절연 벽부(216A), 및 복수의 제2 절연 벽부(216B)의 식각 선택비와의 차이를 이용하여 수행될 수 있다. 예를 들면, 가열 전극층(220)이 TiN으로 이루어지고, 제1 절연 스페이서(122)가 실리콘 산화막으로 이루어지고, 갭필 절연막(124), 복수의 제1 절연 벽부(216A), 및 복수의 제2 절연 벽부(216B)가 실리콘 질화막으로 이루어지는 경우, 상기 제3 식각 공정은 불화탄소, 예를 들면 CF4 가스를 이용하는 건식 식각 공정으로 이루어질 수 있다. 상기 건식 식각 공정으로서 ICP (inductively coupled plasma), TCP (transformer coupled plasma), ECR (electron cyclotron resonance), RIE (reactive ion etch) 등의 공정을 이용할 수 있다.
도 15b를 참조하면, 도 13i 내지 도 13k를 참조하여 저항성 메모리층(130) 및 전극층(140) 형성 방법에 대하여 설명한 바와 유사한 방법으로, 가열 전극층(220) 위에 저항성 메모리층(330) 및 전극층(340)을 형성한다. 저항성 메모리층(330) 및 전극층(340)은 각각 X 방향 및 Y 방향에서 기판(102)으로부터 멀어짐에 따라 더 큰 폭을 가질 수 있다.
도 15c를 참조하면, 도 13l 및 도 13m을 참조하여 설명한 바와 같은 방법으로, 제1 인터페이스층(152), 선택 소자층(154), 제2 인터페이스층(156), 및 전극층(160)이 차례로 적층된 복수의 적층 구조체와, 상기 복수의 적층 구조체 각각의 사이를 채우는 절연막(162)을 형성한다. 그 후, 도 13n을 참조하여 설명한 바와 같은 방법으로 복수의 제2 도전 라인(170) 및 복수의 제2 절연 패턴(172)를 형성하여 메모리 소자(300)를 형성할 수 있다.
도 15a 내지 도 15c를 참조하여 설명한 메모리 소자(300)의 제조 방법에 의하면, 메모리 소자(300)에서 리셋 전류를 감소시켜 전력 소모를 최소화하기 위하여 가열 전극층(220)을 매우 작은 두께로 형성하고, 가열 전극층(220)에 최소한의 접촉 면적을 통해 접하는 저항성 메모리층(330)의 웨지 메모리부(330W)(도 7c 참조)를 형성하는 데 있어서, 가열 전극층(220)의 상면에 이르는 비교적 좁은 공간의 폭이 경사진 측벽(122S)에 의해 확대되어, 저항성 메모리층(230)의 웨지 메모리부(230W)를 형성하기 위한 퇴적 공정이 안정적으로 용이하게 수행될 수 있다. 또한, 복수의 제1 절연 벽부(216A) 및 복수의 제2 절연 벽부(216B) 각각의 상부에 있는 경사진 측벽(216S)과, 갭필 절연막(124)의 상부에 있는 경사진 측벽(124S)에 의해 저항성 메모리층(330) 및 전극층(340)을 형성하기 위한 퇴적 공정들이 안정적으로 용이하게 수행될 수 있다. 따라서, 전력 소모를 최소화할 수 있으며 신뢰성이 향상된 구조를 가지는 메모리 소자(300)를 용이하게 제조할 수 있다.
도 16a 내지 도 16f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 16a 내지 도 16f를 참조하여 도 8a에 예시한 메모리 소자(400)의 예시적인 제조 방법을 설명한다. 도 16a 내지 도 16f에는 도 3a의 A - A' 선 단면에 대응하는 부분의 주요 구성들이 공정 순서에 따라 도시되어 있다.
도 16a를 참조하면, 도 14a를 참조하여 설명한 바와 같은 방법으로 기판(102)상의 층간절연막(104) 위에 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112)을 형성한 후, 복수의 제1 절연 벽부(216A)를 형성한다. 그 후, 복수의 제1 절연 벽부(216A) 및 복수의 제1 도전 라인(110)의 노출 표면을 컨포멀하게 덮는 예비 가열 전극층(120L) 및 제1 절연 스페이서층(122L)을 형성한다.
도 16b를 참조하면, 도 16a의 결과물에서 제1 절연 스페이서층(122L)을 에치백하여, 복수의 제1 절연 벽부(216A) 각각의 사이의 공간에서 예비 가열 전극층(120L)의 일부를 노출시키는 분리된 절연 스페이서(122SP)를 형성한다.
도 16c를 참조하면, 분리된 절연 스페이서(122SP)와 복수의 제1 절연 벽부(216A)를 식각 마스크로 이용하여 예비 가열 전극층(120L)의 노출 부분을 식각하여, 복수의 제1 절연 벽부(216A) 각각의 사이의 공간에 한 쌍의 분리된 예비 가열 전극층(220R)을 남기고, 한 쌍의 분리된 예비 가열 전극층(220R) 사이로 제1 도전 라인(110)을 노출시킨다.
도 16d를 참조하면, 복수의 제1 절연 벽부(216A) 각각의 사이의 공간을 채우는 예비 갭필 절연막(124L)을 형성한다.
도 16e를 참조하면, 도 13d 내지 도 13f를 참조하여 설명한 바와 유사한 공정들을 수행하여, 복수의 제1 절연 벽부(216A) 각각의 사이의 공간에 한 쌍의 분리된 예비 가열 전극층(220R), 한 쌍의 분리된 절연 스페이서(122SP), 및 갭필 절연막(124)이 남도록 한다.
도 16f를 참조하면, 도 13g를 참조하여 설명한 바와 유사한 방법으로, 도 16e의 결과물에서 한 쌍의 분리된 절연 스페이서(122SP) 중 상부로부터 일부 두께만큼 선택적으로 식각하여 한 쌍의 분리된 절연 스페이서(122SP)의 높이를 낮추는 제1 식각 공정을 수행한다. 그 후, 도 13h를 참조하여 설명한 바와 유사한 방법으로, 한 쌍의 분리된 예비 가열 전극층(220R) 중 상측 일부를 선택적으로 식각하여 한 쌍의 분리된 절연 스페이서(122SP)의 상면 레벨보다 더 낮은 레벨의 상면을 가지는 한 쌍의 분리된 가열 전극층(220R1, 220R2)을 포함하는 가열 전극층(220)을 형성하는 동시에 한 쌍의 분리된 절연 스페이서(122SP)의 일부를 함께 제거하여 한 쌍의 분리된 절연 스페이서(122SP)에 경사진 측벽(122S)을 형성하는 제2 식각 공정을 수행한다.
그 후, 도 13i 내지 도 13m을 참조하여 설명한 바와 같은 방법으로, 가열 전극층(220) 위에 저항성 메모리층(230) 및 전극층(240)을 형성한 후, 제1 인터페이스층(152), 선택 소자층(154), 제2 인터페이스층(156), 및 전극층(160)이 차례로 적층된 복수의 적층 구조체와, 상기 복수의 적층 구조체 각각의 사이를 채우는 절연막(162)을 형성하고, 도 13n을 참조하여 설명한 바와 같은 방법으로 복수의 제2 도전 라인(170) 및 복수의 제2 절연 패턴(172)를 형성하여 메모리 소자(400)를 형성할 수 있다.
도 16a 내지 도 16f를 참조하여 설명한 메모리 소자(400)의 제조 방법에 의하면, 매우 작은 두께의 가열 전극층(220)에 접하는 웨지 메모리부(230W)(도 8b 참조)를 가지는 저항성 메모리층(230)을 형성하는 공정을 안정적으로 용이하게 수행함으로써, 리셋 전류를 감소시켜 전력 소모를 최소화할 수 있는 메모리 소자(400)를 용이하게 제조할 수 있다.
도 17a 내지 도 17g는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 17a 내지 도 17g를 참조하여 도 9a에 예시한 메모리 소자(500)의 예시적인 제조 방법을 설명한다. 도 17a 내지 도 17g에는 도 3a의 A - A' 선 단면에 대응하는 부분의 주요 구성들이 공정 순서에 따라 도시되어 있다.
도 17a를 참조하면, 도 14a를 참조하여 설명한 바와 같은 방법으로 기판(102)상의 층간절연막(104) 위에 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112)을 형성한 후, 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112) 위에 복수의 제1 절연 벽부(216A)를 형성한다.
복수의 제1 절연 벽부(216A)의 경사진 측벽(SW)을 덮는 제1 절연 스페이서(512)를 형성한 후, 복수의 제1 절연 벽부(216A), 복수의 제1 도전 라인(110), 및 제1 절연 스페이서(512) 각각의 노출 표면들을 컨포멀하게 덮는 예비 가열 전극층(520L)을 형성한다. 그 후, 예비 가열 전극층(520L) 위에서 복수의 제1 절연 벽부(216A) 각각의 사이의 공간들을 채우는 예비 갭필 절연막(124L)을 형성한다.
제1 절연 스페이서(512)는 복수의 제1 절연 벽부(216A) 및 예비 갭필 절연막(124L)과 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 제1 절연 스페이서(512)는 실리콘 산화막으로 이루어지고, 복수의 제1 절연 벽부(216A) 및 예비 갭필 절연막(124L)은 실리콘 질화막으로 이루어질 수 있다.
도 17b를 참조하면, 도 13d 내지 도 13f를 참조하여 설명한 바와 유사한 공정들을 수행하여, 복수의 제1 절연 벽부(216A) 각각의 사이의 공간에 제1 절연 스페이서(512), 예비 가열 전극층(520L), 및 갭필 절연막(124)이 채워진 구조물을 형성한다.
도 17c를 참조하면, 도 13g를 참조하여 설명한 바와 유사한 방법으로, 도 17b의 결과물에서 제1 절연 스페이서(512) 중 상부로부터 일부 두께만큼 선택적으로 식각하는 제1 식각 공정을 수행하여 제1 절연 스페이서(512)의 높이를 낮춘다.
도 17d를 참조하면, 도 13h를 참조하여 설명한 바와 유사한 방법으로, 도 17c의 결과물에서 예비 가열 전극층(520L) 중 상측 일부를 선택적으로 식각하는 제2 식각 공정을 수행하여 제1 절연 스페이서(512)의 상면 레벨보다 더 낮은 레벨의 상면을 가지는 가열 전극층(520)을 형성한다. 상기 제2 식각 공정을 수행하는 동안, 상기 제2 식각 공정의 식각 분위기에 함께 노출되는 제1 절연 스페이서(512)의 일부를 함께 제거하여 제1 절연 스페이서(512)에 경사진 측벽(512S)을 형성한다.
도 17e를 참조하면, 도 15a를 참조하여 설명한 바와 유사한 방법으로, 갭필 절연막(124), 복수의 제1 절연 벽부(216A), 및 복수의 제2 절연 벽부(216B)(도 9a 참조) 각각의 노출 표면을 선택적으로 식각하기 위한 제3 식각 공정을 수행하여, 가열 전극층(520)의 상부에서 갭필 절연막(124), 복수의 제1 절연 벽부(216A), 복수의 제2 절연 벽부(216B)에 의해 한정되는 공간의 X 방향 폭 및 Y 방향 폭을 증가시킨다. 상기 제3 식각 공정을 수행한 후, 복수의 제1 절연 벽부(216A) 및 복수의 제2 절연 벽부(216B) 각각의 상부는 경사진 측벽(216S)을 가질 수 있다. 그리고, 갭필 절연막(124)의 상부는 경사진 측벽(124S)을 가질 수 있다.
도 17f를 참조하면, 도 13i 내지 도 13k를 참조하여 저항성 메모리층(130) 및 전극층(140) 형성 방법에 대하여 설명한 바와 유사한 방법으로, 가열 전극층(520) 위에 저항성 메모리층(530) 및 전극층(540)을 형성한다. 저항성 메모리층(530) 및 전극층(540)은 각각 X 방향 및 Y 방향에서 기판(102)으로부터 멀어짐에 따라 더 큰 폭을 가질 수 있다.
도 17g를 참조하면, 도 13l 및 도 13m을 참조하여 설명한 바와 같은 방법으로, 제1 인터페이스층(152), 선택 소자층(154), 제2 인터페이스층(156), 및 전극층(160)이 차례로 적층된 복수의 적층 구조체와, 상기 복수의 적층 구조체 각각의 사이를 채우는 절연막(162)을 형성한다. 그 후, 도 13n을 참조하여 설명한 바와 같은 방법으로 복수의 제2 도전 라인(170) 및 복수의 제2 절연 패턴(172)를 형성하여 메모리 소자(500)를 형성할 수 있다.
도 17a 내지 도 17g를 참조하여 설명한 메모리 소자(500)의 제조 방법에 의하면, 메모리 소자(500)에서 리셋 전류를 감소시켜 전력 소모를 최소화하기 위하여 가열 전극층(520)을 매우 작은 두께로 형성하고, 가열 전극층(520)에 최소한의 접촉 면적을 통해 접하는 저항성 메모리층(530)의 웨지 메모리부(530W)(도 9b 참조)를 형성하는 데 있어서, 가열 전극층(520)의 상면에 이르는 비교적 좁은 공간의 폭이 경사진 측벽(512S)에 의해 확대되어, 웨지 메모리부(530W)를 형성하기 위한 퇴적 공정이 안정적으로 용이하게 수행될 수 있다. 또한, 복수의 제1 절연 벽부(216A) 및 복수의 제2 절연 벽부(216B)(도 9a 참조) 각각의 상부에 있는 경사진 측벽(216S)과, 갭필 절연막(124)의 상부에 있는 경사진 측벽(124S)에 의해 저항성 메모리층(530) 및 전극층(540)을 형성하기 위한 퇴적 공정들이 용이하게 수행될 수 있다. 따라서, 전력 소모를 최소화할 수 있고 신뢰성이 향상된 구조를 가지는 메모리 소자(500)를 용이하게 제조할 수 있다.
도 18a 내지 도 18g는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 18a 내지 도 18g를 참조하여 도 10a에 예시한 메모리 소자(600)의 예시적인 제조 방법을 설명한다. 도 18a 내지 도 18g에는 도 3a의 A - A' 선 단면에 대응하는 부분의 주요 구성들이 공정 순서에 따라 도시되어 있다.
도 18a를 참조하면, 도 14a를 참조하여 설명한 바와 같은 방법으로 기판(102)상의 층간절연막(104) 위에 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112)을 형성한 후, 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112) 위에 복수의 제1 절연 벽부(216A)를 형성한다.
복수의 제1 절연 벽부(216A)의 경사진 측벽(SW)을 덮는 제1 절연 스페이서(612)를 형성한 후, 복수의 제1 절연 벽부(216A), 복수의 제1 도전 라인(110), 및 제1 절연 스페이서(612) 각각의 노출 표면들을 컨포멀하게 덮는 예비 가열 전극층(620L)을 형성한다. 그 후, 예비 가열 전극층(620L)을 컨포멀하게 덮는 제2 절연 스페이서층(614L)과, 제2 절연 스페이서층(614L) 위에서 복수의 제1 절연 벽부(216A) 각각의 사이의 공간들을 채우는 예비 갭필 절연막(124L)을 형성한다.
제1 절연 스페이서(612) 및 제2 절연 스페이서층(614L)은 복수의 제1 절연 벽부(216A) 및 예비 갭필 절연막(124L)과 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 제1 절연 스페이서(612) 및 제2 절연 스페이서층(614L)은 실리콘 산화막으로 이루어지고, 복수의 제1 절연 벽부(216A) 및 예비 갭필 절연막(124L)은 실리콘 질화막으로 이루어질 수 있다.
도 18b를 참조하면, 도 13d 내지 도 13f를 참조하여 설명한 바와 유사한 공정들을 수행하여, 복수의 제1 절연 벽부(216A) 각각의 사이의 공간에 제1 절연 스페이서(612), 예비 가열 전극층(620L), 제2 절연 스페이서층(614L)의 잔류 부분인 제2 절연 스페이서(614), 및 갭필 절연막(124)이 채워진 구조물을 형성한다.
도 18c를 참조하면, 도 13g를 참조하여 설명한 바와 유사한 방법으로, 도 18b의 결과물에서 제1 절연 스페이서(612) 및 제2 절연 스페이서(614) 각각의 상부로부터 일부 두께만큼 선택적으로 식각하는 제1 식각 공정을 수행하여 제1 절연 스페이서(612) 및 제2 절연 스페이서(614)의 높이를 낮춘다.
도 18d를 참조하면, 도 13h를 참조하여 설명한 바와 유사한 방법으로, 도 18c의 결과물에서 예비 가열 전극층(620L) 중 상측 일부를 선택적으로 식각하는 제2 식각 공정을 수행하여 제1 절연 스페이서(612) 및 제2 절연 스페이서(614)의 상면 레벨보다 더 낮은 레벨의 상면을 가지는 가열 전극층(620)을 형성한다. 상기 제2 식각 공정을 수행하는 동안, 상기 제2 식각 공정의 식각 분위기에 함께 노출되는 제1 절연 스페이서(612) 및 제2 절연 스페이서(614)의 일부를 함께 제거하여 제1 절연 스페이서(612) 및 제2 절연 스페이서(614)에 경사진 측벽(612S, 614S)을 형성한다.
도 18e를 참조하면, 도 15a를 참조하여 설명한 바와 유사한 방법으로, 갭필 절연막(124), 복수의 제1 절연 벽부(216A), 및 복수의 제2 절연 벽부(216B)(도 10a 참조) 각각의 노출 표면을 선택적으로 식각하기 위한 제3 식각 공정을 수행하여, 가열 전극층(620)의 상부에서 갭필 절연막(124), 복수의 제1 절연 벽부(216A), 및 복수의 제2 절연 벽부(216B)에 의해 한정되는 공간의 X 방향 폭 및 Y 방향 폭을 증가시킨다. 상기 제3 식각 공정을 수행한 후, 복수의 제1 절연 벽부(216A) 및 복수의 제2 절연 벽부(216B) 각각의 상부는 경사진 측벽(216S)을 가질 수 있다. 그리고, 갭필 절연막(124)의 상부는 경사진 측벽(124S)을 가질 수 있다.
도 18f를 참조하면, 도 13i 내지 도 13k를 참조하여 저항성 메모리층(130) 및 전극층(140) 형성 방법에 대하여 설명한 바와 유사한 방법으로, 가열 전극층(620) 위에 저항성 메모리층(630) 및 전극층(640)을 형성한다. 저항성 메모리층(630) 및 전극층(640)은 각각 X 방향 및 Y 방향에서 기판(102)으로부터 멀어짐에 따라 더 큰 폭을 가질 수 있다.
도 18g를 참조하면, 도 13l 및 도 13m을 참조하여 설명한 바와 같은 방법으로, 제1 인터페이스층(152), 선택 소자층(154), 제2 인터페이스층(156), 및 전극층(160)이 차례로 적층된 복수의 적층 구조체와, 상기 복수의 적층 구조체 각각의 사이를 채우는 절연막(162)을 형성한다. 그 후, 도 13n을 참조하여 설명한 바와 같은 방법으로 복수의 제2 도전 라인(170) 및 복수의 제2 절연 패턴(172)를 형성하여 메모리 소자(600)를 형성할 수 있다.
도 18a 내지 도 18g를 참조하여 설명한 메모리 소자(600)의 제조 방법에 의하면, 메모리 소자(600)에서 리셋 전류를 감소시켜 전력 소모를 최소화하기 위하여 가열 전극층(620)을 매우 작은 두께로 형성하고, 가열 전극층(620)에 최소한의 접촉 면적을 통해 접하는 저항성 메모리층(630)의 웨지 메모리부(630W)(도 10b 참조)를 형성하는 데 있어서, 가열 전극층(620)의 상면에 이르는 비교적 좁은 공간의 폭이 경사진 측벽(612S, 614S)에 의해 확대되어, 웨지 메모리부(630W)를 형성하기 위한 퇴적 공정이 용이하게 수행될 수 있다. 또한, 복수의 제1 절연 벽부(216A) 및 복수의 제2 절연 벽부(216B)(도 10a 참조) 각각의 상부에 있는 경사진 측벽(216S)과, 갭필 절연막(124)의 상부에 있는 경사진 측벽(124S)에 의해 저항성 메모리층(630) 및 전극층(640)을 형성하기 위한 퇴적 공정들이 용이하게 수행될 수 있다. 따라서, 전력 소모를 최소화할 수 있고 신뢰성이 향상된 구조를 가지는 메모리 소자(600)를 용이하게 제조할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 제1 도전 라인, 120: 가열 전극층, 130: 저항성 메모리층, 130W: 웨지 메모리부, 140: 전극층, 170: 제2 도전 라인.

Claims (20)

  1. 기판 상에서 제1 방향으로 연장되는 제1 도전 라인과,
    상기 제1 도전 라인 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제2 도전 라인과,
    상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 교차 지점에서 상기 제1 도전 라인 및 상기 제2 도전 라인에 연결되도록 배치되고, 가열 전극층과 상기 가열 전극층에 접하는 저항성 메모리층을 포함하는 메모리 셀 필라를 포함하고,
    상기 저항성 메모리층은 상기 가열 전극층에 가까워질수록 점차 작아지는 폭을 가지도록 경사진 측벽을 가지는 웨지(wedge) 메모리부와, 상기 웨지 메모리부에 일체로 연결되고 상기 웨지 메모리부보다 더 큰 폭을 가지는 바디(body) 메모리부를 포함하는 메모리 소자.
  2. 제1항에 있어서,
    상기 가열 전극층은 상기 제1 도전 라인과 평행하게 연장되는 베이스부(base portion)와, 상기 베이스부의 일단에서 상기 제1 도전 라인으로부터 멀어지는 방향으로 연장되는 핀부(fin portion)를 포함하고,
    상기 핀부 중 상기 제1 도전 라인으로부터 가장 먼 탑 접촉면은 상기 웨지 메모리부 중 상기 바디 메모리부로부터 가장 먼 메모리 에지부의 바닥 접촉면과 접하는 메모리 소자.
  3. 제1항에 있어서,
    상기 웨지 메모리부의 상기 경사진 측벽과 상기 기판의 주면에 평행한 수평면(horizontal plane)과의 사이의 사잇각은 각각 예각인 메모리 소자.
  4. 제1항에 있어서,
    상기 가열 전극층 위에서 상기 가열 전극층과, 상기 웨지 메모리부의 경사진 측벽과, 상기 바디 메모리부에 접하도록 배치되고, U 자형 단면 형상을 가지는 절연 스페이서를 더 포함하는 메모리 소자.
  5. 제1항에 있어서,
    상기 웨지 메모리부는 서로 반대 방향을 향하는 제1 측벽 및 제2 측벽을 포함하고, 상기 제1 측벽과 상기 기판의 주면에 평행한 수평면과의 사이의 제1 사잇각과 상기 제2 측벽과 상기 수평면과의 사이의 제2 사잇각은 예각인 메모리 소자.
  6. 제1항에 있어서,
    상기 바디 메모리부는 상기 웨지 메모리부로부터 멀어질수록 더 큰 폭을 가지는 메모리 소자.
  7. 제1항에 있어서,
    상기 가열 전극층은 상기 제1 도전 라인과 평행하게 연장되는 베이스부(base portion)와, 상기 베이스부의 일단에서 상기 제1 도전 라인으로부터 멀어지는 방향으로 연장되는 핀부(fin portion)를 포함하고, 상기 베이스부와 상기 핀부와의 사이의 사잇각은 직각 또는 둔각인 메모리 소자.
  8. 제7항에 있어서,
    상기 제1 도전 라인 상에 배치되고 상기 메모리 셀 필라에 접하는 절연 벽부를 더 포함하고, 상기 핀부, 상기 웨지 메모리부, 및 상기 바디 메모리부는 각각 상기 절연 벽부에 접하고 서로 수직으로 오버랩되도록 배치된 메모리 소자.
  9. 제7항에 있어서,
    상기 제1 도전 라인 상에 배치되고 상기 메모리 셀 필라에 접하는 절연 벽부를 더 포함하고,
    상기 핀부 및 상기 웨지 메모리부는 각각 상기 절연 벽부로부터 이격되어 있고, 상기 바디 메모리부는 상기 절연 벽부에 접하고, 상기 핀부, 상기 웨지 메모리부, 및 상기 바디 메모리부는 서로 수직으로 오버랩되도록 배치된 메모리 소자.
  10. 제1항에 있어서,
    상기 가열 전극층은 상기 제1 도전 라인과 평행하게 연장되는 베이스부와, 상기 베이스부의 일단에서 상기 제1 도전 라인으로부터 멀어지는 방향으로 연장되는 핀부를 포함하고,
    상기 메모리 셀 필라는 상기 베이스부, 상기 핀부, 상기 웨지 메모리부, 및 상기 바디 메모리부에 각각 접하는 절연 스페이서를 더 포함하고, 상기 절연 스페이서는 상기 베이스부에 접하는 저면과, 상기 바디 메모리부에 접하는 상면을 가지는 메모리 소자.
  11. 제1항에 있어서,
    상기 가열 전극층은 상기 제1 도전 라인과 평행하게 연장되는 베이스부와 상기 베이스부의 일단에서 상기 제1 도전 라인으로부터 멀어지는 방향으로 연장되는 핀부를 포함하고,
    상기 메모리 셀 필라는 상기 베이스부와 상기 핀부와의 사이의 오목한 코너부 (reentrant corner portion)의 일부를 채우면서 상기 웨지 메모리부의 상기 경사진 측벽을 덮는 절연 스페이서를 더 포함하는 메모리 소자.
  12. 제1항에 있어서,
    상기 가열 전극층은 상기 제1 도전 라인과 평행하게 연장되는 베이스부와 상기 베이스부의 일단에서 상기 제1 도전 라인으로부터 멀어지는 방향으로 연장되는 핀부를 포함하고,
    상기 메모리 셀 필라는 상기 핀부 중 상기 베이스부의 반대측 측벽을 덮는 제1 부분과 상기 웨지 메모리부를 덮는 제2 부분을 포함하는 절연 스페이서를 더 포함하고, 상기 절연 스페이서는 상기 제1 도전 라인에 접하는 저면과, 상기 바디 메모리부에 접하는 상면을 가지는 메모리 소자.
  13. 기판 상에서 제1 방향으로 연장되는 제1 도전 라인과,
    상기 제1 도전 라인 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 한 쌍의 제2 도전 라인과,
    상기 제1 도전 라인과 상기 한 쌍의 제2 도전 라인과의 사이의 교차 지점들에 배치되는 한 쌍의 메모리 셀 필라와,
    상기 한 쌍의 메모리 셀 필라에 의해 공유되는 가열 전극층과,
    상기 한 쌍의 메모리 셀 필라 중에서 선택되는 제1 메모리 셀 필라를 구성하는 제1 저항성 메모리층과,
    상기 한 쌍의 메모리 셀 필라 중에서 선택되는 제2 메모리 셀 필라를 구성하는 제2 저항성 메모리층을 포함하고,
    상기 제1 저항성 메모리층은 상기 가열 전극층의 제1 부분에 접하고 상기 제1 부분에 가까워질수록 점차 작아지는 폭을 가지도록 경사진 제1 측벽을 가지는 제1 웨지 메모리부와, 상기 제1 웨지 메모리부에 일체로 연결되고 상기 제1 웨지 메모리부보다 더 큰 폭을 가지는 제1 바디 메모리부를 포함하고,
    상기 제2 저항성 메모리층은 상기 가열 전극층의 제2 부분에 접하고 상기 제2 부분에 가까워질수록 점차 작아지는 폭을 가지도록 경사진 제2 측벽을 가지는 제2 웨지 메모리부와, 상기 제2 웨지 메모리부에 일체로 연결되고 상기 제2 웨지 메모리부보다 더 큰 폭을 가지는 제2 바디 메모리부를 포함하는 메모리 소자.
  14. 제13항에 있어서,
    상기 가열 전극층은 상기 제1 도전 라인과 평행하게 연장되는 베이스부와, 상기 베이스부의 양단에서 상기 제1 도전 라인으로부터 멀어지는 방향으로 연장되는 제1 핀부 및 제2 핀부를 포함하고,
    상기 제1 웨지 메모리부는 상기 제1 핀부 중 상기 제1 도전 라인으로부터 가장 먼 제1 탑 접촉면에 접하고, 상기 제2 웨지 메모리부는 상기 제2 핀부 중 상기 제1 도전 라인으로부터 가장 먼 제2 탑 접촉면에 접하는 메모리 소자.
  15. 제13항에 있어서,
    상기 제1 바디 메모리부 및 상기 제2 바디 메모리부 중 적어도 하나는 상기 가열 전극층으로부터 멀어질수록 더 큰 폭을 가지는 메모리 소자.
  16. 제13항에 있어서,
    상기 가열 전극층은 상기 제1 도전 라인과 평행하게 연장되는 베이스부와, 상기 베이스부의 양단에서 상기 제1 도전 라인으로부터 멀어지는 방향으로 연장되는 제1 핀부 및 제2 핀부를 포함하고,
    상기 베이스부와 상기 제1 핀부와의 사이의 제1 사잇각과, 상기 베이스부와 상기 제2 핀부와의 사이의 제2 사잇각은 둔각인 메모리 소자.
  17. 제13항에 있어서,
    상기 가열 전극층 위에서 상기 가열 전극층에 수직으로 오버랩되도록 배치되고 상기 제1 메모리 셀 필라와 상기 제2 메모리 셀 필라와의 사이에 개재된 갭필 절연 필라와, 상기 가열 전극층과 상기 갭필 절연 필라와의 사이에 개재된 절연 스페이서를 더 포함하고, 상기 절연 스페이서는 상기 제1 측벽에 접하는 제1 부분과, 상기 제2 측벽에 접하는 제2 부분을 포함하는 메모리 소자.
  18. 기판 상에 제1 도전 라인을 형성하는 단계와,
    상기 제1 도전 라인 위에 매립 공간을 사이에 두고 이격된 한 쌍의 제1 절연 벽부를 형성하는 단계와,
    상기 매립 공간 내에 상기 한 쌍의 제1 절연 벽부 및 상기 제1 도전 라인을 컨포멀하게 덮는 예비 가열 전극층과, 상기 예비 가열 전극층을 차례로 덮는 절연 스페이서층 및 갭필 절연막을 형성하는 단계와,
    상기 매립 공간 내에서 상기 제1 절연 스페이서층 중 상부로부터 일부 두께만큼 선택적으로 식각하는 제1 식각 공정을 수행하여 낮아진 제1 절연 스페이서층을 형성하는 단계와,
    상기 매립 공간 내에서 상기 예비 가열 전극층 중 상측 일부를 선택적으로 식각하면서 상기 낮아진 제1 절연 스페이서층의 일부를 함께 제거하는 제2 식각 공정을 수행하여 상기 낮아진 제1 절연 스페이서층의 상면 레벨보다 더 낮은 레벨의 상면을 가지는 가열 전극층과, 경사진 측벽을 가지는 제1 절연 스페이서를 형성하는 단계와,
    상기 매립 공간 내에서 상기 가열 전극층, 상기 제1 절연 스페이서의 상기 경사진 측벽, 상기 한 쌍의 제1 절연 벽부, 및 상기 갭필 절연막에 의해 한정되는 영역에 저항성 메모리층을 형성하는 단계를 포함하는 메모리 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 가열 전극층을 형성하는 단계에서 상기 가열 전극층은 상기 제1 도전 라인으로부터 멀어지는 방향으로 연장되는 핀부를 포함하도록 형성되고,
    상기 저항성 메모리층을 형성하는 단계에서, 상기 저항성 메모리층은 상기 핀부에 접하고 상기 경사진 측벽에 의해 폭이 한정되는 웨지 메모리부를 포함하도록 형성되는 메모리 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 저항성 메모리층을 형성하는 단계에서, 상기 저항성 메모리층은 상기 핀부에 접하고 상기 경사진 측벽에 의해 폭이 한정되는 웨지 메모리부와, 상기 웨지 메모리부보다 더 큰 폭을 가지는 바디 메모리부를 가지도록 형성되는 메모리 소자의 제조 방법.
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