KR20180134264A - 적층형 전자 부품 및 그 실장 기판 - Google Patents

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KR20180134264A
KR20180134264A KR1020170087562A KR20170087562A KR20180134264A KR 20180134264 A KR20180134264 A KR 20180134264A KR 1020170087562 A KR1020170087562 A KR 1020170087562A KR 20170087562 A KR20170087562 A KR 20170087562A KR 20180134264 A KR20180134264 A KR 20180134264A
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Abstract

본 발명은, 커패시터 바디; 상기 커패시터 바디의 실장 면에 서로 이격되게 배치되는 제1 및 제2 외부 전극; 및 절연체로 이루어지고, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 접속 단자; 를 포함하고, 상기 제1 접속 단자는, 상기 제1 외부 전극과 마주보는 면에 형성되는 제1 도전 패턴; 상기 제1 도전 패턴과 대향하는 면에 형성되는 제2 도전 패턴; 상기 제1 및 제2 도전 패턴을 연결하는 면 중 일부에 형성되는 제1 절개부; 및 상기 제1 절개부 상에 형성되고 상기 제1 및 제2 도전 패턴을 전기적으로 연결하는 제3 도전 패턴; 을 포함하고, 상기 제2 접속 단자는, 상기 제2 외부 전극과 마주보는 면에 형성되는 제4 도전 패턴; 상기 제4 도전 패턴과 대향하는 면에 형성되는 제5 도전 패턴; 상기 제4 및 제5 도전 패턴을 연결하는 면 중 일부에 형성되는 제2 절개부; 및 상기 제2 절개부 상에 형성되고 상기 제4 및 제5 도전 패턴을 전기적으로 연결하는 제6 도전 패턴; 을 포함하는 적층형 전자 부품 및 그 실장 기판을 제공한다.

Description

적층형 전자 부품 및 그 실장 기판{ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
적층형 전자 부품 중 하나로서 적층형 커패시터는 유전체 재료로 이루어지고, 이 유전체 재료는 압전성을 가지기 때문에 인가 전압에 동기화되어 변형될 수 있다.
인가 전압의 주기가 가청 주파수 대역에 있을 때, 그 변위는 진동이 되어 솔더를 통해 기판에 전해지고, 이에 기판의 진동이 소리로 들리게 된다. 이러한 소리를 어쿠스틱 노이즈라고 한다.
상기 어쿠스틱 노이즈는 기기의 동작 환경이 조용한 경우 사용자가 이상한 소리로 인지하여 기기의 고장이라고 느낄 수 있다. 또한, 음성 회로를 가지는 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질을 저하시킬 수 있다.
또한, 사람의 귀가 인지하는 어쿠스틱 노이즈와 별개로, 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생하는 경우, IT 및 산업/전장에서 사용되는 각종 센서류의 오작동을 발생시키는 원인이 될 수 있다.
한편, 커패시터의 외부 전극과 기판은 솔더로 연결되고, 이때 솔더는 커패시터 바디의 양 측면 또는 양 단면에서 상기 외부 전극의 표면을 따라 일정한 높이로 경사지게 형성된다.
이때, 상기 솔더의 부피 및 높이가 커질수록 상기 적층형 커패시터의 진동이 상기 기판으로 보다 용이하게 전달되어 발생되는 어쿠스틱 노이즈의 크기가 심화되는 문제점이 있었다.
일본등록특허 제3847265호 국내공개특허 제10-2010-0087622호 국내공개특허 제10-2015-0127965호
본 발명의 목적은 20kHz 이하 가청주파수 영역의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 적층형 전자 부품 및 그 실장 기판을 제공하는 데 있다.
본 발명의 일 측면은, 커패시터 바디; 상기 커패시터 바디의 실장 면에 서로 이격되게 배치되는 제1 및 제2 외부 전극; 및 절연체로 이루어지고, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 접속 단자; 를 포함하고, 상기 제1 접속 단자는, 상기 제1 외부 전극과 마주보는 면에 형성되는 제1 도전 패턴; 상기 제1 도전 패턴과 대향하는 면에 형성되는 제2 도전 패턴; 상기 제1 및 제2 도전 패턴을 연결하는 면 중 일부에 형성되는 제1 절개부; 및 상기 제1 절개부 상에 형성되고 상기 제1 및 제2 도전 패턴을 전기적으로 연결하는 제3 도전 패턴; 을 포함하고, 상기 제2 접속 단자는, 상기 제2 외부 전극과 마주보는 면에 형성되는 제4 도전 패턴; 상기 제4 도전 패턴과 대향하는 면에 형성되는 제5 도전 패턴; 상기 제4 및 제5 도전 패턴을 연결하는 면 중 일부에 형성되는 제2 절개부; 및 상기 제2 절개부 상에 형성되고 상기 제4 및 제5 도전 패턴을 전기적으로 연결하는 제6 도전 패턴; 을 포함하는 적층형 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 접속 단자는, 제3 도전 패턴이 상기 제1 및 제2 도전 패턴을 연결하는 면 전체 또는 상기 제1 절개부를 포함하면서 그 외 면의 일부에 형성되고, 상기 제2 접속 단자는, 제6 도전 패턴이 상기 제4 및 제5 도전 패턴을 연결하는 면 전체 또는 상기 제2 절개부를 포함하면서 그 외 면의 일부에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 실장 면 측으로 상기 제1 및 제2 외부 전극 상에 상기 제1 및 제2 절개부에 의해 제1 및 제2 솔더 수용부가 각각 마련될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되고, 상기 제1 및 제4 도전 패턴과 각각 접속되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부가 상기 커패시터 바디의 제3 및 제4 면을 향해 각각 개방되도록 형성될 수 있다.
본 발명의 다른 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 및 상기 제1 및 제2 밴드부와 각각 접속되는 제1 및 제2 접속 단자; 를 포함하고, 상기 제1 접속 단자는, 상기 커패시터 바디의 제3 면을 향해 개방되는 제1 절개부를 포함하고, 상기 커패시터 바디의 제1 및 제2 면을 서로 연결하는 방향의 양면과 상기 제1 절개부를 이루는 부분이 도전성을 가지고, 상기 제1 절개부를 제외한 둘레 면이 절연성을 가지며, 상기 제2 접속 단자는, 상기 커패시터 바디의 제4 면을 향해 개방되는 제2 절개부를 포함하고, 상기 커패시터 바디의 제1 및 제2 면을 서로 연결하는 방향의 양면과 상기 제2 절개부를 이루는 부분이 도전성을 가지고, 상기 제1 절개부를 제외한 둘레 면이 절연성을 가지는 적층형 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 실장 면 측으로 상기 제1 및 제2 밴드부 상에 상기 제1 및 제2 절개부에 의해 제1 및 제2 솔더 수용부가 각각 마련될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부는 곡면을 가지도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부는 ㄷ자 형상으로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자는 범프 단자로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자는 절연 기판으로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자는 회로 기판일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자에 포함되는 절연체는 에폭시일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제6 도전 패턴은 금속 패턴일 수 있다.
본 발명의 또 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 및 제2 전극 패드 상에 제1 및 제2 접속 단자가 각각 접속되도록 실장되는 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층형 전자 부품의 20kHz 이하 가청 주파수 영역의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 2는 도 1에서 제1 및 제2 접속 단자가 분리된 것을 도시한 분리사시도이다.
도 3(a) 및 도 3(b)는 본 발명의 제1 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 4는 도 1의 I-I’선 단면도이다.
도 5a는 도 1의 제1 및 제2 접속 단자를 도시한 사시도이다.
도 5b는 도 5a에서 제3 및 제6 도전 패턴의 다른 실시 예를 도시한 사시도이다.
도 6은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 7은 접속 단자 없이 적층형 커패시터가 기판에 실장된 상태를 개략적으로 도시한 정면도이다.
도 8은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 정면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 2는 도 1에서 제1 및 제2 접속 단자가 분리된 것을 도시한 분리사시도이고, 도 3(a) 및 도 3(b)는 본 발명의 제1 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이고, 도 4는 도 1의 I-I’선 단면도이고, 도 5a는 도 1의 제1 및 제2 접속 단자를 도시한 사시도이다.
도 1 내지 도 5a를 참조하면, 본 발명의 제1 실시 형태에 따른 적층형 전자 부품(100)은, 커패시터 바디(110), 커패시터 바디(110)의 실장 면에 서로 이격되게 배치되는 제1 및 제2 외부 전극(131, 132) 및 절연체로 이루어지고 제1 및 제2 외부 전극(131, 132)과 각각 접속되는 제1 및 제2 접속 단자(140, 150)를 포함한다.
이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
그리고, 커패시터 바디(110)의 Z방향으로 양측에는 필요시 소정 두께의 커버(112, 113)가 형성될 수 있다.
이때, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)에서 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다. 본 실시 형태에서는, 제1 면(1)이 실장 면이 될 수 있다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다. 상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 전이금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 서로 대향되게 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 전자 부품(100)의 정전 용량은 Z방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되고 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제1 접속 단자(140)가 접속되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되고 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제2 접속 단자(150)가 접속되는 부분이다.
이때, 제2 밴드부(132b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
제1 접속 단자(140)는, 절연체로 이루어지며, 도전성 금속으로 이루어진 제1 및 제2 도전 패턴(145, 146)을 포함한다. 예컨대, 제1 접속 단자(140)는 FR4와 같은 절연 기판 또는 회로 기판으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 제1 접속 단자(140)는 범프 단자로 이루어질 수 있다.
제1 도전 패턴(145)은 제1 접속 단자(140)에서 제1 외부 전극(131)의 제1 밴드부(131b)와 마주보는 면(141)에 형성되고, 제2 도전 패턴(146)은 제1 접속 단자(140)에서 제1 도전 패턴(145)과 대향하는 면(142)에 형성된다.
이때, 제1 접속 단자(140)의 제1 및 제2 도전 패턴(145, 146)은 동일한 극성을 가지게 되므로 신호 단자와 그라운드 단자 중 동일 극성의 단자로 작용할 수 있다.
그리고, 제1 접속 단자(140)에서 제1 및 제2 도전 패턴(145, 146)이 형성되는 두 면(141, 142)을 연결하는 둘레 면 중 일부에 제1 절개부(143)가 형성된다. 이에, 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제1 밴드부(131b) 상에 솔더 포켓으로서의 제1 솔더 수용부(161)가 마련된다.
본 실시 형태에서, 제1 절개부(143)는 커패시터 바디(110)의 제3 면(3)을 향해 개방되도록 형성될 수 있다. 이때, 제1 절개부(143)는 곡면을 가지도록 형성될 수 있다.
그리고, 제1 절개부(143) 상에는 도전성 금속으로 이루어지고 제1 및 제2 도전 패턴(145, 146)을 서로 전기적으로 연결하도록 제3 도전 패턴(147)이 형성된다. 이때, 제3 도전패턴(147)은 도금으로 이루어질 수 있다. 이와 같이 제1 내지 제3 도전 패턴(145, 146, 147)은 금속 패턴일 수 있다.
이러한 구성에 의해, 제1 접속 단자(140)에서, 커패시터 바디(110)의 제1 및 제2 면(1, 2)을 서로 연결하는 방향의 양면(141, 142)과 제1 절개부(143)를 이루는 부분은 도전성을 가지고, 제1 절개부(143)를 제외한 둘레 면(144)은 절연성을 가지게 된다.
제2 접속 단자(150)는, 절연체로 이루어지며, 도전성 금속으로 이루어진 제4 및 제5 도전 패턴(155, 156)을 포함한다. 예컨대, 제2 접속 단자(150)는 FR4와 가은 절연 기판 또는 회로 기판으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 제2 접속 단자(150)는 범프 단자로 이루어질 수 있다.
제4 도전 패턴(155)은 제2 접속 단자(150)에서 제2 외부 전극(132)의 제2 밴드부(132b)와 마주보는 면(151)에 형성되고, 제5 도전 패턴(156)은 제2 접속 단자(150)에서 제4 도전 패턴(155)과 대향하는 면(152)에 형성된다.
이때, 제2 접속 단자(150)의 제4 및 제5 도전 패턴(155, 156)은 동일한 극성을 가지게 되므로 신호 단자와 그라운드 단자 중 동일 극성의 단자로 작용할 수 있다.
그리고, 제2 접속 단자(150)에서 제4 및 제5 도전 패턴(155, 156)이 형성되는 두 면(151, 152)을 연결하는 둘레 면에 제2 절개부(153)가 형성된다. 이에 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제2 밴드부(132b) 상에 솔더 포켓으로서의 제2 솔더 수용부(162)가 마련된다.
본 실시 형태에서, 제2 절개부(153)는 커패시터 바디(110)의 제4 면(4)을 향해 개방되도록 형성될 수 있다. 이때, 제2 절개부(153)는 곡면을 가지도록 형성될 수 있다.
그리고, 제2 절개부(153) 상에는 도전성 금속으로 이루어지고 제4 및 제5 도전 패턴(155, 156)을 서로 전기적으로 연결하도록 제6 도전 패턴(157)이 형성된다. 이때, 제6 도전패턴(157)은 도금으로 이루어질 수 있다.
이러한 구성에 의해, 제2 접속 단자(150)에서, 커패시터 바디(110)의 제1 및 제2 면(1, 2)을 서로 연결하는 방향의 양면(151, 152)과 제2 절개부(153)를 이루는 부분은 도전성을 가지고, 제2 절개부(153)를 제외한 둘레 면(154)은 절연성을 가지게 된다. 이와 같이 제4 내지 제6 도전 패턴(155, 156, 157)은 금속 패턴일 수 있다.
한편, 도 5b를 참조하면, 제1 접속 단자(140)는, 제3 도전 패턴이 제1 및 제2 도전 패턴(145, 146)을 연결하는 면 전체(147, 148) 또는 제1 절개부(143)를 포함하면서 그 외 면의 일부에 형성될 수 있고, 제2 접속 단자(150)는, 제6 도전 패턴이 제4 및 제5 도전 패턴(155, 156)을 연결하는 면 전체(157, 158) 또는 제2 절개부(153)를 포함하면서 그 외 면의 일부에 형성될 수 있다.
이렇게 제3 도전 패턴과 제6 도전 패턴이 제1 및 제2 접속 단자(140, 150)의 둘레 면 전체 또는 일부에 추가로 형성되면, 솔더링시 제1 및 제2 절개부(143, 53)의 내측에만 솔더링이 되던 것을 제1 및 제2 절개부(143, 153) 이외에 둘레 면에도 솔더링이 이루어지게 하여 실장시 칩과 기판 간의 위치가 틀어지는 정도를 개선할 수 있다. 이때, 제3 및 제6 도전 패턴은 도금으로 이루어질 수 있다.
또한, 제1 및 제2 접속 단자(140, 150)는 실장되는 기판과 커패시터 바디(110)를 소정 거리 이격시켜 커패시터 바디(110)에서 발생하는 압전 진동이 기판으로 유입되는 것을 감소시킬 수 있다. 이러한 효과는 제1 및 제2 접속 단자(140, 50)의 두께가 일정 두께 이상일 때 향상될 수 있고, 예컨대 제1 및 제2 접속 단자(140, 150)의 두께는 60㎛ 이상일 수 있으나 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 접속 단자(140, 150)는 필요시 도금층을 포함할 수 있다. 상기 도금층은 제1 및 제2 접속 단자(140, 150)의 제1 내지 제6 도전 패턴 상에 형성되는 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시 형태에 따른 적층형 전자 부품(100')은, 제1 및 제2 접속 단자(140', 150')의 제1 및 제2 절개부(143’, 153’)가 'ㄷ'자 형상으로 형성될 수 있다.
이때, 제1 및 제2 절개부(143', 153')는 X방향으로 커패시터 바디(110)의 제3 및 제4 면을 향해 각각 개방되도록 형성될 수 있다.
이에, 커패시터 바디(110)의 제1 면(1) 측으로 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부 상에는 사각 형상의 제1 및 제2 솔더 수용부(163, 164)가 마련될 수 있다.
따라서, 절개부가 곡면으로 형성된 적층형 전자 부품에 비해 상대적으로 큰 볼륨(volume)의 솔더 포켓을 확보할 수 있기 때문에, 적층형 전자 부품(100')을 기판에 실장할 때 상대적으로 많은 양의 솔더를 가둘 수 있으므로 솔더 필렛의 형성을 효과적으로 억제하여 적층형 전자 부품(100')의 어쿠스틱 노이즈 저감 효과를 더 향상시킬 수 있다.
한편, 본 발명에서 제1 및 제2 절개부는 복수의 절곡된 면으로 이루어는 것으로서, 도 6에 도시된 ??자 형상 이외에 하나의 절곡부를 가지는 2개의 면으로 이루어지거나 또는 3개 이상의 절곡부를 가지는 4개의 면 이상을 포함하도록 구성될 수 있다.
도 7은 접속 단자 없이 적층형 커패시터가 기판에 실장된 상태를 개략적으로 도시한 정면도이고, 도 8은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 정면도이다.
적층형 전자 부품(100)이 기판(210)에 실장된 상태에서 적층형 전자 부품(100)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
이러한 수축과 팽창은 진동을 발생시키게 된다. 또한, 상기 진동은 제 1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
도 7을 참조하면, 적층형 커패시터의 제1 및 제2 외부 전극(131, 132)과 기판(210)의 일면에 형성된 제1 및 제2 전극 패드(221, 222) 사이에 형성된 솔더(231', 232')가 커패시터 바디(110)의 제2 면을 향해 일정 높이 형성됨으로써 적층형 커패시터로부터 발생된 진동이 기판으로 많이 전달될 수 있다.
도 8을 참조하면, 본 실시 형태에 따른 적층형 전자 부품의 실장 기판은 일면에 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과 기판(210)의 상면에서 제1 및 제2 접속 단자(140, 150)가 제1 및 제2 전극 패드(221, 222) 상에 각각 접속되도록 실장되는 적층형 전자 부품(100)을 포함한다.
이때, 본 실시 형태에서는, 적층형 전자 부품(100)은 솔더(231, 232)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.
본 실시 형태에 따르면, 적층형 전자 부품(100)의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 압전 진동이 소프트(soft)한 재질인 절연체로 이루어진 제1 및 제2 접속 단자(140, 150)의 탄성을 통해 흡수됨으로써, 어쿠스틱 노이즈를 저감시킬 수 있다.
이때, 제1 및 제2 접속 단자(140, 150)의 제1 및 제2 절개부에 의해 각각 마련되는 제1 및 제2 솔더 수용부가 커패시터 바디(110)의 제1 면에 솔더(231, 232)를 가두어둘 수 있는 솔더 포켓으로서의 역할을 하게 된다.
본 실시 형태에서는, 제1 및 제2 접속 단자(141, 142)의 둘레 면 중 제1 및 제2 절개부를 제외한 부분이 절연 면으로 이루어진다.
이에, 적층형 전자 부품(100)을 기판(210)에 실장할 때 제1 및 제2 절개부를 제외한 제1 및 제2 접속 단자의 둘레 면에는 솔더가 형성되지 않기 때문에 제1 및 제2 솔더 수용부(151, 152)에 솔더(231, 232)가 보다 효과적으로 가두어지게 되고, 이에 커패시터 바디(110)의 제2 면을 향한 솔더 필렛(Solder Fillet)의 형성을 억제할 수 있다.
따라서, 적층형 전자 부품(100)의 압전 진동 전달경로를 차단하고 솔더 필렛과 커패시터 바디(110)에서의 최대 변위 지점을 이격시켜, 도 7의 구조에 비해 적층형 전자 부품(100)의 어쿠스틱 노이즈 저감 효과를 크게 향상시킬 수 있다.
또한, 본 실시 형태에 따르면, 상기 어쿠스틱 노이즈 감소 구조에 의해, 적층형 전자 부품의 20kHz 이내의 가청 주파수에서 적층형 전자 부품의 압전 진동이 기판으로 전달되는 진동량도 효과적으로 억제할 수 있다.
따라서, 적층형 전자 부품의 고주파 진동을 저감하여 IT 또는 산업/전장 분야에서 전자 부품의 20kHz 이상의 고주파 진동에 의해 문제가 될 수 있는 센서류의 오작동을 방지하고, 센서류의 장시간 진동에 의한 내부피로 축적을 억제할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100': 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
140, 140': 제1 접속 단자
143, 153: 제1 및 제2 절개부
145-147: 제1 내지 제3 도전 패턴
150, 150': 제2 접속 단자
155-157: 제4 내지 제6 도전 패턴
161, 163: 제1 솔더 수용부
162, 164: 제2 솔더 수용부
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (22)

  1. 커패시터 바디;
    상기 커패시터 바디의 실장 면에 서로 이격되게 배치되는 제1 및 제2 외부 전극; 및
    절연체를 포함하고, 상기 제1 및 제2 외부 전극과 각각 접속되는 제1 및 제2 접속 단자; 를 포함하고,
    상기 제1 접속 단자는, 상기 제1 외부 전극과 마주보는 면에 형성되는 제1 도전 패턴; 상기 제1 도전 패턴과 대향하는 면에 형성되는 제2 도전 패턴; 상기 제1 및 제2 도전 패턴을 연결하는 면 중 일부에 형성되는 제1 절개부; 및 상기 제1 절개부 상에 형성되고 상기 제1 및 제2 도전 패턴을 전기적으로 연결하는 제3 도전 패턴; 을 포함하고,
    상기 제2 접속 단자는, 상기 제2 외부 전극과 마주보는 면에 형성되는 제4 도전 패턴; 상기 제4 도전 패턴과 대향하는 면에 형성되는 제5 도전 패턴; 상기 제4 및 제5 도전 패턴을 연결하는 면 중 일부에 형성되는 제2 절개부; 및 상기 제2 절개부 상에 형성되고 상기 제4 및 제5 도전 패턴을 전기적으로 연결하는 제6 도전 패턴; 을 포함하는 적층형 전자 부품.
  2. 제1항에 있어서,
    상기 제1 접속 단자는, 제3 도전 패턴이 상기 제1 및 제2 도전 패턴을 연결하는 면 전체 또는 상기 제1 절개부를 포함하면서 그 외 면의 일부에 형성되고,
    상기 제2 접속 단자는, 제6 도전 패턴이 상기 제4 및 제5 도전 패턴을 연결하는 면 전체 또는 상기 제2 절개부를 포함하면서 그 외 면의 일부에 형성되는 적층형 전자 부품.
  3. 제1항에 있어서,
    상기 커패시터 바디의 실장 면 측으로 상기 제1 및 제2 외부 전극 상에 상기 제1 및 제2 절개부에 의해 제1 및 제2 솔더 수용부가 각각 마련되는 적층형 전자 부품.
  4. 제1항에 있어서,
    상기 커패시터 바디는, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며,
    상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 적층형 전자 부품.
  5. 제4항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되고, 상기 제1 및 제4 도전 패턴과 각각 접속되는 제1 및 제2 밴드부; 를 각각 포함하는 적층형 전자 부품.
  6. 제5항에 있어서,
    상기 제1 및 제2 절개부가 상기 커패시터 바디의 제3 및 제4 면을 향해 각각 개방되도록 형성되는 적층형 전자 부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 접속 단자가 범프 단자로 이루어지는 적층형 전자 부품.
  8. 제1항에 있어서,
    상기 제1 및 제2 접속 단자가 절연 기판으로 이루어지는 적층형 전자 부품.
  9. 제1항에 있어서,
    상기 제1 및 제2 접속 단자가 회로 기판인 적층형 전자 부품.
  10. 제1항에 있어서,
    상기 제1 및 제2 접속 단자에 포함되는 절연체가 에폭시를 포함하는 적층형 전자 부품.
  11. 제1항에 있어서,
    상기 제1 내지 제6 도전 패턴이 금속 패턴인 적층형 전자 부품.
  12. 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 및
    상기 제1 및 제2 밴드부와 각각 접속되는 제1 및 제2 접속 단자; 를 포함하고,
    상기 제1 접속 단자는, 상기 커패시터 바디의 제3 면을 향해 개방되는 제1 절개부를 포함하고, 상기 커패시터 바디의 제1 및 제2 면을 서로 연결하는 방향의 양면과 상기 제1 절개부를 이루는 부분이 도전성을 가지고, 상기 제1 절개부를 제외한 둘레 면이 절연성을 가지며,
    상기 제2 접속 단자는, 상기 커패시터 바디의 제4 면을 향해 개방되는 제2 절개부를 포함하고, 상기 커패시터 바디의 제1 및 제2 면을 서로 연결하는 방향의 양면과 상기 제2 절개부를 이루는 부분이 도전성을 가지고, 상기 제1 절개부를 제외한 둘레 면이 절연성을 가지는 적층형 전자 부품.
  13. 제12항에 있어서,
    상기 제1 접속 단자는, 제3 도전 패턴이 상기 제1 및 제2 도전 패턴을 연결하는 면 전체 또는 상기 제1 절개부를 포함하면서 그 외 면의 일부에 형성되고,
    상기 제2 접속 단자는, 제6 도전 패턴이 상기 제4 및 제5 도전 패턴을 연결하는 면 전체 또는 상기 제2 절개부를 포함하면서 그 외 면의 일부에 형성되는 적층형 전자 부품.
  14. 제12항에 있어서,
    상기 커패시터 바디의 실장 면 측으로 상기 제1 및 제2 밴드부 상에 상기 제1 및 제2 절개부에 의해 제1 및 제2 솔더 수용부가 각각 마련되는 적층형 전자 부품.
  15. 제12항에 있어서,
    상기 제1 및 제2 절개부가 곡면을 가지도록 형성되는 적층형 전자 부품.
  16. 제12항에 있어서,
    상기 제1 및 제2 절개부가 복수의 절곡된 면으로 이루어지는 적층형 전자 부품.
  17. 제12항에 있어서,
    상기 제1 및 제2 접속 단자가 범프 단자로 이루어지는 적층형 전자 부품.
  18. 제12항에 있어서,
    상기 제1 및 제2 접속 단자가 절연 기판으로 이루어지는 적층형 전자 부품.
  19. 제12항에 있어서,
    상기 제1 및 제2 접속 단자가 회로 기판인 적층형 전자 부품.
  20. 제12항에 있어서,
    상기 제1 및 제2 접속 단자에 포함되는 절연체가 에폭시를 포함하는 적층형 전자 부품.
  21. 제12항에 있어서,
    상기 제1 내지 제6 도전 패턴이 금속 패턴인 적층형 전자 부품.
  22. 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
    상기 제1 및 제2 전극 패드 상에 제1 및 제2 접속 단자가 각각 접속되도록 실장되는 제1항 내지 제21항 중 어느 한 항의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판.
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CN201810026853.0A CN109036845B (zh) 2017-06-08 2018-01-11 多层电子组件、具有多层电子组件的板及电子装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112242251A (zh) * 2019-07-17 2021-01-19 三星电机株式会社 多层电子组件及其上安装有该多层电子组件的板
CN112466664A (zh) * 2019-09-09 2021-03-09 三星电机株式会社 多层电子组件及其上安装有该多层电子组件的板

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7444048B2 (ja) 2020-12-22 2024-03-06 株式会社村田製作所 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3847265B2 (ja) 2003-03-20 2006-11-22 Ｔｄｋ株式会社 電子部品
KR20100087622A (ko) 2009-01-28 2010-08-05 티디케이가부시기가이샤 적층 콘덴서 및 적층 콘덴서의 제조 방법
KR20130123454A (ko) * 2011-03-25 2013-11-12 가부시키가이샤 무라타 세이사쿠쇼 전자부품
KR20150127965A (ko) 2014-05-08 2015-11-18 삼성전기주식회사 적층 세라믹 커패시터, 어레이형 적층 세라믹 커패시터, 그 제조 방법 및 그 실장 기판
KR20160037482A (ko) * 2014-09-29 2016-04-06 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR20160044249A (ko) * 2014-10-15 2016-04-25 삼성전기주식회사 칩 전자부품 및 그 실장 기판

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100652A (ja) 1998-09-25 2000-04-07 Tokin Corp 積層型チップ部品、及びその製造方法
JP5472230B2 (ja) 2011-08-10 2014-04-16 株式会社村田製作所 チップ部品構造体及び製造方法
JP5725062B2 (ja) 2013-03-15 2015-05-27 株式会社村田製作所 電子部品、それに含まれる基板型の端子、および、電子部品の実装構造
JP2016072603A (ja) 2014-09-26 2016-05-09 株式会社村田製作所 電子部品
KR102139758B1 (ko) 2015-02-02 2020-07-31 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
JP6631905B2 (ja) 2015-07-28 2020-01-15 ローム株式会社 マルチチップモジュールおよびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3847265B2 (ja) 2003-03-20 2006-11-22 Ｔｄｋ株式会社 電子部品
KR20100087622A (ko) 2009-01-28 2010-08-05 티디케이가부시기가이샤 적층 콘덴서 및 적층 콘덴서의 제조 방법
KR20130123454A (ko) * 2011-03-25 2013-11-12 가부시키가이샤 무라타 세이사쿠쇼 전자부품
KR20150127965A (ko) 2014-05-08 2015-11-18 삼성전기주식회사 적층 세라믹 커패시터, 어레이형 적층 세라믹 커패시터, 그 제조 방법 및 그 실장 기판
KR20160037482A (ko) * 2014-09-29 2016-04-06 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR20160044249A (ko) * 2014-10-15 2016-04-25 삼성전기주식회사 칩 전자부품 및 그 실장 기판

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112242251A (zh) * 2019-07-17 2021-01-19 三星电机株式会社 多层电子组件及其上安装有该多层电子组件的板
US11488778B2 (en) 2019-07-17 2022-11-01 Samsung Electro-Mechanics Co., Ltd. Multilayer electronic component and board having the same mounted thereon
CN112242251B (zh) * 2019-07-17 2023-03-28 三星电机株式会社 多层电子组件及其上安装有该多层电子组件的板
US11776753B2 (en) 2019-07-17 2023-10-03 Samsung Electro-Mechanics Co., Ltd. Multilayer electronic component and board having the same mounted thereon
CN112466664A (zh) * 2019-09-09 2021-03-09 三星电机株式会社 多层电子组件及其上安装有该多层电子组件的板
US11665825B2 (en) 2019-09-09 2023-05-30 Samsung Electro-Mechanics Co., Ltd. Electronic component and board having the same mounted thereon

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