KR20180133831A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20180133831A
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치훙 시에
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 제조하는 방법에 있어서, 제 1 핀 구조물, 제 1 핀 구조물 위에 배치되는 제 1 게이트 전극 구조물 및 제 1 소스/드레인 영역을 포함하는 제 1 FinFET이 형성된다. 하나의 제 2 핀 구조물, 제 2 핀 구조물 위에 배치되는 제 2 게이트 전극 구조물 및 제 2 소스/드레인 영역을 포함하는 제 2 FinFET이 형성된다. 제 1 소스/드레인 영역 내의 제 1 핀 구조물 상에 제 1 에피택셜 층이 형성되고, 제 2 소스/드레인 영역 내의 제 2 핀 구조물 상에 제 2 에피택셜 층이 형성된다. 제 1 핀 구조물의 폭은 제 2 핀 구조물의 폭보다 작다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
관련 출원에 대한 상호 참조
본 출원은 2016년 1월 29일에 출원된 미국 특허 가출원 제 62/289,157 호의 우선권을 주장하며, 이 가출원의 전체 개시는 참조로서 본원에 포함된다.
본 개시는 반도체 집적 회로, 보다 구체적으로 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)들을 갖는 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및 그 제조 프로세스에 관한 것이다.
반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 프로세스 노드들로 진보해옴에 따라, 제조 및 설계 문제들 모두로부터의 도전과제들은 핀 전계 효과 트랜지스터(FinFET)와 같은 삼차원 설계들의 개발 및 하이 k(high-k)(유전 상수) 재료를 갖는 금속 게이트 구조물의 사용을 초래시켜왔다. 금속 게이트 구조물은 종종 게이트 대체 기술들을 사용함으로써 제조되고, 소스들 및 드레인들은 에피택셜(epitaxial) 성장 방법을 사용함으로써 형성된다. 또한, 소스/드레인 콘택트(바 콘택트)가 소스들 및 드레인들 상에 형성된다.
본 개시는 첨부 도면들과 함께 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들이 축척대로 도시되지 않았으며 단지 예시 목적들을 위해서만 사용된다는 점이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 본 개시의 일 실시예에 따른 SRAM 셀의 예시적인 레이아웃 구조물들을 도시한다.
도 2 내지 도 13은 본 개시의 일 실시예에 따른 FinFET들을 포함하는 제 1 SRAM 셀의 제조 동작들의 다양한 스테이지들의 예시적인 단면도들을 도시한다.
도 14는 본 개시의 일 실시예에 따른 제 2 SRAM 셀의 예시적인 단면도를 도시한다.
이어지는 개시가 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다는 점이 이해될 것이다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적으로 의도된 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시되는 범위 또는 값들에 한정되는 것은 아니고, 프로세스 조건들 및/또는 디바이스의 희망하는 특성들에 의존할 수 있다. 게다가, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 및 제 2 피처들에 개재되어 형성될 수 있는 실시예들을 포함할 수 있다. 다양한 피처들은 단순화 및 명확성을 위해 상이한 축척들로 임의적으로 도시될 수 있다. 첨부된 도면들에서, 몇몇 층들/피처들은 단순화를 위해 생략될 수 있다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다. 추가적으로, 용어 “제조되는”은 “포함하는” 또는 “구성하는” 중 어느 하나를 의미할 수 있다. 또한, 이어지는 제조 프로세스에서, 설명되는 동작들 내에/설명되는 동작들 사이에 하나 이상의 추가적인 동작이 있을 수 있고, 동작들의 순서가 변경될 수 있다.
도 1a 및 도 1b는 본 개시의 일 실시예에 따른 SRAM 셀의 예시적인 레이아웃 구조물들을 도시한다.
도 1a는 6개의 핀 구조물들을 포함하는 제 1 SRAM 셀의 예시적인 레이아웃 구조물이다. 도 1a는 하나의 SRAM 셀을 도시한다. 복수의 제 1 SRAM 셀들은, 복수의 제 1 SRAM 셀들이 행 방향 및 열 방향을 따라 매트릭스로 배열되는 SRAM 어레이를 형성할 수 있다.
제 1 SRAM 셀은 데이터 저장 노드 및 상보형 데이터 저장 노드를 갖는 2개의 교차 커플링된(cross-coupled) 인버터들을 포함한다. 제 1 인버터의 출력부는 제 2 인버터의 입력부에 커플링되고, 제 2 인버터의 출력부는 제 1 인버터의 입력부에 커플링된다. SRAM 셀은, 제 1 인버터의 출력부 및 제 2 인버터의 입력부에 커플링되는 제 1 패스 게이트(pass-gate) FinFET(PG1), 및 제 2 인버터의 출력부 및 제 1 인버터의 입력부에 커플링되는 제 2 패스 게이트 FinFET(PG2)를 더 포함한다.
제 1 인버터는 제 1 도전형의 제 1[제 1 풀업(pull-up)] FinFET(PU1) 및 제 2 도전형의 제 1[제 1 풀다운(pull-down)] FinFET(PD1)을 포함한다. 제 2 인버터는 제 1 도전형의 제 2(제 2 풀업) FinFET(PU2) 및 제 2 도전형의 제 2(제 2 풀다운) FinFET(PD2)을 포함한다. 제 1 패스 게이트 디바이스(PG1) 및 제 2 패스 게이트 디바이스(PG2)는 제 2 도전형 디바이스들이다. 이 실시예에서, 제 1 도전형은 P형이고 제 2 도전형은 N형이다. 물론, 다른 실시예에서 제 1 도전형이 N형이고 제 2 도전형이 P형인 것이 가능하며, 그러한 경우에 SRAM 내의 나머지 엘리먼트들은 본 기술의 통상 지식에 따라 적절히 수정된다.
제 1 패스 게이트 FinFET(PG1)은 도 1a에 도시된 바와 같이 제 1 핀 구조물(F1), 제 2 핀 구조물(F2) 및 제 1 게이트 구조물(GA1)로 구성된다. 제 1 게이트 구조물(GA1)에 의해 커버되지 않는 제 1 및 제 2 핀 구조물들(F1, F2)의 부분들은 FinFET(PG1)의 소스 및 드레인으로서 기능한다. 본 개시에서 소스 및 드레인이 상호교환적으로 사용되고, 용어 “소스/드레인” 또는 “S/D”가 소스 및 드레인 중 하나를 의미한다는 점을 유념한다.
제 1 풀다운 FinFET(PD1)은 제 1 핀 구조물(F1), 제 2 핀 구조물(F2) 및 제 2 게이트 구조물(GA2)로 구성된다. 제 2 게이트 구조물(GA2)에 의해 커버되지 않는 제 1 및 제 2 핀 구조물들(F1, F2)의 부분들은 FinFET(PD1)의 소스 및 드레인으로서 기능한다.
제 1 풀업 FinFET(PU1)은 제 3 핀 구조물(F3) 및 제 2 게이트 구조물(GA2)로 구성된다. 제 2 게이트 구조물(GA2)에 의해 커버되지 않는 제 3 핀 구조물(F3)의 부분들은 FinFET(PU1)의 소스 및 드레인으로서 기능한다.
제 2 패스 게이트 FinFET(PG2)은 제 4 핀 구조물(F4), 제 5 핀 구조물(F5) 및 제 3 게이트 구조물(GA3)로 구성된다. 제 3 게이트 구조물(GA3)에 의해 커버되지 않는 제 4 및 제 5 핀 구조물들(F4, F5)의 부분들은 FinFET(PG2)의 소스 및 드레인으로서 기능한다.
제 2 풀다운 FinFET(PD2)은 제 4 핀 구조물(F4), 제 5 핀 구조물(F5) 및 제 4 게이트 구조물(GA4)로 구성된다. 제 4 게이트 구조물(GA4)에 의해 커버되지 않는 제 4 및 제 5 핀 구조물들(F4, F5)의 부분들은 FinFET(PD2)의 소스 및 드레인으로서 기능한다.
제 2 풀업 FinFET(PU2)은 제 6 핀 구조물(F6) 및 제 4 게이트 구조물(GA4)로 구성된다. 제 4 게이트 구조물(GA4)에 의해 커버되지 않는 제 6 핀 구조물(F6)의 부분들은 FinFET(PU2)의 소스 및 드레인으로서 기능한다.
계속해서 도 1a를 참조하면, FinFET들(PG1, PD1 및 PU1)의 드레인들은 데이터 저장 노드로서 기능하는 제 2 바 콘택트(MD2)에 의해 전기적으로 연결되고, FinFET들(PG2, PD2 및 PU2)의 드레인들은 상보형 데이터 저장 노드로서 기능하는 제 6 바 콘택트(MD6)에 의해 전기적으로 연결된다. 제 2 바 콘택트(MD2)는 FinFET들(PG1 및 PD1)의 제 1 및 제 2 핀 구조물들(F1, F2)의 공통 드레인 영역들 및 FinFET(PU1)의 제 3 핀 구조물(F3)의 드레인 영역 위에 형성된다. 제 6 바 콘택트(MD6)는 FinFET들(PG2 및 PD2)의 제 4 및 제 5 핀 구조물들(F4, F5)의 공통 드레인 영역들 및 FinFET(PU2)의 제 6 핀 구조물(F6)의 드레인 영역 위에 형성된다.
제 1 바 콘택트(MD1)는 FinFET(PG1)의 제 1 및 제 2 핀 구조물들(F1, F2)의 소스 영역들 위에 형성되고, 제 3 바 콘택트(MD3)는 FinFET(PD1)의 제 1 및 제 2 핀 구조물들(F1, F2)의 소스 영역들 위에 형성되며, 제 4 바 콘택트(MD4)는 FinFET(PU1)의 제 3 핀 구조물(F3)의 소스 영역 위에 형성된다. 제 5 바 콘택트(MD5)는 FinFET(PG2)의 제 4 및 제 5 핀 구조물들(F4, F5)의 소스 영역들 위에 형성되고, 제 7 바 콘택트(MD7)는 FinFET(PD2)의 제 4 및 제 5 핀 구조물들(F4, F5)의 소스 영역들 위에 형성되며, 제 8 바 콘택트(MD8)는 FinFET(PU2)의 제 6 핀 구조물(F6)의 소스 영역 위에 형성된다.
게이트 구조물들은 게이트 유전체 층 및 게이트 전극을 포함한다. 핀 구조물들의 소스 및 드레인 영역들은 핀 구조물 위에 형성되는 에피택셜 층을 포함한다.
제 1 및 제 2 패스 게이트 FinFET들(PG1, PG2)의 게이트 전극들은 제 1 워드 라인에 커플링되고, 제 1 바 콘택트(MD1)는 제 1 비트 라인에 커플링되며, 제 5 바 콘택트(MD5)는 제 1 상보형 비트 라인에 커플링된다. 제 3 바 콘택트(MD3) 및 제 7 바 콘택트(MD7)는 제 1 포텐셜에 커플링되고, 제 4 바 콘택트(MD4) 및 제 8 바 콘택트(MD8)는 제 1 포텐셜과는 상이한 제 2 포텐셜에 커플링된다. 이 실시예에서, 제 1 포텐셜은 Vss이고, 제 2 포텐셜은 Vdd이다. 제 1 도전형이 N형이고 제 2 도전형이 P형일 때, 미리결정된 제 1 포텐셜은 Vdd이고 미리결정된 제 2 포텐셜은 Vss이다.
핀 구조물들은 Y 방향으로 연장되고 X 방향으로 서로 평행하게 배열되며, 게이트 구조물들은 X 방향으로 연장된다. 도 1a에 도시된 바와 같이, 제 1, 제 2, 제 4 및 제 5 핀 구조물들(F1, F2, F4, F5)의 X 방향으로의 제 1 폭들은 대략 동일하고, 제 3 및 제 6 핀 구조물들(F3, F6)의 X 방향으로의 제 2 폭들은 대략 동일하다. 제 1 폭들은 제 2 폭들보다 작다.
도 1b는 4개의 핀 구조물들을 포함하는 제 2 SRAM 셀의 예시적인 레이아웃 구조물이다. 도 1b는 하나의 SRAM 셀을 도시한다. 복수의 제 2 SRAM 셀들은, 복수의 제 2 SRAM 셀들이 행 방향 및 열 방향을 따라 매트릭스로 배열되는 SRAM 어레이를 형성할 수 있다. 제 2 SRAM 셀은 제 1 SRAM 셀과 동일한 반도체 디바이스(칩) 내에 형성된다.
제 2 SRAM 셀은 패스 게이트 FinFET들 및 풀다운 FinFET들에 대한 핀들의 수를 제외하고 제 1 SRAM과 실질적으로 유사한 구조를 갖는다.
제 2 SRAM 셀은 제 3 패스 게이트 FinFET(PG3), 제 4 패스 게이트 FinFET(PG4), 제 1 도전형의 제 3(제 3 풀업) FinFET(PU3), 제 2 도전형의 제 3(제 3 풀다운) FinFET(PD3), 제 1 도전형의 제 4(제 4 풀업) FinFET(PU4) 및 제 2 도전형의 제 4(제 4 풀다운) FinFET(PD4)을 포함한다.
제 3 패스 게이트 FinFET(PG3)은 도 1b에 도시된 바와 같이 제 7 핀 구조물(F7) 및 제 5 게이트 구조물(GA5)로 구성된다. 제 3 풀다운 FinFET(PD3)은 제 7 핀 구조물(F7) 및 제 6 게이트 구조물(GA6)로 구성된다. 제 3 풀업 FinFET(PU3)은 제 8 핀 구조물(F8) 및 제 6 게이트 구조물(GA6)로 구성된다.
제 4 패스 게이트 FinFET(PG4)은 제 9 핀 구조물(F9) 및 제 7 게이트 구조물(GA7)로 구성된다. 제 4 풀다운 FinFET(PD4)은 제 9 핀 구조물(F9) 및 제 8 게이트 구조물(GA8)로 구성된다. 제 4 풀업 FinFET(PU4)은 제 10 핀 구조물(F10) 및 제 8 게이트 구조물(GA8)로 구성된다.
계속해서 도 1b를 참조하면, FinFET들(PG3, PD3 및 PU3)의 드레인들은 데이터 저장 노드로서 기능하는 제 10 바 콘택트(MD10)에 의해 전기적으로 연결되고, FinFET들(PG4, PD4 및 PU4)의 드레인들은 상보형 데이터 저장 노드로서 기능하는 제 14 바 콘택트(MD14)에 의해 전기적으로 연결된다. 제 10 바 콘택트(MD10)는 FinFET들(PG3 및 PD3)의 제 7 핀 구조물(F7)의 공통 드레인 영역들 및 FinFET(PU3)의 제 8 핀 구조물(F8)의 드레인 영역 위에 형성된다. 제 14 바 콘택트(MD14)는 FinFET들(PG4 및 PD4)의 제 9 핀 구조물(F9)의 공통 드레인 영역들 및 FinFET(PU4)의 제 10 핀 구조물(F10)의 드레인 영역 위에 형성된다.
제 9 바 콘택트(MD9)는 FinFET(PG3)의 제 7 핀 구조물(F7)의 소스 영역 위에 형성되고, 제 11 바 콘택트(MD11)는 FinFET(PD3)의 제 7 핀 구조물(F7)의 소스 영역 위에 형성되며, 제 12 바 콘택트(MD12)는 FinFET(PU3)의 제 8 핀 구조물(F8)의 소스 영역 위에 형성된다. 제 13 바 콘택트(MD13)는 FinFET(PG4)의 제 9 핀 구조물(F9)의 소스 영역 위에 형성되고, 제 15 바 콘택트(MD15)는 FinFET(PD4)의 제 9 핀 구조물(F9)의 소스 영역 위에 형성되며, 제 16 바 콘택트(MD16)는 FinFET(PU4)의 제 10 핀 구조물(F10)의 소스 영역 위에 형성된다.
제 3 및 제 4 패스 게이트 FinFET들(PG3, PG4)의 게이트 전극들은 제 2 워드 라인에 커플링되고, 제 9 바 콘택트(MD9)는 제 2 비트 라인에 커플링되며, 제 13 바 콘택트(MD13)는 제 2 상보형 비트 라인에 커플링된다. 제 11 바 콘택트(MD11) 및 제 15 바 콘택트(MD15)는 제 1 포텐셜에 커플링되고, 제 12 바 콘택트(MD12) 및 제 16 바 콘택트(MD16)는 제 2 포텐셜에 커플링된다.
도 1b에 도시된 바와 같이, 제 7 내지 제 10 핀 구조물들(F7 내지 F10)의 X 방향으로의 제 3 폭들은 대략 동일하고, 제 1 SRAM 셀의 제 1 폭들과 대략 동일한 폭이다.
도 2 내지 도 13은 본 개시의 일 실시예에 따른 FinFET들을 포함하는 제 1 SRAM 셀의 제조 동작들의 다양한 스테이지들의 예시적인 단면도들을 도시한다. 도 2 내지 도 13에 의해 도시된 프로세스들 전에, 그 동안에, 및 그 후에 추가적인 동작들이 제공될 수 있고, 아래에서 설명되는 동작들 중 몇몇은 방법의 추가적인 실시예들을 위해 대체되거나 또는 제거될 수 있다는 점이 이해되어야 한다. 동작들/프로세스들의 순서는 상호변경가능할 수 있다.
FinFET 디바이스에 대한 핀 구조물들을 제조하기 위해, 기판(10) 위에 마스크 층(11)이 형성된다. 마스크 층(11)은, 예를 들어 열 산화 프로세스 및/또는 화학적 기상 증착(chemical vapor deposition; CVD) 프로세스에 의해 형성된다. 기판(10)은, 예를 들어 약 1 × 1015 cm-3 내지 약 1 × 1016 cm-3 범위 내의 불순물 농도를 갖는 p형 실리콘 또는 게르마늄 기판이다. 다른 실시예들에서, 기판은 약 1 × 1015 cm-3 내지 약 1 × 1016 cm-3 범위 내의 불순물 농도를 갖는 n형 실리콘 또는 게르마늄 기판이다.
대안적으로, 기판(10)은 게르마늄과 같은 다른 원소(elementary) 반도체; SiC 및 SiGe과 같은 IV-IV족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP과 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합들을 포함할 수 있다. 일 실시예에서, 기판(10)은 SOI(silicon-on insulator) 기판의 실리콘 층이다. 비정질(Amorphous) Si 또는 비정질 SiC와 같은 비정질 기판들, 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물들(예를 들어, p형 또는 n형 도전형)로 적절히 도핑된 다양한 영역들을 포함할 수 있다.
마스크 층(11)은, 예를 들어 몇몇 실시예들에서 패드 산화물(예를 들어, 실리콘 산화물) 층(12) 및 실리콘 질화물 마스크 층(13)을 포함한다.
패드 산화물 층(12)은 열 산화 또는 CVD 프로세스를 사용함으로써 형성될 수 있다. 실리콘 질화물 마스크 층(13)은 스퍼터링 방법과 같은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 플라즈마 강화 화학적 기상 증착(plasma-enhanced chemical vapor deposition; PECVD), 기압 화학적 기상 증착(atmospheric pressure chemical vapor deposition; APCVD), 저압 CVD(low-pressure CVD; LPCVD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 원자 층 증착(atomic layer deposition; ALD), 및/또는 다른 프로세스들에 의해 형성될 수 있다.
몇몇 실시예들에서 패드 산화물 층(12)의 두께는 약 2 nm 내지 약 15 nm 범위 내에 있고, 실리콘 질화물 마스크 층(13)의 두께는 약 2 nm 내지 약 50 nm 범위 내에 있다. 마스크 층 위에 마스크 패턴이 또한 형성된다. 마스크 패턴은, 예를 들어 리소그래피 동작들에 의해 형성되는 레지스트 패턴이다.
에칭 마스크로서 마스크 패턴을 사용함으로써, 도 3에 도시된 바와 같이 패드 산화물 층 및 실리콘 질화물 마스크 층의 하드 마스크 패턴들(14)이 형성된다. 도 3은 도 1a의 라인(X1-X1)에 대응한다.
이어서, 도 4에 도시된 바와 같이, 에칭 마스크로서 하드 마스크 패턴들(14)을 사용함으로써, 기판(10)은 건식 에칭 방법 및/또는 습식 에칭 방법을 사용한 트렌치 에칭에 의해 핀 구조물들(20 내지 25)로 패터닝된다. 도 4는 도 1a의 라인(X1-X1)에 대응하고, 핀 구조물들(20 내지 25)은 각각 핀 구조물들(F1, F2, F3, F6, F5 및 F4)에 대응한다.
핀 구조물들은 기판(10)과 동일한 재료로 제조될 수 있고 기판(10)으로부터 연속적으로 연장될 수 있다. 이 실시예에서, 핀 구조물들은 Si로 제조된다. 핀 구조물들의 실리콘 층은 진성(intrinsic)이거나, 또는 n형 불순물 또는 p형 불순물로 적절히 도핑될 수 있다.
핀 구조물들의 폭들은 몇몇 실시예들에서 약 5 nm 내지 약 40 nm 범위 내에 있다. 핀 구조물들(20, 21, 24 및 25)의 X 방향으로의 제 1 폭들(W1)은 핀 구조물들(22 및 23)의 X 방향으로의 제 2 폭들(W2)보다 작다. 제 1 폭 및 제 2 폭은 게이트 구조물에 의해 커버될 핀 구조물들의 상부인 채널 층들의 중앙에서 측정된다.
핀 구조물들의 (Z 방향을 따르는) 높이는 몇몇 실시예들에서 약 100 nm 내지 약 300 nm 범위 내에 있고, 다른 실시예들에서 약 50 nm 내지 약 100 nm 범위 내에 있다.
핀 구조물들(20 내지 25)이 형성된 후, 핀 구조물들 사이의 공간들 및/또는 하나의 핀 구조물과 기판(10) 위에 형성되는 다른 엘리먼트 사이의 공간 내에 격리 절연 층(30)이 형성된다. 격리 절연 층(30)은 또한 “얕은 트렌치 격리(shallow-trench-isolation; STI)” 층으로 칭해질 수 있다. 격리 절연 층(30)에 대한 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(silicon oxynitride; SiON), SiOCN, 불소 도핑된 실리케이트 글래스(fluorine-doped silicate glass; FSG), 또는 로우 k(low-k) 유전체 재료의 하나 이상의 층을 포함할 수 있다. 격리 절연 층은 LPCVD(저압 화학적 기상 증착), 플라즈마 CVD 또는 유동가능(flowable) CVD에 의해 형성된다. 유동가능 CVD에서, 실리콘 산화물 대신 유동가능 유전체 재료들이 퇴적될 수 있다. 유동가능 유전체 재료들은 그들의 명칭이 암시하듯이, 퇴적 동안 높은 애스펙트비(aspect ratio)를 갖는 갭들 또는 공간들을 채우기 위해 “유동”할 수 있다. 보통, 퇴적된 막이 유동하도록 실리콘 함유 프리커서들에 다양한 화학물들이 추가된다. 몇몇 실시예들에서, 질소 하이드라이드 본드(nitrogen hydride bond)들이 추가된다. 유동가능 유전체 프리커서들, 특히 유동가능 실리콘 산화물 프리커서들의 예시들은, 실리케이트, 실록산, MSQ(methyl silsesquioxane), HSQ(hydrogen silsesquioxane), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhydro-polysilazane), TEOS(tetraethyl orthosilicate), 또는 TSA(trisilylamine)와 같은 실릴 아민(silyl-amine)을 포함한다. 이들 유동가능 실리콘 산화물 재료들은 다수의 동작 프로세스에서 형성된다. 유동가능 막이 퇴적된 후 경화되고 이어서 원치않는 엘리먼트(들)를 제거하기 위해 어닐링되어 실리콘 산화물을 형성한다. 원치않는 엘리먼트(들)가 제거될 때, 유동가능 막은 고밀도화되고 수축된다. 몇몇 실시예들에서, 다수의 어닐링 프로세스들이 수행된다. 유동가능 막은 한 번 이상 경화되고 어닐링된다. 유동가능 막은 붕소 및/또는 인으로 도핑될 수 있다.
격리 절연 층(30)이 두꺼운 층내에 제일먼저 형성되어 핀 구조물들이 두꺼운 층 내에 임베딩되고, 두꺼운 층이 리세싱되어 도 5에 도시된 바와 같이 핀 구조물들(20)의 상부 부분들을 노출시킨다. 마스크 패턴들(14)은 격리 절연 층(30)을 리세싱하는 동안 제거된다.
격리 절연 층(30)의 상부 면으로부터의 핀 구조물들의 높이(H1)는 몇몇 실시예들에서 약 20 nm 내지 약 100 nm 범위 내에 있고, 다른 실시예들에서 약 30 nm 내지 약 50 nm 범위 내에 있다. 격리 절연 층(30)을 리세싱한 후에 또는 리세싱하기 전에, 격리 절연 층(30)의 품질을 향상시키기 위해 열 프로세스, 예를 들어 어닐링 프로세스가 수행될 수 있다. 어떤 실시예들에서, 열 프로세스는, N2, Ar 또는 He 분위기(ambient)와 같은 불활성 가스 분위기 내에서 약 1.5 초 내지 약 10 초 동안 약 900 ℃ 내지 약 1050 ℃ 범위 내에 있는 온도에서 급속 열처리 어닐링(rapid thermal annealing; RTA)을 사용함으로써 수행된다.
격리 절연 층(30)이 형성된 후, 도 6a에 도시된 바와 같이 핀 구조물들(20 내지 22, 24 및 25) 위에 각각 게이트 구조물들(42 및 44)이 형성된다. 도 6a는 도 1a의 라인(X2-X2)에 대응하고, 도 6b는 도 1a의 라인(X1-X1)에 대응한다.
도 6a에 도시된 바와 같이, 게이트 구조물들(42 및 44)은 X 방향으로 연장되는 반면, 핀 구조물들(20 내지 22, 24 및 25)은 Y 방향으로 연장된다. 게이트 구조물(42)은 도 1a의 게이트 구조물(GA2)에 대응하고, 게이트 구조물(44)은 도 1a의 게이트 구조물(GA3)에 대응한다. 몇몇 실시예들에서, 핀 구조물(23)은 또한 게이트 구조물(42) 아래에 위치된다.
게이트 구조물들(42 및 44)을 제조하기 위해, 유전체 층 및 폴리 실리콘 층이 격리 절연 층(30) 및 노출된 핀 구조물들 위에 형성되고, 이어서 폴리 실리콘 및 유전체 층으로 제조된 게이트 패턴을 포함하는 게이트 구조물을 획득하기 위해 패터닝 동작들이 수행된다. 몇몇 실시예들에서, 폴리실리콘 층은 하드 마스크를 사용함으로써 패터닝되고, 하드 마스크는 게이트 패턴 상에 남아있다. 하드 마스크는 절연 재료의 하나 이상의 층을 포함한다.
몇몇 실시예들에서, 유전체 층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 하이 k 유전체들의 하나 이상의 층을 포함할 수 있다. 몇몇 실시예들에서 유전체 층(42)의 두께는 약 2 nm 내지 약 20 nm 범위 내에 있고, 다른 실시예들에서 약 2 nm 내지 약 10 nm 범위 내에 있다. 폴리실리콘 층은 몇몇 실시예들에서 CVD에 의해 형성된다.
몇몇 실시예들에서, 게이트 대체 기술이 이용된다. 그러한 경우에 있어서, 게이트 구조물들은 추후 제거되는 더미 게이트 구조물들이다.
또한, 도 6a 및 도 6b에 도시된 바와 같이, 게이트 구조물들 및 노출된 핀 구조물들의 양 측벽들 상에 측벽 스페이서들(43)이 형성된다. 측벽 스페이서들(43)은 CVD, PVD, ALD, 전자빔(e-beam) 증발, 또는 다른 적절한 프로세스에 의해 형성되는, SiO2, SiN, SiON, SiOCN 또는 SiCN과 같은 절연 재료의 하나 이상의 층을 포함한다. 측벽 스페이서들로서 로우 k 유전체 재료가 사용될 수 있다. 측벽 스페이서들(43)은 절연 재료의 블랭킷 층을 형성하고 이방성(anisotropic) 에칭을 수행함으로써 형성된다. 일 실시예에서, 측벽 스페이서 층들은 SiN, SiON, SiOCN 또는 SiCN과 같은 실리콘 질화물계 재료로 제조된다.
이어서, 도 7에 도시된 바와 같이, 핀 구조물들(22 및 23)이 제 1 보호 층(50)에 의해 커버된다. 제 1 보호 층(50)은 SiN, SiON, SiOCN 또는 SiCN과 같은 실리콘 질화물계 재료를 포함하는 유전체 재료로 제조된다. 일 실시예에서, 제 1 보호 층(50)으로서 SiN이 사용된다. 제 1 보호 층(50)은, CVD, PVD, ALD, 전자빔 증발, 또는 다른 적절한 프로세스에 의해 절연 막을 퇴적시키고, 리소그래피 프로세스 및 에칭 프로세스를 사용하여 절연 막을 패터닝함으로써 형성된다.
제 1 보호 층(50)을 형성한 후, 제 1 보호 층(50)에 의해 커버되지 않는 핀 구조물들(20, 21, 24 및 25)의 상부 부분이 리세싱된다. 핀 구조물들(20, 21, 24 및 25)의 상부 부분은, 도 8에 도시된 바와 같이 격리 절연 층(30)의 상부 면과 동일한 레벨까지 또는 상부 면 아래의 레벨까지 아랫쪽으로 리세싱(에칭)된다. 다른 실시예들에서, 핀 구조물들(20, 21, 24 및 25)의 리세싱된 상부 부분은 격리 절연 층(30)의 상부 면 위의 레벨에 위치된다.
이어서, 도 9에 도시된 바와 같이, 리세싱된 핀 구조물들(20, 21, 24 및 25) 위에 각각 제 1 에피택셜 소스/드레인 구조물들(61, 62, 64 및 65)이 형성된다. 몇몇 실시예들에서, 도 9에 도시된 바와 같이, 제 1 에피택셜 소스/드레인 구조물들(61 및 62)은 병합된 에피택셜 S/D 구조물(63)로 병합되고, 제 1 에피택셜 S/D 구조물들(64 및 65)은 병합된 에피택셜 S/D 구조물(66)로 병합된다. 본 개시의 일 실시예에서, 병합된 에피택셜 S/D 구조물들(63 및 66)은 보이드를 포함한다.
제 1 에피택셜 S/D 구조물들은 핀 구조물들(채널 영역들)과는 상이한 격자 상수를 갖는 반도체 재료의 하나 이상의 층으로 제조된다. 핀 구조물들이 Si로 제조될 때, 제 1 에피택셜 S/D 구조물들(61, 62, 64 및 65)은 n형 FinFET을 위한 SiP, SiC 또는 SiCP를 포함한다. 에피택셜 소스/드레인 구조물들은 리세싱된 핀 구조물들의 상부 부분들 위에 에피택셜방식으로 형성되므로, 결정질(crystalline) 구조를 갖는다. 핀 구조물들 내에 형성된 기판의 결정 배향[예를 들어, (100) 평면]으로 인해, 제 1 에피택셜 소스/드레인 구조물들(61, 62, 64 및 65)은 횡측으로 성장되고 다이아몬드형 형상을 갖는다.
제 1 에피택셜 소스/드레인 구조물들은, SiH4, Si2H6 또는 SiCl2H2와 같은 Si 함유 가스, CH4 또는 C2H6과 같은 C 함유 가스, 및/또는 PH3와 같은 도펀트 가스를 사용함으로써, 약 80 Torr 내지 150 Torr의 압력 하에 약 600 ℃ 내지 800 ℃의 온도에서 성장될 수 있다.
병합된 에피택셜 S/D 구조물들(63 및 66)을 형성한 후, 제 1 보호 층(50)이 제거되고, 병합된 에피택셜 S/D 구조물들(63 및 66)은 도 10에 도시된 바와 같이 제 2 보호 층(55)에 의해 커버된다. 제 2 보호 층(55)은 제 1 보호 층(50)과 유사한 재료로 제조된다.
제 2 보호 층(55)을 형성한 후, 핀 구조물들(22 및 23)의 상부 부분이 리세싱된다. 핀 구조물들(22 및 23)의 상부 부분은, 도 10에 도시된 바와 같이 격리 절연 층(30)의 상부 면과 동일한 레벨까지 또는 상부 면 위의 레벨까지 아랫쪽으로 리세싱(에칭)된다. 다른 실시예들에서, 핀 구조물들(22 및 23)의 리세싱된 상부 부분은 격리 절연 층(30)의 상부 면 아래의 레벨에 위치된다. 본 개시의 일 실시예에서, 핀 구조물들(20, 21, 24 및 25)의 높이(H1)는 도 10에 도시된 바와 같이 핀 구조물들(22 및 23)의 높이(H2)보다 작다.
이어서, 도 11에 도시된 바와 같이, 리세싱된 핀 구조물들(22 및 23) 위에 각각 제 2 에피택셜 소스/드레인 구조물들(72 및 74)이 형성된다. 몇몇 실시예들에서, 도 11에 도시된 바와 같이, 제 2 에피택셜 소스/드레인 구조물들(72 및 74)은 병합되지 않는다. 다른 실시예들에서, 제 2 에피택셜 소스/드레인 구조물들(72 및 74)은 보이드를 포함하는 병합된 에피택셜 S/D 구조물로 병합되지 않는다.
제 2 에피택셜 S/D 구조물들은 핀 구조물들(채널 영역들)과는 상이한 격자 상수를 갖는 반도체 재료의 하나 이상의 층으로 제조된다. 핀 구조물들이 Si로 제조될 때, 제 2 에피택셜 S/D 구조물들(72 및 74)은 p형 FinFET을 위한 SiGe 또는 Ge을 포함한다. 제 2 에피택셜 소스/드레인 구조물들은 리세싱된 핀 구조물들의 상부 부분들 위에 에피택셜방식으로 형성되므로, 결정질 구조를 갖는다. 핀 구조물들 내에 형성된 기판의 결정 배향[예를 들어, (100) 평면]으로 인해, 제 2 에피택셜 소스/드레인 구조물들(72 및 74)은 횡측으로 성장되고 다이아몬드형 형상을 갖는다.
제 2 에피택셜 소스/드레인 구조물들은, SiH4, Si2H6 또는 SiCl2H2와 같은 Si 함유 가스, 및/또는 GeH4, Ge2H6 또는 GeCl2H2와 같은 Ge 함유 가스를 사용함으로써, 약 80 Torr 내지 150 Torr의 압력 하에 약 600 ℃ 내지 800 ℃의 온도에서 성장될 수 있다.
위에서의 실시예에서, 예를 들어 p형 FinFET들을 위한 제 2 에피택셜 S/D 구조물들은, 예를 들어 n형 FinFET들을 위한 제 1 에피택셜 S/D 구조물들 이후에 형성된다. 다른 실시예들에서, n형 FinFET들을 위한 제 1 에피택셜 S/D 구조물들은 p형 FinFET들을 위한 제 2 에피택셜 S/D 구조물들 이후에 형성된다. 또한, 몇몇 실시예들에서, 제 1 및 제 2 에피택셜 S/D 구조물들이 형성된 후, 제 1 및 제 2 에피택셜 S/D 구조물들 위에 규화물(silicide) 층이 형성된다.
제 2 에피택셜 S/D 구조물들이 형성된 후, 예를 들어 습식 에칭에 의해 제 2 보호 층(55)이 제거되고, 병합된 에피택셜 S/D 구조물들(63 및 66) 및 제 2 에피택셜 S/D 구조물들(72 및 74) 위에 제 1 층간 유전체(interlayer dielectric; ILD) 층(80)이 형성된다.
제 1 ILD 층(80)은 SiO2, SiON 또는 SiOC와 같은 절연 재료, 또는 로우 k 유전체 재료의 하나 이상의 층을 포함한다. 일 실시예에서, 제 1 ILD 층(80)으로서 SiO2가 사용된다. 몇몇 실시예들에서, 제 1 ILD 층(80)을 형성하기 전에, SiN, SiON, SiOCN 또는 SiCN과 같은 절연 재료의 하나 이상의 층을 포함하는 콘택트 에칭 저지 층(도시 생략)이 형성된다.
이어서, 리소그래피 동작 및 에칭 동작을 사용함으로써, 도 12에 도시된 바와 같이 제 1 ILD 층(80) 내에 콘택트 개구부들(82 및 84)이 형성된다.
이어서, 콘택트 개구부들(82 및 84)이 도전성 재료로 채워지므로, 도 13에 도시된 바와 같이 바 콘택트들(92 및 94)을 형성한다. 바 콘택트들(92 및 94)은 각각 도 1a의 바 콘택트들(MD2 및 MD6)에 대응한다. 바 콘택트들(92 및 94)은 도 12의 구조물 위에 두꺼운 도전성 재료층을 형성하고, 에치백(etch-back) 프로세스 및 CMP 프로세스와 같은 평탄화 동작을 수행함으로써 형성된다. 바 콘택트들은 Co, W, Ti, Ta, Cu, Al 및/또는 Ni과 같은 임의의 적절한 금속 및/또는 그 질화물의 단일 층 또는 다수의 층들을 포함할 수 있다. 또한, 몇몇 실시예들에서, 도전성 재료가 콘택트 개구부들 내에 형성되기 전에, 규화물 층이 제 1 ILD 층(80)을 형성하기 전에 형성되지 않았으면, 제 1 및 제 2 에피택셜 S/D 구조물들 위에 규화물 층이 형성된다.
도 13에 도시된 바와 같이, (p형 FinFET들을 위한) 각각의 핀 구조물들(22 및 23)의 폭이 (n형 FinFET들을 위한) 핀 구조물들(20, 21, 24 및 25)보다 크기 때문에, 제 2 에피택셜 S/D 구조물들 각각의 체적(volume)이 보다 커진다. 따라서, 바 콘택트들(92 또는 94)과 제 2 에피택셜 S/D 구조물들 각각 사이의 접촉 면적이 또한 보다 커진다. 핀 구조물들(20, 21, 24 및 25) 각각의 폭이 상대적으로 작지만, 병합된 구조로 인해 바 콘택트(92 또는 94)와,병합된 에피택셜 S/D 구조물(63 또는 66) 사이의 큰 접촉 면적이 획득될 수 있다.
몇몇 실시예들에서, 제 1 ILD(80)를 형성한 후에 그리고 콘택트 개구부들(82 및 84)을 형성하기 전에 게이트 대체 기술에 의해 금속 게이트 구조물(도시 생략)이 형성된다.
바 콘택트들(92 및 94)을 형성한 후, 추가적인 CMOS 프로세스들이 수행되어 추가적인 층간 유전체 층, 콘택트들/비아들, 상호연결 금속 층들, 및 패시베이션 층들 등과 같은 다양한 피처들을 형성한다.
도 14는 본 개시의 일 실시예에 따른 제 2 SRAM 셀의 예시적인 단면도들을 도시한다. 도 14는 바 콘택트들(96 및 98)이 형성된 후의 도 1b의 라인(X3-X3)에 대응한다. 핀 구조물들(26, 27, 28 및 29)은 각각 도 1b의 핀 구조물들(F7, F8, F9 및 F10)에 대응하고, 바 콘택트들(96 및 98)은 각각 도 1b의 바 콘택트(MD10 및 MD14)에 대응한다.
제 2 SRAM 셀에 대한 도 14의 구조물은 제 1 SRAM 셀에 대한 도 13의 구조물을 제조하기 위한 동작들과 실질적으로 유사한 동작들에 의해 제조될 수 있다.
도 14에서, 제 3 에피택셜 S/D 구조물들(67 및 68)은 각각 n형 FinFET들을 위한 핀 구조물들(26 및 29) 위에 형성되고, 제 4 에피택셜 S/D 구조물들(76 및 78)은 각각 p형 FinFET들을 위한 핀 구조물들(27 및 28) 위에 형성된다. 제 3 에피택셜 S/D 구조물들은 제 1 에픽택셜 S/D 구조물들과 동시에 형성되고, 제 4 에피택셜 S/D 구조물들은 제 2 에피택셜 S/D 구조물들과 동시에 형성된다.
도 14에 도시된 바와 같이, 제 2 SRAM 셀에 대한 각각의 핀 구조물들(27 내지 29)의 폭이 제 1 SRAM 셀에 대한 n형 FinFET들의 핀 구조물들(20, 21, 24 및 25)보다 크고 제 1 SRAM 셀에 대한 p형 FinFET들의 핀 구조물들(22 및 23)과 동일하기 때문에, 제 3 및 제 4 에피택셜 S/D 구조물들 각각의 체적이 보다 커진다. 따라서, 바 콘택트들(96, 98)과 제 3 및 제 4 에피택셜 S/D 구조물들 각각 사이의 접촉 면적이 또한 보다 커진다.
바 콘택트들(96 및 98)을 형성한 후, 추가적인 CMOS 프로세스들이 수행되어 추가적인 층간 유전체 층, 콘택트들/비아들, 상호연결 금속 층들, 및 패시베이션 층들 등과 같은 다양한 피처들을 형성한다.
이전의 실시예들에서는, 제 1 SRAM 셀 및 제 2 SRAM 셀에 대한 제조 동작들 및 구조물들이 설명되었다. 그러나, 위에서 설명된 바와 같은 제조 동작들 및 구조물들은 논리 회로와 같은 다른 반도체 회로들에 적용될 수 있다.
본 개시에서, 보다 큰 폭의 핀 구조물들이 이용되기 때문에, 핀 구조물들 위에 형성되는 에피택셜 S/D 구조물의 체적이 보다 커지므로, 에피택셜 S/D 구조물과 바 콘택트 사이의 접촉 면적을 증가시킨다. 또한, 병합된 에피택셜 S/D 구조물을 사용함으로써, 보다 작은 폭의 핀 구조물들에 대해 에피택셜 S/D 구조물과 바 콘택트 사이의 보다 큰 접촉 면적이 획득되면서, 2개의 핀 구조물들(2개의 채널들)의 사용에 의한 보다 큰 전류를 획득할 수 있다. 또한, 핀 구조물들(20, 21, 24 및 25) 및 핀 구조물들(22 및 23)의 리세스 에칭의 양들을 제어함으로써, FET의 짧은 채널 효과 및 Idsat을 제어하는 것이 가능하다.
여기서는 모든 장점들이 반드시 논의될 필요는 없고, 모든 실시예들 또는 예시들에 대한 특정 장점도 필요한 것은 아니며, 다른 실시예들 또는 예시들이 상이한 장점들을 제공할 수 있다는 점이 이해될 것이다.
본 개시의 일 양태에 따르면, 반도체 디바이스는 제 1 FinFET 및 제 2 FinFET을 포함한다. 제 1 FinFET은 제 1 핀 구조물, 제 1 핀 구조물의 일부 위에 배치되는 제 1 게이트 전극 구조물 및 제 1 소스/드레인 영역을 포함한다. 제 1 핀 구조물은 제 1 방향으로 연장되고, 제 1 게이트 전극 구조물은 제 1 방향과 교차하는 제 2 방향으로 연장된다. 제 2 FinFET은 하나의 제 2 핀 구조물, 제 2 핀 구조물의 일부 위에 배치되는 제 2 게이트 전극 구조물 및 제 2 소스/드레인 영역을 포함한다. 제 2 핀 구조물은 제 1 방향으로 연장되고, 제 2 게이트 전극 구조물은 제 2 방향으로 연장된다. 제 1 소스/드레인 영역 내의 제 1 핀 구조물 상에 제 1 에피택셜 층이 형성되고, 제 2 소스/드레인 영역 내의 제 2 핀 구조물 상에 제 2 에피택셜 층이 형성된다. 제 1 핀 구조물의 제 2 방향으로의 폭은 제 2 핀 구조물의 제 2 방향으로의 폭보다 작다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는 제 1 SRAM 셀을 포함한다. 제 1 SRAM 셀은 제 1 내지 제 6 FinFET을 포함한다. 제 1 FinFET은 제 1 핀 구조물 및 제 2 핀 구조물과 제 1 핀 구조물의 일부 및 제 2 핀 구조물의 일부 위에 배치되는 제 1 게이트 전극에 의해 형성된다. 제 2 FinFET은 제 1 핀 구조물 및 제 2 핀 구조물과 제 1 핀 구조물의 일부 및 제 2 핀 구조물의 일부 위에 배치되는 제 2 게이트 전극에 의해 형성된다. 제 3 FinFET은 제 3 핀 구조물 및 제 3 핀 구조물의 일부 위에 배치되는 제 2 게이트 전극에 의해 형성된다. 제 4 FinFET은 제 4 핀 구조물 및 제 5 핀 구조물과 제 4 핀 구조물의 일부 및 제 5 핀 구조물의 일부 위에 배치되는 제 3 게이트 전극에 의해 형성된다. 제 5 FinFET은 제 4 핀 구조물 및 제 5 핀 구조물과 제 4 핀 구조물의 일부 및 제 5 핀 구조물의 일부 위에 배치되는 제 4 게이트 전극에 의해 형성된다. 제 6 FinFET은 제 6 핀 구조물 및 제 6 핀 구조물의 일부 위에 배치되는 제 4 게이트 전극에 의해 형성된다. 제 1, 제 2, 제 3, 제 4, 제 5 및 제 6 핀 구조물들은 제 1 방향으로 연장되고, 상기 제 1 방향과 교차하는 제 2 방향으로 이 나열순으로 배열된다. 제 1 내지 제 4 게이트 전극들은 제 2 방향으로 연장된다. 제 1, 제 2, 제 5 및 제 6 핀 구조물들의 폭들은 제 3 및 제 4 핀 구조물들의 폭들보다 작다.
본 개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 제 1 방향으로 연장되는 제 1 핀 구조물, 제 2 핀 구조물 및 제 3 핀 구조물이 기판 위에 형성된다. 제 1 내지 제 3 핀 구조물들 위에 게이트 구조물이 형성되고, 게이트 구조물은 제 1 방향과 교차하는 제 2 방향으로 연장된다. 제 1 핀 구조물 및 제 2 핀 구조물은 서로 인접하여 배열된다. 제 1 및 제 2 핀 구조물들의 제 2 방향으로의 폭들은 제 3 핀 구조물의 제 2 방향으로의 폭보다 작다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들 또는 예시들의 특징들의 개요를 서술한 것이다. 당업자는, 여기에 소개되는 실시예들 또는 예시들과 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하도록, 다른 프로세스들 및 구조들을 설계하거나 또는 변형하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 점을 인식해야 한다. 당업자는 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 점을 또한 자각해야 한다.

Claims (9)

  1. 반도체 디바이스에 있어서,
    제 1 핀 구조물 및 제 2 핀 구조물, 상기 제 1 핀 구조물의 일부 위와 상기 제 2 핀 구조물의 일부 위에 배치되는 제 1 게이트 전극 구조물, 및 제 1 소스/드레인 영역을 포함하는 제 1 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)로서, 상기 제 1 핀 구조물 및 상기 제 2 핀 구조물은 제 1 방향으로 연장되고 상기 제 1 게이트 전극 구조물은 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 것인, 상기 제 1 FinFET; 및
    제 3 핀 구조물, 상기 제 3 핀 구조물의 일부 위에 배치되는 제 2 게이트 전극 구조물, 및 제 2 소스/드레인 영역을 포함하는 제 2 FinFET으로서, 상기 제 3 핀 구조물은 상기 제 1 방향으로 연장되고 상기 제 2 게이트 전극 구조물은 상기 제 2 방향으로 연장되는 것인, 상기 제 2 FinFET; 및
    상기 제 1 핀 구조물, 상기 제 2 핀 구조물 및 상기 제 3 핀 구조물의 바닥부들이 임베딩되는 격리 절연 층을 포함하고,
    상기 제 1 소스/드레인 영역 내의 상기 제 1 핀 구조물 및 상기 제 2 핀 구조물 상에 제 1 에피택셜 층이 형성되며,
    상기 제 2 소스/드레인 영역 내의 상기 제 3 핀 구조물 상에 제 2 에피택셜 층이 형성되고,
    상기 제 1 핀 구조물의 상기 제 2 방향으로의 폭 및 상기 제 2 핀 구조물의 상기 제 2 방향으로의 폭은 상기 제 3 핀 구조물의 상기 제 2 방향으로의 폭보다 작은 것이며,
    상기 제 1 에피택셜 층과 상기 제 1 핀 구조물 사이의 제 1 계면은 상기 격리 절연 층의 상부 면 아래에 위치되는 것이고, 상기 제 2 에피택셜 층과 상기 제 3 핀 구조물 사이의 제 2 계면은 상기 격리 절연 층의 상부 면 위에 위치되는 것인, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 에피택셜 층은 상기 제 1 핀 구조물과는 상이한 재료로 제조되고, 상기 제 2 에피택셜 층은 상기 제 3 핀 구조물과는 상이한 재료로 제조되며,
    상기 제 1 에피택셜 층과 상기 제 1 핀 구조물 사이의 상기 제 1 계면은 상기 제 2 에피택셜 층과 상기 제 3 핀 구조물 사이의 상기 제 2 계면보다 기판에 보다 가까이 위치되는 것인 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 제 1 핀 구조물 및 상기 제 3 핀 구조물은 상기 제 2 방향으로 서로 인접하여 배열되는 것인 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 2 핀 구조물은 상기 제 2 방향으로 상기 제 1 핀 구조물과 인접하고,
    상기 제 1 에피택셜 층은 상기 제 1 핀 구조물 상의 에피택셜 층과 상기 제 2 핀 구조물 상의 에피택셜 층이 병합됨으로써 형성되는 것인 반도체 디바이스.
  5. 제 1 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀을 포함하는 반도체 디바이스에 있어서, 상기 제 1 SRAM 셀은,
    제 1 핀 구조물 및 제 2 핀 구조물과 상기 제 1 핀 구조물의 일부 및 상기 제 2 핀 구조물의 일부 위에 배치되는 제 1 게이트 전극에 의해 형성되는 제 1 핀 전계 효과 트랜지스터(FinFET);
    상기 제 1 핀 구조물 및 상기 제 2 핀 구조물과 상기 제 1 핀 구조물의 일부 및 상기 제 2 핀 구조물의 일부 위에 배치되는 제 2 게이트 전극에 의해 형성되는 제 2 FinFET;
    제 3 핀 구조물 및 상기 제 3 핀 구조물의 일부 위에 배치되는 상기 제 2 게이트 전극에 의해 형성되는 제 3 FinFET;
    제 4 핀 구조물 및 제 5 핀 구조물과 상기 제 4 핀 구조물의 일부 및 상기 제 5 핀 구조물의 일부 위에 배치되는 제 3 게이트 전극에 의해 형성되는 제 4 FinFET;
    상기 제 4 핀 구조물 및 상기 제 5 핀 구조물과 상기 제 4 핀 구조물의 일부 및 상기 제 5 핀 구조물의 일부 위에 배치되는 제 4 게이트 전극에 의해 형성되는 제 5 FinFET;
    제 6 핀 구조물 및 상기 제 6 핀 구조물의 일부 위에 배치되는 상기 제 4 게이트 전극에 의해 형성되는 제 6 FinFET; 및
    상기 제 1, 제 2, 제 3, 제 4, 제 5 및 제 6 핀 구조물들의 바닥부들이 임베딩되는 격리 절연 층을 포함하고,
    상기 제 1, 제 2, 제 3, 제 4, 제 5 및 제 6 핀 구조물들은 제 1 방향으로 연장되고, 상기 제 1 방향과 교차하는 제 2 방향으로 이 나열순으로 배열되며,
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 제 3 게이트 전극, 및 상기 제 4 게이트 전극은 상기 제 2 방향으로 연장되고,
    상기 제 1 핀 구조물, 상기 제 2 핀 구조물, 상기 제 5 핀 구조물 및 상기 제 6 핀 구조물의 폭들은 상기 제 3 핀 구조물 및 상기 제 4 핀 구조물의 폭들보다 작은 것이며,
    상기 제 1 FinFET은 제 1 소스/드레인 영역을 더 포함하고,
    상기 제 1 소스/드레인 영역은 상기 제 1 핀 구조물 상에 형성되는 제 1 에피택셜 층 및 상기 제 2 핀 구조물 상에 형성되는 제 2 에피택셜 층을 포함하며,
    상기 제 3 FinFET은 상기 제 3 핀 구조물 상에 형성되는 제 3 에피택셜 층을 더 포함하고,
    상기 제 1 에피택셜 층과 상기 제 1 핀 구조물 사이의 제 1 계면은 상기 격리 절연 층의 상부 면 아래에 위치되는 것이고, 상기 제 3 에피택셜 층과 상기 제 3 핀 구조물 사이의 제 2 계면은 상기 격리 절연 층의 상부 면 위에 위치되는 것인, 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 제 1 에피택셜 층은 상기 제 2 에피택셜 층과 병합되는 것인 반도체 디바이스.
  7. 제 5 항에 있어서,
    상기 제 4 핀 구조물 및 상기 제 5 핀 구조물 상에 형성되고 상기 제 4 핀 구조물 및 상기 제 5 핀 구조물을 연결하는 병합된 에피택셜 층을 더 포함하는 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 6 핀 구조물 상에 형성되는 제 4 에피택셜 층을 더 포함하고,
    상기 제 1 에피택셜 층 및 상기 제2 에피택셜 층은 각각 상기 제 1 핀 구조물 및 상기 제 2 핀 구조물과는 상이한 재료로 제조되며, 상기 제 3 에피택셜 층은 상기 제 3 핀 구조물과는 상이한 재료로 제조되는 것인, 반도체 디바이스.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 제 1 방향으로 연장되는 제 1 핀 구조물, 제 2 핀 구조물 및 제 3 핀 구조물을 형성하는 단계;
    상기 제 1 핀 구조물, 상기 제 2 핀 구조물 및 상기 제 3 핀 구조물의 바닥부들이 임베딩되는 격리 절연 층을 형성하는 단계;
    상기 제 1 핀 구조물, 상기 제 2 핀 구조물, 및 상기 제 3 핀 구조물 위에 게이트 구조물을 형성하는 단계로서, 상기 게이트 구조물은 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 것인, 상기 게이트 구조물 형성 단계;
    상기 제 1 핀 구조물 위에 제 1 소스/드레인 에피택셜 층을 형성하고, 상기 제 2 핀 구조물 위에 제 2 소스/드레인 에피택셜 층을 형성하는 단계; 및
    상기 제 3 핀 구조물 위에 제 3 소스/드레인 에피택셜 층을 형성하는 단계
    를 포함하고,
    상기 제 1 핀 구조물 및 상기 제 2 핀 구조물은 서로 인접하여 배열되며,
    상기 제 1 핀 구조물 및 상기 제 2 핀 구조물의 상기 제 2 방향으로의 폭들은 상기 제 3 핀 구조물의 상기 제 2 방향으로의 폭보다 작고,
    상기 제 1 및 제 2 핀 구조물 및 상기 게이트 구조물은 제 1 도전형(conductivity-type) 전계 효과 트랜지스터(FET)를 구성하고,
    상기 제 3 핀 구조물 및 상기 게이트 구조물은 제 2 도전형 FET을 구성하는 것이며,
    상기 제 1 소스/드레인 에피택셜 층과 상기 제 1 핀 구조물 사이의 제 1 계면은 상기 격리 절연 층의 상부 면 아래에 위치되는 것이고, 상기 제 3 소스/드레인 에피택셜 층과 상기 제 3 핀 구조물 사이의 제 2 계면은 상기 격리 절연 층의 상부 면 위에 위치되는 것인, 반도체 디바이스 제조 방법.
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