KR20180114097A - 임피던스 매칭 네트워크 엘리먼트들이 내부에 통합된 pcb 기반 반도체 패키지 - Google Patents

임피던스 매칭 네트워크 엘리먼트들이 내부에 통합된 pcb 기반 반도체 패키지 Download PDF

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Abstract

반도체 패키지는 다이 부착 영역 및 주변 영역을 갖는 금속 베이스플레이트, 다이 부착 영역에 부착된 기준 단자 및 베이스플레이트를 등지는 방향을 향하는 RF 단자를 갖는 트랜지스터 다이, 및 주변 영역에 부착된 제1 측 및 베이스플레이트를 등지는 방향을 향하는 제2 측을 갖는 다층 회로 보드를 포함한다. 다층 회로 보드는 복합 섬유의 층들에 의해 제1 측 및 제2 측으로부터 분리되는 2개의 임베디드 전기 도전성 층들, 및 2개의 임베디드 전기 도전성 층들 사이에 배치되는 임베디드 유전체 층을 포함한다. 임베디드 유전체 층은 복합 섬유의 층들보다 높은 유전 상수를 갖는다.

Description

임피던스 매칭 네트워크 엘리먼트들이 내부에 통합된 PCB 기반 반도체 패키지
본 출원은 RF 전력 패키지들, 특히 RF 전력 애플리케이션들을 위한 PCB(printed circuit board) 기반 패키지들에 관한 것이다.
세라믹 에어-캐비티 및 플라스틱 에어-캐비티/오버 몰드 패키지들은 RF/마이크로파 이산 전력 트랜지스터들에 널리 사용된다. 두 타입의 패키지들 모두 안정적이고 취급하기 쉬운 핸들 기계 설계를 제공한다. 그러나 세라믹 에어-캐비티 및 플라스틱 에어-캐비티/오버 몰드 패키지들은 스택-업(stack-up) 및 미리 결정된 물리적 치수들로 인해 전기적으로 설계하기가 어렵다.
RF 트랜지스터들은 대개 입력 및 출력 매칭 네트워크로 패키징된다. 이들 입력 및 출력 매칭 네트워크는 전형적으로 이산 리액티브 컴포넌트들, 즉 커패시터들 및 인덕터들에 의해 제공된다. 예를 들어, RF 트랜지스터용 출력 매칭 네트워크는 패키지 기판에 실장된 이산 커패시터로부터 제공될 수 있다. RF 트랜지스터는 유도성 본드 와이어들에 의해 커패시터에 연결된다. 출력 매칭 네트워크의 파라미터들은 패키팅된 디바이스의 출력 임피던스를 고정된 값(예를 들어, 50 옴)과 매칭시키도록 조정될 수 있다. 세라믹 개방형 캐비티 RF 패키지에서, 출력 매칭 네트워크에 대한 하나의 공통된 접근법은 더 높은 주파수 신호들을 전파하고 더 낮은 주파수 신호들을 차단하도록 설계되는 하이 패스 토폴로지(high pass topology)이다.
상기 설명된 종래의 입력/출력 매칭 네트워크 구성들에서의 기생 커패시턴스들, 인덕턴스들, 및 저항들은 패키팅된 RF 디바이스의 성능 및/또는 전력 소비에 불리한 영향을 미친다. 이러한 기생 효과들은 본드 와이어들과 연관 본드 패드들 사이의 상호 인덕턴스 및 용량성 결합에 기인한다. 고주파 효과들은 입력/출력 매칭 네트워크의 동작에도 또한 영향을 준다. 본드 와이어들의 물리적 배열은 이러한 현상을 완화하기 위해 변경될 수 있지만, 제한된 성공만이 있다.
반도체 패키지가 개시된다. 실시예에 따라, 반도체 패키지는 다이 부착 영역 및 주변 영역을 갖는 금속 베이스플레이트, 다이 부착 영역에 부착된 기준 단자 및 베이스플레이트를 등지는 방향을 향하는 RF 단자를 갖는 트랜지스터 다이, 및 주변 영역에 부착된 제1 측 및 베이스플레이트를 등지는 방향을 향하는 제2 측을 갖는 다층 회로 보드를 포함한다. 다층 회로 보드는 복합 섬유의 층들에 의해 제1 측 및 제2 측으로부터 분리되는 2개의 임베디드 전기 도전성 층들, 및 2개의 임베디드 전기 도전성 층들 사이에 배치되는 임베디드 유전체 층을 포함한다. 임베디드 유전체 층은 복합 섬유의 층들보다 높은 유전 상수를 갖는다.
반도체 어셈블리가 개시된다. 실시예에 따라, 반도체 어셈블리는 다이 부착 영역 및 주변 영역을 갖는 금속 베이스플레이트, 다이 부착 영역에 부착된 기준 단자 및 베이스플레이트를 등지는 방향을 향하는 RF 단자를 갖는 트랜지스터 다이, 글로벌 인쇄 회로 보드, 및 주변 영역에 부착된 제1 측 및 베이스플레이트를 등지는 방향을 향하는 제2 측을 갖는 다층 회로 보드를 포함한다. 다층 회로 보드는 복합 섬유의 층들에 의해 제1 측 및 제2 측로부터 분리되는 2개의 임베디드 전기 도전성 층들, 2개의 임베디드 전기 도전성 층들 사이에 배치되는 임베디드 유전체 층, 및 2 개의 임베디드 전기 도전성 층들 중 적어도 하나에 형성된 하나 이상의 리액티브 컴포넌트를 갖는 RF 임피던스 매칭 네트워크를 포함한다. 임베디드 유전체 층은 임베디드 전기 도전성 층들보다 높은 유전 상수를 갖는다. 다층 회로 보드는 트랜지스터 다이의 RF 단자를 글로벌 인쇄 회로 보드에 연결한다.
당업자들은 다음의 상세한 설명을 읽을 때 및 첨부 도면을 볼 때 추가적인 피처들 및 이점들을 인식할 것이다.
도면들의 엘리먼트들은 반드시 서로에 대하여 크기 조정되지는 않는다. 동일한 참조 번호들은 대응하는 유사한 부분들을 나타낸다. 다양한 예시된 실시예들의 피처들은 그들이 서로 배제되지 않는 한 결합될 수 있다. 실시예들은 도면들에 도시되어 있으며 이하의 상세한 설명에서 자세히 설명된다.
도 1은 실시예에 따른 다층 회로 보드를 포함하는 반도체 패키지의 부분 단면도를 예시한다.
도 2a 및 도 2b를 포함하는 도 2는 실시예에 따른 다층 회로 보드의 부분 단면도들을 예시한다.
도 3은 실시예에 따른 하이 패스 출력 매칭 네트워크를 갖는 반도체 패키지를 위한 회로 토폴로지를 예시한다.
도 4는 또 다른 실시예에 따른 하이 패스 출력 매칭 네트워크를 갖는 반도체 패키지를 위한 회로 토폴로지를 예시한다.
도 5는 실시예에 따른, 평면도 관점에서 다층 회로 보드에 통합된 하이 패스 출력 매칭 네트워크를 갖는 도 4의 반도체 패키지의 물리적 레이아웃을 예시한다.
도 6은 실시예에 따른, 등각 사시도 관점에서 다층 회로 보드에 통합된 하이 패스 출력 매칭 네트워크를 갖는 도 4의 반도체 패키지의 물리적 레이아웃을 예시한다.
도 7은 또 다른 실시예에 따른 하이 패스 출력 매칭 네트워크를 갖는 반도체 패키지를 위한 회로 토폴로지를 예시한다.
도 8은 실시예에 따른, 평면도 관점에서 다층 회로 보드에 통합된 하이 패스 출력 매칭 네트워크를 갖는 도 7의 반도체 패키지의 물리적 레이아웃을 예시한다.
도 9는 실시예에 따른, 등각 사시도 관점에서 다층 회로 보드에 통합된 하이 패스 출력 매칭 네트워크를 갖는 도 7의 반도체 패키지의 물리적 레이아웃을 예시한다.
도 10은 실시예에 따른, 하이 패스 출력 매칭 네트워크 및 저주파수 종단 커패시터(low-frequency termination capacitor)를 갖는 반도체 패키지를 위한 회로 토폴로지를 예시한다.
도 11은 실시예에 따른, 평면도 관점에서 다층 회로 보드에 통합된 하이 패스 출력 매칭 네트워크 및 다층 회로 보드의 상부면에 실장된 저주파수 종단 커패시터를 갖는 도 10의 반도체 패키지의 물리적 레이아웃을 예시한다.
도 12는 실시예에 따른, 등각 사시도 관점에서 다층 회로 보드에 통합된 하이 패스 출력 매칭 네트워크 및 다층 회로 보드의 상부면에 실장된 저주파수 종단 커패시터를 갖는 도 10의 반도체 패키지의 물리적 레이아웃을 예시한다.
도 13은 실시예에 따른, 다층 회로 보드 내에 임베딩된 얇은 표면 실장 커패시터를 갖는 다층 회로 보드의 단면도를 예시한다.
Mu의 미국 출원 제14/811,325호는 그 전체가 참조로서 본원에 포함되며, 예를 들어, RF 전력 트랜지스터들에 대한 패키지 설계의 다양한 실시예들을 설명한다. 이들 실시예들을 간략하게 요약하면, 패키지 설계는 단지 기계적 컴포넌트 대신에 시스템의 전기적 설계의 일부로서 취급된다. 이를 위해 패키지는 다층 인쇄 회로 보드를 포함한다. 다층 회로 보드는은 최소 4 개 층들을 포함할 수 있으며, 그 중 2 개 층들은 접지 층들이고 2 개 층들은 신호 층들이다. 신호 층 및 접지 층은 간섭을 줄이고 성능을 향상시키기 위해 서로 인터리빙될 수 있다. 여러 RF 컴포넌트들은 임베디드 신호 층을 사용하여 다층 회로 보드에 임베딩될 수 있다. 이들 RF 컴포넌트들의 예들은 통합 고조파 공진기들, 밸런싱된 전력 결합기 네트워크들 등을 포함한다. 이러한 방식으로, 필요한 외부 부품이 줄어들고 패키지의 공간 효율이 향상된다.
본 명세서에 설명된 다층 회로 보드의 실시예들은 임베디드 신호 층과 접지 층 사이에 배치된 임베디드 유전체 층을 포함한다. 이 설계는 유리한 전기적 특징들을 갖는 임베디드 RF 컴포넌트들의 형성을 허용한다. 임베디드 유전체 층은 다양한 층들을 분리하고 절연시키는데 사용되는 전형적인 PCB 재료들보다 실질적으로 더 높은 유전 상수를 갖는다. 예를 들어, 임베디드 유전체 층은 4 내지 30의 유전 상수 및 2㎛ 내지 24㎛의 두께를 갖는 폴리머 라미네이트 재료로 형성될 수 있다. 비교예로서, 전형적인 PCB 유전체 층은 3.7의 유전 상수 및 100 ㎛의 전형적인 최소 두께를 갖는다. 결과적으로, 현재 개시된 다층 회로 보드에 형성된 집적 RF 컴포넌트들의 성능 및/또는 공간 활용은 전형적인 PCB 유전체 층들을 사용하여 형성되는 RF 컴포넌트들에 유리하게 비교된다. 일 실시예에 따르면, 커패시턴스 값이 적어도 100pF(picofarads)인 임베디드 커패시터가 다층 회로 보드에 형성된다. 이러한 크기의 커패시터는 전형적인 패키지 사이즈 제한들, 예컨대 10mm x 7mm를 유지하면서 층간 유전체로서 종래에 공지된 PCB 재료들(예를 들어, 복합 섬유)을 사용하여 달성될 수 없다.
도 1은 실시예에 따른 반도체 패키지의 부분 단면도를 예시한다. 반도체 패키지는 다이 부착 영역(102) 및 주변 영역(104)을 갖는 금속 베이스플레이트(100), 베이스플레이트(100)의 다이 부착 영역(102)에 부착된 트랜지스터 다이(106), 트랜지스터 다이(106)에 대한 전기적 연결을 제공하기 위한 PCB와 같은 다층 회로 보드(!08), 및 트랜지스터 다이(106)를 둘러싸는 선택적 리드(lid)(110)를 포함한다. 베이스플레이트(100)는 Cu, CPC(구리, 구리-몰리브덴, 구리 라미네이트 구조), CuW 등과 같은 전기적 및 열적 도전성 재료로 제조된다. 경우에 따라, 베이스플레이트(100)에 부착된 트랜지스터 다이(106)는 RF 증폭기 다이와 같은 전력 트랜지스터 다이이다. 예를 들어, 트랜지스터 다이(106)는 LDMOS(laterally diffused metal oxide semiconductor), 수직 전력 MOSFET(metal oxide semiconductor field effect transistor) 또는 GaN RF 전력 트랜지스터 다이일 수 있다. 트랜지스터 다이(106)는 다이 부착 영역(102)에 부착된 소스 또는 이미터 단자와 같은 기준 단자(112) 및 베이스플레이트(100)를 등지는 방향을 향하는 드레인 또는 콜렉터 단자와 같은 RF 단자(114)를 갖는다. 트랜지스터 다이의 제어(게이트) 단자는 도 1에서 볼 수 없다. 예를 들어, 메인 및 하나 이상의 피킹(peaking) 증폭기가 베이스플레이트(100)에 부착될 수 있는 도허티(Doherty) 증폭기의 경우에, 하나 초과의 트랜지스터 다이가 베이스플레이트(100)에 부착될 수 있다.
다층 회로 보드(108)는 베이스플레이트(100)의 주변 영역(104)에 부착된 제1 측(116) 및 베이스플레이트(100)로부터 멀어지는 방향을 향하는 제2 측(118)을 갖는다. 다층 회로 보드(108)는 또 다른 회로 보드(122)에 부착하기 위해 베이스플레이트(100)의 외부 측벽(120)을 넘어 연장된다.
반도체 패키지는 글로벌 인쇄 회로 보드(122)에 연결된다. 글로벌 인쇄 회로 보드(122)는 반도체 패키지를 구성 컴포넌트로서 통합하는 서브 시스템 또는 시스템의 일부이다. 이러한 서브 시스템 또는 시스템의 일부인 다른 반도체 디바이스들은 마찬가지로 글로벌 인쇄 회로 보드(122)에 연결될 수 있다. 이 글로벌 인쇄 회로 보드(122)는 반도체 패키지의 베이스플레이트(100)를 수용하기 위한 리세스된 영역을 가질 수 있다. 금속 슬러그(124)는 글로벌 인쇄 회로 보드(122)과 다층 회로 보드(108) 사이의 열적 및 전기적 도전을 향상시키기 위해 리세스들에 배치될 수 있다. 글로벌 인쇄 회로 보드(122)는 예를 들어 반도체 패키지의 베이스플레이트(100)에 부착되는 알루미늄 또는 구리를 함유하는 히트 싱크(126)를 포함할 수 있다.
트랜지스터 다이(106)의 RF 단자(114)는 다층 회로 보드(108)에 전기적으로 연결되고, 다층 회로 보드(108)는 결국 글로벌 인쇄 회로 보드(122)에 연결된다. 도 1에 도시된 바와 같이, 전기 도전성 본드 와이어(128)는 트랜지스터 다이(106)의 RF 단자(114)와 다층 회로 보드(108)의 제2 측(118) 상에 배치된 제1 본드 패드(130) 사이에 직접 전기 연결을 형성한다. 다층 회로 보드(108)는 제1 측(116) 상에 배치된 2 개의 패드들(132, 134)을 더 포함한다. 제1 패드(132)는 글로벌 인쇄 회로 보드(122)의 신호 패드와 직접 마주하고 전기적으로 연결되어, 이들 사이의 신호 연결을 형성한다. 제2 패드(134)는 (베이스플레이트(100) 뿐만 아니라) 글로벌 인쇄 회로 보드(122)의 접지 패드에 직접 마주하고 전기적으로 연결되어, 이들 사이의 접지 연결을 형성한다. 다층 회로 보드(108) 제1 본드 패드(130)와 제2 본드 패드(132)를 연결하는 도전성 신호 층들 및 비아 구조물들을 포함한다. 이들 도전성 층들을 사용하여, 다층 회로 보드(108)는 트랜지스터 다이(106)의 RF 단자(114)를 글로벌 인쇄 회로 보드(122)에 연결한다. 또한, RF 임피던스 매칭 네트워크는 다층 회로 보드(108)에 임베딩될 수 있고, 패키징된 디바이스의 임피던스를 원하는 값(예를 들어, 50 오옴)과 매칭시키도록 트랜지스터 다이(106)의 RF 단자(114)에 커플링될 수 있다.
도 2a 및 도 2b를 참조하면, 일 실시예에 따른 다층 회로 보드(108)의 내부 구조가 도시된다. 다층 회로 보드(108)는 다수의 도전성 층들을 포함한다. 실시예에 따르면, 다층 회로 보드(108)는 4 개의 전기 도전성 층들: 제1 신호 층(136); 제1 접지 층(138); 제2 신호 층(140); 및 제2 접지 층(142)을 갖는다. 이들 층들 각각은 구리와 같은 표준 도전성 재료로 형성된다. 제1 신호 층(136)은 다층 회로 보드(108)의 제2 측(118)에 배치되고, 제2 접지 층(142)은 다층 회로 보드(108)의 제1 측(116)에 배치된다. 즉, 제1 신호 층(136) 및 제2 접지 층(142)은 다층 회로 보드(108)의 외측 대향측들에 배치된다. 본 명세서에 설명될 때, "제1 측에 배치된" 또는 "제2 측에 배치된"은, 경우에 따라, 특정 엘리먼트의 외측이 다층 회로 보드의 제1 측 또는 제2 측과 동일 공간을 차지한다는 사실을 나타낼 수 있다.
제1 접지 층(138) 및 제2 신호 층(140)은 다층 회로 보드에 임베딩된다. 본 명세서에 사용될 때, "임베디드"는 특정 엘리먼트가 다층 회로 보드(108)의 구조에 통합되고, 또 다른 엘리먼트 또는 층에 의해 제1 측(116) 및 제2 측(118) 모두로부터 분리된다는 사실을 나타낸다. 실시예에 따르면, 다층 회로 보드(108)는 제1 신호 층(136)과 제1 접지 층(138) 사이에 배치된 제1 임베디드 층(144)을 포함한다. 제1 임베디드 층(144) 및 제1 신호 층(136)은 제1 접지 층(138)을 제2 표면(118)으로부터 분리시킨다. 유사하게, 다층 회로 보드(108)는 제2 신호 층(140)과 제2 접지 층(142) 사이에 배치된 제2 임베디드 층(146)을 포함한다. 제2 임베디드 층(146) 및 제2 신호 층(142)은 제2 신호 층(140)을 제1 표면(116)으로부터 분리시킨다. 실시예에 따라, 제1 임베디드 층(144) 및 제2 임베디드 층(146)은 폴리테트라플루오로에틸렌, FR-1, FR-2, FR-3, FR-4, FR-5, FR-6 , G-10, CEM-, CEM-2, CEM-3, CEM-4, CEM-5 등과 같은 절연성의 예비 함침된 복합 섬유 재료로 형성된다. 제1 임베디드 층 및 제2 임베디드 층(144,146)은 적어도 75 ㎛의 두께를 갖고, 일 실시예에 따르면 약 100 ㎛의 두께를 갖는다.
다층 회로 보드(108)는 제1 접지 층(138)과 제2 신호 층(140) 사이에 배치된 임베디드 유전체 층(148)을 더 포함한다. 따라서, 제1 접지 층(138) 및 제2 신호 층(140)은 평행 플레이트-커패시터 구성으로 배열된다. 실시예에 따르면, 임베디드 유전체 층(148)은 제1 접지 층(138) 및 제2 신호 층(140)과 직접 접촉한다.
평행 플레이트-커패시터의 커패시턴스(C)는 방정식 1에 의해 다음과 같이 주어진다:
Figure pct00001
(1)
여기서,
Figure pct00002
= 진공 유전율,
Figure pct00003
= 유전체의 비유전율, A = 플레이트 면적, 그리고 t = 유전체의 두께이다.
방정식 1을 적용하면, 패키지 설계자는 제2 신호 층(140)의 특정 영역을 특정 커패시턴스 값을 얻기 위해 정의함으로써 제2 신호 층(140)의 섹션으로부터 평행 플레이트-커패시터를 형성할 수 있다. 방정식의 다른 파라미터들, 즉 유전체의 비유전율 및 유전체의 두께는 다층 회로 보드(108)의 구조에 의해 결정되는 고정 값들이다. 실시예에 따르면, 임베디드 유전체 층(148)은 몇몇 실시예들에서 4 내지 30의, 특히 10 이상의 고 유전 상수를 갖는 폴리머 커패시턴스 라미네이트 재료로 형성된다. 유전체 층(148)은 2 ㎛ 내지 50 ㎛의 두께를, 몇몇 실시예들에서 특히 2 ㎛ 내지 24 ㎛의 두께를 가질 수 있다.
다층 회로 보드(108)는 또한 다양한 컴포넌트들에 전기적 액세스를 연결 및/또는 제공하기 위한 비아 구조들을 포함한다. 특히, 도 2a는 제1 및 제2 신호 층들(136, 140)의 섹션들을 함께 연결하기 위한 절연된 신호 비아(150)를 도시한다. 절연된 신호 비아(150)는 제1 임베디드 층(144)을 통해 연장된다. 유사한 구조들은 임의의 두 개의 층들을 함께 연결하는데 사용될 수 있다. 절연된 신호 비아(150)는 구리 비아의 경우에는 구리 캡과 같은 캡(152)과 제1(최상부) 신호 층(136)의 캡(152)에 인접한 상단 패드(154)를 포함할 수 있다. 절연된 신호 비아(150)의 하단부는 제2 신호 층(140)의 일부와 접촉하는 도전성 패드(156)를 포함한다.
도 2b는 제1 측(116)으로부터 제2 측(118)으로 연장되고 그 사이에 배치된 모든 층들을 통해 연장되는 절연된 경로 비아(158)의 단면도를 예시한다. 절연 경로 비아(158)는 도전성 패드(156)에 의해 제2 접지 층(142)과 그리고 또 다른 도전성 패드(156)에 의해 제1 접지 층(140)과 전기적으로 접촉한다. 절연된 경로 비아(158)는 제1 신호 층(136)이 없는 다층 회로 보드(108)의 영역에서 제2 측(118)까지 연장된다. 결과적으로, 제1 및 제2 접지 층들(140, 142)은 함께 연결되고, 도전성 패드들(156) 중 하나에 의해 다층 회로 보드(108)의 제2 측(118)에서 전기적으로 접근가능하다. 다층 회로 보드(108)의 접지 단자는 다층 회로 보드(108)의 양측의 캡들(220)에 의해 형성될 수 있다.
도 3을 참조하면, 예시적인 회로 토폴로지가 도시된다. 회로는 도 1을 참조하여 앞서 논의된 트랜지스터 다이(106)를 포함한다. 트랜지스터 다이(106)의 드레인 단자는 도 1을 참조하여 앞서 논의된 전기 도전성 본드 와이어(128)에 의해 다층 회로 보드(108)에 전기적으로 연결된다. 본드 와이어(128)는 제1 신호 층(136)에 형성될 수 있는 다층 회로 보드(108)의 제1 본드 패드(154)에 연결되고, 회로 개략도에서 제1 전송 라인(TL1)으로 표시된다.
본드 와이어(128)는 제1 본드 패드(154)를 통해 다층 회로 보드(108)에 의해 제공되는 션트 LC 네트워크(160)에 연결된다. 션트 LC 네트워크(160)는 회로의 출력 임피던스를 원하는 매칭 값(예컨대, 50 오옴)으로 변환하도록 구성되는 리액턴스 성분들을 포함한다. 션트 LC 네트워크(160)는 앞서 설명된 절연된 신호 비아들(150) 중 하나를 개략적으로 나타내는 제2 전송 라인(TL2)을 포함한다. 제2 전송 라인(TL2)은 다층 회로 보드(108)에 집적된 임베디드 리액티브 컴포넌트에 제1 전송 라인(TL1)(즉, 최상위 레벨 본드 패드)을 전기적으로 연결한다. 실시예에 따르면, 이 임베디드 리액티브 컴포넌트는 임베디드 커패시터(C1)이다. 임베디드 커패시터(C1)의 양의 전극은 제2 신호 층(140)의 제1 격리 섹션에 의해 형성되고, 제1 커패시터의 접지 전극은 제1 접지 층(138)의 제1 격리 섹션에 의해 형성된다. 임베디드 유전체 층(148)은 두 개의 전극들 사이에, 즉 도 2를 참조하여 설명된 평행 플레이트 커패시터를 형성하도록 배치된다.
제1 전송 라인(TL1) 및 제 2 전송 라인(TL2)은 제1 신호 층(136)의 또 다른 격리된 섹션에 의해 제공될 수 있는 제3 전송 라인(TL3)에 연결된다. 제3 전송 라인(TL3)은 도 1을 참조하여 설명된 글로벌 회로 보드(122)에 연결될 수 있는 패키지 단자에 연결된다
도 4를 참조하면, 또 다른 실시예에 따른 예시적인 회로 토폴로지가 도시된다. 도 4의 회로 토폴로지는 션트 LC 네트워크(160)가 션트 인덕터(162) 및 방사형 스터브(ridial stub)(164)로 구성된다는 것을 제외하고는, 도 3의 회로 토폴로지와 실질적으로 유사하거나 동일할 수 있다. 도 4의 실시예에서, 절연 신호 비아들(150) 중 하나는 제1 전송 라인(TL1)(즉, 최상위 레벨 본드 패드)을 션트 인덕터(162)에 연결한다. 션트 인덕터(162)는 제2 신호 층(140)의 선형 스트립에 의해 제공될 수 있다. 션트 인덕터(162)는 개방 회로 방사형 스터브(164)에 연결된다.
도 5 및 도 6을 참조하면, 도 4의 반도체 패키지의 물리적 레이아웃이 도시된다. 도면들에서, 유사하게 번호가 매겨진 엘리먼트들은 도 4에 개략적으로 나타낸 대응 회로 엘리먼트들을 나타낸다. 물리적 레이아웃에서, 복수의 본드 와이어들(128)은 트랜지스터 다이(106)와 제1 신호 층(138)에 형성되는 복수의 본드 패드들(154) 사이에서 직접 연장된다. 이들 본드 패드들은(154)는 절연된 신호 비아들(150)에 의해 제2 신호 층(140)에 전기적으로 연결된다. 션트 인덕터(162) 및 개방 회로 방사형 스터브(164)는 제2 신호 층(140)에 형성되고, 절연된 신호 비아들(150)에 의해 본드 패드들(154)(및 본드 와이어들(128))에 연결된다. 선택적으로, 다층 회로 보드(108)는 본 명세서의 도 2b를 참조하여 설명된 바와 같이 복수의 절연된 경로 비아들(158)을 포함할 수 있다. 이들 절연된 경로 비아들(158)은 개선된 전기적 격리를 제공하기 위해 접지 층들에 전기적으로 연결된다.
일반적으로 말하면, 방사형 스터브들은 F 회로들에서 개방 회로 1/4 파장 종단으로서 사용되고, 향상된 광대역 주파수 응답을 갖는다. 종래의 PCB 2 층 기판에서, 방사형 스터브는 마이크로스트립라인 컴포넌트(즉, 접지면에 평행한 얇은 평평한 컨덕터)로서 최상부 층 상에 형성될 수 있다. 그러나, 이러한 종류의 PCB2 층 기판에서 비교적 낮은 등가 유전 상수는 특정 주파수 대역들에 대해 컴팩트한 방사형 스터브들이 불가능하다는 것을 의미한다. 즉, 종래의 PCB 2 층 기판들에서, 패키지 영역은 방사형 스터브에 대한 게이팅 팩터가 될 수 있다. 현재 구성된 다층 회로 기판(108)은 방사형 스터브(164)가 비교적 컴팩트한 설계로 스트립라인 컴포넌트(즉, 2개의 평행한 접지면들 사이에 샌드위칭된 금속의 평평한 스트립)로서 구성되도록 허용한다. 임베디드 커패시턴스 재료는 스트립라인 컴포넌트들의 단위 면적당 커패시턴스를 실질적으로 증가시키고, 이것은 매우 컴팩트한 방사형 스터브 레이아웃을 유도한다. 예를 들어, 임베디드 컴포넌트에 대한 2mm2의 레이아웃은 100pF의 커패시턴스를 제공하며, 이 레이아웃은 10mm × 7mm(즉, 70mm2)의 전형적인 패키지 외형 내에 쉽게 통합될 수 있다. 절연성 예비 함침된 복합 섬유 재료로 형성된 표준 기판의 경우, 100pF를 달성하는데 필요한 방사형 스터브 레이아웃 면적은 200mm2이며, 이 사이즈의 컴포넌트는 10mm x 7mm 패키지 외형 내에 통합될 수 없다.
도 7를 참조하면, 또 다른 실시예에 따른 예시적인 회로 토폴로지가 도시된다. 도 7의 회로는 본드 와이어들(128)의 구성과 관련하여 도 4의 회로와 상이하다. 특히, 본드 와이어들(128)은 2 개의 별개의 브랜치들로 구성된다. 본드 와이어들(128) 중 제1 브랜치(166)는 앞서 논의된 방식으로 제1 신호 층(136)의 제1 격리 부분에 의해 제공될 수 있는 제1 본드 패드(168)와 트랜지스터 다이(106)의 RF 단자 사이에 직접 연결된다. 제1 본드 패드(168)는 마이크로스트립라인(174)의 길이에 의해 다층 회로 보드(108)의 출력 노드에 연결된다. 본드 와이어들(128) 중 제2 브랜치(170)는 트랜지스터 다이(106)의 RF 단자와 제2 본드 패드(172) 사이에 직접 연결되며, 제2 본드 패드(172)는 제1 본드 패드(168)로부터 전기적으로 분리되는 제1 신호 층(136)의 제2 격리 부분에 의해 제공될 수 있다. 격리된 신호 비아들(150)은 제2 본드 패드(172)를 방사형 스터브(164)에 연결한다.
도 8 및 도 9을 참조하면, 도 8의 반도체 패키지의 물리적 레이아웃이 도시된다. 제1 본드 패드들(168)의 세트는 도 5 및 도 6에 도시된 본드 패드들(154)과 유사한 방식으로 배열될 수 있다. 제2 본드 패드들(172)의 다른 세트는 제1 본드 패드들(168)의 양측 상에 배치될 수 있다. 즉, 제1 본드 패드들(168)은 제2 본드 패드들(172) 사이에 배치될 수 있다. 선택적으로, 전기적으로 접지된 다수의 절연 경로 비아들(158)은 제1 본드 패드들(168)과와 제2 본드 패드들(172) 사이에 배치되어 둘 사이의 증가된 전기즉 차폐를 제공할 수 있다.
실시예에 따르면, 본드 와이어들(128)의 제1 브랜치(166)는 트랜지스터 다이(106)와 제1 본드 패드들(168) 사이에서 제1 방향(D1)으로 연장된다. 도 8의 관점에서, 제1 방향(D1)은 왼쪽에서 오른쪽으로 연장되며, 트랜지스터 다이(106)의 RF 단자(114)와 제1 본드 패드(168) 사이의 최단 경로의 방향을 나타낸다. 본드 와이어들(128)의 제2 브랜치(170)는 제1 방향과 평행하지 않은 제2 방향으로 연장된다. 즉, 제2 방향은 제1 방향에 대해 소정 각도로 배치된다. 도 8의 실시예에서, 본드 와이어들(128)의 제2 브랜치(170)는 본드 와이어들(128)의 제1 브랜치(166)와 예각을 형성한다. 이러한 배열은 제1 브랜치와 제2 브랜치(176, 170) 사이의 이격 거리를 증가시키고 결과적으로 다양한 본딩 와이어들 사이의 상호 인덕턴스를 감소시킨다. 결과적으로 기생 효과가 완화된다. 본드 패드들(154)의 위치에 따라 상이한 배향들이 달성될 수 있다.
도 10을 참조하면, 또 다른 실시예에 따른 예시적인 회로 토폴로지가 도시된다. 도 10의 회로는 저주파수 종단을 제공함으로써 시스템의 선형성을 향상시키기 위해 부가적 커패시터(178)가 출력 매칭 네트워크에 통합되는 것을 제외하고는, 도 4의 회로와 실질적으로 유사한 토폴로지를 갖는다. 종래에는, 개별 컴포넌트를 사용하여 패키지의 외부에 저주파수 종단 커패시터가 제공될 수 있다. 그러나, 이러한 배열은 외부 전기 접속부들(예를 들어, 본드 와이어들)의 부가적인 커패시터로의 기생 인덕턴스 및 커패시턴스가 100MHz 내지 200MHz만큼 저주파수 종단의 대역폭을 저하시킨다는 단점을 겪는다. 바람직하게는, 커패시터는 이러한 기생 효과를 완화시키기 위해 가능한 한 트랜지스터에 가깝게 배치된다. 바람직하게는, 본 명세서에 설명된 다층 회로 보드(108)의 설계는 추가의 커패시터(178)가 트랜지스터 다이(106)에 매우 가까운 다층 회로 보드108) 상에 또는 그 내부에 형성된 개별 커패시터로서 구현될 수 있게 한다. 즉, 저주파수 커패시터는 디바이스 패키지에 통합될 수 있다. 결과적으로 저주파수 종단의 대역폭은 향상된다.
도 11 및 도 12를 참조하면, 도 10의 반도체 패키지의 물리적 레이아웃이 도시된다. 도 11 및 도 12의 실시예에서, 추가 커패시터(178)는 표면 실장 커패시터, 즉 본드 패드와 직접 접촉하는 하부 대면 단자들을 갖는 개별 커패시터로 구현되고, 다층 회로 보드(108)의 제2 측(118)에 본딩된다. 다층 회로 보드는 제1 신호 층(136)의 제3 격리 부분에 의해 형성되는 제3 본드 패드(180)를 포함한다. 제3 본드 패드(180)는 다른 본드 패드들(154)로부터 전기적으로 분리된다. 저주파수 종단 커패시터(178)의 양의 전극은 절연 신호 비아(150)에 의해 임베디드 리액티브 컴포넌트들(즉, 도 11 내지 도 12의 실시예에서 션트 인덕터(162) 및 방사형 스터브(164)) 중 적어도 하나에 전기적으로 연결된다. 저주파수 종단 커패시터(178)의 음의 전극은 경로 비아들(158) 중 하나에 의해 전기 접지에 연결된다. 본 명세서에 설명된 다층 회로 보드(108)는 저주파수 종단 커패시터(178)에 대한 다층 회로 보드(108)의 상부면 상에 중첩 표면 영역을 사용하면서 다층 회로 보드(108) 내에 임베딩된 방사형 스터브(164)를 제공함으로써, 공간 효율적인 방식으로 도 10의 회로 토폴로지를 제공한다.
도 10의 실시예에서, 저주파수 종단 커패시터(178)는 도 4 내지 도 6을 참조하여 설명된 회로 및 대응 레이아웃들과 결합된다. 그러나 이는 단지 일예일 뿐이다. 대안적으로, 저주파수 종단 커패시터(178)는 도 7 내지 도 9를 참조하여 설명된 회로 및 대응 레이아웃들과 같은 상이한 구성들과 결합될 수 있다.
도 13을 참조하면, 실시예에 따른 다층 회로 보드(108)의 부분 단면도가 도시된다. 다층 회로 보드(108)는 저주파수 종단 커패시터(178)가 상부 표면 대신에 다층 회로 보드(108)의 내부에 배치된다는 것을 제외하고는 도 11 및 도 12를 참조하여 설명된 다층 회로 보드와 유사하게 구성될 수 있다. 실시예에 따르면, 저주파수 종단 커패시터(178)는 초박형 표면 실장 디바이스이다. 이들 디바이스들은 제조 프로세스 동안에 다층 회로 보드(108)에 임베딩될 수 있다. 특히, 초박형 표면 실장 디바이스는 이들 층들을 형성하는 라미네이션 프로세스 동안 임베디드 층들(144, 146) 중 하나 또는 둘 다에 임베딩될 수 있다. 신호 층 및/또는 접지 층의 격리된 섹션들은 초박형 표면 실장 디바이스를 위한 본딩 위치들을 제공하도록 형성될 수 있다. 본 명세서에 설명된 절연된 신호 비아들(150) 및 경로 비아들(158)은 이들 본딩 위치들을 외부 본드 패드들과 연결하는데 사용될 수 있다.
"아래", "밑에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어들은 하나의 엘리먼트의 제2 엘리먼트에 대한 위치를 설명하기 위한 설명의 용이성을 위해 사용된다. 이들 용어들은 도면들에 도시된 것들과 상이한 배향들 뿐 아니라 디바이스의 상이한 배향들을 포함하도록 의도된다. 뿐만 아니라, "제1", "제2" 등과 같은 용어들은 다양한 엘리먼트들, 영역들, 섹션들 등을 설명하기 위해 사용되며, 또한 제한하는 것으로 의도된 것은 아니다. 동일한 용어들은 설명 전반에 걸쳐 동일한 엘리먼트들을 지칭한다.
본 명세서에 사용될 때, 용어들 "갖는", "함유하는", "포함하는", "구성하는" 등은 명시된 엘리먼트들 또는 피처들의 존재를 나타내지만 추가 엘리먼트들 또는 피처들을 배제하지 않는, 제한을 두지 않는 용어들이다. 관사들("a", "an" 및 "the")은 문맥에 달리 명시되어 있지 않는 한, 단수형 뿐만 아니라 복수형을 포함하도록 의도된다.
달리 구체적으로 언급되지 않는 한, 본 명세서에 설명된 다양한 실시예들의 피처들은 서로 결합될 수 있음을 이해해야 한다.
특정 실시예들이 본 명세서에서 예시되고 설명되었지만, 다양한 대안적 및/또는 등가의 구현예들이 본 발명의 범위를 벗어나지 않고 도시되고 설명된 특정 실시예들을 대체할 수 있다는 것을 당업자들은 이해할 것이다. 이 출원은 본 명세서에서 논의된 특정 실시예들의 임의의 개조들 또는 변형들을 포괄하도록 의도된다. 따라서, 본 발명은 청구 범위 및 그 균등물들에 의해서만 제한되도록 의도된다.

Claims (19)

  1. 반도체 패키지에 있어서,
    다이 부착 영역 및 주변 영역을 갖는 금속 베이스플레이트;
    상기 다이 부착 영역에 부착된 기준 단자 및 상기 베이스플레이트를 등지는 방향을 향하는 RF 단자를 갖는 트랜지스터 다이; 및
    상기 주변 영역에 부착된 제1 측 및 상기 베이스플레이트를 등지는 방향을 향하는 제2 측을 갖는 다층 회로 보드
    를 포함하며, 상기 다층 회로 보드는:
    복합 섬유의 층들에 의해 상기 제1 측 및 상기 제2 측으로부터 분리되는 2개의 임베디드 전기 도전성 층들; 및
    상기 2개의 임베디드 전기 도전성 층들 사이에 배치되는 임베디드 유전체 층
    을 포함하며, 상기 임베디드 유전체 층은 상기 복합 섬유의 층들보다 높은 유전 상수를 갖는 것인, 반도체 패키지.
  2. 제1항에 있어서,
    상기 다층 회로 보드는:
    상기 제2 측에 배치되는 제1 전기 도전성 신호 층;
    상기 다층 회로 보드에 임베딩되는 제1 전기 도전성 접지 층;
    상기 다층 회로 보드에 임베딩되는 제2 전기 도전성 신호 층;
    상기 제1 측에 배치되는 제2 전기 도전성 접지 층;
    상기 제1 접지 층으로부터 상기 제1 신호 층을 분리시키는 제1 임베디드 예비-함침 복합 섬유 층;
    상기 제2 접지 층으로부터 상기 제2 신호 층을 분리시키는 제2 임베디드 예비-함침 복합 섬유 층; 및
    상기 제2 신호 층으로부터 상기 제1 접지 층을 분리시키는 제1 유전체 층
    을 포함하며, 상기 제1 유전체 층은 상기 제1 예비-함침 복합 섬유 층 및 상기 제2 예비-함침 복합 섬유 층보다 얇은 두께를 갖는 것인, 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 유전체 층은 4 내지 30의 유전 상수를 갖고, 상기 제1 예비-함침 복합 섬유 층 및 상기 제2 예비-함침 복합 섬유 층은 3.7 이하의 유전 상수를 갖는 것인, 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 유전체 층은 폴리머 라미네이트 재료로 형성되고, 상기 제1 임베디드 복합 섬유 층 및 상기 제2 임베디드 복합 섬유 층은 FR-1, FR-2, FR-3, FR-4, FR-5, FR-6, G-10, CEM-1, CEM-2, CEM-3, CEM-4, CEM-5 중 적어도 하나로부터 형성되는 것인, 반도체 패키지.
  5. 제3항 또는 제4항에 있어서,
    상기 제1 유전체 층은 4 ㎛ 내지 50 ㎛의 두께를 갖고, 상기 제1 예비-함침 복합 섬유 층 및 상기 제2 예비-함침 복합 섬유 층 각각은 적어도 75 ㎛의 두께를 갖는 것인, 반도체 패키지.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 다층 회로 보드는:
    상기 제1 임베디드 예비-함침 복합 섬유 층을 통해 연장되고 제1 본딩 패드에 연결되는 제1 전기 도전성 비아 ― 상기 제1 본딩 패드는 상기 제1 신호 층의 격리된 부분에 의해 형성됨 ― ; 및
    상기 제1 비아에 전기적으로 연결되는 하나 이상의 임베디드 반응성 컴포넌트 ― 상기 하나 이상의 임베디드 반응성 컴포넌트는 상기 제2 신호 층의 격리된 섹션을 포함함 ―
    을 포함하는 것인, 반도체 패키지.
  7. 제6항에 있어서,
    상기 하나 이상의 임베디드 반응성 컴포넌트는 제1 커패시터를 포함하고, 상기 제1 커패시터의 양의 전극은 상기 제2 신호 층의 제1 격리된 섹션에 의해 형성되고, 상기 제1 커패시터의 접지 전극은 상기 제1 접지 층의 제1 격리된 섹션에 의해 형성되는 것인, 반도체 패키지.
  8. 제7항에 있어서,
    상기 제1 커패시터는 적어도 100 피코패럿의 커패시턴스를 갖는 것인, 반도체 패키지.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 하나 이상의 임베디드 반응성 컴포넌트는:
    상기 제1 전기 도전성 비아에 연결되고, 상기 제2 신호 층의 선형 스트립을 포함하는 션트 인덕턴스; 및
    상기 션트 인덕턴스에 연결되고, 상기 제2 신호 층의 방사상 형태의 섹션을 포함하는 개방 회로 방사형 스터브(open-circuit radial stub)
    를 포함하는 것인, 반도체 패키지.
  10. 제9항에 있어서,
    상기 RF 단자와 상기 제1 본딩 패드 사이에 직접 연결되는 본드 와이어들의 제1 세트를 더 포함하는, 반도체 패키지.
  11. 제10항에 있어서,
    상기 제1 신호 층의 격리된 부분에 의해 형성되는 제2 본딩 패드; 및
    상기 RF 단자와 상기 제2 본딩 패드 사이에 직접 연결되는 본드 와이어들의 제2 세트
    를 더 포함하며,
    상기 본드 와이어들의 제1 세트는 상기 RF 단자와 상기 제1 본딩 패드 사이에서 제1 방향으로 연장되고,
    상기 본드 와이어들의 제2 세트는 상기 RF 단자와 상기 제2 본딩 패드 사이에서 제2 방향으로 연장되고,
    상기 제2 방향은 상기 제1 방향에 평행하지 않은 것인, 반도체 패키지.
  12. 제6항 내지 제11항 중 어느 한 항에 있어서,
    상기 베이스플레이트 상에 또는 상기 베이스플레이트 내에 형성되고 상기 하나 이상의 임베디드 반응성 컴포넌트에 연결되는 이산 커패시터를 더 포함하는, 반도체 패키지.
  13. 제12항에 있어서,
    상기 다층 회로 보드는 상기 제1 신호 층의 격리된 부분에 의해 형성된 제3 본딩 패드를 포함하고, 상기 이산 커패시터는 상기 제3 본딩 패드 상에 직접 실장된 표면 실장 커패시터이며, 상기 제3 본딩 패드는 상기 제1 임베디드 예비-함침 복합 섬유 층을 통해 연장되는 제2 전기 도전성 비아에 의해 상기 하나 이상의 임베디드 반응성 컴포넌트에 전기적으로 연결되는 것인, 반도체 패키지.
  14. 반도체 어셈블리에 있어서,
    다이 부착 영역 및 주변 영역을 갖는 금속 베이스플레이트;
    상기 다이 부착 영역에 부착된 기준 단자 및 상기 베이스플레이트를 등지는 방향을 향하는 RF 단자를 갖는 트랜지스터 다이;
    글로벌 인쇄 회로 보드; 및
    상기 주변 영역에 부착된 제1 측 및 상기 베이스플레이트를 등지는 방향을 향하는 제2 측을 갖는 다층 회로 보드
    를 포함하며, 상기 다층 회로 보드는:
    복합 섬유의 층들에 의해 상기 제1 측 및 상기 제2 측로부터 분리되는 2개의 임베디드 전기 도전성 층들;
    상기 2개의 임베디드 전기 도전성 층들 사이에 배치되는 임베디드 유전체 층; 및
    상기 임베디드 전기 도전성 층들 중 적어도 하나로부터 형성된 하나 이상의 반응성 컴포넌트를 포함하는 RF 임피던스 매칭 네트워크
    를 포함하고,
    상기 임베디드 유전체 층은 상기 임베디드 전기 도전성 층들보다 높은 유전 상수를 갖고,
    상기 다층 회로 보드는 상기 트랜지스터 다이의 RF 단자를 상기 글로벌 인쇄 회로 보드에 연결하는 것인, 반도체 어셈블리.
  15. 제14항에 있어서,
    상기 다층 회로 보드는:
    상기 제2 측에 배치되는 제1 전기 도전성 신호 층;
    상기 다층 회로 보드에 임베딩되는 제1 전기 도전성 접지 층;
    상기 다층 회로 보드에 임베딩되는 제2 전기 도전성 신호 층;
    상기 제1 측에 배치되는 제2 전기 도전성 접지 층;
    상기 제1 접지 층으로부터 상기 제1 신호 층을 분리시키는 제1 임베디드 예비-함침 복합 섬유 층;
    상기 제2 접지 층으로부터 상기 제2 신호 층을 분리시키는 제2 임베디드 예비-함침 복합 섬유 층; 및
    상기 제2 신호 층으로부터 상기 제1 접지 층을 분리시키는 제1 유전체 층
    을 포함하며, 상기 제1 유전체 층은 상기 제1 예비-함침 복합 섬유 층 및 상기 제2 예비-함침 복합 섬유 층보다 얇은 두께를 갖는 것인, 반도체 어셈블리.
  16. 제15항에 있어서,
    상기 제1 유전체 층은 4 내지 30의 유전 상수를 갖고, 상기 제1 임베디드 복합 섬유 층 및 상기 제2 임베디드 복합 섬유 층은 3.7 이하의 유전 상수를 갖고, 상기 제1 유전체 층은 4 ㎛ 내지 50 ㎛의 두께를 가지며, 상기 제1 임베디드 복합 섬유 층 및 상기 제2 임베디드 복합 섬유 층은 적어도 75 ㎛의 두께를 갖는 것인, 반도체 어셈블리.
  17. 제16항에 있어서,
    상기 다층 회로 보드는:
    상기 제1 임베디드 예비-함침 복합 섬유 층을 통해 연장되고, 상기 제1 신호 층의 격리된 부분에 의해 형성된 제1 본딩 패드에 연결되는 제1 전기 도전성 비아; 및
    상기 제1 비아에 전기적으로 연결되는 하나 이상의 임베디드 반응성 컴포넌트 ― 상기 하나 이상의 임베디드 반응성 컴포넌트 각각은 상기 제2 신호 층의 격리된 섹션을 포함함 ―
    를 포함하는 것인, 반도체 어셈블리.
  18. 제17항에 있어서,
    상기 하나 이상의 임베디드 반응성 컴포넌트는 제1 커패시터를 포함하고, 상기 제1 커패시터의 양의 전극은 상기 제2 신호 층의 제1 격리된 섹션에 의해 형성되며, 상기 제1 커패시터의 접지 전극은 상기 제1 접지 층의 제1 격리된 섹션에 의해 형성되는 것인, 반도체 어셈블리.
  19. 제18항에 있어서,
    상기 하나 이상의 임베디드 반응성 컴포넌트는:
    상기 제1 전기 도전성 비아에 연결되고, 상기 제2 신호 층의 선형 스트립을 포함하는 션트 인덕턴스; 및
    상기 션트 인덕턴스에 연결되고, 상기 제2 신호 층의 방사상 형태의 섹션을 포함하는 개방 회로 방사형 스터브
    를 포함하는 것인, 반도체 어셈블리.
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