KR20180113050A - 세라믹 기판 제조 방법, 세라믹 기판 및 반도체 패키지 - Google Patents
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Abstract
베이스 기재에 형성된 비아 홀의 내벽면을 도금한 후 전도성 물질로 비아 홀을 충진하여 비아 홀 내부에서 기포 또는 공극 발생하는 것을 방지하도록 한 세라믹 기판 제조 방법 및 세라믹 기판을 제시한다. 제시된 세라믹 기판 제조 방법은 세라믹 재질의 베이스 기재를 준비하는 단계, 베이스 기재에 비아 홀을 형성하는 단계, 베이스 기재의 상면 및 하면과 비아 홀의 내벽면에 도금층을 형성하는 단계, 도금층에 의해 비아 홀의 내부에 형성된 금속 홀에 충진층을 형성하는 단계, 베이스 기재의 상면 및 하면에 형성된 도금층 및 충진충 중 적어도 하나를 에칭하여 회로 패턴을 형성하는 단계 및 회로 패턴에 금속층을 형성하는 단계를 포함한다.
Description
본 발명은 세라믹 기판 제조 방법 및 세라믹 기판에 관한 것으로, 더욱 상세하게는 비아 홀을 통해 양면의 회로 패턴을 전기적으로 연결하여 양면 회로 구조를 가질 수 있는 세라믹 기판 제조 방법 및 세라믹 기판에 관한 것이다.
조명, 자동차, 스마트폰 플래시 등에 사용되는 LED, 3D측정용 VCSEL, ADAS용 등에 사용되는 Laser diode, 무선통신용 RF chip 등과 같이 열이 많이 발생하는 반도체 소자를 패키징할 때 방열문제와 그에 따른 신뢰성 저하를 방지하기 위해서 열전도성과 내열성이 우수한 세라믹 기판이 주로 사용된다.
일례로 세라믹 기판은 제조 공정에 따라 DBC(Direct Bonding Copper) 세라믹 기판, DPC(Direct Plated Copper) 세라믹 기판, LTCC(Low Temperature Co-fired Ceramic) 기판, HTCC(High Temperature Co-fired Ceramic) 기판 등으로 분류된다.
DPC 세라믹 기판은 절연체인 베이스 기재(즉, 세라믹)의 상면 및 하면에 금속 전극을 각각 형성하고, 베이스 기재에 전도성 물질이 충진된 비아 홀(쓰루 홀)을 형성하여 두 금속 전극을 연결하는 구조로 형성된다.
반도체 칩 제조사는 원가 절감을 위해 반도체 칩의 소형화를 연구하고 있다. 반도체 칩은 소형화될수록 반도체 소자의 발열 밀도가 상대적으로 증가하기 때문에 세라믹 기판의 방열특성이 향상되어야만 제품의 신뢰성을 유지할 수 있다.
방열특성을 향상시키기 위한 방법으로는 베이스 기재(즉, 세라믹 기재)의 두께를 줄이는 방법이 있다. 즉, 베이스 기재의 두께를 줄여 기판의 열 저항을 최소화하여 방열특성을 향상시키는 방법이다.
하지만, 베이스 기재의 두께를 일정 이상 줄이면 제품의 기계적 강도가 저하되기 때문에 제조 공정에서 불량, 파손이 발생하여 원가가 상승하게 되는 문제점이 있다.
또한, 반도체 칩을 베이스 기재에 패키징하는 공정에서도 파손 확률이 급격히 증가하거나, 패키징이 완료된 제품의 손상 위험도가 증가하는 문제점이 있다.
기판의 방열특성을 향상시키기 위한 다른 방법으로는 방열특성이 높은 베이스 기재를 사용하는 방법이 있다. 즉, 베이스 기재는 기판에서 요구되는 방열특성에 따라 알루미나, 질화알루미늄(AlN) 등이 사용된다.
이때, 알루미나는 열전도율이 대략 24 W/mk(W/m℃) 정도이고, 질화알루미늄(AlN)은 열전도율이 대략 170 W/mk(W/m℃) 정도이기 때문에, 높은 방열특성을 제공하기 위해서는 질화알루미늄을 베이스 기재로 사용한다.
하지만, 질화알루미늄은 알루미나에 비해 소재 가격이 대략 7배 내지 10배 정도 비싸기 때문에 원가가 상승하게 되는 문제점이 있다.
상술한 바와 같이, 베이스 기재의 두께 및 재질 변경하여 방열특성을 향상시키는 방법은 신뢰성 저하 및 원가 상승 등의 문제로 인해 실제 양산에 적용하기 어렵다.
이에, 베이스 기재에서 세라믹보다 방열특성이 높은 금속이 차지하는 비율을 높이는 방법은 기존 방법의 문제점을 극복할 수 있는 좋은 대안이 될 수 있다. 즉, 베이스 기재에 형성되는 비아 홀의 크기를 증가시키고, 비아 홀 내에 전도성 물질을 충진하여 열 방출 기여도를 높여 기판의 방열특성을 향상시키는 방법이다. 이때, 비아 홀에 충진되는 전도성 물질은 대략 300 내지 400 W/mk(W/m℃) 정도의 열전도도를 갖는 구리(Cu)인 것을 일례로 한다.
이를 위해, 종래의 세라믹 기판 제조 방법은 소성된 세라믹 기재에 비아 홀을 형성한 후 전기 도금을 통해 비아 홀에 구리(Cu)를 충진한다. 동시에, 세라믹 기재의 상면 및 하면에도 구리(Cu)가 도금된다.
하지만, 종래의 세라믹 기판 제조 방법에서는 전기도금을 통해 비아 홀에 금속(Cu)을 충진하기 때문에, 비아 홀의 표면과 세라믹 기재의 표면에 동시에 도금될 때 비아 홀의 입구 쪽이 비아 홀의 내부보다 먼저 도금이 되므로 특수한 도금액과 도금 설비 및 특수한 도금 공정(예를 들면, 도금 및 박리의 반복)을 필요로 하여 제조 비용이 상승하는 문제점이 있다.
또한, 종래의 세라믹 기판 제조 방법은 구조적인 문제로 인해 비아 홀에 구리(Cu)를 충진하는 과정에서 공극이 발생하고, 공극 내에 도금액이 잔류하게 된다.
이 경우, 후속 공정(패키지) 중 고열공정에서 비아 홀이 손상되어 공정 수율이 저하되거나, 필드에서 장시간 사용 중에 비아 홀이 손상되어 신뢰성이 저하되는 문제점이 있다.
즉, 종래의 세라믹 기판 제조 방법은 전기 도금 공정을 통해 비아 홀을 충진하기 때문에, 비아 홀에 도금액이 잔류하는 결함이 발생하는 확률이 높아 공정 수율 및 신뢰성이 저하된다.
또한, 종래의 세라믹 기판 제조 방법은 비아 홀의 손상이 발생하는 문제점으로 인해 비아 홀의 상부에 반도체 칩이 손상되는 문제점이 있다.
또한, 종래의 세라믹 기판 제조 방법은 도금으로 비아 홀을 완전히 채우는 방식이므로, 비아 홀의 크기(직경)가 증가할수록 비아 홀 형성(laser drilling) 비용과 비아 홀 필링(via filling, 도금) 비용이 기하급수적으로 증가하는 문제점이 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 베이스 기재에 형성된 비아 홀의 내벽면을 도금한 후 비아 홀의 나머지 빈 공간을 전도성 물질로 충진하여 비아 홀 내부에서 기포 또는 공극 발생하는 것을 방지하도록 한 세라믹 기판 제조 방법 및 세라믹 기판을 제공하는 것을 목적으로 한다.
또한, 종래 방법에서 소성이 완료된 세라믹 기재에 비아홀을 형성하는 대신 본 발명은 비아 홀이 형성된 그린 시트를 소성하여 세라믹 시트를 형성함으로써 비아 홀의 크기 증가에 따른 제조 비용 증가를 최소화하도록 한 세라믹 기판 제조 방법 및 세라믹 기판을 제공하는 것을 다른 목적으로 한다.
이를 통해, 본 발명은 재질 및 두께가 동일한 세라믹 기재에 비아 홀의 크기를 쉽게 증가시킴으로써, 열 방출 특성이 향상된(즉, 열 저항성이 감소한) 세라믹 기판을 제조하는 것을 다른 목적으로 한다.
상기한 목적을 달성하기 위하여 본 발명의 실시 예에 따른 세라믹 기판 제조 방법은 세라믹 재질의 베이스 기재를 준비하는 단계, 베이스 기재에 비아 홀을 형성하는 단계, 베이스 기재의 상면 및 하면과 비아 홀의 내벽면에 도금층을 형성하는 단계, 도금층에 의해 비아 홀의 내부에 형성된 금속 홀에 충진층을 형성하는 단계, 베이스 기재의 상면 및 하면에 형성된 도금층 및 충진충 중 적어도 하나를 에칭하여 회로 패턴을 형성하는 단계 및 회로 패턴에 금속층을 형성하는 단계를 포함한다.
베이스 기재를 준비하는 단계에서는 소성전 상태인 세라믹 재질의 그린 시트 및 소성된 세라믹 시트 중 선택된 하나를 베이스 기재로 준비한다. 이때, 베이스 기재는 알루미나(Al2O3), 산화지르코늄(ZrO2), 질화알루미늄(AlN) 및 질화규소(Si3N4) 중 하나 이상을 포함한 세라믹 재질일 수 있다.
본 발명의 실시 예에 따른 세라믹 기판 제조 방법은 베이스 기재가 그린 시트이면 도금층을 형성하는 단계 이전에 베이스 기재를 소성하는 단계를 더 포함한다.
비아 홀을 형성하는 단계에서는 레이저 드릴 공정, 펀칭 공정 및 샌드 블라스팅 공정 중 선택된 하나의 공정으로 비아 홀을 형성할 수 있다.
본 발명의 실시 예에 따른 세라믹 기판 제조 방법은 도금층을 형성하는 단계 이전에 타깃 재료를 베이스 기재의 상면 및 하면과 비아 홀의 내벽면에 증착하여 시드층을 형성하는 단계를 더 포함하고, 타깃 재료는 구리(Cu), 티타늄(Ti), 니켈(Ni), 크롬(Cr) 및 지르코늄(Zr) 중 선택된 하나이거나, 구리(Cu), 티타늄(Ti), 니켈(Ni), 크롬(Cr) 및 지르코늄(Zr) 중 하나 이상을 포함하는 합금일 수 있다.
이때, 시드층은 2층 이상으로 구성되고, 베이스 기재에 접하는 첫번째 층은 티타늄(Ti), 크롬(Cr) 및 지르코늄(Zr) 중 선택된 하나이거나, 티타늄(Ti), 크롬(Cr) 및 지르코늄(Zr) 중 하나 이상을 포함하는 합금일 수 있다.
도금층을 형성하는 단계에서는 비아 홀의 내벽면에 설정 두께로 구리(Cu), 니켈(Ni) 및 주석(Sn) 중 선택된 하나 또는 구리(Cu), 니켈(Ni) 및 주석(Sn) 중 하나 이상을 포함하는 합금을 도금하여 비아 홀의 내부에 금속 홀을 형성할 수 있다.
충진층을 형성하는 단계에서는 스크린 인쇄 공정을 통해 금속 홀에 페이스트를 충진하여 충진층을 형성하되, 페이스트는 구리(Cu), 은(Ag), 주석(Sn), 인듐(In), 니켈(Ni) 및 크롬(Cr) 중 하나이거나, 구리(Cu), 은(Ag), 주석(Sn), 인듐(In), 니켈(Ni) 및 크롬(Cr) 중 하나 이상을 포함하는 합금일 수 있다.
충진층을 형성하는 단계에서는 첨가제가 첨가된 페이스트를 충진하여 충진층을 형성하되, 첨가제는 텅스텐(W), 몰리브덴(Mo), 탄화규소(SiC), 질화알루미늄(AlN), 다이아몬드, 산화규소(SiO2), 알루미나(Al2O3), 질화규소(Si3N4), 규소(Si), 질화붕소(BN) 및 산화베릴륨(BeO) 중 적어도 하나를 포함할 수 있다.
충진층을 형성하는 단계에서는 페이스트가 금속 홀에 충진된 상태인 베이스 기재를 불활성 분위기 및 진공 분위기 중 선택된 하나의 분위기에서 열처리할 수 있다.
본 발명의 실시 예에 따른 세라믹 기판 제조 방법은 회로 패턴을 형성하는 단계 이전에 베이스 기재의 상면 및 하면에 형성된 도금층 및 충진층의 표면을 연마하여 평탄화하는 단계, 평탄화하는 단계 이전 또는 이후에 세라믹 기재에 평탄화층을 형성하는 단계를 더 포함할 수 있다.
금속층을 형성하는 단계에서는 전도성 물질을 도금 또는 증착하여 회로 패턴에 금속층을 형성하고, 전도성 물질은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 팔라듐(Pd) 및 주석(Sn) 중 선택된 하나이거나, 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 팔라듐(Pd) 및 주석(Sn) 중 하나 이상을 포함한 합금일 수 있다.
이때, 금속층은 2층 이상으로 구성되고, 금속층의 각 층은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag) 팔라듐(Pd) 및 주석(Sn) 중 선택된 하나로 형성되고, 금속층의 각 층은 인접한 층과 다른 금속으로 형성될 수 있다.
상기한 목적을 달성하기 위하여 본 발명의 실시 예에 따른 세라믹 기판은 비아 홀이 형성된 세라믹 재질의 베이스 기재 및 베이스 기재에 형성되어 비아 홀에 연결된 회로 패턴을 포함하고, 비아 홀은 비아 홀의 내벽면에 형성된 도금층 및 도금층에 의해 비아 홀 내부에 형성된 금속 홀에 형성된 충진층에 의해 충진된다. 이때, 회로 패턴은 도금층 및 도금층에 형성된 금속층, 베이스 기재와 도금층 사이에 개재된 시드층을 더 포함할 수 있다.
상기한 목적을 달성하기 위하여 본 발명의 실시 예에 따른 세라믹 기판을 포함하는 반도체 패키지는 상술한 세라믹 기판 및 세라믹 기판의 일면에 실장된 반도체 소자를 포함한다. 이때, 반도체 소자는 엘이디 소자, 레이저 소자, 고주파 통신용 소자 및 파워반도체 소자 중 적어도 하나를 포함하고, 세라믹 기판의 비아 홀 상부 또는 하부에 배치될 수 있다.
본 발명에 의하면, 세라믹 기판 제조 방법 및 세라믹 기판은 소성전인 그린 시트 상태에서 비아 홀을 형성함으로써, 가공이 용이하고, 소성된 베이스 기재에 비아 홀을 형성하는 종래에 비해 비아 홀 형성 비용을 최소화할 수 있다. 이때, 그린 시트 상태에서 비아 홀을 형성하는 경우 펀칭 공정과 같은 쉬운 공정으로 비아 홀을 형성할 수 있기 때문에, 소성된(sintered) 세라믹에 비아 홀을 형성하는 경우보다 대략 80~90% 정도의 비아 홀 형성 비용이 절감된다.
또한, 세라믹 기판 제조 방법 및 세라믹 기판은 도금을 통해 비아 홀 내부에 금속 홀을 형성하고, 금속 홀 내부에 페이스트를 채워 금속층을 형성하여 비아 홀을 충진함으로써, 도금으로 비아 홀을 완전히 채우는 종래의 세라믹 기판 제조 방법에 비해 비아 홀의 직경 증가에 따른 충진 비용 증가를 최소화할 수 있다.
또한, 세라믹 기판 제조 방법 및 세라믹 기판은 비아 홀 전체를 도금으로 채우지 않고, 비아 홀의 표면만 도금한 뒤 페이스트를 사용해 나머지를 채우므로 도금 비용이 절감된다. 즉, 세라믹 기판 제조 방법은 페이스트 충진시 스크린 인쇄 공정과 같은 저비용 공정을 적용할 수 있어 전체적인 비아 홀 충진 비용이 종래와 동등한 수준으로 유지할 수 있으며, 비아 홀의 크기가 증가시에는 종래의 세라믹 기판 제조 방법에 비해 제조 비용이 감소한다.
또한, 세라믹 기판 제조 방법 및 세라믹 기판은 소성전인 그린 시트 상태에서 비아 홀을 형성함으로써, 비아 홀의 직경이 증가하더라도 가공비의 변동이 없어 비아 홀의 크기를 필요에 따라 쉽게 조절할 수 있다.
또한, 세라믹 기판 제조 방법 및 세라믹 기판은 비아 홀의 내벽면을 도금하여 금속 홀을 형성함으로써, 도금으로 비아 홀을 완전히 채우는 종래의 세라믹 기판 제조 방법의 결함과 도금액 잔류 현상이 발생하지 않는다.
또한, 세라믹 기판 제조 방법 및 세라믹 기판은 소성전인 그린 시트 상태에서 비아 홀을 형성함으로써, 비아 홀 형성 후 잔류물과 베이스 기재에 국부적인 결함(균열)이 발생하지 않는다. 즉, 세라믹 기판 제조 방법 및 세라믹 기판은 비아 홀의 충진시 필요한 두께만큼만 도금 공정으로 충진하여 중심부분이 뚫려 있는 상태이므로, 종래의 세라믹 기판 제조 방법과는 달리 비아 홀 내부에 도금액이 잔류하는 결함이 발생하지 않는다.
또한, 세라믹 기판 제조 방법 및 세라믹 기판은 비아 홀의 도금 후 나머지 영역에는 페이스트를 채운 후에 열처리 공정을 수행하기 때문에, 도금액이 일부 잔류하더라도 열처리를 통해 제거할 수 있다.
이에, 세라믹 기판 제조 방법 및 세라믹 기판은 종래 공정 적용한 세라믹 기판에 비해 공정 수율 및 신뢰성을 높일 수 있다.
또한, 세라믹 기판 제조 방법 및 세라믹 기판은 비아 홀의 상단부가 평탄하고, 비아 홀의 내부에 액체를 포함하는 결함이 없기 때문에 비아 홀 상부에 직접 반도체 칩을 실장할 수 있고, 비아 홀을 통해 직접 열 방출이 가능하여 방열특성을 최대화할 수 있다.
또한, 세라믹 기판 제조 방법 및 세라믹 기판은 제조 비용의 증가 없이 비아 홀을 크기를 증가시킴으로써, 종래의 세라믹 기판 제조 방법 비해 세라믹 기판의 방열특성을 증가시킬 수 있다.
또한, 세라믹 기판 제조 방법 및 세라믹 기판은 연마 공정을 통해 비아 홀의 표면을 평탄화함으로써, 내부 결함(예를 들면, 도금액 등의 액체 잔류 결함)이 없기 때문에 비아 홀의 상단부에 반도체 칩을 실장하여 방열 특성을 최대화할 수 있다.
도 1 및 도 2는 본 발명의 실시 예에 따른 세라믹 기판 제조 방법을 설명하기 위한 도면.
도 3 및 도 4는 본 발명의 실시 예에 따른 세라믹 기판 제조 방법의 변형 예를 설명하기 위한 도면.
도 5는 본 발명의 실시 예에 따른 세라믹 기판을 설명하기 위한 도면.
도 3 및 도 4는 본 발명의 실시 예에 따른 세라믹 기판 제조 방법의 변형 예를 설명하기 위한 도면.
도 5는 본 발명의 실시 예에 따른 세라믹 기판을 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 세라믹 기판 제조 방법은 베이스 기재(100) 준비 단계(S100), 비아 홀(200) 형성 단계(S200), 소성 단계(S300), 시드층(300) 형성 단계(S400), 비아 홀(200) 도금 단계(S500), 비아 홀(200) 충진 단계(S600), 평탄화 단계(S700), 에칭 단계(S800) 및 금속층(800) 형성 단계(S900)를 포함한다.
베이스 기재(100) 준비 단계(S100)는 베이스 기재(100)를 준비한다. 이때, 베이스 기재(100)를 소성(sintered)된 세라믹을 베이스 기재(100)로 준비하는 경우 비아 홀(200) 형성시 대규모 설비투자와 제조 비용이 필요하고, 비아 홀(200)의 크기(직경)가 커질수록 비아 홀(200) 제작 비용이 기하급수적으로 증가한다.
또한, 비아 홀(200) 형성을 위한 레이저 드릴(laser drill) 공법은 베이스 기재(100)를 국부적으로 녹여서 제거하므로, 비아 홀(200)이 형성된 후에 원치 않는 잔류물일 존재하거나, 베이스 기재(100)에 국부적인 결함(균열)이 발생할 수 있다.
이에, 베이스 기재(100) 준비 단계(S100)는 소성전 상태의 그린 시트인 베이스 기재(100)를 준비한다. 이때, 베이스 기재(100)는 산화물인 알루미나(Al2O3) 및 산화지르코늄(ZrO2) 중 적어도 하나가 포함된 그린 시트이거나, 질화물인 질화알루미늄(AlN) 및 질화규소(Si3N4) 중 적어도 하나가 포함된 그린 시트인 것을 일 예로 하고, 이외에도 반도체 전력 모듈 등에 사용 가능한 세라믹 소재로 변형 실시 가능함을 밝혀둔다.
물론, 베이스 기재(100) 준비 단계(S100)는 그린 시트를 소성된 세라믹 시트를 베이스 기재(100)로 준비할 수도 있다. 즉, 베이스 기재(100) 준비 단계(S100)는 산화물인 알루미나(Al2O3) 및 산화지르코늄(ZrO2) 중 적어도 하나가 포함된 그린 시트, 질화물인 질화알루미늄(AlN) 및 질화규소(Si3N4) 중 적어도 하나가 포함된 그린 시트를 소성한 세라믹 시트인 것을 일 예로 하고, 이외에도 반도체 전력 모듈 등에 사용 가능한 세라믹 소재로 변형 실시 가능함을 밝혀둔다.
비아 홀(200) 형성 단계(S200)는 베이스 기재(100)에 비아 홀(200)을 형성한다. 이때, 비아 홀(200) 형성 단계(S200)는 펀칭 공정 또는 레이저 드릴 공정을 통해 그린 시트인 베이스 기재(100)에 비아 홀(200)을 형성한다. 여기서, 비아 홀(200) 형성 단계(S200)에서는 베이스 기재(100)와 수평한 단면이 원형, 타원형, 직사각형 등과 같이 다양한 형상으로 형성될 수 있다.
비아 홀(200) 형성 단계(S200)는 베이스 기재(100)가 소성된 세라믹 시트이면, 레이저 드릴 공정 또는 샌드 블라스팅(Sand Blasting) 공정을 이용하여 비아 홀(200)을 형성한다.
일례로, 비아 홀(200) 형성 단계(S200)는 샌드 블라스팅 공정을 이용하는 경우, 포토 레지스트(photo resist) 혹은 드라이 필름(Dry Film)으로 세라믹 시트의 양면을 마스킹(Masking)한 후 샌드 블라스팅으로 가공하여 비아 홀(200)을 형성한다.
이처럼, 세라믹 기판 제조 방법은 소성전인 그린 시트 상태에서 비아 홀(200)을 형성함으로써, 가공이 용이하고, 소성된 베이스 기재(100)에 비아 홀(200)을 형성하는 종래에 비해 비아 홀(200) 형성 비용을 최소화할 수 있다. 이때, 그린 시트 상태에서 비아 홀(200)을 형성하는 경우 소성된(sintered) 세라믹에 비아 홀(200)을 형성하는 경우보다 대략 80~90% 정도의 비용이 절감된다.
소성 단계(S300)는 비아 홀(200)이 형성된 베이스 기재(100)를 소성한다. 즉, 소성 단계(S300)는 그린 시트 상태인 베이스 기재(100)를 사용한 경우 이를 소성하여 경성의 세라믹 기판을 형성한다.
시드층(300) 형성 단계(S400)는 세라믹 기판에 시드층(300)을 형성한다. 즉, 시드층(300) 형성 단계(S400)는 세라믹 기판의 상면 및 하면과 함께, 비아 홀(200)의 내벽에 소정 두께의 시드층(300)을 형성한다. 이때, 시드층(300) 형성 단계(S400)에서는 세라믹 기판과의 결합력이 우수한 티타늄(Ti), 니켈(Ni), 크롬(Cr). 지르코늄(Zr) 및 구리(Cu) 중에서 선택된 하나, 또는 티타늄(Ti), 니켈(Ni), 크롬(Cr). 지르코늄(Zr), 구리(Cu) 중 하나 이상을 포함하는 합금 등의 타깃 재료를 세라믹 기판의 표면에 증착하여 시드층(300)을 형성한다. 여기서, 시드층(300) 형성 단계(S400)는 열증착(Evaporation), 이빔(ebeam)증착, 레이저(laser) 증착, 스퍼터링(Sputtering), 아크이온플레이팅(Arc Ion Plating) 중 선택된 하나의 증착 공정을 통해 시드층(300)을 형성한다.
이때, 시드층(300)은 2층 이상으로 구성될 수 있다. 일례로, 시드층(300) 형성 단계(S400)는 진공 상태에서 물리적 코팅 방식인 스퍼터링을 통해 세라믹 기판에 티타늄(Ti), 크롬(Cr) 및 지르코늄(Zr) 중 선택된 하나이거나, 티타늄(Ti), 크롬(Cr) 및 지르코늄(Zr) 중 하나 이상을 포함하는 합금을 코팅하여 시드층(300)을 형성한다. 이때, 각각의 층은 대략 5nm 내지 10um의 두께로 형성된다. 그리고, 이들 원소가 공기와 접촉했을 땐 산화를 방지하기 위해 보호층을 적어도 1층 이상 코팅하며, 보호층은 구리(Cu), 니켈(Ni) 등이 사용될 수 있다.
비아 홀(200) 도금 단계(S500)는 도금 공정을 통해 비아 홀(200)의 내벽면에 도금층(400)을 형성한다. 즉, 비아 홀(200) 도금 단계(S500)는 전기 도금 공정을 통해 세라믹 기판의 상면 및 하면과 비아 홀(200)의 내벽면에 도금층(400)을 형성한다. 이때, 도금층(400)은 구리(Cu), 니켈(Ni) 및 주석(Sn) 중 선택된 하나이거나, 구리(Cu), 니켈(Ni) 및 주석(Sn) 중 하나 이상을 포함하는 합금인 것을 일례로 한다. 여기서, 비아 홀(200) 도금 단계(S500)는 비아 홀(200)의 내벽면에 소정 두께를 갖는 도금층(400)을 형성하여 비아 홀(200)의 중심부에 금속 홀(500)을 형성한다.
이때도 필요에 따라 1층 이상의 도금층을 형성할 수 있으며 구리(Cu), 니켈(Ni), 주석(Sn) 및 아연(Zn) 중 선택된 하나, 또는 구리(Cu), 니켈(Ni), 주석(Sn) 및 아연(Zn)중 하나 이상을 포함하는 합금이 사용될 수 있다.
이처럼, 본 발명의 실시 예에 따른 세라믹 기판 제조 방법은 비아 홀(200)의 내벽면을 도금하여 금속 홀(500)을 형성함으로써, 도금으로 비아 홀(200)을 완전히 채우는 종래의 세라믹 기판 제조 방법의 결함과 도금액 잔류 현상이 발생하지 않는다.
이에, 세라믹 기판 제조 방법은 종래 공정 적용한 세라믹 기판에 비해 공정 수율 및 신뢰성을 높일 수 있다.
비아 홀(200) 충진 단계(S600)는 금속 홀(500)의 내부에 페이스트를 충진한다. 일례로, 비아 홀(200) 충진 단계(S600)는 스크린 인쇄(Screen Printing) 공정을 통해 금속 홀(500)을 충진한다.
비아 홀(200) 충진 단계(S600)는 페이스트를 인쇄하여 비아 홀(200)에 형성된 금속 홀(500)을 충진하여 충진층(600)을 형성한다. 이때, 페이스트는 구리(Cu), 은(Ag), 주석(Sn), 인듐(In), 니켈(Ni) 및 크롬(Cr) 중 하나이거나, 구리(Cu), 은(Ag), 주석(Sn), 인듐(In), 니켈(Ni) 및 크롬(Cr) 중 하나 이상을 포함하는 합금 혹은 혼합물인 것을 일례로 한다.
비아 홀(200) 충진 단계(S600)는 세라믹과의 열수축률 차이에 의한 잔류응력을 감소시키고, 충진물과 세라믹과의 열팽창(열수축) 차이를 완화하면서 높은 열전도성을 유지하기 위해 첨가제가 첨가된 페이스트를 인쇄하여 비아 홀(200)에 형성된 금속 홀(500)을 충진하여 충진층(600)을 형성할 수도 있다. 이때, 첨가제는 텅스텐(W), 몰리브덴(Mo), 탄화규소(SiC), 질화알루미늄(AlN), 다이아몬드, 알루미나(Al2O3), 질화규소(Si3N4), 규소(Si), 질화붕소(BN) 및 산화베릴륨(BeO) 중 적어도 하나를 포함하는 것을 일례로 한다.
비아 홀(200) 충진 단계(S600)는 비아 홀(200)에 형성된 금속 홀(500)에 페이스트가 충진된 상태에서 고온으로 열처리하여 페이스트에 포함된 바인더(Binder)를 제거하고, 소결 또는 용융한 후 냉각하여 충진층(600)을 형성한다. 이때, 열처리 조건은 대략 1200℃ 이하의 온도와, 불활성 분위기 및 진공 분위기 중 하나의 분위기인 것을 일례로 한다. 여기서, 열처리 조건은 페이스트의 종류에 따라 변경될 수 있으며, 열처리를 수행하지 않을 수도 있다.
이처럼, 본 발명의 실시 예에 따른 세라믹 기판 제조 방법은 도금을 통해 비아 홀(200) 내부에 금속 홀(500)을 형성하고, 금속 홀(500) 내부에 페이스트를 채워 충진층(600)을 형성하여 비아 홀(200)을 충진함으로써, 도금으로 비아 홀(200)을 완전히 채우는 종래의 세라믹 기판 제조 방법에 비해 비아 홀(200)의 직경 증가에 따른 충진 비용 증가를 최소화할 수 있다.
평탄화 단계(S700)는 세라믹 기판의 표면을 연마하여 평탄화한다. 즉, 평탄화 단계(S700)는 비아 홀(200)의 충진시 형성된 도금층(400) 및 충진층(600)의 표면을 연마하여 베이스 기재(100)를 평탄화한다.
한편, 도 3을 참조하면, 본 발명의 실시예에 따른 세라믹 기판 제조 방법은 평탄화 단계(S700) 이전에 도금층의 두께를 맞추기 위한 평탄화층 형성 단계(S650)을 더 포함할 수 있다.
평탄화층 형성 단계(S650)는 세라믹 기판의 표면에 전기도금을 통해 평탄화층(미도시)을 형성한다. 즉, 평탄화층 형성 단계(S650)는 원하는 도금층(400)의 두께를 맞추기 위해 전기도금을 통해 세라믹 기판의 표면에 평탄화층을 형성한다.
평탄화층 형성 단계(S650)에서는 구리(Cu), 니켈(Ni), 주석(Sn), 은(Ag), 금(Au) 중 선택된 하나의 금속, 또는 구리(Cu), 니켈(Ni), 주석(Sn), 은(Ag), 금(Au) 중 하나 이상을 포함하는 합금을 이용하여 평탄화층(미도시)을 형성한다. 이때, 평탄화층 형성 단계(S650)에서는 2층 이상의 다층 도금을 통해 평탄화층(미도시)을 형성할 수도 있다.
한편, 도 4를 참조하면, 본 발명의 실시예에 따른 세라믹 기판 제조 방법은 평탄화 단계(S700) 이후에 도금층의 두께를 맞추기 위한 평탄화층 형성 단계(S720) 및 평탄화층을 연마하는 단계(S740)를 더 포함할 수 있다.
평탄화층 형성 단계(S720)는 세라믹 기판의 표면을 연마한 후에 전기도금을 통해 평탄화층(미도시)을 형성한다. 즉, 평탄화층 형성 단계(S720)는 원하는 도금층(400)의 두께를 맞추기 위해 전기도금을 통해 세라믹 기판의 표면에 평탄화층을 형성한다.
이때, 평탄화층 형성 단계(S720)에서는 구리(Cu), 니켈(Ni), 주석(Sn), 은(Ag), 금(Au) 중 선택된 하나의 금속, 또는 구리(Cu), 니켈(Ni), 주석(Sn), 은(Ag), 금(Au) 중 하나 이상을 포함하는 합금을 이용하여 평탄화층(미도시)을 형성한다. 이때, 평탄화층 형성 단계(S720)에서는 2층 이상의 다층 도금을 통해 평탄화층(미도시)을 형성할 수도 있다.
평탄화층을 연마하는 단계(S740)는 평탄화층의 표면을 연마한다. 즉, 평탄화층을 연마하는 단계(S740)는 세라믹 기판의 표면 평탄도를 향상시키기 위해 평탄화층의 표면을 연마한다.
에칭 단계(S800)는 세라믹 기판의 표면에 식각하여 소정 형상의 회로 패턴을 형성한다. 즉, 에칭 단계(S800)는 세라믹 기판의 표면에 포토레지스트층(700)을 형성(S820)하고, 시드층(300) 및 도금층(400) 중 적어도 하나를 일부 식각한 후 포토레지스트층(700)을 제거(S840)하여 소정 형상의 회로 패턴을 형성한다.
금속층(800) 형성 단계(S900)는 회로 패턴의 표면에 금속층(800)을 형성한다. 즉, 금속층(800) 형성 단계(S900)는 도금 공정 또는 증착 공정을 통해 반도체 소자와 세라믹 기판의 접합을 용이하게 해주는 물질을 회로 패턴(즉, 도금층(400) 및 충진층(600))의 표면에 도금하여 금속층(800)을 형성한다. 이때, 금속층(800) 형성 단계(S900)는 베이스 기재(100)의 상면 및 하면으로 노출된 도금층(400)의 표면 및 충진층(600)의 표면에 금속층(800)을 형성한다.
금속층(800)과 충진층(600) 사이에는 다른 도금층(미도시)가 배치될 수 있다. 즉, 도금층(800)의 두께가 필요한 전극의 두께보다 얇은 경우 비아 홀(200)를 충진 한 후 다시 한번 도금을 할 수도 있으며 이 경우 금속층(800)이 충진층(600)과 직접 접촉하지 않는다. 이에, 도금층(800)과 충진층(600)의 상면은 일치하지 않을 수도 있다.
여기서, 도 2에서는 금속층(800)이 회로 패턴의 일면(즉, 상면 또는 하면)에만 형성되는 것으로 도시하였으나, 도금 또는 증착 공정에서 회로 패턴의 측면에 형성될 수도 있다.
여기서, 금속층(800) 형성 단계(S900)는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag) 팔라듐(Pd) 및 주석(Sn) 중 선택된 하나이거나, 구리(Cu), 니켈(Ni), 금(Au), 은(Ag) 팔라듐(Pd) 및 주석(Sn) 중 선택된 하나 이상을 포함한 합금인 것을 일례로 한다. 이때, 금속층(800)은 니켈 및 금(Ni/Au), 니켈 및 은(Ni/Ag), 금 및 주석(Au/Sn) 등의 합금일 수도 있다.
금속층(800) 형성 단계(S900)는 다층(즉, 2층 이상)으로 구성된 금속층(800)을 형성할 수 있다. 이때, 금속층(800)의 각 층은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag) 팔라듐(Pd) 및 주석(Sn) 중 선택된 하나일 수 있으며, 인접한 층은 서로 다른 재질로 형성될 수 있다.
일례로, 금속층(800)이 2층으로 구성된 경우, 첫번째 층은 니켈(Ni)를 포함하는 금속이고, 두번째 층은 금(Au), 은(Ag) 팔라듐(Pd) 및 주석(Sn) 중 선택된 하나의 금속일 수 있다.
다른 일례로, 금속층(800)이 3층으로 구성된 경우, 첫번째 층은 니켈(Ni)를 포함하는 금속이고, 두번째 층은 금(Au), 은(Ag) 팔라듐(Pd) 및 주석(Sn) 중 하나를 포함하는 금속이고, 세번째 층은 금(Au), 은(Ag) 및 주석(Sn) 중 하나를 포함하는 금속일 수 있다.
이처럼, 본 발명의 실시 예에 따른 세라믹 기판 제조 방법은 비아 홀(200)의 상단부가 평탄하고, 비아 홀(200)의 내부에 액체를 포함하는 결함이 없기 때문에 비아 홀(200) 상부에 직접 반도체 칩을 실장할 수 있고, 비아 홀(200)을 통해 직접 열방출이 가능하여 방열특성을 최대화할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 세라믹 기판 제조 방법은 비아 홀(200) 전체를 도금으로 채우지 않고, 비아 홀(200)의 표면만 도금한 뒤 페이스트를 사용해 나머지를 채우므로 도금 비용이 절감된다. 즉, 세라믹 기판 제조 방법은 페이스트 충진시 스크린 인쇄 공정과 같은 저비용 공정을 적용할 수 있어 전체적인 비아 홀(200) 충진 비용이 종래와 동등한 수준으로 유지할 수 있으며, 비아 홀(200)의 크기가 증가시에는 종래의 세라믹 기판 제조 방법에 비해 제조 비용이 감소한다.
또한, 세라믹 기판 제조 방법은 소성전인 그린 시트 상태에서 비아 홀(200)을 형성함으로써, 비아 홀(200)의 직경이 증가하더라도 가공비의 변동이 없어 비아 홀(200)의 크기를 필요에 따라 쉽게 조절할 수 있다.
또한, 세라믹 기판 제조 방법은 소성전인 그린 시트 상태에서 비아 홀(200)을 형성함으로써, 비아 홀(200) 형성 후 잔류물과 베이스 기재(100)에 국부적인 결함(균열)이 발생하지 않는다.
즉, 세라믹 기판 제조 방법은 비아 홀(200)의 충진시 필요한 두께만큼만 도금 공정으로 충진하여 중심부분이 뚫려 있는 상태이므로, 종래의 세라믹 기판 제조 방법과는 달리 비아 홀(200) 내부에 도금액이 잔류하는 결함이 발생하지 않는다.
또한, 세라믹 기판 제조 방법은 비아 홀(200)의 도금 후 나머지 영역에는 페이스트를 채운 후에 열처리 공정을 수행하기 때문에, 도금액이 일부 잔류하더라도 열처리를 통해 제거할 수 있다.
또한, 세라믹 기판 제조 방법은 제조 비용의 증가 없이 비아 홀(200)을 크기를 증가시킴으로써, 종래의 세라믹 기판 제조 방법 비해 세라믹 기판의 방열특성을 증가시킬 수 있다.
또한, 세라믹 기판 제조 방법은 연마 공정을 통해 비아 홀(200)의 표면을 평탄화함으로써, 내부 결함(예를 들면, 도금액 등의 액체 잔류 결함)이 없기 때문에 비아 홀(200)의 상단부에 반도체 칩을 실장하여 방열 특성을 최대화할 수 있다.
도 5를 참조하면, 본 발명의 실시 예에 따른 세라믹 기판은 세라믹 재질의 베이스 기재(100)를 포함한다.
베이스 기재(100)는 소정 두께를 갖는 세라믹 재질로, 산화물인 알루미나(Al2O3) 및 산화지르코늄(ZrO2) 중 적어도 하나가 포함된 세라믹 기판이거나, 질화물인 질화알루미늄(AlN) 및 질화규소(Si3N4) 중 적어도 하나가 포함된 세라믹 기판인 것을 일례로 한다. 이때, 베이스 기재(100)는 반도체 전력 모듈 등에 사용 가능한 세라믹 소재로 변형 실시 가능함을 밝혀둔다.
베이스 기재(100)는 비아 홀(200)이 형성된다. 이때, 베이스 기재(100)는 그린 시트 상태에서 비아 홀(200)을 형성한 후 소성하여 형성되거나, 그린 시트를 소성한 후 비아 홀(200)을 형성하여 제조될 수 있다. 여기서, 비아 홀(200)은 내벽면에 형성된 도금층(400), 및 도금층(400)에 의해 비아 홀(200) 내부에 형성된 금속 홀(500)에 형성된 충진층(600)에 의해 충진된다.
베이스 기재(100)의 상면 및 하면에는 소정 형상의 회로 패턴이 형성된다. 이때, 회로 패턴은 베이스 기재 상에 형성된 시드층(300), 시드층 상에 형성된 도금층(400), 도금층의 일면에 형성된 금속층(500)을 포함한다.
시드층(300)은 베이스 기재(100)의 표면 및 비아 홀(200)의 내벽면에 형성된다. 이때, 시드층(300)은 세라믹 기판과의 결합력이 우수한 티타늄(Ti), 구리(Cu), 크롬(Cr) 및 지르코늄(Zr) 중 선택된 하나이거나, 티타늄(Ti), 구리(Cu), 크롬(Cr) 및 지르코늄(Zr) 중 하나 이상을 포함하는 합금인 것을 일례로 한다. 여기서, 시드층(300)은 열증착(Evaporation), 이빔(ebeam)증착, 레이저(laser) 증착, 스퍼터링(Sputtering), 아크이온플레이팅(Arc Ion Plating) 중 선택된 하나의 증착 공정을 통해 형성된다.
시드층(300)은 티타늄(Ti), 크롬(Cr) 및 지르코늄(Zr) 중 선택된 하나이거나, 티타늄(Ti), 크롬(Cr) 및 지르코늄(Zr) 중 하나 이상을 포함하는 합금을 코팅한 후 구리(Cu)를 코팅하여 형성될 수도 있다.
시드층(300)의 일면에는 도금층(400)이 형성된다. 즉, 도금층(400)은 시드층(300) 상에 형성되되, 베이스 기재(100)의 표면 및 비아 홀(200)의 내벽면에 배치된다. 이때, 도금층(400)은 구리(Cu), 니켈(Ni) 또는 은(Ag)인 것을 일례로 하며, 전기 도금 공정을 통해 시드층(300) 상에 형성된다. 여기서, 도금층(400)은 소정의 두께로 형성되어 비아 홀(200)의 내부에서 금속 홀(500)을 형성한다. 도금층(400)은 상면(또는 하면)이 평탄화되어 충진층(600)의 상면(또는 하면)과 일치하는 경우도 있다.
금속층(800)은 도금층(400)의 일면에 형성된다. 이때, 금속층(800)은 도금 공정 또는 증착 공정을 통해 전도성 물질을 도금층(400)의 표면에 도금하여 형성된다. 이때, 금속층(800)은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag) 및 주석(Sn) 중 선택된 하나이거나, 니켈 및 금(Ni/Au), 니켈 및 은(Ni/Ag), 금 및 주석(Au/Sn) 니켈, 팔라듐 및 금(Ni/Pd/Au)등의 다층 합금인 것을 일례로 한다.
베이스 기재(100)의 비아 홀(200) 상부 및 하부에 형성된 회로 패턴은 충진층(600)에 의에 전기적으로 연결된다.
충진층(600)은 도금층(400)에 의해 비아 홀(200) 내에 형성된 금속 홀(500) 내부에 형성된다. 이때, 충진층(600)은 비아 홀(200)의 상단부 및 하단부에 배치된 금속층(800)들을 전기적으로 연결한다. 여기서, 여기서, 충진층(600)은 상면(또는 하면)이 평탄화되어 도금층(400)의 상면(또는 하면)과 일치할 수도 있다.
충진층(600)은 인쇄 공정을 통해 비아 홀(200)에 형성된 금속 홀(500)의 내부에 페이스트가 충진된 후 열 처리되어 형성된다. 이때, 페이스트는 구리(Cu), 은(Ag), 주석(Sn), 인듐(In), 니켈(Ni) 및 크롬(Cr) 중 하나이거나, 구리(Cu), 은(Ag), 주석(Sn), 인듐(In), 니켈(Ni) 및 크롬(Cr) 중 하나 이상을 포함하는 합금 혹은 혼합물인 것을 일례로 한다.
여기서, 페이스트는 텅스텐(W), 몰리브덴(Mo), 탄화규소(SiC), 질화알루미늄(AlN), 다이아몬드, 질화붕소(BN) 및 산화베릴륨(BeO) 중 선택된 하나이거나, 텅스텐(W), 몰리브덴(Mo), 탄화규소(SiC), 질화알루미늄(AlN), 다이아몬드, 질화붕소(BN) 및 산화베릴륨(BeO) 중 적어도 하나를 포함하는 첨가제를 더 포함할 수도 있다.
본 발명의 실시예에 따른 반도체 패키지는 세라믹 기판 및 반도체 소자를 포함한다.
반도체 소자는 방열이 필요한 LED(Light emitting diode) 소자, 레이저 소자, 고주파 통신용 소자 및 파워반도체 소자 중 적어도 하나를 포함하는 것을 일례로 한다. 이때, 반도체 소자는 세라믹 기판의 비아 홀 상부에 형성된 회로 패턴에 배치된다. 물론, 반도체 소자는 비아 홀이 형성되지 않은 회로 패턴에 배치될 수도 있다.
이상에서 본 발명에 따른 바람직한 실시 예에 대해 설명하였으나, 다양한 형태로 변형이 가능하며, 본 기술분야에서 통상의 지식을 가진자라면 본 발명의 특허청구범위를 벗어남이 없이 다양한 변형 예 및 수정 예를 실시할 수 있을 것으로 이해된다.
100: 베이스 기재
200: 비아 홀
300: 시드층 400: 도금층
500: 금속 홀 600: 충진층
700: 포토레지스트층 800: 금속층
300: 시드층 400: 도금층
500: 금속 홀 600: 충진층
700: 포토레지스트층 800: 금속층
Claims (21)
- 세라믹 재질의 베이스 기재를 준비하는 단계;
상기 베이스 기재에 비아 홀을 형성하는 단계;
상기 베이스 기재의 상면 및 하면과 상기 비아 홀의 내벽면에 도금층을 형성하는 단계;
상기 도금층에 의해 상기 비아 홀의 내부에 형성된 금속 홀에 충진층을 형성하는 단계;
상기 베이스 기재의 상면 및 하면에 형성된 도금층 및 충진충 중 적어도 하나를 에칭하여 회로 패턴을 형성하는 단계; 및
상기 회로 패턴에 금속층을 형성하는 단계를 포함하는 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 베이스 기재를 준비하는 단계에서는 소성전 상태인 세라믹 재질의 그린 시트 및 소성된 세라믹 시트 중 선택된 하나를 베이스 기재로 준비하는 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 베이스 기재는 알루미나(Al2O3), 산화지르코늄(ZrO2), 질화알루미늄(AlN) 및 질화규소(Si3N4) 중 하나 이상을 포함한 세라믹 재질인 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 베이스 기재가 그린 시트이면 상기 도금층을 형성하는 단계 이전에 상기 베이스 기재를 소성하는 단계를 더 포함하는 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 비아 홀을 형성하는 단계에서는,
레이저 드릴 공정, 펀칭 공정 및 샌드 블라스팅 공정 중 선택된 하나의 공정으로 비아 홀을 형성하는 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 도금층을 형성하는 단계 이전에 타깃 재료를 상기 베이스 기재의 상면 및 하면과 상기 비아 홀의 내벽면에 증착하여 시드층을 형성하는 단계를 더 포함하고,
상기 타깃 재료는 구리(Cu), 티타늄(Ti), 니켈(Ni), 크롬(Cr) 및 지르코늄(Zr) 중 선택된 하나이거나, 구리(Cu), 티타늄(Ti), 니켈(Ni), 크롬(Cr) 및 지르코늄(Zr) 중 하나 이상을 포함하는 합금인 세라믹 기판 제조 방법. - 제6항에 있어서,
상기 시드층은 2층 이상으로 구성되고,
상기 베이스 기재에 접하는 첫번째 층은 티타늄(Ti), 크롬(Cr) 및 지르코늄(Zr) 중 선택된 하나이거나, 티타늄(Ti), 크롬(Cr) 및 지르코늄(Zr) 중 하나 이상을 포함하는 합금인 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 도금층을 형성하는 단계에서는 상기 비아 홀의 내벽면에 설정 두께로 구리(Cu), 니켈(Ni) 및 주석(Sn) 중 선택된 하나 또는 구리(Cu), 니켈(Ni) 및 주석(Sn) 중 하나 이상을 포함하는 합금을 도금하여 상기 비아 홀의 내부에 금속 홀을 형성하는 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 충진층을 형성하는 단계에서는 스크린 인쇄 공정을 통해 상기 금속 홀에 페이스트를 충진하여 충진층을 형성하되,
상기 페이스트는 구리(Cu), 은(Ag), 주석(Sn), 인듐(In), 니켈(Ni) 및 크롬(Cr) 중 하나이거나, 구리(Cu), 은(Ag), 주석(Sn), 인듐(In), 니켈(Ni) 및 크롬(Cr) 중 하나 이상을 포함하는 합금 또는 혼합물인 세라믹 기판 제조 방법. - 제9항에 있어서,
상기 충진층을 형성하는 단계에서는 첨가제가 첨가된 페이스트를 충진하여 충진층을 형성하되,
상기 첨가제는 텅스텐(W), 몰리브덴(Mo), 탄화규소(SiC), 질화알루미늄(AlN), 다이아몬드, 산화규소(SiO2), 알루미나(Al2O3), 질화규소(Si3N4), 규소(Si), 질화붕소(BN) 및 산화베릴륨(BeO) 중 적어도 하나를 포함한 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 충진층을 형성하는 단계에서는 페이스트가 상기 금속 홀에 충진된 상태인 상기 베이스 기재를 불활성 분위기 및 진공 분위기 중 선택된 하나의 분위기에서 열처리하는 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 회로 패턴을 형성하는 단계 이전에 상기 베이스 기재의 상면 및 하면에 형성된 상기 도금층 및 충진층의 표면을 연마하여 평탄화하는 단계를 더 포함하는 세라믹 기판 제조 방법. - 제12항에 있어서,
상기 평탄화하는 단계 이전 또는 이후에 상기 세라믹 기재에 평탄화층을 형성하는 단계를 더 포함하는 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 금속층을 형성하는 단계에서는 전도성 물질을 도금 또는 증착하여 상기 회로 패턴에 금속층을 형성하고,
상기 전도성 물질은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 팔라듐(Pd) 및 주석(Sn) 중 선택된 하나이거나, 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 팔라듐(Pd) 및 주석(Sn) 중 하나 이상을 포함한 합금인 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 금속층은 2층 이상으로 구성되고,
상기 금속층의 각 층은 구리(Cu), 니켈(Ni), 금(Au), 은(Ag) 팔라듐(Pd) 및 주석(Sn) 중 선택된 하나로 형성되고,
상기 금속층의 각 층은 인접한 층과 다른 금속으로 형성된 세라믹 기판 제조 방법. - 비아 홀이 형성된 세라믹 재질의 베이스 기재; 및
상기 베이스 기재에 형성되어 상기 비아 홀에 연결된 회로 패턴을 포함하고,
상기 비아 홀은,
상기 비아 홀의 내벽면에 형성된 도금층; 및
상기 도금층에 의해 상기 비아 홀 내부에 형성된 금속 홀에 형성된 충진층에 의해 충진된 세라믹 기판. - 제16항에 있어서,
상기 회로 패턴은 상기 도금층 및 상기 도금층에 형성된 금속층을 포함하는 세라믹 기판. - 제17항에 있어서,
상기 회로 패턴은 상기 베이스 기재와 상기 도금층 사이에 개재된 시드층을 더 포함한 세라믹 기판. - 제16항에 기재된 세라믹 기판; 및
상기 세라믹 기판의 일면에 실장된 반도체 소자를 포함하는 반도체 패키지. - 제19항에 잇어서,
상기 반도체 소자는 엘이디 소자, 레이저 소자, 고주파 통신용 소자 및 파워반도체 소자 중 적어도 하나를 포함하는 반도체 패키지. - 제19항에 있어서,
상기 반도체 소자는 상기 세라믹 기판의 비아 홀 상부 또는 하부에 배치된 반도체 패키지.
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| E701 | Decision to grant or registration of patent right | ||
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