JP2002198606A - 配線基板 - Google Patents
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Abstract
て切削して段差部を形成する際、絶縁層にクラック、欠
けおよび剥離を発生させず、また線路導体を伝送する高
周波信号の伝送特性を向上させること。 【解決手段】 絶縁基板1の端部を上面から少なくとも
最下層の絶縁層1cを残して端部下方に位置する内層接
地導体層1bと共に切り欠いた段差部4が形成されてお
り、内層接地導体層1b中に絶縁基板1と実質的に同じ
材料から成る焼結体の粒子が13〜17重量%含まれて
いる。
Description
ーザダイオード:LD),フォトダイオード(PD)等
の光半導体素子等の半導体素子を搭載するための配線基
板に関するものである。
基板10を図2に示す。図2の(a)は配線基板10の
上面図、(b)は配線基板10の側断面図、(c)は
(a)のA−A’線における断面図である。
lN)質焼結体等から成る絶縁層を複数積層して成る絶
縁基板、2aは絶縁基板1の上面に形成された、LD,
PD等の光半導体素子5を搭載する搭載部、2bは端部
が光半導体素子5に電気的に接続される線路導体、2c
は絶縁基板の下面の全面に形成された接地導体層、3は
光半導体素子5を接着させるためのロウ材層、4はスラ
イシング装置等による切削加工で形成された段差部であ
る。
光ファイバ(図示せず)等を組み込んだ光半導体モジュ
ール等に用いられ、光半導体素子5を搭載部2a上にロ
ウ材層3を介して搭載し、ワイヤーボンディング6等に
よって光半導体素子5と線路導体2bとを接続し、光半
導体素子5に駆動信号を入力したり、光半導体素子5か
らの光電変換された電気信号を出力するのに用いられ
る。
ら出射される光が光ファイバの入出力端面に効率よく入
射されるように、光ファイバの取付位置に合わせて絶縁
基板1の厚みを設定することにより光半導体素子5の光
軸の高さを調節している。
等の光半導体素子5から出射される光を受光するPD等
を搭載したり、光半導体素子5から出射される光を集
光、分光、分岐等させるレンズやフィルター等を搭載す
るために用いられる。また、段差部4はスライシング装
置等による切削加工等の方法により形成される。
GHz帯域の高周波信号や光信号を用いた高速通信化に
対して、従来の配線基板10を用いた光半導体モジュー
ルでは、高速信号に対応することができないという問題
が生じている。これは、線路導体2bを伝送する高周波
信号が高速化、即ち高周波化されると、インピーダンス
不整合等のために反射信号が大きくなり伝送損失が増大
して、光半導体モジュールの動作不良が発生するという
ことによるものである。
好適に使用できる内層導体層を有する窒化アルミニウム
質焼結体であって、内層導体層中に含まれる配線基板を
形成する焼結体の含有率を3〜10重量%としたものが
提案されている(特開平4−83783号公報参照)。
絶縁基板を形成する焼結体の含有率が3〜10重量%の
場合、内層接地導体層と絶縁基板との熱膨張係数差が大
きいため、内層接地導体層を含む絶縁基板の端部をスラ
イシング装置等によって切削加工して段差部を形成する
際、加工による摩擦ストレスおよび摩擦熱による内層接
地導体層と絶縁層との熱膨張係数差に起因する熱ストレ
スによって、絶縁層にクラックや割れ等を生じ易い。
気抵抗が高くなり、光半導体パッケージや回路基板等の
内層接地導体層としては不向きである。焼結体の含有率
がさらに大きくなると、内層接地導体層の電気抵抗がさ
らに高くなって、ジュール熱の発生が大きくなり、温度
に対して敏感なLD等の光半導体素子に悪影響を及ぼす
こととなる。
れたものであり、その目的は、高周波信号を伝送効率を
良好にして伝送することが可能な光半導体モジュールを
構成し得、また光ファイバ等と光軸を容易に合わせるこ
とができる配線基板を提供することにある。
縁層を複数積層して成る絶縁基板の上面に半導体素子を
搭載する搭載部と前記半導体素子に電気的に接続される
線路導体とが設けられ、内部に内層接地導体層が形成さ
れ、かつ下面に接地導体層が形成されており、前記搭載
部と前記内層接地導体層および前記接地導体層が貫通導
体を介して接続されている配線基板であって、前記絶縁
基板の端部を上面から少なくとも最下層の前記絶縁層を
残して前記端部下方に位置する前記内層接地導体層と共
に切り欠いた段差部が形成されており、前記内層接地導
体層中に前記絶縁基板と実質的に同じ材料から成る焼結
体の粒子が13〜17重量%含まれていることを特徴と
する。
多層化して、下面に形成された接地導体層と内部に設け
られた内層接地導体層とを貫通導体を介して電気的に接
続して、線路導体の直下に接地電位部を形成するととも
に、例えば、高周波信号伝送用の線路導体と内層接地導
体層との間の絶縁層の厚みを、高周波信号を効率良く伝
送し得る特性インピーダンスに整合させた厚みとするこ
とで、高周波信号が伝送効率良く伝送される。即ち、線
路導体と内層接地導体層とを対向配置したマイクロスト
リップ構造とし得る。
との間の絶縁層の厚みや層数を変えることによって、配
線基板の全体の厚みを自在にコントロールできる。この
ために、搭載した光半導体素子から出射される光が光フ
ァイバの端面に効率よく入射されるように、光半導体素
子の光軸の高さを調節することができる。
質的に同じ材料から成る焼結体の粒子が13〜17重量
%含まれていることにより、内層接地導体層と絶縁基板
との熱膨張係数差が小さくなる。その結果、内層接地導
体層を含む絶縁基板の端部をスライシング装置等によっ
て切削加工して段差部を形成する際、加工による摩擦ス
トレスおよび摩擦熱による内層接地導体層と絶縁層との
熱膨張係数差に起因する熱ストレスによって、絶縁層に
クラックや割れ等が生じるといった問題が解消される。
く接地電位部として機能するため、焼結体の含有率は従
来よりも多くなってもよく、13〜17重量%であって
も良好な接地電位を形成し得る。
詳細に説明する。図1の(a)は本発明の配線基板11
の上面図であり、(b)は配線基板11の側断面図、
(c)は(a)のB−B’線における断面図である。同
図において、1は絶縁層を複数積層して成る絶縁基板、
1aおよび1cは絶縁層、1bは内層接地導体層、1d
は貫通導体、2aは光半導体素子5を搭載する薄膜より
なる搭載部、2bは端部が光半導体素子5に電気的に接
続される線路導体、2cは絶縁基板1の下面の全面に形
成された薄膜よりなる接地導体層、3は光半導体素子5
を接着させるためのロウ材層、4はスライシング装置等
による切削加工で形成された段差部である。
ニウム(Al2O3)質焼結体、窒化アルミニウム(Al
N)質焼結体、炭化珪素(SiC)質焼結体、ガラスセ
ラミックス焼結体、窒化珪素(Si3N4)質焼結体のう
ち少なくとも1種より成り、セラミックスの積層技術お
よびスクリーン印刷等の厚膜技術によって製作され、具
体的には以下のような方法で作成される。
酸化アルミニウム粉末に適当な有機バインダー、可塑
剤、溶剤を添加混合して泥漿状となす。これを従来周知
のドクターブレード法やカレンダーロール法等のテープ
成形技術を採用して複数枚のセラミックグリーンシート
(セラミック生シート)を得る。各セラミックグリーン
シートの所定位置に穴開け加工法により貫通導体1d用
のスルーホールを形成する。次に、タングステン
(W)、モリブデン(Mo)等の高融点金属粉末に窒化
アルミニウム質粉末を13〜17重量%添加した固形分
を含む導体ペーストを、セラミックグリーンシートの表
面に所定パターンに印刷塗布するとともにスルーホール
内に充填する。最後に、表面およびスルーホールに金属
ペーストが塗布、充填されたセラミックグリーンシート
を積層し、これを還元雰囲気中もしくは中性雰囲気中
で、適切な温度で焼成することによって絶縁基板1が作
製される。
焼結体、炭化珪素質焼結体で形成すれば、窒化アルミニ
ウム質焼結体、炭化珪素質焼結体の熱伝導率が40W/
m・K以上と高いため、絶縁基板1の上面に接着固定さ
れる光半導体素子5が駆動時に熱を発してもその熱は絶
縁基板1自体を介して下方や側方に良好に伝達されるた
め、光半導体素子5を長時間にわたり正常かつ安定的に
作動させることが可能となる。
ミックス焼結体を用いると、ガラスセラミックス焼結体
の比誘電率が小さいために、浮遊容量が発生しにくくな
り、光半導体素子5に高周波信号を効率良く伝達させる
ことが可能となる。
等の砥粒を用いて、上面と内層接地導体層1b間の厚み
が所定の値になるまで、また上面と下面との厚みが所定
の値になるまで研磨することができる。
a、線路導体2bおよび接地導体層2cは、蒸着法,ス
パッタリング法,CVD法等の薄膜形成法により形成さ
れ、フォトリソグラフィ法、エッチング法、リフトオフ
法等によってパターン加工される。
導体層2cは、例えば密着金属層、拡散防止層、主導体
層の3層構造であってもよい。
r、Ta、Nb、Ni−Cr合金またはTa2N等のう
ち少なくとも1種より成り、拡散防止層は、例えばP
t、Pd、Rh、Ru、Ni、Ni−Cr合金またはT
i−W合金等のうち少なくとも1種より成る。
程度が良い。0.01μm未満では、強固に密着するこ
とが困難となり、0.2μmを超えると、成膜時の内部
応力によって剥離が生じ易くなる。また、拡散防止層の
厚さは0.05〜1μm程度が良く、0.05μm未満
ではピンホール等の欠陥のために拡散防止層としての機
能を果たしにくくなり、1μmを超えると成膜時の内部
応力により剥離が生じ易くなる。
少なくとも1種から成り、その厚みは0.1〜5μm程
度が良い。0.1μm未満では、電気抵抗が大きくなる
傾向にあり、5μmを超えると成膜時の内部応力により
剥離を生じ易くなり、またAuを用いた場合は貴金属で
高価であることから、薄く形成される傾向にある。Cu
を用いた場合は酸化防止のためにNiメッキおよびAu
メッキが表面に被着されるのがよい。
i合金、Au−Ge合金、Pb−Sn合金、In−Pb
合金またはIn−Sn合金等のうち少なくとも1種より
成り、その厚みは1〜5μm程度が良い。1μm未満で
は光半導体素子5を十分強固に接続しにくくなり、5μ
mを超えると成膜時の内部応力により剥離が生じ易くな
り、また光半導体素子5の光出射高さを一定に保つのが
困難になる。
配線基板11の上面だけでなく、配線基板11の側面に
形成してもよい。
上面から少なくとも最下層の絶縁層1cを残して端部下
方に位置する内層接地導体層1bと共に切り欠いたもの
であり、スライシング装置等による切削加工により、ま
たは大きさの異なる複数のセラミック層を積層させるこ
とにより形成される。
しく、0.05mm未満では、段差部4の深さが浅いの
で、段差部4に搭載するPD、レンズまたはフィルター
等の部品の位置合わせが困難になり、3mmを超える
と、段差部の付け根部にクラックが入りやすくなる。段
差部4の幅は0.1〜5mmが好ましく、0.1mm未
満では、段差部4に部品を搭載するのに十分でなく、5
mmを超えると、段差部の付け根部にクラックが入りや
すくなり、配線基板11全体の大きさも大きくなるため
不適である。
1b中に絶縁基板1と実質的に同じ材料から成る焼結体
の粒子が13〜17重量%含まれているが、13重量%
未満では、内層接地導体層1bと絶縁層1aとの熱膨張
係数差に起因する熱ストレスによって、絶縁層1aにク
ラックや割れ等が生じやすくなり、17重量%を超える
と、内層接地導体層1bの電気抵抗が高くなり、ジュー
ル熱の発生が大きくなり、搭載する半導体素子5に悪影
響を及ぼすこととなる。
がよく、3μmを超えると、セラミックグリーンシート
の所定の位置に形成したスルーホール内に導体ペースト
を充填させる際、充填性が悪くなる傾向にある。
0GHz程度の高周波信号を効率良く入出力させ得るも
のであり、従って1〜50GHz程度の周波数帯域で用
いられるのが好適である。
地導体層とを貫通導体を介して電気的に接続し、線路導
体の直下に接地電位部を形成するとともに、線路導体と
内層接地導体層との間の絶縁層の厚みを、高周波信号を
効率良く伝送し得る特性インピーダンスに整合させた厚
みとすることで、高周波信号の伝送特性が向上する。
の絶縁層の厚みや層数を変えることにより、配線基板の
全体の厚みを自在にコントロールできる。その結果、光
半導体素子で入出射される光が光ファイバの端面に効率
よく結合するように、光半導体素子の光軸高さを調節す
ることができる。
膨張係数差が小さくなるため、絶縁基板の端部をスライ
シング装置等によって切削加工して段差部を形成する
際、加工による摩擦ストレスおよび摩擦熱による内層接
地導体層と絶縁層との熱膨張係数差に起因する熱ストレ
スによって、絶縁層にクラックや割れ等が生じにくくな
る。
程[1]〜[6]により作製した。
セラミックグリーンシートの所定の個所に貫通導体1d
形成用のスルーホール加工を行い、タングステン粉末に
下記表1に示される各種含有量の窒化アルミニウム質焼
結体の粒子を添加した固形分を含む導体ペーストをスク
リーン印刷法により塗布し、内層接地導体層1bや貫通
導体1dを形成したものを複数作製した。得られた複数
のセラミックグリーンシートを積層圧着し、約1800
℃の窒素雰囲気中で焼成し、絶縁基板1を多数個形成で
きる母基板を作製した。母基板の寸法は縦約50mm×
横約50mm×厚さ約0.6mmとした。
板の絶縁層1aの厚みが0.1mm、絶縁基板1の全体
の厚さが0.5mmとなるように、母基板の上下面を研
磨した。
リソグラフィ法によりレジストパターンを形成し、真空
蒸着法により、厚さが0.1μmのTiより成る密着金
属層、厚さが0.2μmのPtより成る拡散防止層、厚
さが0.5μmのAuより成る主導体層を順次積層さ
せ、従来公知のリフトオフ法によって、搭載部2aと線
路導体2bを形成した。また、母基板の下面にも上面と
同じ金属薄膜から成る接地導体層2cを被着した。
形成方法により、Au−Sn合金よりなるロウ材層3を
搭載部2aの上面に被着形成させた。
ドによって、母基板の上面に対して垂直方向に0.2m
mの深さまで切り込みを入れて、段差部4の内側面を形
成後、0.8mmの厚さのブレードによって、母基板の
上面に対して略平行となる段差部4の底面を形成した。
ら各絶縁基板1を切り出して個片化し、平面視における
外形寸法が縦3mm×横4mmの配線基板11を作製し
た。
1〜6について各100個の配線基板に関し、絶縁層1
aのクラック、欠けおよび剥離の発生数の確認と、搭載
部2aと接地導体層2cとの間の電気抵抗の測定を行っ
た。判定については、絶縁層1aのクラック、欠けおよ
び剥離の発生数について0個であり、電気抵抗値につい
ては100mΩ以下の場合に○とし、それ以外の場合に
×とした。
b中の窒化アルミニウム質焼結体の粒子の含有率は13
〜17重量%の範囲であることがわかった。即ち、13
重量%未満では、絶縁層1aのクラック、欠け、剥離が
発生し、17重量%を超えると、搭載部2aと接地導体
層2cとの間の電気抵抗が増大した。
のではなく、本発明の要旨を逸脱しない範囲内において
種々の変更を行うことは何等差し支えない。
縁基板の上面に半導体素子を搭載する搭載部と半導体素
子に電気的に接続される線路導体とが設けられ、内部に
内層接地導体層が形成され、かつ下面に接地導体層が形
成されており、搭載部と内層接地導体層および接地導体
層が貫通導体を介して接続されている配線基板であっ
て、絶縁基板の端部を上面から少なくとも最下層の絶縁
層を残して端部下方に位置する内層接地導体層と共に切
り欠いた段差部が形成されており、内層接地導体層中に
絶縁基板と実質的に同じ材料から成る焼結体の粒子が1
3〜17重量%含まれていることにより、配線基板の端
部をスライシング装置等によって切削して段差部を形成
する際、絶縁層にクラック、欠けおよび剥離を発生させ
ず、電気抵抗値の極端な上昇に伴う問題、例えば高周波
信号の伝送特性が劣化したり、ジュール熱の発生が大き
くなりLD等の光半導体素子に悪影響を及ぼしたりする
ことを防ぐことができる。
の絶縁層の厚みや層数を変えることによって、配線基板
の全体の厚みを自在にコントロールできる。従って、光
半導体素子から出射される光が光ファイバの端面に効率
よく入射されるように、光半導体素子の光軸の高さを調
節することができる。
質的に同じ材料から成る焼結体の粒子が13〜17重量
%含まれていることにより、内層接地導体層と絶縁基板
との熱膨張係数差が小さくなる。その結果、内層接地導
体層を含む絶縁基板の端部をスライシング装置等によっ
て切削加工して段差部を形成する際、加工による摩擦ス
トレスおよび摩擦熱による内層接地導体層と絶縁層との
熱膨張係数差に起因する熱ストレスによって、絶縁層に
クラックや割れ等が生じにくくなる。
く接地電位部として機能するため、焼結体の含有率は従
来よりも多くなってもよく、本発明の含有量で良好な接
地電位を形成し、高周波信号の伝送特性を向上させ得
る。
側断面図、(c)は(a)のB−B’線における断面図
である。
断面図、(c)は(a)のA−A’線における断面図で
ある。
Claims (1)
- 【請求項1】 絶縁層を複数積層して成る絶縁基板の上
面に半導体素子を搭載する搭載部と前記半導体素子に電
気的に接続される線路導体とが設けられ、内部に内層接
地導体層が形成され、かつ下面に接地導体層が形成され
ており、前記搭載部と前記内層接地導体層および前記接
地導体層が貫通導体を介して接続されている配線基板で
あって、前記絶縁基板の端部を上面から少なくとも最下
層の前記絶縁層を残して前記端部下方に位置する前記内
層接地導体層と共に切り欠いた段差部が形成されてお
り、前記内層接地導体層中に前記絶縁基板と実質的に同
じ材料から成る焼結体の粒子が13〜17重量%含まれ
ていることを特徴とする配線基板。
Priority Applications (1)
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---|---|---|---|
JP2000397525A JP4638025B2 (ja) | 2000-12-27 | 2000-12-27 | 配線基板 |
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004259973A (ja) * | 2003-02-26 | 2004-09-16 | Kyocera Corp | 光半導体素子収納用パッケージおよび光半導体装置 |
JP2012039071A (ja) * | 2010-07-29 | 2012-02-23 | Getac Technology Corporation | 発光ダイオード及びその製造方法 |
KR101123714B1 (ko) | 2005-08-11 | 2012-03-15 | 삼성전자주식회사 | 다층기판 |
CN104734705A (zh) * | 2013-12-20 | 2015-06-24 | 精工爱普生株式会社 | 发光元件模块、量子干涉装置、原子振荡器、电子设备及移动体 |
JPWO2017086222A1 (ja) * | 2015-11-19 | 2018-07-05 | 京セラ株式会社 | 電子素子実装用基板および電子装置 |
JP2018125543A (ja) * | 2018-03-08 | 2018-08-09 | セイコーエプソン株式会社 | 発光素子モジュール、量子干渉装置、原子発振器、電子機器および移動体 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0936616A (ja) * | 1995-07-13 | 1997-02-07 | Mitsubishi Electric Corp | マイクロ波回路装置 |
JP2000188454A (ja) * | 1998-12-24 | 2000-07-04 | Kyocera Corp | 配線基板 |
JP2000349386A (ja) * | 1999-06-09 | 2000-12-15 | Furukawa Electric Co Ltd:The | 半導体レーザモジュール |
-
2000
- 2000-12-27 JP JP2000397525A patent/JP4638025B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0936616A (ja) * | 1995-07-13 | 1997-02-07 | Mitsubishi Electric Corp | マイクロ波回路装置 |
JP2000188454A (ja) * | 1998-12-24 | 2000-07-04 | Kyocera Corp | 配線基板 |
JP2000349386A (ja) * | 1999-06-09 | 2000-12-15 | Furukawa Electric Co Ltd:The | 半導体レーザモジュール |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004259973A (ja) * | 2003-02-26 | 2004-09-16 | Kyocera Corp | 光半導体素子収納用パッケージおよび光半導体装置 |
KR101123714B1 (ko) | 2005-08-11 | 2012-03-15 | 삼성전자주식회사 | 다층기판 |
JP2012039071A (ja) * | 2010-07-29 | 2012-02-23 | Getac Technology Corporation | 発光ダイオード及びその製造方法 |
CN104734705A (zh) * | 2013-12-20 | 2015-06-24 | 精工爱普生株式会社 | 发光元件模块、量子干涉装置、原子振荡器、电子设备及移动体 |
JP2015119152A (ja) * | 2013-12-20 | 2015-06-25 | セイコーエプソン株式会社 | 発光素子モジュール、量子干渉装置、原子発振器、電子機器および移動体 |
JPWO2017086222A1 (ja) * | 2015-11-19 | 2018-07-05 | 京セラ株式会社 | 電子素子実装用基板および電子装置 |
US10720394B2 (en) | 2015-11-19 | 2020-07-21 | Kyocera Corporation | Electronic component mounting board and electronic device |
JP2018125543A (ja) * | 2018-03-08 | 2018-08-09 | セイコーエプソン株式会社 | 発光素子モジュール、量子干渉装置、原子発振器、電子機器および移動体 |
Also Published As
Publication number | Publication date |
---|---|
JP4638025B2 (ja) | 2011-02-23 |
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