JP2002198606A - 配線基板 - Google Patents

配線基板

Info

Publication number
JP2002198606A
JP2002198606A JP2000397525A JP2000397525A JP2002198606A JP 2002198606 A JP2002198606 A JP 2002198606A JP 2000397525 A JP2000397525 A JP 2000397525A JP 2000397525 A JP2000397525 A JP 2000397525A JP 2002198606 A JP2002198606 A JP 2002198606A
Authority
JP
Japan
Prior art keywords
conductor layer
layer
ground conductor
insulating
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000397525A
Other languages
English (en)
Other versions
JP4638025B2 (ja
Inventor
Takaaki Fujioka
孝昭 藤岡
Mitsuhiko Nozuma
光彦 野妻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2000397525A priority Critical patent/JP4638025B2/ja
Publication of JP2002198606A publication Critical patent/JP2002198606A/ja
Application granted granted Critical
Publication of JP4638025B2 publication Critical patent/JP4638025B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Semiconductor Lasers (AREA)
  • Light Receiving Elements (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

(57)【要約】 【課題】 配線基板の端部をスライシング装置等によっ
て切削して段差部を形成する際、絶縁層にクラック、欠
けおよび剥離を発生させず、また線路導体を伝送する高
周波信号の伝送特性を向上させること。 【解決手段】 絶縁基板1の端部を上面から少なくとも
最下層の絶縁層1cを残して端部下方に位置する内層接
地導体層1bと共に切り欠いた段差部4が形成されてお
り、内層接地導体層1b中に絶縁基板1と実質的に同じ
材料から成る焼結体の粒子が13〜17重量%含まれて
いる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体レーザ(レ
ーザダイオード:LD),フォトダイオード(PD)等
の光半導体素子等の半導体素子を搭載するための配線基
板に関するものである。
【0002】
【従来の技術】従来の半導体素子を搭載するための配線
基板10を図2に示す。図2の(a)は配線基板10の
上面図、(b)は配線基板10の側断面図、(c)は
(a)のA−A’線における断面図である。
【0003】図2において、1は窒化アルミニウム(A
lN)質焼結体等から成る絶縁層を複数積層して成る絶
縁基板、2aは絶縁基板1の上面に形成された、LD,
PD等の光半導体素子5を搭載する搭載部、2bは端部
が光半導体素子5に電気的に接続される線路導体、2c
は絶縁基板の下面の全面に形成された接地導体層、3は
光半導体素子5を接着させるためのロウ材層、4はスラ
イシング装置等による切削加工で形成された段差部であ
る。
【0004】かかる配線基板10は、光半導体素子5や
光ファイバ(図示せず)等を組み込んだ光半導体モジュ
ール等に用いられ、光半導体素子5を搭載部2a上にロ
ウ材層3を介して搭載し、ワイヤーボンディング6等に
よって光半導体素子5と線路導体2bとを接続し、光半
導体素子5に駆動信号を入力したり、光半導体素子5か
らの光電変換された電気信号を出力するのに用いられ
る。
【0005】また、搭載したLD等の光半導体素子5か
ら出射される光が光ファイバの入出力端面に効率よく入
射されるように、光ファイバの取付位置に合わせて絶縁
基板1の厚みを設定することにより光半導体素子5の光
軸の高さを調節している。
【0006】そして、配線基板10の段差部4は、LD
等の光半導体素子5から出射される光を受光するPD等
を搭載したり、光半導体素子5から出射される光を集
光、分光、分岐等させるレンズやフィルター等を搭載す
るために用いられる。また、段差部4はスライシング装
置等による切削加工等の方法により形成される。
【0007】
【発明が解決しようとする課題】しかしながら、近年の
GHz帯域の高周波信号や光信号を用いた高速通信化に
対して、従来の配線基板10を用いた光半導体モジュー
ルでは、高速信号に対応することができないという問題
が生じている。これは、線路導体2bを伝送する高周波
信号が高速化、即ち高周波化されると、インピーダンス
不整合等のために反射信号が大きくなり伝送損失が増大
して、光半導体モジュールの動作不良が発生するという
ことによるものである。
【0008】また、光半導体パッケージや回路基板等に
好適に使用できる内層導体層を有する窒化アルミニウム
質焼結体であって、内層導体層中に含まれる配線基板を
形成する焼結体の含有率を3〜10重量%としたものが
提案されている(特開平4−83783号公報参照)。
【0009】しかしながら、内層接地導体層の組成中の
絶縁基板を形成する焼結体の含有率が3〜10重量%の
場合、内層接地導体層と絶縁基板との熱膨張係数差が大
きいため、内層接地導体層を含む絶縁基板の端部をスラ
イシング装置等によって切削加工して段差部を形成する
際、加工による摩擦ストレスおよび摩擦熱による内層接
地導体層と絶縁層との熱膨張係数差に起因する熱ストレ
スによって、絶縁層にクラックや割れ等を生じ易い。
【0010】10重量%を超えると内層接地導体層の電
気抵抗が高くなり、光半導体パッケージや回路基板等の
内層接地導体層としては不向きである。焼結体の含有率
がさらに大きくなると、内層接地導体層の電気抵抗がさ
らに高くなって、ジュール熱の発生が大きくなり、温度
に対して敏感なLD等の光半導体素子に悪影響を及ぼす
こととなる。
【0011】従って、本発明は上記事情に鑑みて完成さ
れたものであり、その目的は、高周波信号を伝送効率を
良好にして伝送することが可能な光半導体モジュールを
構成し得、また光ファイバ等と光軸を容易に合わせるこ
とができる配線基板を提供することにある。
【0012】
【課題を解決するための手段】本発明の配線基板は、絶
縁層を複数積層して成る絶縁基板の上面に半導体素子を
搭載する搭載部と前記半導体素子に電気的に接続される
線路導体とが設けられ、内部に内層接地導体層が形成さ
れ、かつ下面に接地導体層が形成されており、前記搭載
部と前記内層接地導体層および前記接地導体層が貫通導
体を介して接続されている配線基板であって、前記絶縁
基板の端部を上面から少なくとも最下層の前記絶縁層を
残して前記端部下方に位置する前記内層接地導体層と共
に切り欠いた段差部が形成されており、前記内層接地導
体層中に前記絶縁基板と実質的に同じ材料から成る焼結
体の粒子が13〜17重量%含まれていることを特徴と
する。
【0013】本発明は、上記の構成により、絶縁基板を
多層化して、下面に形成された接地導体層と内部に設け
られた内層接地導体層とを貫通導体を介して電気的に接
続して、線路導体の直下に接地電位部を形成するととも
に、例えば、高周波信号伝送用の線路導体と内層接地導
体層との間の絶縁層の厚みを、高周波信号を効率良く伝
送し得る特性インピーダンスに整合させた厚みとするこ
とで、高周波信号が伝送効率良く伝送される。即ち、線
路導体と内層接地導体層とを対向配置したマイクロスト
リップ構造とし得る。
【0014】また、下面の接地導体層と内層接地導体層
との間の絶縁層の厚みや層数を変えることによって、配
線基板の全体の厚みを自在にコントロールできる。この
ために、搭載した光半導体素子から出射される光が光フ
ァイバの端面に効率よく入射されるように、光半導体素
子の光軸の高さを調節することができる。
【0015】さらに、内層接地導体層中に絶縁基板と実
質的に同じ材料から成る焼結体の粒子が13〜17重量
%含まれていることにより、内層接地導体層と絶縁基板
との熱膨張係数差が小さくなる。その結果、内層接地導
体層を含む絶縁基板の端部をスライシング装置等によっ
て切削加工して段差部を形成する際、加工による摩擦ス
トレスおよび摩擦熱による内層接地導体層と絶縁層との
熱膨張係数差に起因する熱ストレスによって、絶縁層に
クラックや割れ等が生じるといった問題が解消される。
【0016】また、内層接地導体層は信号伝送部ではな
く接地電位部として機能するため、焼結体の含有率は従
来よりも多くなってもよく、13〜17重量%であって
も良好な接地電位を形成し得る。
【0017】
【発明の実施の形態】本発明の配線基板について以下に
詳細に説明する。図1の(a)は本発明の配線基板11
の上面図であり、(b)は配線基板11の側断面図、
(c)は(a)のB−B’線における断面図である。同
図において、1は絶縁層を複数積層して成る絶縁基板、
1aおよび1cは絶縁層、1bは内層接地導体層、1d
は貫通導体、2aは光半導体素子5を搭載する薄膜より
なる搭載部、2bは端部が光半導体素子5に電気的に接
続される線路導体、2cは絶縁基板1の下面の全面に形
成された薄膜よりなる接地導体層、3は光半導体素子5
を接着させるためのロウ材層、4はスライシング装置等
による切削加工で形成された段差部である。
【0018】本発明の絶縁基板1は、例えば酸化アルミ
ニウム(Al23)質焼結体、窒化アルミニウム(Al
N)質焼結体、炭化珪素(SiC)質焼結体、ガラスセ
ラミックス焼結体、窒化珪素(Si34)質焼結体のう
ち少なくとも1種より成り、セラミックスの積層技術お
よびスクリーン印刷等の厚膜技術によって製作され、具
体的には以下のような方法で作成される。
【0019】窒化アルミニウム質焼結体の場合、まず、
酸化アルミニウム粉末に適当な有機バインダー、可塑
剤、溶剤を添加混合して泥漿状となす。これを従来周知
のドクターブレード法やカレンダーロール法等のテープ
成形技術を採用して複数枚のセラミックグリーンシート
(セラミック生シート)を得る。各セラミックグリーン
シートの所定位置に穴開け加工法により貫通導体1d用
のスルーホールを形成する。次に、タングステン
(W)、モリブデン(Mo)等の高融点金属粉末に窒化
アルミニウム質粉末を13〜17重量%添加した固形分
を含む導体ペーストを、セラミックグリーンシートの表
面に所定パターンに印刷塗布するとともにスルーホール
内に充填する。最後に、表面およびスルーホールに金属
ペーストが塗布、充填されたセラミックグリーンシート
を積層し、これを還元雰囲気中もしくは中性雰囲気中
で、適切な温度で焼成することによって絶縁基板1が作
製される。
【0020】なお、絶縁基板1は、窒化アルミニウム質
焼結体、炭化珪素質焼結体で形成すれば、窒化アルミニ
ウム質焼結体、炭化珪素質焼結体の熱伝導率が40W/
m・K以上と高いため、絶縁基板1の上面に接着固定さ
れる光半導体素子5が駆動時に熱を発してもその熱は絶
縁基板1自体を介して下方や側方に良好に伝達されるた
め、光半導体素子5を長時間にわたり正常かつ安定的に
作動させることが可能となる。
【0021】また、絶縁基板1の材料としてガラスセラ
ミックス焼結体を用いると、ガラスセラミックス焼結体
の比誘電率が小さいために、浮遊容量が発生しにくくな
り、光半導体素子5に高周波信号を効率良く伝達させる
ことが可能となる。
【0022】焼成後の絶縁基板1の上下面は、アルミナ
等の砥粒を用いて、上面と内層接地導体層1b間の厚み
が所定の値になるまで、また上面と下面との厚みが所定
の値になるまで研磨することができる。
【0023】絶縁基板1の上面に被着される搭載部2
a、線路導体2bおよび接地導体層2cは、蒸着法,ス
パッタリング法,CVD法等の薄膜形成法により形成さ
れ、フォトリソグラフィ法、エッチング法、リフトオフ
法等によってパターン加工される。
【0024】この搭載部2a、線路導体2bおよび接地
導体層2cは、例えば密着金属層、拡散防止層、主導体
層の3層構造であってもよい。
【0025】この場合、密着金属層は、例えばTi、C
r、Ta、Nb、Ni−Cr合金またはTa2N等のう
ち少なくとも1種より成り、拡散防止層は、例えばP
t、Pd、Rh、Ru、Ni、Ni−Cr合金またはT
i−W合金等のうち少なくとも1種より成る。
【0026】密着金属層の厚さは0.01〜0.2μm
程度が良い。0.01μm未満では、強固に密着するこ
とが困難となり、0.2μmを超えると、成膜時の内部
応力によって剥離が生じ易くなる。また、拡散防止層の
厚さは0.05〜1μm程度が良く、0.05μm未満
ではピンホール等の欠陥のために拡散防止層としての機
能を果たしにくくなり、1μmを超えると成膜時の内部
応力により剥離が生じ易くなる。
【0027】主導体層はAu、AgまたはCu等のうち
少なくとも1種から成り、その厚みは0.1〜5μm程
度が良い。0.1μm未満では、電気抵抗が大きくなる
傾向にあり、5μmを超えると成膜時の内部応力により
剥離を生じ易くなり、またAuを用いた場合は貴金属で
高価であることから、薄く形成される傾向にある。Cu
を用いた場合は酸化防止のためにNiメッキおよびAu
メッキが表面に被着されるのがよい。
【0028】ロウ材層3は、Au−Sn合金、Au−S
i合金、Au−Ge合金、Pb−Sn合金、In−Pb
合金またはIn−Sn合金等のうち少なくとも1種より
成り、その厚みは1〜5μm程度が良い。1μm未満で
は光半導体素子5を十分強固に接続しにくくなり、5μ
mを超えると成膜時の内部応力により剥離が生じ易くな
り、また光半導体素子5の光出射高さを一定に保つのが
困難になる。
【0029】配線基板11に形成する線路導体2bは、
配線基板11の上面だけでなく、配線基板11の側面に
形成してもよい。
【0030】本発明の段差部4は、絶縁基板1の端部を
上面から少なくとも最下層の絶縁層1cを残して端部下
方に位置する内層接地導体層1bと共に切り欠いたもの
であり、スライシング装置等による切削加工により、ま
たは大きさの異なる複数のセラミック層を積層させるこ
とにより形成される。
【0031】段差部4の深さは0.05〜3mmが好ま
しく、0.05mm未満では、段差部4の深さが浅いの
で、段差部4に搭載するPD、レンズまたはフィルター
等の部品の位置合わせが困難になり、3mmを超える
と、段差部の付け根部にクラックが入りやすくなる。段
差部4の幅は0.1〜5mmが好ましく、0.1mm未
満では、段差部4に部品を搭載するのに十分でなく、5
mmを超えると、段差部の付け根部にクラックが入りや
すくなり、配線基板11全体の大きさも大きくなるため
不適である。
【0032】また、本発明においては、内層接地導体層
1b中に絶縁基板1と実質的に同じ材料から成る焼結体
の粒子が13〜17重量%含まれているが、13重量%
未満では、内層接地導体層1bと絶縁層1aとの熱膨張
係数差に起因する熱ストレスによって、絶縁層1aにク
ラックや割れ等が生じやすくなり、17重量%を超える
と、内層接地導体層1bの電気抵抗が高くなり、ジュー
ル熱の発生が大きくなり、搭載する半導体素子5に悪影
響を及ぼすこととなる。
【0033】この焼結体の粒子の平均粒径は3μm以下
がよく、3μmを超えると、セラミックグリーンシート
の所定の位置に形成したスルーホール内に導体ペースト
を充填させる際、充填性が悪くなる傾向にある。
【0034】本発明の配線基板11は、周波数が1〜5
0GHz程度の高周波信号を効率良く入出力させ得るも
のであり、従って1〜50GHz程度の周波数帯域で用
いられるのが好適である。
【0035】かくして、本発明は、接地導体層と内層接
地導体層とを貫通導体を介して電気的に接続し、線路導
体の直下に接地電位部を形成するとともに、線路導体と
内層接地導体層との間の絶縁層の厚みを、高周波信号を
効率良く伝送し得る特性インピーダンスに整合させた厚
みとすることで、高周波信号の伝送特性が向上する。
【0036】また、接地導体層と内層接地導体層との間
の絶縁層の厚みや層数を変えることにより、配線基板の
全体の厚みを自在にコントロールできる。その結果、光
半導体素子で入出射される光が光ファイバの端面に効率
よく結合するように、光半導体素子の光軸高さを調節す
ることができる。
【0037】さらに、内層接地導体層と絶縁基板との熱
膨張係数差が小さくなるため、絶縁基板の端部をスライ
シング装置等によって切削加工して段差部を形成する
際、加工による摩擦ストレスおよび摩擦熱による内層接
地導体層と絶縁層との熱膨張係数差に起因する熱ストレ
スによって、絶縁層にクラックや割れ等が生じにくくな
る。
【0038】
【実施例】本発明の実施例を以下に説明する。
【0039】(実施例)図1の配線基板11を以下の工
程[1]〜[6]により作製した。
【0040】[1]窒化アルミニウム質焼結体より成る
セラミックグリーンシートの所定の個所に貫通導体1d
形成用のスルーホール加工を行い、タングステン粉末に
下記表1に示される各種含有量の窒化アルミニウム質焼
結体の粒子を添加した固形分を含む導体ペーストをスク
リーン印刷法により塗布し、内層接地導体層1bや貫通
導体1dを形成したものを複数作製した。得られた複数
のセラミックグリーンシートを積層圧着し、約1800
℃の窒素雰囲気中で焼成し、絶縁基板1を多数個形成で
きる母基板を作製した。母基板の寸法は縦約50mm×
横約50mm×厚さ約0.6mmとした。
【0041】[2]絶縁基板1が多数個取りされる母基
板の絶縁層1aの厚みが0.1mm、絶縁基板1の全体
の厚さが0.5mmとなるように、母基板の上下面を研
磨した。
【0042】[3]母基板を洗浄後、その上面にフォト
リソグラフィ法によりレジストパターンを形成し、真空
蒸着法により、厚さが0.1μmのTiより成る密着金
属層、厚さが0.2μmのPtより成る拡散防止層、厚
さが0.5μmのAuより成る主導体層を順次積層さ
せ、従来公知のリフトオフ法によって、搭載部2aと線
路導体2bを形成した。また、母基板の下面にも上面と
同じ金属薄膜から成る接地導体層2cを被着した。
【0043】[4]搭載部2a、線路導体2bと同様の
形成方法により、Au−Sn合金よりなるロウ材層3を
搭載部2aの上面に被着形成させた。
【0044】[5]0.1mmの厚さの切削用のブレー
ドによって、母基板の上面に対して垂直方向に0.2m
mの深さまで切り込みを入れて、段差部4の内側面を形
成後、0.8mmの厚さのブレードによって、母基板の
上面に対して略平行となる段差部4の底面を形成した。
【0045】[6]ダイシング装置を用いて、母基板か
ら各絶縁基板1を切り出して個片化し、平面視における
外形寸法が縦3mm×横4mmの配線基板11を作製し
た。
【0046】このようにして得られた、表1の試料番号
1〜6について各100個の配線基板に関し、絶縁層1
aのクラック、欠けおよび剥離の発生数の確認と、搭載
部2aと接地導体層2cとの間の電気抵抗の測定を行っ
た。判定については、絶縁層1aのクラック、欠けおよ
び剥離の発生数について0個であり、電気抵抗値につい
ては100mΩ以下の場合に○とし、それ以外の場合に
×とした。
【0047】
【表1】
【0048】表1の結果から、最適な内層接地導体層1
b中の窒化アルミニウム質焼結体の粒子の含有率は13
〜17重量%の範囲であることがわかった。即ち、13
重量%未満では、絶縁層1aのクラック、欠け、剥離が
発生し、17重量%を超えると、搭載部2aと接地導体
層2cとの間の電気抵抗が増大した。
【0049】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲内において
種々の変更を行うことは何等差し支えない。
【0050】
【発明の効果】本発明は、絶縁層を複数積層して成る絶
縁基板の上面に半導体素子を搭載する搭載部と半導体素
子に電気的に接続される線路導体とが設けられ、内部に
内層接地導体層が形成され、かつ下面に接地導体層が形
成されており、搭載部と内層接地導体層および接地導体
層が貫通導体を介して接続されている配線基板であっ
て、絶縁基板の端部を上面から少なくとも最下層の絶縁
層を残して端部下方に位置する内層接地導体層と共に切
り欠いた段差部が形成されており、内層接地導体層中に
絶縁基板と実質的に同じ材料から成る焼結体の粒子が1
3〜17重量%含まれていることにより、配線基板の端
部をスライシング装置等によって切削して段差部を形成
する際、絶縁層にクラック、欠けおよび剥離を発生させ
ず、電気抵抗値の極端な上昇に伴う問題、例えば高周波
信号の伝送特性が劣化したり、ジュール熱の発生が大き
くなりLD等の光半導体素子に悪影響を及ぼしたりする
ことを防ぐことができる。
【0051】また、接地導体層と内層接地導体層との間
の絶縁層の厚みや層数を変えることによって、配線基板
の全体の厚みを自在にコントロールできる。従って、光
半導体素子から出射される光が光ファイバの端面に効率
よく入射されるように、光半導体素子の光軸の高さを調
節することができる。
【0052】さらに、内層接地導体層中に絶縁基板と実
質的に同じ材料から成る焼結体の粒子が13〜17重量
%含まれていることにより、内層接地導体層と絶縁基板
との熱膨張係数差が小さくなる。その結果、内層接地導
体層を含む絶縁基板の端部をスライシング装置等によっ
て切削加工して段差部を形成する際、加工による摩擦ス
トレスおよび摩擦熱による内層接地導体層と絶縁層との
熱膨張係数差に起因する熱ストレスによって、絶縁層に
クラックや割れ等が生じにくくなる。
【0053】また、内層接地導体層は信号伝送部ではな
く接地電位部として機能するため、焼結体の含有率は従
来よりも多くなってもよく、本発明の含有量で良好な接
地電位を形成し、高周波信号の伝送特性を向上させ得
る。
【図面の簡単な説明】
【図1】(a)は本発明の配線基板の上面図、(b)は
側断面図、(c)は(a)のB−B’線における断面図
である。
【図2】(a)は従来の配線基板の上面図、(b)は側
断面図、(c)は(a)のA−A’線における断面図で
ある。
【符号の説明】
1:絶縁基板 1a:絶縁層 1b:内層接地導体層 1c:絶縁層 1d:貫通導体 2a:搭載部 2b:線路導体 2c:接地導体層 3:ロウ材層 4:段差部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 31/02 H01L 23/12 C H05K 1/02 N // H05K 1/03 610 23/14 M 1/09 31/02 B Fターム(参考) 4E351 AA09 BB01 BB26 BB31 CC12 CC22 DD17 DD58 EE27 GG03 5E338 AA03 AA05 AA18 BB63 BB65 BB75 CC02 CC06 CD11 EE13 EE28 5F073 CB23 FA15 FA18 5F088 BA16 GA02 GA09 JA05

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 絶縁層を複数積層して成る絶縁基板の上
    面に半導体素子を搭載する搭載部と前記半導体素子に電
    気的に接続される線路導体とが設けられ、内部に内層接
    地導体層が形成され、かつ下面に接地導体層が形成され
    ており、前記搭載部と前記内層接地導体層および前記接
    地導体層が貫通導体を介して接続されている配線基板で
    あって、前記絶縁基板の端部を上面から少なくとも最下
    層の前記絶縁層を残して前記端部下方に位置する前記内
    層接地導体層と共に切り欠いた段差部が形成されてお
    り、前記内層接地導体層中に前記絶縁基板と実質的に同
    じ材料から成る焼結体の粒子が13〜17重量%含まれ
    ていることを特徴とする配線基板。
JP2000397525A 2000-12-27 2000-12-27 配線基板 Expired - Fee Related JP4638025B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000397525A JP4638025B2 (ja) 2000-12-27 2000-12-27 配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000397525A JP4638025B2 (ja) 2000-12-27 2000-12-27 配線基板

Publications (2)

Publication Number Publication Date
JP2002198606A true JP2002198606A (ja) 2002-07-12
JP4638025B2 JP4638025B2 (ja) 2011-02-23

Family

ID=18862640

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000397525A Expired - Fee Related JP4638025B2 (ja) 2000-12-27 2000-12-27 配線基板

Country Status (1)

Country Link
JP (1) JP4638025B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004259973A (ja) * 2003-02-26 2004-09-16 Kyocera Corp 光半導体素子収納用パッケージおよび光半導体装置
JP2012039071A (ja) * 2010-07-29 2012-02-23 Getac Technology Corporation 発光ダイオード及びその製造方法
KR101123714B1 (ko) 2005-08-11 2012-03-15 삼성전자주식회사 다층기판
CN104734705A (zh) * 2013-12-20 2015-06-24 精工爱普生株式会社 发光元件模块、量子干涉装置、原子振荡器、电子设备及移动体
JPWO2017086222A1 (ja) * 2015-11-19 2018-07-05 京セラ株式会社 電子素子実装用基板および電子装置
JP2018125543A (ja) * 2018-03-08 2018-08-09 セイコーエプソン株式会社 発光素子モジュール、量子干渉装置、原子発振器、電子機器および移動体

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936616A (ja) * 1995-07-13 1997-02-07 Mitsubishi Electric Corp マイクロ波回路装置
JP2000188454A (ja) * 1998-12-24 2000-07-04 Kyocera Corp 配線基板
JP2000349386A (ja) * 1999-06-09 2000-12-15 Furukawa Electric Co Ltd:The 半導体レーザモジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936616A (ja) * 1995-07-13 1997-02-07 Mitsubishi Electric Corp マイクロ波回路装置
JP2000188454A (ja) * 1998-12-24 2000-07-04 Kyocera Corp 配線基板
JP2000349386A (ja) * 1999-06-09 2000-12-15 Furukawa Electric Co Ltd:The 半導体レーザモジュール

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004259973A (ja) * 2003-02-26 2004-09-16 Kyocera Corp 光半導体素子収納用パッケージおよび光半導体装置
KR101123714B1 (ko) 2005-08-11 2012-03-15 삼성전자주식회사 다층기판
JP2012039071A (ja) * 2010-07-29 2012-02-23 Getac Technology Corporation 発光ダイオード及びその製造方法
CN104734705A (zh) * 2013-12-20 2015-06-24 精工爱普生株式会社 发光元件模块、量子干涉装置、原子振荡器、电子设备及移动体
JP2015119152A (ja) * 2013-12-20 2015-06-25 セイコーエプソン株式会社 発光素子モジュール、量子干渉装置、原子発振器、電子機器および移動体
JPWO2017086222A1 (ja) * 2015-11-19 2018-07-05 京セラ株式会社 電子素子実装用基板および電子装置
US10720394B2 (en) 2015-11-19 2020-07-21 Kyocera Corporation Electronic component mounting board and electronic device
JP2018125543A (ja) * 2018-03-08 2018-08-09 セイコーエプソン株式会社 発光素子モジュール、量子干渉装置、原子発振器、電子機器および移動体

Also Published As

Publication number Publication date
JP4638025B2 (ja) 2011-02-23

Similar Documents

Publication Publication Date Title
US7888187B2 (en) Element mounting substrate and method for manufacturing same
KR102357629B1 (ko) 세라믹 기판 제조 방법
US5293502A (en) Integrated circuit package
JP4638025B2 (ja) 配線基板
JP2007273914A (ja) 配線基板および配線基板の製造方法
JP6412274B2 (ja) 電子部品搭載用パッケージおよびそれを用いた電子装置
JP2005243864A (ja) 配線基板
JP2008311682A (ja) 配線基板
JP2008251782A (ja) セラミック配線基板およびその製造方法
JP2009004809A (ja) 配線基板
JP4683715B2 (ja) 配線基板
JP4009169B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JP2005243970A (ja) 複合回路基板
JP4373752B2 (ja) 配線基板
JP4340131B2 (ja) 配線基板
JP2003046179A (ja) 配線基板
JP2000340716A (ja) 配線基板
JP2003078197A (ja) 配線基板
JPH05235550A (ja) 低誘電率ガラスセラミック多層配線基板およびその製造方法
JP3771853B2 (ja) 入出力端子および半導体素子収納用パッケージ
WO2023276923A1 (ja) 配線板および電子装置
JP3851823B2 (ja) 金属体付配線基板
JP2004119547A (ja) セラミック配線基板およびその製造方法
JP2006066739A (ja) サブマウントおよびその製造方法
JP2001068852A (ja) 多層配線基板およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070912

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100707

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101028

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101125

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4638025

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees