KR20170049389A - 세라믹 기판 제조 방법 및 세라믹 기판 - Google Patents
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Abstract
베이스 기재의 비아홀에 도전체를 충진하여 소성한 후 도전체와 다른 재질로 베이스 기재에 회로 패턴을 형성하도록 한 세라믹 기판 제조 방법 및 세라믹 기판을 제시한다. 제시된 세라믹 기판 제조 방법은 세라믹 재질의 베이스 기재에 복수의 비아홀을 형성하고, 복수의 비아홀에 도전체가 충진된 베이스 기재를 소성하고, 소성된 베이스 기재의 상면 및 하면에 비아홀에 충진된 도전체와 다른 재질로 회로 패턴을 형성한 후 절단하여 복수의 단위 칩을 생산한다.
Description
본 발명은 세라믹 기판 제조 방법 및 세라믹 기판에 관한 것으로, 더욱 상세하게는 비아홀을 통해 양면의 회로 패턴을 전기적으로 연결하여 양면 회로 구조를 가질 수 있는 세라믹 기판 제조 방법 및 세라믹 기판에 관한 것이다.
일반적으로 세라믹 기판의 일 예로, 세라믹기재에 동박과 같은 금속박을 일체로 부착시킨 세라믹 DBC(Direct Bonded Copper) 기판이 많이 이용되고 있다.
세라믹 DBC 기판은 반도체 전력 모듈 등에서 사용되는 기판으로, 리드를 기존의 방열소재 위에 배치하는 구조보다 높은 방열 특성이 있다.
또한, 세라믹 DBC 기판은 방열판의 접착상태에 대한 검사공정을 필요로 하지 않기 때문에 신뢰성이 향상되고 생산성과 일관성이 향상되는 장점이 있다.
일반적으로 세라믹 기판은 증착 및 도금을 이용한 제조 방법, 인쇄 공정을 이용한 제조 방법으로 제조된다.
도 1을 참조하면, 증착 및 도금을 이용한 제조 방법은 Al2O3, AlN 등의 세라믹 재질인 베이스 기재(11)에 복수의 비아홀(12)을 형성하고, 증착 공정을 통해 베이스 기재(11)의 표면 및 비아홀(12) 내벽에 시드층(13)을 형성하고, 도금 공정을 통해 시드층(13) 상에 도전성 재질을 도금하여 도금층(14)을 형성한 후 포토레지스트 및 에칭 공정을 통해 회로 패턴(15)을 형성하여 세라믹 기판을 제조한다.
증착 및 도금을 이용한 제조 방법은 제조 비용이 높지만 치수 정밀도가 높아 세라믹 기판 제조 방법으로 주로 사용되고 있다.
하지만, 도 2에 도시된 바와 같이, 증착 및 도금을 이용한 제조 방법은 도금층(14)을 형성하는 과정에서 비아홀(12) 내부에 채워진 도금에 공극이 형성되기 때문에 SMT 공정에서 발생하는 고온에 의해 공극으로 인한 불량품이 증가하여 수율이 저하되는 문제점이 있다.
또한, 도 3을 참조하면, 종래의 세라믹 기판 제조 방법은 베이스 기재(11)에 복수의 회로 패턴(15)을 형성한 후 소성 공정을 수행한다. 이때, 1400℃ 이상의 온도로 소성하는 HTCC 공정을 이용하는 경우 세라믹 재질의 수축율을 특정할 수 없기 때문에 제조된 세라믹 기판에 누적공차가 발생한다.
그에 따라, 세라믹 기판은 단위 칩 간의 간격이 불균일하게 형성됨에 따라 단위 칩 제작을 위한 세라믹 기판을 동일 간격(d)으로 절단하면 회로 패턴(15)의 일부가 절단됨에 따라 불량이 발생하여 수율이 저하되는 문제점이 있다.
또한, 세라믹 기판에 누적공차가 발생하면 다이 본딩(die bonding) 공정, 와이어 본딩(wire bonding) 공정, SMT 공정 등의 후공정에서 단위 칩 개별 인식이 필요하기 때문에 작업 속도가 느려지는 문제점이 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 베이스 기재의 비아홀에 도전체를 충진하여 소성한 후 도전체와 다른 재질로 베이스 기재에 회로 패턴을 형성함으로써 소재의 열팽창계수 차이에 의해 발생하는 공차를 최소화할 수 있는 세라믹 기판 제조 방법 및 세라믹 기판을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위하여 본 발명의 실시예에 따른 세라믹 기판 제조 방법은 세라믹 재질의 베이스 기재를 준비하는 단계, 베이스 기재에 복수의 비아홀을 형성하는 단계, 복수의 비아홀에 도전체를 충진하는 단계, 도전체를 충진하는 단계에 의해 복수의 비아홀에 도전체가 충진된 베이스 기재를 소성하는 단계, 소성된 베이스 기재의 상면 및 하면에 비아홀에 충진된 도전체와 다른 재질인 복수의 회로 패턴을 형성하는 단계 및 베이스 기재를 균일 간격으로 절단하는 단계를 포함한다.
이때, 회로 패턴을 형성하는 단계에서는 단위 칩을 구성하는 복수의 회로 패턴들을 반복하여 형성하고, 회로 패턴을 형성하는 단계에서 형성된 단위 칩의 회로 패턴에 포함된 패턴들 중 비아홀을 통해 다른 패턴과 연결된 패턴은 다른 단위 칩의 회로 패턴에 포함된 패턴들 중 비아홀을 통해 다른 패턴과 연결된 패턴과 다른 위치에 비아홀이 연결될 수 있다.
도전체를 충진하는 단계에서는 도전성 페이스트를 인쇄하거나, 비아홀 형상에 대응되는 슬러그 타입 도전체를 비아홀에 삽입할 수 있다.
회로 패턴을 형성하는 단계는 베이스 기재에 시드층을 형성하는 단계, 시드층의 일면에 도금층을 형성하는 단계 및 시드층 및 도금층의 일부를 식각하여 회로 패턴을 형성하는 단계를 포함할 수 있다. 이때, 시드층을 형성하는 단계에서는 베이스 기재의 상면 및 하면 중 적어도 일면에 티타늄(Ti) 및 구리(Cu) 중 적어도 하나를 증착하여 시드층을 형성하고, 도금층을 형성하는 단계에서는 시드층의 일면에 구리(Cu) 및 은(Ag) 중에 적어도 하나를 도금하여 도금층을 형성할 수 있다.
한편, 회로 패턴을 형성하는 단계는 베이스 기재에 도전성 페이스트를 인쇄하는 단계 및 베이스 기재에 인쇄된 도전성 페이스트의 일부를 식각하여 회로 패턴을 형성하는 단계를 포함할 수도 있다. 이때, 회로 패턴을 형성하는 단계는 도전성 페이스트를 인쇄하는 단계 이전에 베이스 기재의 비아홀을 도금하여 코팅층을 형성하는 단계를 더 포함하고, 코팅층을 형성하는 단계에서는 비아홀에 충진되어 베이스 기재의 상면 및 하면으로 노출된 도전체의 표면에 니켈(Ni)을 포함하는 내부식성 재질을 도금하여 코팅층을 형성할 수 있다.
상기한 목적을 달성하기 위하여 본 발명의 실시예에 따른 세라믹 기판은 상면과 하면을 관통하는 비아홀이 형성된 베이스 기재, 베이스 기재의 상면과 하면에 각각 형성된 복수의 회로 패턴 및 비아홀에 충진되어 베이스 기재의 상면과 하면에 형성된 회로 패턴들을 연결하는 도전성 연결 패턴을 포함하고, 복수의 회로 패턴은 도전성 연결 패턴과 다른 재질로 형성된 것을 특징으로 한다.
복수의 회로 패턴은 단위 칩을 구성하는 복수의 패턴들이 베이스 기재에 반복하여 형성되고, 회로 패턴에 포함된 패턴들 중 비아홀을 통해 다른 패턴과 연결된 패턴은 다른 단위 칩의 회로 패턴에 포함된 패턴들 중 비아홀을 통해 다른 패턴과 연결된 패턴과 다른 위치에 비아홀이 연결될 수 있다.
단위 칩의 회로 패턴에 포함된 패턴들 중 적어도 하나는 비아홀을 통해 다른 일면에 형성된 다른 패턴과 연결되고, 비아홀과 연결된 패턴은 다른 회로 패턴에 포함된 패턴과 다른 위치에 비아홀이 연결될 수 있다.
도전성 연결 패턴은 텅스텐(W), 몰리브덴(Mo), 코퍼 텅스텐(WCu) 및 코퍼 몰리브덴(MoCu) 중 어느 하나이거나, 텅스텐(W), 몰리브덴(Mo), 코퍼 텅스텐(WCu) 및 코퍼 몰리브덴(MoCu) 중 적어도 하나를 포함하는 합금일 수 있다.
회로 패턴은 베이스 기재의 일면에 형성되고, 티타늄(Ti) 및 구리(Cu) 중 적어도 하나인 시드층, 시드층의 일면에 형성되고, 구리(Cu) 및 은(Ag) 중에 적어도 하나인 도금층을 포함할 수 있다.
베이스 기재의 상면 및 하면으로 노출된 도전성 연결 패턴의 표면에 코팅층을 더 포함하고, 코팅층은 니켈을 포함하는 내부식성 재질일 수 있다.
본 발명에 의하면, 세라믹 기판 제조 방법 및 세라믹 기판은 베이스 기재에 형성된 비아홀에 도전체를 충진하여 소성한 후 회로 패턴을 형성함으로써, 비아홀 내부에 채워진 도금에 기포 또는 공극 발생을 방지할 수 있는 효과가 있다.
또한, 세라믹 기판 제조 방법 및 세라믹 기판은 베이스 기재에 형성된 비아홀에 도전체를 충진하여 소성한 후 회로 패턴을 형성함으로써, 비아홀 내부에 기포 또는 공극 발생을 방지하여 SMT 공정에서의 불량 발생 및 수율 저하를 최소화할 수 있는 효과가 있다.
또한, 세라믹 기판 제조 방법 및 세라믹 기판은 베이스 기재에 형성된 비아홀에 도전체를 충진하여 소성한 후 회로 패턴을 형성함으로써, 소성 공정에서 발생하는 누적공차를 최소화하여 수율을 최대화할 수 있는 효과가 있다.
또한, 세라믹 기판 제조 방법 및 세라믹 기판은 세라믹 재질인 베이스 기재에 펀칭, 금형을 통해 비아홀을 형성함으로써, 레이저를 이용한 종래 기술에 비해 제조 단가를 최소화할 수 있는 효과가 있다.
도 1 내지 도 3은 종래의 세라믹 기판 제조 방법을 설명하기 위한 도면.
도 4 및 도 5는 본 발명의 실시예에 따른 세라믹 기판 제조 방법을 설명하기 위한 도면.
도 6 내지 도 11은 도 4의 패턴 형성 단계를 설명하기 위한 도면.
도 12 내지 도 14는 본 발명의 실시예에 따른 세라믹 기판을 설명하기 위한 도면.
도 4 및 도 5는 본 발명의 실시예에 따른 세라믹 기판 제조 방법을 설명하기 위한 도면.
도 6 내지 도 11은 도 4의 패턴 형성 단계를 설명하기 위한 도면.
도 12 내지 도 14는 본 발명의 실시예에 따른 세라믹 기판을 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 세라믹 기판 제조 방법은 베이스 기재(110)를 준비하는 단계(S100), 베이스 기재(110)에 비아홀(120)을 형성하는 단계(S200), 비아홀(120)에 도전체(130)를 충진하는 단계(S300), 베이스 기재(110)를 소성하는 단계(S400), 베이스 기재(110)에 회로 패턴(140)을 형성하는 단계(S500) 및 베이스 기재(110)를 절단하는 단계(S600)를 포함한다.
베이스 기재(110)를 준비하는 단계(S100)에서는 소정 두께를 갖는 베이스 기재(110)를 준비한다. 이때, 베이스 기재(110)는 알루미나(Al2O3) 그린 시트(Green Sheet), AlN 그린 시트, SiN 그린 시트, Si3N4 그린 시트 중 어느 하나인 것을 일 예로 하고, 이외에도 반도체 전력 모듈 등에 사용 가능한 세라믹 소재로 변형 실시 가능함을 밝혀둔다.
베이스 기재(110)에 비아홀(120)을 형성하는 단계(S200)에서는 베이스 기재(110)를 관통하는 복수의 비아홀(120)을 형성한다. 이때, 복수의 비아홀(120)은 상호간 소정 간격 이격되어 형성되며, 평면 상의 베이스 기재(110)에 매트릭스 형태로 형성될 수 있다. 여기서, 베이스 기재(110)에 비아홀(120)을 형성하는 단계(S200)에서는 동일한 이격 간격을 갖거나 서로 다른 이격 간격을 갖도록 복수의 비아홀(120)들을 형성할 수 있다.
비아홀(120)을 형성하는 단계(S200)에서는 베이스 기재(110)의 양면에 각각 형성되는 회로 패턴(140)들을 안정적으로 연결하여 작동신뢰성을 확보하기 위해 대략 300 ~ 500㎛ 정도의 직경을 가지는 비아홀(120)을 형성할 수 있다.
비아홀(120)에 도전체(130)를 충진하는 단계(S300)에서는 도전성 페이스트로 비아홀(120) 내를 채워 비아홀(120) 내에 도전체(130)를 충진한다. 이때, 비아홀(120)에 도전체(130)를 충진하는 단계(S300)에서는 비아홀(120)의 형상에 대응되는 슬러그 타입의 도전체(130)를 비아홀(120) 내에 삽입하여 비아홀(120) 내에 도전체(130)를 충진할 수도 있다.
비아홀(120)에 충진되는 도전체(130; 즉, 도전성 페이스트, 슬러그 타입의 도전체(130))는 텅스텐(W), 몰리브덴(Mo), 코퍼 텅스텐(WCu), 코퍼 몰리브덴(MoCu) 등의 도전성 재질이거나, 이들 중 적어도 하나를 포함하는 합금인 것을 일례로 한다. 이는 몰리브덴 또는 텅스텐이 세라믹 재질의 베이스 기재(110)와 열에 의한 팽창 및 수축량이 유사하여 베이스 기재(110)와 함께 소성 시 비아홀(120) 주변에 균열이 발생되지 않으면서 도전성 페이스트 또는 도전체(130)가 소성되어 형성되는 도전성 연결 패턴(130)이 비아홀(120) 내에 채워져 견고하게 고정되도록 한다. 이때, 비아홀(120)에 충진되는 도전체(130)는 니켈(Ni), 철(Fe), 구리(Cu) 중 적어도 하나를 소량 포함할 수도 있다.
베이스 기재(110)를 소성하는 단계(S400)는 비아홀(120)에 도전체(130)가 충진된 베이스 기재(110)를 소성한다. 즉, 베이스 기재(110)를 소성하는 단계(S400)는 그린 시트 상태인 베이스 기재(110)를 소성하여 경성의 세라믹 기판을 형성한다. 이때, 베이스 기재(110)를 소성하는 단계(S400)는 비아홀(120) 내에 충진된 도전체(130)가 건조된 후에 베이스 기재(110)를 소성하는 것이 바람직하다. 여기서, 비아홀(120) 내에 충진된 도전체(130)는 베이스 기재(110)를 소성하는 단계(S400)를 통해 도전성 연결 패턴(130)을 형성한다.
베이스 기재(110)를 소성하는 단계(S400)에서는 소성 온도(즉, 고온)에 의해 비아홀(120)에 충진된 도전체(130)가 수축, 팽창을 반복하여 도전체(130) 내에 존재할 수 있는 기포를 배출한다. 그에 따라, 비아홀(120) 내부의 공극(기포) 생성을 차단하여 SMT 공정에서 공극 터짐에 의한 불량 발생을 최소화하여 수율을 향상시킬 수 있는 효과가 있다.
이때, 베이스 기재(110)를 소성하는 단계(S400)를 통해 소성된 베이스 기재(110)는 소성 과정에서 수축되어 전체 면적 및 두께, 비아홀(120)들 간의 간격이 소정 공정 이전보다 좁게 형성된다.
베이스 기재(110)에 형성된 비아홀(120)은 내부에 금속재의 도전성 재질이 충진되기 때문에 소성 공정에서 수축이 거의 발생하지 않는다. 이에, 비아홀(120)을 형성하는 단계(S200)에서 형성된 비아홀(120)은 직경을 그대로 유지하지만, 세라믹 재질인 베이스 기재(110)가 소성 공정에서 수축됨에 따라 다른 비아홀(120)과의 이격 간격이 줄어들게 된다.
여기서, 베이스 기재(110)의 각 영역별로 서로 다른 수축율로 수축될 수 있기 때문에, 비아홀(120)들 간의 이격 간격은 비아홀(120)을 형성하는 단계(S200)에서 형성된 이격 간격을 그대로 유지하거나, 서로 다를 수 있다.
베이스 기재(110)에 회로 패턴(140)을 형성하는 단계(S500)는 베이스 기재(110)의 상면 및 하면에 복수의 회로 패턴(140)을 형성한다. 베이스 기재(110)에 회로 패턴(140)을 형성하는 단계(S500)에서는 비아홀(120)에 충진된 도전체(130)와 다른 재질인 회로 패턴(140)을 형성한다.
베이스 기재(110)에 회로 패턴(140)을 형성하는 단계(S500)에서는 복수의 회로 패턴(140)들을 반복하여 형성한다. 이때, 베이스 기재(110)에 회로 패턴(140)을 형성하는 단계(S500)에서 형성된 회로 패턴(140)들은 단위 칩을 구성하는 단위 패턴(141)으로, 하나 이상의 패턴(141)들을 포함하고 다른 회로 패턴(140)과 소정 간격 이격되어 형성된다.
베이스 기재(110)에 회로 패턴(140)을 형성하는 단계(S500)에서 형성된 회로 패턴(140)들 중 비아홀(120; 즉, 도전성 연결 패턴(130))에 연결되는 패턴(141)은 각 단위 칩별로 서로 다른 위치에 비아홀(120)이 연결될 수 있다.
즉, 단위 칩을 구성하는 회로 패턴(140)에 포함된 패턴(141)들 중 적어도 하나는 다른 일면에 형성된 다른 패턴(141)과 비아홀(120)을 통해 연결된다. 이때, 패턴(141)에 비아홀(120)이 연결되는 위치는 단위 칩별로 서로 다를 수 있다.
이때, 회로 패턴(140)은 베이스 기재(110)의 중앙부에 가깝게 형성될수록 패턴(141) 중심에 비아홀(120)이 연결되고, 베이스 기재(110)의 중심에서 멀게 형성될수록 패턴(141) 외주에 근접한 위치에 비아홀(120)이 연결될 수 있다.
도 6 및 도 7을 참조하면, 베이스 기재(110)에 회로 패턴(140)을 형성하는 단계(S500)는 시드층(142)을 형성하는 단계(S522), 도금층(143)을 형성하는 단계(S524) 및 회로 패턴(140)을 형성하는 단계(S526)를 포함할 수 있다.
시드층(142)을 형성하는 단계(S522)에서는 증착 공정을 통해 베이스 기재(110)의 상면 및 하면에 시드층(142)을 형성한다. 이때, 시드층(142)을 형성하는 단계(S522)에서는 티타늄(Ti), 구리(Cu) 등과 같이 세라믹 재질인 베이스 기재(110)와의 결합력이 우수한 재료를 타깃 재료로 하여 베이스 기재(110)의 표면에 증착하여 시드층(142)을 형성한다. 여기서, 증착 공정은 열증착(Evaporation), 이빔(ebeam)증착, 레이저(laser) 증착, 스퍼터링(Sputtering), 아크이온플레이팅(Arc Ion Plating) 중 어느 하나인 것을 일 예로 한다.
도금층(143)을 형성하는 단계(S524)에서는 도금 공정을 통해 시드층(142) 상에 도금층(143)을 형성한다. 이때, 도금층(143)을 형성하는 단계(S524)에서는 구리(Cu), 은(Ag) 등과 같이 도금이 가능한 재료를 타깃 재료로 하여 시드층(142) 상에 도금층(143)을 도금한다. 여기서, 도금층(143)을 형성하는 단계(S524)에서는 베이스 기재(110)의 상면에 형성된 시드층(142)의 상면과 베이스 기재(110)의 하면에 형성된 시드층(142)의 하면에 도금층(143)을 도금한다.
회로 패턴(140)을 형성하는 단계(S526)에서는 베이스 기재(110) 상에 형성된 시드층(142) 및 도금층(143)의 일부를 식각하여 베이스 기재(110)의 상면 및 하면에 복수의 회로 패턴(140)을 형성한다.
이때, 회로 패턴(140)을 형성하는 단계(S526)에서는 포토리소그래피(Photolithography) 공정을 통해 베이스 기재(110) 상에 형성된 시드층(142) 및 도금층(143)의 일부를 식각하여 복수의 회로 패턴(140)을 형성한다.
여기서, 회로 패턴(140)을 형성하는 단계(S526)를 통해 베이스 기재(110)의 일면에 형성된 회로 패턴(140)에 포함되는 패턴(141)들 중 적어도 하나는 도전성 연결 패턴(130)(즉, 비아홀(120)에 충진된 도전체(130))을 통해 베이스 기재(110)의 다른 일면에 형성된 패턴(141)과 연결된다.
회로 패턴(140)을 형성하는 단계(S526)를 통해 베이스 기재(110)의 일면에 형성된 회로 패턴(140)에 포함된 패턴(141)들 중 나머지 일부는 동일면에 형성된 다른 패턴(141)과 연결되거나, 독립된 패턴(141)을 구성한다.
여기서, 도 6 및 도 7에서는 시드층(142)과 도금층(143)을 형성한 후 식각을 통해 회로 패턴(140)을 형성하는 것으로 설명하였으나, 시드층(142)을 식각하여 회로 패턴(140) 형상을 형성한 후에 시드층(142)에 도금층(143)을 도금하여 회로 패턴(140)을 형성할 수도 있다.
도 8 및 도 9를 참조하면, 베이스 기재(110)에 회로 패턴(140)을 형성하는 단계(S500)는 도전성 페이스트를 인쇄하는 단계(S542) 및 회로 패턴(140)을 형성하는 단계(S544)를 포함할 수 있다.
도전성 페이스트(144)를 인쇄하는 단계(S542)에서는 베이스 기재(110)의 상면 및 하면에 도전성 페이스트(144)를 인쇄한다. 이때, 도전성 페이스트(144)를 인쇄하는 단계(S542)에서는 구리(Cu) 페이스트, 은(Ag) 페이스트 등으로 구성되는 도전성 페이스트(144)를 베이스 기재(110)에 인쇄한다.
회로 패턴(140)을 형성하는 단계(S544)에서는 베이스 기재(110)에 인쇄된 도전성 페이스트(144)를 식각하여 베이스 기재(110)의 상면 및 하면에 회로 패턴(140)을 형성한다.
여기서, 회로 패턴(140)을 형성하는 단계(S544)를 통해 베이스 기재(110)의 일면에 형성된 회로 패턴(140)에 포함된 패턴(141)들 중 적어도 하나는 도전성 연결 패턴(130)(즉, 비아홀(120)에 충진된 도전체(130))을 통해 베이스 기재(110)의 다른 일면에 형성된 다른 패턴(141)과 연결된다.
회로 패턴(140)을 형성하는 단계(S544)를 통해 베이스 기재(110)의 일면에 형성된 회로 패턴(140)에 포함된 패턴(141)들 중 나머지 일부는 동일면에 형성된 다른 패턴(141)과 연결되거나, 독립된 패턴(141)을 구성한다.
여기서, 도 8 및 도 9에서는 도전성 페이스트를 베이스 기재(110)의 상면 및 하면에 인쇄한 후 식각을 통해 회로 패턴(140)을 형성하는 것으로 설명하였으나, 도전성 페이스트를 회로 패턴(140) 형상으로 직접 인쇄하는 패턴(141) 인쇄를 통해 회로 패턴(140)을 형성할 수도 있다.
도 10 및 도 11을 참조하면, 베이스 기재(110)에 회로 패턴(140)을 형성하는 단계(S500)는 코팅층(150)을 형성하는 단계(S541)를 더 포함할 수도 있다.
비아홀(120)에 도전체(130)를 충진하는 단계(S300)에서 비아홀(120)에 충진된 도전체(130)가 텅스텐(W)을 포함하면 도전성 페이스트(144)를 인쇄하는 과정에서 도전체(130)의 표면에서 산화가 발생할 수 있다. 도전체(130)의 표면에 산화가 발생하면 베이스 기재(110)의 상면 및 하면에 형성된 회로 패턴(140)들과 도전체(130) 사이에 공극(이격 공간)이 형성되어 베이스 기재(110)의 상면 및 하면에 형성된 회로 패턴(140)들이 불완전하게 연결된다.
이에, 코팅층(150)을 형성하는 단계(S541)에서는 베이스 기재(110)의 상면 및 하면에 형성된 회로 패턴(140)들의 연결성을 확보하기 위해 도전체(130)의 표면에 내부식성(즉, 산화 반응이 느린 특성) 재질을 도금하여 코팅층(150)을 형성한다. 이때, 코팅층(150)을 형성하는 단계(S541)에서는 니켈(Ni) 등의 내부식성 재질을 도금하며, 베이스 기재(110)의 상면 및 하면으로 노출된 도전체(130)의 표면을 도금하여 코팅층(150)을 형성한다.
베이스 기재(110)를 절단하는 단계(S600)에서는 단위 칩 생산을 위해 베이스 기재(110)를 소정 간격으로 절단한다. 즉, 베이스 기재(110)를 절단하는 단계(S600)에서는 베이스 기재(110)를 소정 간격으로 절단하여 하나의 회로 패턴(140)을 포함하는 단위 칩을 생산한다. 이때, 단위 칩을 구성하는 회로 패턴(140)에 포함된 패턴(141)들 중에서 비아홀(120)에 연결되는 패턴(141)들은 각 단위 칩별로 서로 다른 위치에 비아홀(120)이 연결될 수 있다.
도 12를 참조하면, 본 발명의 실시예에 따른 세라믹 기판은 세라믹 재질의 베이스 기재(110)를 포함한다.
베이스 기재(110)는 소정 두께를 갖는 세라믹 재질로, 알루미나(Al2O3) 세라믹 기판, AlN 세라믹 기판, SiN 세라믹 기판, Si3N4 세라믹 기판 중 어느 하나인 것을 일 예로 하고, 이외에도 반도체 전력 모듈 등에 사용 가능한 세라믹 소재로 변형 실시 가능함을 밝혀둔다.
베이스 기재(110)의 상면 및 하면에는 각각 복수의 회로 패턴(140)이 구비된다. 회로 패턴(140)은 단위 칩을 구성하는 단위 패턴(141)으로, 하나 이상의 패턴(141)들을 포함하고 다른 회로 패턴(140)과 소정 간격 이격되어 형성된다.
회로 패턴(140)은 베이스 기재(110)의 일면에 형성된 시드층(142) 및 시드층(142)의 일면에 형성된 도금층(143)으로 구성될 수 있다.
시드층(142)은 세라믹 재질인 베이스 기재(110)와의 결합력이 우수한 티타늄(Ti) 또는 구리(Cu)인 것을 일례로 하며, 열증착(Evaporation), 이빔(ebeam)증착, 레이저(laser) 증착, 스퍼터링(Sputtering), 아크이온플레이팅(Arc Ion Plating) 중 어느 하나의 증착 공정을 통해 형성된다.
도금층(143)은 시드층(142) 상에 도금 가능한 구리(Cu) 또는 은(Ag)인 것을 일례로 하며, 전기 도금 공정을 통해 시드층(142)의 일면에 형성된다. 이때, 도금층(143)은 시드층(142)의 일면에만 형성되거나, 시드층(142)의 일면 및 둘레에 형성될 수 있다.
도 13을 참조하면, 회로 패턴(140)은 도전성 페이스트를 베이스 기재(110)에 인쇄하여 형성될 수도 있다. 이때, 도전성 페이스트는 구리(Cu) 페이스트 또는 은(Ag) 페이스트인 것을 일례로 하며, 인쇄 및 식각 공정 또는 패턴(141) 인쇄 공정을 통해 형성될 수 있다.
베이스 기재(110)에는 하나 이상의 비아홀(120)이 형성된다. 이때, 비아홀(120)은 베이스 기재(110)를 관통하여 형성되며, 베이스 기재(110)의 상면 및 하면에 형성된 회로 패턴(140)을 전기적으로 연결하기 위한 홀이다.
비아홀(120)의 내부에는 베이스 기재(110)의 상면 및 하면에 형성된 회로 패턴(140)을 전기적으로 연결하는 도전성 연결 패턴(130)이 구비된다. 이때, 도전성 연결 패턴(130)은 도전성 페이스트를 비아홀(120) 내에 충진한 후 소성된 도전체(130)이거나, 비아홀(120)의 형상에 대응되는 슬러그 타입의 도전체(130)일 수 있다. 여기서, 도전성 연결 패턴(130)은 텅스텐(W), 몰리브덴(Mo), 코퍼 텅스텐(WCu), 코퍼 몰리브덴(MoCu) 등의 도전성 재질이거나, 이들 중 적어도 하나를 포함하는 합금인 것을 일례로 한다. 도전성 연결 패턴(130)은 니켈(Ni), 철(Fe), 구리(Cu) 중 적어도 하나를 소량 포함할 수도 있다.
이때, 비아홀(120)을 통해 다른 패턴(141)과 연결되는 패턴(141)들은 서로 다른 위치에 비아홀(120)이 연결될 수 있다. 즉, 단위 칩을 구성하는 회로 패턴(140)에 포함된 패턴(141)들 중 적어도 하나는 다른 일면에 형성된 다른 패턴(141)과 비아홀(120)을 통해 연결되며, 비아홀(120)이 연결되는 위치는 단위 칩별로 다를 수 있다. 이때, 회로 패턴(140)이 베이스 기재(110)의 중앙부에 가깝게 형성될수록 패턴(141) 중심에 비아홀(120)이 연결되고, 베이스 기재(110)의 중심에서 멀게 형성될수록 패턴(141) 외주에 근접한 위치에 비아홀(120)이 연결될 수 있다.
도 14를 참조하면, 세라믹 기판은 비아홀(120)과 회로 패턴(140) 사이에 개재된 코팅층(150)이 형성될 수 있다. 여기서, 코팅층(150)은 최소한 비아홀(120)을 통해 노출된 도전체(130)의 표면 전체를 덮도록 형성되는 것이 바람직하다.
도전성 연결 패턴(130)이 텅스텐(W)을 포함하면 도전성 페이스트로 회로 패턴(140)을 인쇄하는 과정에서 도전성 연결 패턴(130)의 표면에서 산화가 발생할 수 있다. 도전성 연결 패턴(130)의 표면에 산화가 발생하면 베이스 기재(110)의 상면 및 하면에 형성된 회로 패턴(140)들과 도전체(130) 사이에 공극(또는 기포)이 형성되어 베이스 기재(110)의 상면 및 하면에 형성된 회로 패턴(140)들이 불완전하게 연결된다.
이에, 베이스 기재(110)의 상면 및 하면에 형성된 회로 패턴(140)들의 연결성을 확보하기 위해 도전성 연결 패턴(130)과 회로 패턴(140) 사이에 코팅층(150)이 개재된다.
코팅층(150)은 도전성 연결 패턴(130)의 표면에 내부식성(즉, 산화 반응이 느린 특성) 재질을 도금하여 형성될 수 있다. 이때, 코팅층(150)은 니켈(Ni)인 것을 일례로 하며, 베이스 기재(110)의 상면 및 하면으로 노출된 영역에 형성될 수 있다.
이상에서 본 발명에 따른 바람직한 실시예에 대해 설명하였으나, 다양한 형태로 변형이 가능하며, 본 기술분야에서 통상의 지식을 가진자라면 본 발명의 특허청구범위를 벗어남이 없이 다양한 변형예 및 수정예를 실시할 수 있을 것으로 이해된다.
110: 베이스 기재
120: 비아홀
130: 도전체 140: 회로 패턴
141: 패턴 142: 시드층
143: 도금층 144: 도전성 페이스트
150: 코팅층
130: 도전체 140: 회로 패턴
141: 패턴 142: 시드층
143: 도금층 144: 도전성 페이스트
150: 코팅층
Claims (18)
- 세라믹 재질의 베이스 기재를 준비하는 단계;
상기 베이스 기재에 적어도 하나 이상의 비아홀을 형성하는 단계;
상기 비아홀에 도전체를 충진하는 단계;
상기 도전체를 충진하는 단계에 의해 상기 비아홀에 도전체가 충진된 베이스 기재를 소성하는 단계;
상기 소성된 베이스 기재의 상면 및 하면에 상기 비아홀에 충진된 도전체와 다른 재질로 복수의 회로 패턴을 형성하는 단계; 및
상기 베이스 기재를 균일 간격으로 절단하는 단계를 포함하는 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 회로 패턴을 형성하는 단계에서는 단위 칩을 구성하는 복수의 회로 패턴들을 반복하여 형성하는 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 회로 패턴을 형성하는 단계에서 형성된 단위 칩의 회로 패턴에 포함된 패턴들 중 비아홀을 통해 다른 패턴과 연결된 패턴은 다른 단위 칩의 회로 패턴에 포함된 패턴들 중 비아홀을 통해 다른 패턴과 연결된 패턴과 다른 위치에 비아홀이 연결되는 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 도전체를 충진하는 단계에서는 도전성 페이스트를 인쇄하거나, 비아홀 형상에 대응되는 슬러그 타입 도전체를 상기 비아홀에 삽입하는 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 회로 패턴을 형성하는 단계는.
상기 베이스 기재에 시드층을 형성하는 단계;
상기 시드층의 일면에 도금층을 형성하는 단계; 및
상기 시드층 및 도금층의 일부를 식각하여 회로 패턴을 형성하는 단계를 포함하는 세라믹 기판 제조 방법. - 제5항에 있어서,
상기 시드층을 형성하는 단계에서는 상기 베이스 기재의 상면 및 하면 중 적어도 일면에 티타늄(Ti) 및 구리(Cu) 중 적어도 하나를 증착하여 시드층을 형성하는 세라믹 기판 제조 방법. - 제6항에 있어서,
상기 도금층을 형성하는 단계에서는 상기 시드층의 일면에 구리(Cu) 및 은(Ag) 중에 적어도 하나를 도금하여 도금층을 형성하는 세라믹 기판 제조 방법. - 제1항에 있어서,
상기 회로 패턴을 형성하는 단계는.
상기 베이스 기재에 도전성 페이스트를 인쇄하는 단계; 및
상기 베이스 기재에 인쇄된 도전성 페이스트의 일부를 식각하여 회로 패턴을 형성하는 단계를 포함하는 세라믹 기판 제조 방법. - 제8항에 있어서,
상기 회로 패턴을 형성하는 단계는,
상기 도전성 페이스트를 인쇄하는 단계 이전에 상기 베이스 기재의 비아홀을 도금하여 코팅층을 형성하는 단계를 더 포함하는 세라믹 기판 제조 방법. - 제9항에 있어서,
상기 코팅층을 형성하는 단계에서는 상기 비아홀에 충진되어 상기 베이스 기재의 상면 및 하면으로 노출된 도전체의 표면에 니켈(Ni)을 포함하는 내부식성 재질을 도금하여 코팅층을 형성하는 세라믹 기판 제조 방법. - 상면과 하면을 관통하는 비아홀이 형성된 베이스 기재;
상기 베이스 기재의 상면과 하면에 각각 형성된 복수의 회로 패턴; 및
상기 비아홀에 충진되어 상기 베이스 기재의 상면과 하면에 형성된 회로 패턴들을 연결하는 도전성 연결 패턴을 포함하고,
상기 복수의 회로 패턴은 상기 도전성 연결 패턴과 다른 재질인 세라믹 기판. - 제11항에 있어서,
상기 복수의 회로 패턴은 단위 칩을 구성하는 복수의 회로 패턴들이 상기 베이스 기재에 반복하여 형성된 세라믹 기판. - 제12항에 있어서,
단위 칩의 회로 패턴에 포함된 패턴들 중 비아홀을 통해 다른 패턴과 연결된 패턴은 다른 단위 칩의 회로 패턴에 포함된 패턴들 중 비아홀을 통해 다른 패턴과 연결된 패턴과 다른 위치에 비아홀이 연결된 세라믹 기판. - 제11항에 있어서,
상기 도전성 연결 패턴은 텅스텐(W), 몰리브덴(Mo), 코퍼 텅스텐(WCu) 및 코퍼 몰리브덴(MoCu) 중 어느 하나이거나, 텅스텐(W), 몰리브덴(Mo), 코퍼 텅스텐(WCu) 및 코퍼 몰리브덴(MoCu) 중 적어도 하나를 포함하는 합금인 세라믹 기판. - 제11항에 있어서,
상기 회로 패턴은 상기 베이스 기재의 일면에 형성되고, 티타늄(Ti) 및 구리(Cu) 중 적어도 하나인 시드층을 포함하는 세라믹 기판. - 제15항에 있어서,
상기 회로 패턴은 상기 시드층의 일면에 형성되고, 구리(Cu) 및 은(Ag) 중에 적어도 하나인 도금층을 더 포함하는 세라믹 기판. - 제11항에 있어서,
상기 베이스 기재의 상면 및 하면으로 노출된 상기 도전성 연결 패턴의 표면에 형성된 코팅층을 더 포함하는 세라믹 기판. - 제17항에 있어서,
상기 코팅층은 니켈을 포함하는 내부식성 재질인 세라믹 기판.
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|---|---|---|---|---|
| KR20180134129A (ko) * | 2017-06-08 | 2018-12-18 | 주식회사 아모센스 | 세라믹 기판 및 이를 포함하는 반도체 패키지 |
| WO2019088637A1 (ko) * | 2017-10-30 | 2019-05-09 | 주식회사 아모센스 | 양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지 |
| JP2020084321A (ja) * | 2018-11-14 | 2020-06-04 | 國家中山科學研究院 | 両側銅めっき層と窒化アルミニウム基板の界面応力蓄積を低減する方法 |
| KR102210868B1 (ko) * | 2020-10-27 | 2021-02-02 | (주)샘씨엔에스 | 포토 공정을 이용한 세라믹 기판의 제조 방법 |
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