KR20180089543A - 웨이퍼 싱귤레이션 공정 제어 - Google Patents

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웨인 피츠제럴드
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루돌프 테크놀로지스 인코퍼레이티드
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Abstract

기판 싱귤레이션 공정을 모니터링하고 제어하기 위한 방법이 기술된다. 디바이스 에지들은 분석을 위해 이미징되고 식별된다. 싱귤레이션 공정을 수정하고 변칙적 거동에 관하여 싱귤레이션 공정의 동작을 모니터링하기 위해 디바이스 에지들에서의 불일치들이 기록되고 사용된다.

Description

웨이퍼 싱귤레이션 공정 제어
본 발명은 일반적으로 전자 및 집적 회로 디바이스들의 제조에 관한 것이다.
전자 디바이스들 및 특히 집적 회로 디바이스들의 제조는 다수의 그러한 디바이스들이 단일 기판 상에 동시에 형성되는 벌크 방식으로 발생한다. 다양한 크기들, 모양들, 및 구성들의 기판들이 일반적이다. 기판들이 형성될 수 있는 재료들의 예시들은 규소, 사파이어, 갈륨-비소, 유리, 플라스틱, 에폭시, 및 상술한 것들 및 그와 유사한 것들 중 임의의 것으로부터 형성된 다양한 복합체들, 복합 구조체들, 또는 화합물 반도체들을 포함할 수 있지만, 이에 한정되는 것은 아니다.
기판 상에 디바이스들의 제조가 완료되면, 이들 디바이스들은 기판으로부터 분리되어야 한다. 전자 디바이스들 또는 IC 디바이스들을 서로 분리하는 것을 싱귤레이션(singulation)이라고 한다. 흔히 이것은 디바이스들이 서로 분리될 때 그것들의 위치가 알려진 상태에 있도록 하기 위해 기판을 지지체(support) 또는 벡커(backer)에 먼저 부착시킴으로써 달성된다. 지지체들은 필름 또는 테이브 프레임들뿐만 아니라 다수의 단일 디바이스들로 분리될 기판과 동일하거나 상이한 유형의 제2 기판들을 포함할 수 있다. 분리는 소잉(sawing) 및 스크라이빙(scribing)을 포함하지만 이에 한정되지 않는 본 기술분야의 통상의 기술자에게 알려진 많은 방법들에 의해 달성된다. 소잉 동작에서, 디바이스들을 서로 분리하기 위해 얇은 다이아몬드 톱을 디바이스들 사이의 기판을 통해 통과시킨다. 톱은 기판을 절단하기 위한 것이지 기판이 마운트된 지지체를 절단하기 위한 것이 아니다. 유사하게, 스크라이빙 동작은 분리될 디바이스들 사이의 기판 상에 스크라이브 라인을 생성하기 위해 기계적인 스크라이빙 툴 또는 레이저 스크라이빙 툴을 사용할 수 있다. 그러나, 스크라이빙 동작에서, 스크라이브된 기판은 개별 디바이스들을 분리하기 위해 스크라이브된 라인들을 따라 파단된다. 두 동작 모두에서, 현재 분리된 디바이스들은 이후의 제조 또는 패키징 동작들에 사용할 수 있도록 지지체에 부착된 상태로 유지된다.
싱귤레이션 동작을 적절하게 제어하기 위해, 과거의 세팅들 및 배열들에 비추어 현재 결과들을 특성화(characterize)하는 것이 요구된다. 이 특성화는 이후 진행중인 공정들을 수정하고, 싱귤레이션 공정을 위한 적절한 세팅들을 예측하며, 및/또는 포지티브 또는 네거티브인 진행중인 싱귤레이션 공정의 새로운 특성들을 식별하기 위해 사용될 수 있다. 싱귤레이션 동작의 특성화의 한 가지 자주 사용되는 방법은 머신 비전 기술들의 적용을 수반한다. 그러나, 이러한 접근들은 종종 싱귤레이션 동작의 특성화에 유용한 정보를 추출하기 위해 복잡한 이미지 처리 기술들의 적용을 필요로 한다. 따라서, 기판들 및 싱귤레이트된 디바이스들의 이미지들로부터 정보를 추출하기 위한 단순화된 기술이 필요하다.
본 발명의 일 실시예에서, 싱귤레이션 공정은 검사 시스템에 의해 캡처된 싱귤레이트된 IC 디바이스들의 이미지들에서 발견되는 특성들의 평가에 기초하여 모니터링되고 적어도 부분적으로 제어된다. 이들 이미지들에서, 디바이스들의 주변 에지들(peripheral edges)이 식별될 수 있고 이들 에지들의 세그먼트들이 인접한 디바이스들의 에지들의 세그먼트들과 비교되어, 이들 에지 세그먼트들의 불일치 부분들을 식별할 수 있다. 관심 있는 불일치들은 거칠기(roughness), 칩들, 박리들(delaminations), 및 오정렬(misalignment)을 포함할 수 있지만, 이에 한정되는 것은 아니다. 이 동일한 기술은 IC 디바이스의 분리된 에지들이 적절하게 위치되고 IC 디바이스의 중심 부분의 에지들과 정렬되는지 여부를 결정하기 위해 사용될 수 있다. 피드 레이트(feed rates), 온도, 압력, 및 정렬과 같은 싱귤레이션 공정 변수들이 이에 따라 수정될 수 있다.
도 1은 기판의 이미지들을 캡처하기 위한 범용 머신 비전 시스템(general purpose machine vision system)의 개략도이다.
도 2는 기판 위에 형성된, 지지체에 부착되고 서로 분리되어 있는 다수의 디바이스들을 갖는 기판의 일부분을 도시한다.
도 3은 불일치 부분들(discrepant portions)을 포함하는 싱귤레이트된 디바이스들 내의 일반적인 기하학적 구조를 도시한다.
도 4a 및 도 4b는 싱귤레이트된 디바이스들의 불일치 부분들을 식별하는 하나의 방법의 개략적 표현들이다.
도 5는 본 발명에 따른 하나의 방법을 도시하는 흐름도이다.
도 6a 내지 도 6c는 싱귤레이션 공정을 제어하는 데 도움이 되도록 정량화될 수 있는 디바이스 에지들의 특성들의 개략적 표현들이다.
도 7은 디바이스의 에지들에 관한 디바이스의 개략적 표현들이다.
이하의 본 발명의 상세한 설명에서, 본 발명의 일부를 형성하는 첨부 도면들이 참조되고, 첨부 도면들에서 본 발명이 실시될 수 있는 특정 실시예들이 예시로서 도시된다. 도면들에서, 동일한 도면 부호는 여러 도면들에 걸쳐 실질적으로 유사한 컴포넌트들을 기술한다. 이들 실시예들은 통상의 기술자가 본 발명을 실시할 수 있도록 충분히 상세하게 기술된다. 다른 실시예들이 이용될 수 있고, 본 발명의 범위를 벗어나지 않고 구조적, 논리적, 및 전기적 변경들이 이루어질 수 있다. 따라서, 이하의 상세한 설명은 제한적인 의미로 해석되어서는 안되고, 본 발명의 범위는 첨부된 청구범위 및 그 균등물에 의해서만 정의된다.
도 1은 기판(20)의 이미지들을 캡처하기 위해 사용되는 일반적인 머신 비전 시스템(50)을 도시한다. 시스템(50)은 이 경우 명시야 조명 방식(bright field illumination scheme)으로 배열되는 조명 소스(52), 및 주로 비전 시스템(50)의 이미지 평면에 위치한 전하 결합 소자(charge-coupled device(CCD)) 또는 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor(CMOS)) 유형 이미지 센서를 포함하는 디지털 카메라인 이미저(54)를 포함한다. 소스(52)로부터의 광이 기판(20) 상에 입사되고 나서 기판(20)으로부터 이미저(54)로 복귀되도록, 빔 스플리터(beam splitter)(56)는 소스(52)를 시스템(50)의 수직 입사 광학 경로(normal incidence optical path)로 결합하고, 여기서 이미저는 기판(20)으로부터 복귀된 광으로부터 이미지를 형성한다. 소스(52)로부터의 조명, 객체(기판(20)), 및 이미저(54)의 센서가 서로 결합되어 적절히 포커싱되고 노출된 이미지를 생성할 것을 보장하기 위해, 본 기술분야의 통상의 기술자에게 알려진 유형들의 광학 요소들(도시되지 않음)이 소스(52) 및 이미저(54)와 연관된다. 그러한 광학 요소들은 렌즈들, 대물 렌즈들, 필터들(파장 및 강도), 편광 필터들, 공간 필터들, 빔 형성기들(beam shapers), 거울들(전력이 있거나 없는) 등을 포함할 수 있다.
본 기술분야의 통상의 기술자는 수직 입사 시스템(50)이 도시되고 설명되지만, 추가의 또는 대안의 이미징 시스템들이 또한 고려될 수 있음을 이해할 것이다. 예를 들어, 대안의 또는 옵션의 조명 소스(도시되지 않음)는 일반적으로 암시야 이미징 방식(dark field imaging scheme)으로 지칭되는 것을 용이하게 하기 위해 광을 기판(20) 상으로 지향시키도록 제공될 수 있다. 명시야 또는 암시야 조명의 임의의 적합한 수의 소스들(52)이 제공될 수 있다. 이미저(54)는 여러 가지 조명 방식들을 활용하기 위해 하나보다 많은 이미지 센서와 함께 제공될 수 있다. 또한, 소스들(52)은 기판(20)에 대해 하나 이상의 입사각들 및/또는 방위각(azimuth)으로 배열될 수 있다.
소스(들)(52) 및 이미저(54)의 센서(들)의 배열에 따라, 결과 이미지들은 싱귤레이션 공정을 제어하는 데에 관심 있는 기판(20)의 여러 가지 특성들을 인코딩할 수 있다. 이미저(54)에 의해 출력되는 이미지들은 일반적으로 픽셀 기반이며, 이미지로서 렌더링될 때 관심 있는 기판(20)의 특성들을 충실하게 나타내는 픽셀 값들의 어레이로 구성된다. 디지털 이미지의 픽셀들은 기판(20)의 대응하는 위치에 매핑되고 각 픽셀의 수치는 반사, 굴절, 산란, 또는 방출에 의해 기판(20)의 위치로부터 복귀된 광을 나타낸다. 픽셀 값들은 종종 이미저(54)에 의해 감지된 광의 기본 강도를 관련시키지만, 또한 여러 가지 파장들, 편광 상태들, 입사각들 및/또는 방위각, 또는 산란 강도에 있어서 기판의 특성들과 상관되는 데이터를 관련시킬 수 있다.
시스템(50)으로부터 획득된 이미지들은 획득된 이미지들을 분석하도록 적응된 제어기(도시되지 않음)에 제공된다. 제어기는 로컬 또는 원격 동작 모드들로 동작하는 임의의 유용한 구성의 로컬 또는 네트워크 컴퓨터 또는 프로세서일 수 있다.
도 1에 도시된 기판(20)은 지지체(26) 상에 마운트된 실리콘 웨이퍼(22)를 나타내며, 이 경우 필름 프레임은 웨이퍼(22)가 부착되는 필름 또는 테이프에 의해 덮인 중앙 애퍼쳐를 갖는 원주형 링(circumferential ring)을 갖는다. 기판(20)은 전체 또는 싱귤레이트된 상태의 기판(20)의 전부 또는 일부의 이미지들의 캡처를 허용하기 위해 시스템(50)에 대해 이동된다(화살표(28)). 기판의 움직임은 본 기술분야의 통상의 기술자에게 알려진 유형의 스테이지 또는 플랫폼(도시되지 않음)에 의해 제공된다. 직선 운동이 화살표(28)에 의해 제시되지만, 기판(20)의 회전에 의해 야기되는 것과 같은 곡선 운동이 또한 고려된다. 전체 기판의 스캐닝은 종종 이미저(54)를 지나는 부스트로피돈(boustrophedon) 또는 나선 경로를 따라 기판을 이동시킴으로써 수행된다. 구분적(piecewise) 또는 샘플링된 이미징이 또한 수행될 수 있다.
도 2는 싱귤레이트된 기판(20)의 일부분을 도시한다. 개별 IC 디바이스들(30)은 일반적으로 정렬된 직사각형 어레이로 위치되지만, 그러한 디바이스들(30)을 상이한 기하학적 패턴들로 배열하는 것이 가능하다. 일반적으로, 디바이스들(30)은 일부 회로, 또는 마이크로 전자기계 구조물들(micro-electromechanical structures(MEMS))과 같은 다른 구조물을 포함하는 중앙 영역(32)에 의해 특성화된다. 각각의 디바이스는 중앙 영역(32)을 둘러싸고 중앙 영역(32)의 회로 또는 구조물이 싱귤레이션 공정에 의해 손상되지 않을 것을 보장하도록 중앙 영역으로부터 미리 결정된 양만큼 이격된 주변 에지(34)를 갖는다. 상기에서 언급된 바와 같이, 싱귤레이션은 디바이스들(30)의 열들과 행들 사이에서 톱날 또는 스크라이브(레이저 또는 기계적)를 실행함으로써 달성된다. 디바이스들(30)의 직사각형 어레이는 종종 디바이스들(30)에 대응하는 블록들 및 도시의 스트리트들로 보이는 디바이스들 사이의 공간들을 갖는 도시의 지도인 것처럼 보이기 때문에, 이 공간은 종종 "스트리트(street)"라고 지칭된다. 간결함을 위해 오직 소잉에 의한 싱귤레이션만이 본 명세서에 기술되지만, 다른 방법들에 의한 싱귤레이션이 상당히 유사하고 이 설명에 의해 포함되는 것이 이해될 것이다.
톱날(도시되지 않음)이 디바이스들(30)의 열들과 행들 사이의 "스트리트들(36)"에서 디바이스들(30) 사이를 통과한다. 스트리트들(36)은 싱귤레이션 동안 파괴될 것이라는 점에서 폐기물 영역들(waste areas)로 간주된다. 여러 가지 공정 제어 및 테스팅 구조물들은 디바이스 함유 기판(20)의 제조 동안 스트리트들(36)에서 형성될 수 있지만, 이들은 일반적으로 싱귤레이션 공정에 의해 파괴된다. 도 3에서, 스트리트(36) 및 그것을 정의하는 주변 에지들(34)이 더 명확히 도시된다. 이 도면에서, 싱귤레이트된 디바이스(30)의 주변 에지(34)의 단일 에지 세그먼트(38)를 식별할 수도 있다. 다수의 세그먼트들(38)이 함께 디바이스(30)의 주변 에지(34)를 형성한다. 세그먼트들(38)은, 인접한 디바이스(30)로부터의 대응하는 세그먼트(38)와 함께 취해져서 스트리트(36) 내의 톱 절단을 정의하거나 묘사하는, 주변 에지(34)의 어떠한 임의의 부분일 수 있다. 일 실시예에서 에지 세그먼트(38)는 공칭 직선(nominally rectilinear) 디바이스(30)의 전체 변, 즉 직사각형 또는 정사각형 디바이스(30)의 변(side)을 따라 연장된다.
도 3에서, 세그먼트들(38)은 본질상 일반적으로 직선형인 것으로 도시된다. 대부분의 경우들에서, 싱귤레이션은 직선형 공정이고 세그먼트들(38) 역시 공칭 직선형이다. 그러나, 스트리트(36)에서 톱 절단들은 여러 가지 이유들로 직선형 경로로부터 벗어날 수 있고, 따라서 에지들(34)의 세그먼트들(38)은 과장되게 곡선 방식으로 도시된다.
도 4a 및 도 4b는 싱귤레이션 공정 동안 발생할 수 있는 두 유형의 불일치들을 도시한다. 도 4a에서, 인접한 세그먼트들(38' 및 38")은 각자의 세그먼트들 사이의 임의의 불일치들을 시각적으로 증폭하기 위해 오버레이된다. 볼 수 있는 바와 같이, 세그먼트(38')는 세그먼트(38")로부터 벗어난 에지 부분을 갖는다. 세그먼트들(38' 및 38")은 그것들의 길이를 따라 어떠한 점에서도 교차하지 않는다. 세그먼트들(38)이 오버레이되고, 세그먼트들이 교차하지 않고 갭(40)이 형성되는 경우, 갭(40)이 형성된 세그먼트(38')의 일부분이 칩을 갖거나 그렇지 않으면 일부 재료를 누락한 것으로 추정할 수 있다.
도 4b에서, 세그먼트들(38' 및 38")은 그들 사이의 임의의 불일치들을 시각적으로 증폭하기 위해 다시 오버레이된다. 이 예시에서, 세그먼트(38")는 세그먼트(38')를 향하여 그리고 세그먼트(38')를 가로질러 연장되는 갭(42)을 갖는다. 세그먼트(38")와 같은 세그먼트가 그에 대응하는 세그먼트(38')를 향해 연장되고 그를 가로지르는 갭(42)을 갖는 경우, 에지(38")의 일부분이 박리라고 지칭되는 것을 갖는 것으로 추정할 수 있다. 이 상황에서, 에지 세그먼트(38")의 일부분은 일부 재료를 손실하거나 그 내부에 균열 형태를 가지므로, 디바이스(30) 내에서 기판(20)을 상부로부터 하부까지 완전히 통해 연장되지 않는 주변 에지에서의 결함이 있다.
예상할 수 있는 바와 같이, 각각의 디바이스(30) 및 그것의 주변 에지들(34)의 존재 및 위치들은 시스템(50)으로부터 획득된 이미지들로부터 결정된다. 시스템(50)에 부착된 제어기는 캡처된 이미지들을 분석하고 각각의 디바이스(30)의 주변 에지들(34)의 위치를 식별한다. 해상도, 이미징 시스템(50), 및 그것의 개구수(numerical aperture)에 따라, 이미저(54)에 의해 캡처된 시야는 다수의 디바이스들(30), 단일 디바이스(30), 또는 하나 이상의 디바이스들(30)의 부분을 포함할 수 있다. 본 발명이 디바이스들(30)의 주변 에지들(34)의 인접한 세그먼트들(38)의 평가에 관한 것이기 때문에, 분석을 허용하기 위해 이미지들이 어떻게 파싱될(parsed) 수 있는지에 대한 철저한 검토는 여기에 포함되지 않는다. 비교할만한 세그먼트들(38)의 이미지들을 획득하기 위해 관심 있는 다수의 영역들을 포함하는 이미지들을 샘플링하는 것은 본 기술분야의 통상의 기술자에게 잘 알려져 있다고 말하면 충분하다. 유사하게, 비교를 위해 별개의 이미지들로부터 부분들을 선택하는 것 또는 디바이스(30) 또는 세그먼트들(38)로부터 도출될 수 있는 그것들에 관한 시각적인 정보를 더 많이 갖는 이미지들을 획득하기 위해 다수의 이미지들을 결부시키는 것은 본 기술분야에서 잘 알려져 있다.
일 실시예에서, 세그먼트들(38' 및 38")은 시스템(50)에 의해 이미징된다. 세그먼트들(38' 및 38")은 "Apparatus and method for aligning and measuring misregistration"라는 제목의 미국 특허 제5,696,835호에 설명된 기술과 유사한 기술을 사용하여, 캡처된 이미지 내에서 식별될 수 있다. 이 문헌은 그 전체가 참고 문헌으로 통합된다. 세그먼트들 각각의 최적의 선(a line of best fit)이 결정될 수 있고 이후 세그먼트들(38' 및 38")을 '오버레이'하기 위해 사용될 수 있다. 일 실시예에서, 이것은 세그먼트들(38' 및 38")의 위치 및 방위를 서로 관련시키는 변환을 생성함으로써 행해질 수 있다. 다른 실시예에서, 합성 이미지(composite image)(본 명세서에서 사용되는 바와 같이, 용어 '이미지'는 실제 디지털 이미지뿐만 아니라 픽셀 정보의 어레이를 의미할 수 있음)는 세그먼트들(38' 및 38")을 서로 중첩(superimposing)하도록 생성된다. 모든 경우들에서, 세그먼트들(38' 및 38")의 방위는 싱귤레이션 공정의 품질과 관련된 정보를 보존하기 위해 유지된다.
세그먼트들을 "오버레이하는 것"은 직접 수행되어야 하는 것은 아니다. 세그먼트들을 형성하는 픽셀들의 위치, 또는 식별된 이미지 프리미티브(image primitive)의 기저를 이루는(underlies) 데이터 또는 최적의 선을 식별하는 공식을 아는 것만으로 후속 식별 단계를 수행할 수 있어야 한다. "오버레이하는 것"은 후속 불일치 식별 단계가 발생하도록 허용하는 프로파일들 사이의 알려진 관계를 형성하는 것을 단순히 포함하는 단계이다. 이것은 이미지 프리미티브들의 직접적인 관계 또는 2개의 개별 이미지들로부터의 새로운 이미지의 형성 또는 간단한 변환일 수 있다.
일단 변환 또는 합성 이미지가 생성되면, 세그먼트들(38' 및 38") 사이의 거리들이 측정될 수 있다. 이것은 구분적 방식으로(in a piecewise manner) 행해질 수 있으며, 세그먼트들 사이의 측방 거리(lateral distance)가 각 수직 위치에 대해 측정된다. 도 6a는 세그먼트들(38' 및 38")의 공칭 완벽한 배열을 도시한다. 이 도면에서, 세그먼트들은 곧고 평행하며, 이는 세그먼트들의 이상적인 배열이다. 도 6a는 기판(20) 또는 세그먼트들(38' 및 38")의 실제 주변 에지들(34)을 나타낼 수 있다. 세그먼트들(38' 및 38") 사이의 거리는 이것이 기판(20)을 싱귤레이트하기 위해 사용되는 톱의 폭과 직접적으로 관련될 수 있기 때문에 관심의 대상이 된다. 이 거리는 또한 지지체의 필름에서의 장력과 관련될 수 있다. 도 6b에 도시된 바와 같이, 지지체의 필름에서의 부적절한 장력은 싱귤레이트된 디바이스들(30)이 서로로부터 멀리 또는 서로를 향해 당겨질 수 있게 하여 싱귤레이트된 디바이스들(30) 사이의 거리를 너무 작거나, 너무 크거나, 또는 불균일하게 할 수 있다.
도 6c는 세그먼트들(38' 및 38")을 포함하는 합성 또는 중첩된 이미지가 형성되는 실시예를 개략적으로 도시한다. 이 도면에서, 세그먼트(38')는 곧은 파선으로 나타나고 세그먼트(38")는 곡선의 실선으로 나타난다. 도 6c는 또한 곡선 세그먼트(38")에 대해 계산된 최적의 선(파선)을 나타낼 수 있다.
먼저 도 6c에 도시된 합성 이미지 표현을 고려하면, 합성 이미지의 상부에서 세그먼트들(38' 및 38")이 실질적으로 동일 선상(collinear)에 있음을 알 수 있다. 세그먼트(38')를 나타내기 위해 곧은 선을 사용함으로써 두 세그먼트들 사이의 차이가 강조되고, 세그먼트들(38)은 종종 완전 직선이 아니며 특히 매우 작은 스케일에서 다소 곡선형인 경우가 더 많다는 점에 유의해야 한다. 세그먼트들(38' 및 38")의 하부는 싱귤레이션 공정의 문제점을 나타내는 현저한 차이를 갖는다. 선택된 수직 위치들에서 세그먼트들(38' 및 38") 사이의 측방/수평 거리를 측정하는 것은 이들 에지들(34)을 생성한 싱귤레이션 공정에 내재된 문제점들을 강조한다. 세그먼트들의 상부에서, 세그먼트들 사이의 거리들은 상대적으로 작고 바람직하게는 상대적으로 0에 가깝다. 세그먼트들(38' 및 38")의 하부에서, 거리들은 훨씬 더 많이 변화하고 꽤 클 수 있다. 실제로, 갭들(40 및 42)은 명확하게 보일 수 있다. 측정들이 임의로 선택된 세그먼트(38)에 대해 이루어지면, 갭들(40 및 42)이 칩들 또는 박리들이 될 가능성이 있는지 여부를 쉽게 결정할 수 있다.
또한 서로에 대해 또는 최적의 선에 대해 에지들(34)의 가변성(variability)을 결정하기 위해 선택된 수직 위치들(이들 위치들은 각각의 픽셀 행 또는 선택된 위치들의 보다 작은 서브셋에 있을 수 있음)에서 선들 사이의 측방 거리들을 결정하고 이들 값들 또는 그것들의 절대값을 사용함으로써 세그먼트들(38' 및 38") 사이 또는 최적의 선(파선)과 세그먼트(실선) 사이의 표준 편차를 계산할 수 있다. 선택된 해상도 또는 스케일에서의 높은 가변성은 싱귤레이션 공정의 품질에 대한 좋은 지표를 제공할 수 있다. 실제로, 표준 편차 또는 싱귤레이션 품질의 일정 수준을 나타내기 위한 임계 세트를 초과하는 측정된 거리들은 공칭 윤곽(contour)으로부터의 편차가 불일치하는지 여부를 결정하기 위해 사용될 수 있다.
도 7은 본 발명의 다른 양태를 도시한다. 디바이스들(30)은 여러 가지 유형들의 능동 회로 또는 MEMS 구조물들이 존재할 수 있는 중앙 영역들(32)을 가진다. 바람직하게 디바이스(30)의 주변 에지들(34)은 평행할 것이고, 바람직하게 중앙 영역(34)의 주변 에지들(35)과 균일하게 이격될 것이다. 세그먼트들(38)을 평가하는 것에 관해 상기 설명된 것과 거의 동일한 방식으로, 중앙 영역의 주변 에지들(35)의 세그먼트들을 식별하고 이들을 디바이스(30)의 주변 에지의 세그먼트들(38)과 비교할 수 있다. 중앙 영역(32)이 종종 리소그래피 기술을 사용하여 형성되기 때문에, 그것의 주변 에지들(35)은 종종 상당히 직선형이다. 임의의 경우에서, 중앙 영역(32)의 주변 에지들(35)의 형상은 알려진, 공칭 형상을 가질 것이다. 디바이스(34)와 중앙 영역들(35)의 에지들 사이의 거리들(△X, △Y, 및 θ)의 측정은 싱귤레이션 공정에 오정렬이 있는지 여부를 나타낼 수 있다. 더욱이, 기판(20) 상의 디바이스들(30)의 어레이에 걸친 값들(△X, △Y, 및 θ)의 변화는 디바이스들(30) 자체의 오정렬 또는 싱귤레이션을 수행하는 디바이스에서의 점진적 정렬 에러를 나타낼 수 있다. 이들 에러들은 예를 들어, 복합 기판들(에폭시에 내장되거나 캐리어 기판 상에 마운트된 다이들과 같은 재구성된 웨이퍼들)의 부적절한 형성, 또는 아마도 디바이스들(30)이 형성되어 있는 기판(20)의 결정 구조의 오정렬과 같은 문제들을 조기에 나타낼 수 있다.
본 발명이 수행되는 공정의 일 실시예가 도 5에 도시된다. 단계(80)에서, 시스템(50)은 지지체 또는 기판 상의 디바이스들(30)의 이미지들을 캡처하기 위해 사용된다. 단계(82)에서, 에지들(34) 및 필요하다면 에지들(35)을 식별하기 위해, 캡처된 이미지들은 시스템(50)에 결합된 프로세서에 의해 분석된다. 에지들(34 및 35)의 세그먼트들은 상기 설명된 바와 같이 비교를 위해 추출될 수 있다. 단계(84)에서, 에지들(34 및/또는 35)의 추출된 세그먼트들은 불일치들을 식별하고 싱귤레이션 공정의 품질을 정량화하기 위해 오버레이되거나 비교된다. 도 5에 도시된 공정의 출력은 이후 싱귤레이션 공정으로부터의 에지들에서의 불일치들의 존재에 기초하여, 디바이스들(30)이 기판(20)으로부터 분리되게 하는 싱귤레이션 공정을 개선하고 의심스러운 유용성 또는 품질의 기판들(30)을 잠재적으로 식별하기 위해 사용된다.
일 실시예에서, 칩들 또는 박리들을 나타낼 수 있는 갭들(40 및 42)의 존재는 문제가 되는 싱귤레이션 공정을 나타낼 수 있다. 세그먼트(38)에서의 큰 차이들 또는 표준 편차는 마찬가지로 그러한 문제들을 나타낼 수 있다. 주변 에지들(34 및 35) 사이의 거리 또는 각도 방위에서의 차이들은 싱귤레이션 공정에서의 오정렬을 나타낼 수 있다. 이들 데이터는 정렬, 피드 레이트들, 툴 유지 보수, 필름 적용 기술들 등을 개선하기 위해 싱귤레이션 공정에 피드백될 수 있다.
결론
본 발명의 특정 실시예들이 본 명세서에 도시되고 설명되지만, 동일한 목적을 달성하기 위해 계산되는 임의의 배열이 도시된 특정 실시예들을 대체할 수 있다는 것이 본 기술분야의 통상의 기술자에게 이해될 것이다. 본 발명의 많은 적응들이 본 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 본 출원은 본 발명의 임의의 적응들 또는 변형들을 포함하도록 의도된다. 본 발명은 이하의 청구범위 및 그 균등물에 의해서만 제한되는 것으로 명백하게 의도된다.

Claims (9)

  1. 개선된 싱귤레이션 공정으로서,
    연속하는(contiguous) 기판의 적어도 일부분을 적어도 제1 IC 디바이스 및 제2 IC 디바이스로 분리하는 단계 - 상기 제1 및 상기 제2 IC 디바이스들은 인접한 에지들(adjoining edges)을 가짐 -;
    상기 제1 및 제2 IC 디바이스들의 상기 인접한 에지들 각각의 적어도 하나의 이미지를 캡처하는 단계;
    상기 제1 및 제2 IC 디바이스들의 상기 인접한 에지들 각각의 프로파일(profile)을 확립하는 단계;
    상기 인접한 에지들의 상기 프로파일들을 오버레이(overlay)하는 단계;
    상기 인접한 에지들의 상기 오버레이된 프로파일들로부터의 상기 인접한 에지들의 불일치 부분들(discrepant portions)이 존재하는 경우, 상기 불일치 부분들을 식별하는 단계; 및
    상기 분리하는 단계가 적어도 다른 제1 IC 디바이스 및 다른 제2 IC 디바이스의 후속하여 형성되는 인접한 에지들의 불일치 부분을 초래할 가능성을 감소시키기 위해, 상기 분리하는 단계 및/또는 상기 분리하는 단계를 수행하기 위한 장치를 수정하는 단계
    를 포함하는, 공정.
  2. 제1항에 있어서, 상기 식별하는 단계는 상기 인접한 에지들의 상기 프로파일들 사이의 갭이 칩 및 박리(delamination) 중 하나인지 여부를 결정하는 단계를 더 포함하는, 공정.
  3. 제2항에 있어서, 칩은 상기 인접한 에지들의 상기 프로파일들 사이의 갭을 식별함으로써 결정되는, 공정.
  4. 제2항에 있어서, 박리는 상기 인접한 에지들의 상기 프로파일들 사이의 오버랩을 식별함으로써 결정되는, 공정.
  5. 싱귤레이션 공정을 특성화(characterizing)하는 방법으로서,
    기판으로부터 분리된 제1 IC 디바이스의 주변 에지(peripheral edge)의 미리 결정된 부분의 프로파일을 식별하는 단계;
    상기 기판으로부터 분리된 제2 IC 디바이스의 주변 에지의 미리 결정된 부분의 프로파일을 식별하는 단계 - 상기 제2 IC 디바이스의 상기 주변 에지의 상기 미리 결정된 부분은 상기 제1 IC 디바이스의 상기 주변 에지의 상기 미리 결정된 부분에 인접함 -; 및
    상기 프로파일들 사이의 갭 및 상기 프로파일들 사이의 오버랩 중 하나가 존재하는 경우 그것을 식별하기 위해, 상기 제1 및 제2 IC 디바이스들의 상기 주변 에지의 상기 미리 결정된 부분들의 상기 프로파일들을 비교하는 단계
    를 포함하는, 방법.
  6. 제5항에 있어서,
    상기 제1 및 제2 IC 디바이스들의 상기 주변 에지의 상기 미리 결정된 부분들의 상기 프로파일들 각각의 거칠기(roughness)를 결정하는 단계;
    상기 제1 및 제2 IC 디바이스들의 상기 주변 에지의 상기 미리 결정된 부분들의 상기 프로파일들 중 어느 하나의 상기 거칠기가 허용 가능한 품질 수준을 정의하는 미리 결정된 임계치를 초과하는지 여부를 결정하는 단계; 및
    상기 제1 및 제2 IC 디바이스들의 상기 주변 에지의 상기 미리 결정된 부분들의 상기 프로파일들 중 어느 하나의 상기 거칠기가 허용 가능한 품질 수준을 정의하는 미리 결정된 임계치를 초과하여 상이한지를 식별하는 단계
    를 더 포함하는, 방법.
  7. 제5항에 있어서,
    상기 제1 및 제2 IC 디바이스들의 상기 주변 에지의 상기 미리 결정된 부분들의 상기 프로파일들 각각에 대해 최적의 선(a line of best fit)을 결정하는 단계; 및
    상기 제1 및 제2 IC 디바이스들의 상기 주변 에지의 상기 미리 결정된 부분들의 상기 프로파일들 각각에 대한 최적의 선들이 허용 가능한 품질 수준을 정의하는 미리 결정된 임계치를 초과하여 서로에 대한 평행으로부터 벗어난지 여부를 결정하는 단계
    를 더 포함하는, 방법.
  8. 제7항에 있어서, 상기 최적의 선은 직선 및 곡선으로 이루어진 그룹으로부터 선택되는, 방법.
  9. 제5항에 있어서,
    상기 제1 및 제2 IC 디바이스들 중 적어도 하나의 패턴화된 영역(patterned area)의 경계를 식별하는 단계; 및
    상기 경계와 상기 각자의 IC 디바이스의 상기 주변 에지의 상기 미리 결정된 부분의 상기 프로파일 사이의 상대적인 거리 및 방위를 결정하는 단계
    를 더 포함하는, 방법.
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