KR20180088743A - 만곡 및 신축 가능한 장치를 위한 조립체와 그 제조 방법 - Google Patents

만곡 및 신축 가능한 장치를 위한 조립체와 그 제조 방법 Download PDF

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KR20180088743A
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Abstract

본 발명의 실시예는 만곡 및 신축 가능한 장치를 위한 파형 상호접속부, 및 관련 기술 및 구성을 설명한다. 일 실시예에서, 상호접속 조립체는 평면을 정의하는 유연한 기판 및 유연한 기판 상에 배치되고, 집적 회로(IC) 장치의 전기 신호를 평면과 동일 평면을 이루는 제1 방향으로 라우팅하도록 구성되는 파형 상호접속부를 포함하고, 파형 상호접속부는 제1 방향에 수직이고 평면과 동일 평면을 이루는 제2 방향에서 파형 프로파일을 갖는다. 다른 실시예가 설명 및/또는 청구될 수 있다.

Description

만곡 및 신축 가능한 장치를 위한 조립체와 그 제조 방법{ASSEMBLY FOR BENDABLE AND STRETCHABLE DEVICES AND METHOD FOR MANUFACTURING SAME}
본 발명의 실시예는 일반적으로 집적 회로(IC) 조립체의 분야에 관한 것으로서, 구체적으로는 만곡 및 신축 가능한 장치를 위한 파형 상호접속부, 및 관련 기술 및 구성에 관한 것이다.
집적 회로(IC) 장치는 신축 및 만곡 가능하고 유연하고/하거나 착용 가능한 다양한 장치 안에 통합되고 있다. 그러한 새로운 장치를 위한 전기 라우팅의 상호접속 밀도는 일반적으로 더 단단한 기판 상의 IC 장치를 위한 상호접속 밀도보다 훨씬 낮다. 예컨대, 신축 가능한 장치의 현재의 상호접속 밀도는 밀리미터(mm)당 약 1개의 입출력(I/O) 접속 또는 그 이하의 범위 내일 수 있다. 전기 신호의 라우팅에 필요한 영역을 줄여서, 감소된 폼 팩터와 함께 대역폭을 개선하기 위해서는 더 높은 상호접속 밀도가 바람직할 수 있다.
첨부 도면과 관련된 아래의 상세한 설명에 의해 실시예가 쉽게 이해될 것이다. 이러한 설명을 용이하게 하기 위해, 동일한 참조 번호는 동일한 구조적 요소를 지시한다. 실시예는 첨부 도면에 한정이 아닌 예시로서 도시된다.
도 1은 일부 실시예에 따른 예시적인 집적 회로(IC) 조립체의 측단면도를 개략적으로 나타낸다.
도 2는 일부 실시예에 따른, 만곡된 구성의 도 1의 예시적인 IC 조립체의 측단면도를 개략적으로 나타낸다.
도 3은 일부 실시예에 따른, 파형 상호접속부를 포함하는 상호접속 조립체의 평단면도를 개략적으로 나타낸다.
도 4는 일부 실시예에 따른, 파형 상호접속부를 포함하는 상호접속 조립체의 측단면도를 개략적으로 나타낸다.
도 5a-f는 일부 실시예에 따른, 다양한 제조 단계 동안의 예시적인 IC 조립체의 측단면도를 개략적으로 나타낸다.
도 6a-c는 일부 실시예에 따른, 다양한 제조 단계 동안의 예시적인 IC 조립체의 측단면도를 개략적으로 나타낸다.
도 7은 일부 실시예에 따른 다른 예시적인 IC 조립체의 측단면도를 개략적으로 나타낸다.
도 8a-f는 일부 실시예에 따른, 다양한 제조 단계 동안의 도 7의 예시적인 IC 조립체의 측단면도를 개략적으로 나타낸다.
도 9는 일부 실시예에 따른, IC 조립체를 제조하는 방법에 대한 흐름도를 개략적으로 나타낸다.
도 10은 일부 실시예에 따른, 본 명세서에서 설명되는 바와 같은 파형 상호접속부를 갖는 IC 조립체를 포함하는 예시적인 컴퓨팅 장치를 개략적으로 나타낸다.
본 발명의 실시예는 만곡 및 신축 가능한 장치를 위한 파형 상호접속부, 및 관련 기술 및 구성을 설명한다. 아래의 설명에서는 이 분야의 기술자가 그의 연구의 내용을 이 분야의 다른 기술자에게 전달하기 위해 일반적으로 사용하는 용어를 이용하여 예시적인 구현의 다양한 양태가 설명된다. 그러나, 본 발명의 실시예는 설명되는 양태의 일부만을 이용하여 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 설명의 목적으로, 예시적인 구현의 충분한 이해를 제공하기 위해 구체적인 수치, 재료 및 구성이 설명된다. 그러나, 본 발명의 실시예는 특정 상세 없이도 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 다른 예에서는 예시적인 구현을 불명확하게 하지 않기 위해 공지 특징은 생략되거나 간소화된다.
아래의 상세한 설명에서는 그의 일부를 형성하는 첨부 도면이 참조되며, 도면 전반에서 동일한 번호는 동일한 요소를 지시하고, 도면에는 본 발명의 주제가 실시될 수 있는 실시예가 예시적으로 도시된다. 본 발명의 범위로부터 벗어나지 않고서 다른 실시예가 이용될 수 있고, 구조적 또는 논리적 변경이 이루어질 수 있다는 것을 이해해야 한다. 따라서, 아래의 상세한 설명은 한정적인 것으로 간주되지 않아야 하며, 실시예의 범위는 첨부된 청구항 및 그의 균등물에 의해 정의된다.
본 발명의 목적을 위해, "A 및/또는 B"라는 표현은 (A), (B) 또는 (A 및 B)를 의미한다. 본 발명의 목적을 위해, "A, B 및/또는 C"라는 표현은 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C) 또는 (A, B 및 C)를 의미한다.
본 설명은 상/하, 안/밖, 위/아래 등과 같은 상관 관계 기반 설명을 이용할 수 있다. 그러한 설명은 설명을 용이하게 하기 위해 이용될 뿐이며, 본 명세서에서 설명되는 실시예의 응용을 임의의 특정 방향으로 한정하는 것을 의도하지 않는다.
본 설명은 "일 실시예에서" 또는 "실시예에서"라는 표현을 이용할 수 있으며, 그 각각은 동일하거나 상이한 실시예 중 하나 이상을 지칭할 수 있다. 더구나, 본 발명의 실시예와 관련하여 이용되는 바와 같은 용어 "포함하는(comprising, including)", "갖는" 등은 동의어이다.
용어 "결합"이 그의 파생어와 함께 본 명세서에서 이용될 수 있다. "결합"은 다음 중 하나 이상을 의미할 수 있다. "결합"은 2개 이상의 요소가 물리적으로 또는 전기적으로 직접 접촉한다는 것을 의미할 수 있다. 그러나, "결합"은 2개 이상의 요소가 서로 간접 접촉하지만 여전히 서로 협력 또는 상호작용한다는 것을 의미할 수도 있으며, 서로 결합되는 것으로 지칭되는 요소 사이에 하나 이상의 다른 요소가 결합 또는 접속된다는 것을 의미할 수 있다.
다양한 실시예에서, "제1 특징이 제2 특징 상에 형성, 증착 또는 배치된다"는 표현은 제1 특징이 제2 특징 위에 형성, 증착 또는 배치되며, 제1 특징의 적어도 일부가 제2 특징의 적어도 일부와 직접 접촉(예로서, 직접 물리 및/또는 전기 접촉)하거나 간접 접촉(예로서, 제1 특징과 제2 특징 사이에 하나 이상의 다른 특징을 가짐)할 수 있다는 것을 의미할 수 있다.
본 명세서에서 이용되는 바와 같이, 용어 "모듈"은 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 주문형 집적 회로(ASIC), 전자 회로, 시스템-온-칩(SoC), (공유, 전용 또는 그룹) 프로세서 및/또는 (공유, 전용 또는 그룹) 메모리, 조합 논리 회로, 및/또는 설명되는 기능을 제공하는 다른 적절한 컴포넌트를 지칭하거나 그의 일부이거나 그를 포함할 수 있다.
도 1은 일부 실시예에 따른 예시적인 집적 회로(IC) 조립체(100)의 측단면도를 개략적으로 나타낸다. IC 조립체(100)는 일부 실시예에서의 신축 및/또는 만곡 가능한 IC 조립체(100)를 나타낼 수 있다. 예로서, 일부 실시예에서, IC 조립체(100)는 착용 가능 장치(예로서, 사람이 착용할 수 있는 물건)일 수 있다. 다양한 실시예에 따르면, IC 조립체(100)는 볼 수 있듯이 유연한 기판(102), 하나 이상의 파형 상호접속부(이하, "파형 상호접속부(104)"), 하나 이상의 IC 장치(예로서, IC 장치(106a, 106b)) 및 패시베이션 층(108)을 포함한다.
유연한 기판(102)은 늘어나고/늘어나거나 휘도록 구성되는 재료로 구성될 수 있다. 예컨대, 일부 실시예에서, 유연한 기판(102)은 탄성 재료로 구성될 수 있다. 일부 실시예에서, 유연한 기판(102)은 예로서 폴리디메틸실록산(PDMS), 폴리에틸렌 테레프탈레이트(PET), 고무, 규소 수지(예로서, 백금 규소 수지), 폴리이미드 등과 같은 폴리머를 포함하는 (예로서, 탄소를 함유하는) 유기 재료로 구성된다. 다른 실시예에서, 유연한 기판(102)은 예로서 실리카 또는 다른 무기 재료로 구성되는 충전 입자(filler particle)와 같은 무기 재료로 구성될 수 있다. 유연한 기판(102)은 다른 실시예에서 다른 적절한 재료로 구성될 수 있다.
일부 실시예에서, 파형 상호접속부(104)는 유연한 기판(102) 상에 배치될 수 있다. 파형 상호접속부(104)는 볼 수 있듯이 파형 프로파일(wavy profile)을 가질 수 있으며, 예로서 하나 이상의 IC 장치(106a, 106b)의 입출력(I/O) 신호 또는 전력/접지와 같은 전기 신호를 라우팅하도록 구성될 수 있다. 예로서, 일부 실시예에서, 파형 상호접속부는 IC 장치(106a, 106b) 사이에서 전기 신호를 라우팅할 수 있다. 파형 상호접속부(104)는 예로서 금속과 같은 도전성 재료로 구성될 수 있다. 일부 실시예에서, 파형 상호접속부(104)는 구리, 니켈, 금, 알루미늄, 은 또는 이들의 조합으로 구성될 수 있으며, 도전성 잉크, 솔더 페이스트 또는 다른 적절한 형태일 수 있다. 파형 상호접속부(104)는 다른 실시예에서 다른 적절한 재료로 구성될 수 있다.
파형 상호접속부(104)의 파형 프로파일은 IC 조립체(100)의 유연한 범위의 모션을 가능하게 할 수 있다. 예로서, 일부 실시예에서, IC 조립체는 신축, 만곡 또는 달리 변형될 수 있다. 도 2를 간단히 참조하면, 일부 실시예에 따른, 도 1의 예시적인 IC 조립체(100)의 측단면도가 만곡된 구성으로 도시된다. 도시된 실시예에서, IC 조립체(100)는 고리 형상을 형성하도록 만곡된다. IC 조립체(100)는 만곡된 구성으로 한정되지 않으며, 다양한 목적에 맞는 다양한 적절한 구성으로 신축 및/또는 만곡될 수 있다. 예로서, IC 조립체(100)는 사람이 착용할 물건 내에 쉽게 통합될 수 있는 형상을 제공하도록 신축 및/또는 만곡될 수 있다. 도시된 실시예에서, IC 조립체(100)의 단부는 임의의 적절한 수단을 이용하여 함께 결합되어, 사람의 팔, 다리 또는 목 주위에 착용될 수 있는 고리 형상을 제공할 수 있다. 다른 실시예에서, IC 조립체(100)는 의류, 액세서리 또는 다른 제품 내에 통합될 수 있으며, 여기서 IC 조립체(100)의 유연성은 IC 조립체의 만곡 또는 신축을 가능하게 할 수 있다.
도 1 및 2 양자를 참조하면, 하나 이상의 IC 장치(106a, 106b)가 파형 상호접속부(104)와 전기적으로 결합될 수 있다. 도시된 실시예에서, IC 조립체(100)는 파형 상호접속부 보드(WIB) 조립체를 나타낼 수 있으며, 여기서 IC 장치(106a, 106b)는 유연한 기판과 직접 결합된다. 예로서, IC 장치(106a, 106b)는 표면 실장 기술(SMT)을 이용하여 유연한 기판 상에 실장될 수 있다. 도시된 실시예에서, IC 장치(106a)는 예로서 범프, 기둥 또는 유사한 구조와 같은 하나 이상의 다이 상호접속 구조(105a)를 이용하여 파형 상호접속부(104)에 각각 대응하는 유연한 기판(102) 상의 전기 콘택(예로서, 패드, 트레이스 - 도시되지 않음)과 결합될 수 있다. IC 장치(106a)는 예로서 이방성 도전성 막(ACF) 또는 다른 도전성 접착제와 같은 다이 접속 막(105b)을 이용하여 파형 상호접속부(104)의 각각의 전기 콘택과 결합될 수 있다. 하나 이상의 IC 장치(106a, 106b)는 다른 실시예에서 다른 적절한 기술을 이용하여 유연한 기판(102)과 결합될 수 있다.
IC 장치(106a, 106b)는 임의의 다양한 적절한 IC 장치를 나타낼 수 있다. 예로서, 일부 실시예에서, 어느 IC 장치(106a, 106b)도 다이, 패키지, 센서, 소켓, 배터리, 수동 장치, 통신 인터페이스, 또는 집적 회로를 갖는 임의의 다른 적절한 장치를 나타낼 수 있다. 다이 또는 패키지는 프로세서, 메모리, 시스템- 온-칩(SoC) 또는 ASIC를 포함하거나 그의 일부일 수 있다. 일 실시예에서, IC 장치(106a)는 다이를 나타낼 수 있고, IC 장치(106b)는 임의의 적절한 타입의 센서를 나타낼 수 있다. 다이는 센서로부터 정보를 수신하고, 수신된 정보에 기초하여 액션을 수행하도록 구성될 수 있다. 일부 실시예에서, 하나 이상의 IC 장치(106a, 106b)는 유연한 기판(102) 및/또는 유연한 패시베이션 층(108)에 비해 단단할 수 있다.
일부 실시예에서, 유연한 패시베이션 층(108)은 볼 수 있듯이 유연한 기판(102) 상에 형성될 수 있다. 일부 실시예에서, 유연한 패시베이션 층(108)은 파형 상호접속부(104) 및/또는 하나 이상의 IC 장치(106a, 106b) 상에 배치될 수 있다. 유연한 패시베이션 층(108)은 예로서 하나 이상의 IC 장치(106a, 106b)를 적어도 부분적으로 또는 완전히 캡슐화하도록 구성되는 성형 화합물 또는 다른 다이 캡슐제일 수 있다. 유연한 패시베이션 층(108)은 유연한 기판(102)과 관련하여 설명되는 재료를 포함하는 다양한 적절한 재료로 구성될 수 있다. 일 실시예에서, 유연한 패시베이션 층(108)은 유연한 기판(102)과 동일한 재료 조성을 가질 수 있다.
도 3은 일부 실시예에 따른, 파형 상호접속부(104)를 포함하는 상호접속 조립체(300)의 평단면도를 개략적으로 나타내고, 도 4는 일부 실시예에 따른, 파형 상호접속부(104)를 포함하는 상호접속 조립체(300)의 측단면도를 개략적으로 나타낸다. 볼 수 있듯이, 파형 상호접속부(104)는 유연한 기판(102) 상에 배치될 수 있고, 유연한 패시베이션 층(108)은 파형 상호접속부(104) 상에 배치될 수 있다. 유연한 기판(102), 파형 상호접속부(104) 및 유연한 패시베이션 층(108)은 도 1-2와 관련하여 설명된 실시예에 적합할 수 있고, 그 반대도 마찬가지이다.
일부 실시예에서, 유연한 기판(102)은 도 3에서 볼 수 있듯이 일반적으로 x 방향 및 y 방향으로 연장할 수 있는 평면을 정의할 수 있다. 일부 실시예에서, 파형 상호접속부(104)는 IC 장치(예로서, 도 1-2의 IC 장치(106a 또는 106b))의 전기 신호를 평면과 동일 평면을 이룰 수 있는 x 방향으로 라우팅하도록 구성될 수 있다. 도 3에서 볼 수 있듯이, 파형 상호접속부는 서로 평행하게 연장할 수 있으며, x 방향 및 y 방향에 수직인 방향(예로서, 도 4의 z 방향)에서 볼 때 직선 프로파일을 가질 수 있다. 일부 실시예에서, 파형 상호접속부(104)는 도 4에서 볼 수 있듯이 x 방향에 수직이고 유연한 기판(102)에 의해 정의되는 평면과 동일 평면을 이루는 방향(예로서, 도 3의 y 방향)에서 볼 때 파형 프로파일을 가질 수 있다.
도 3 및 4와 관련하여 설명된 바와 같은 파형 상호접속부(104)의 파형 프로파일의 구성은 z 방향에서 볼 때(예로서, 도 3에서와 같이 평면도로 볼 때) 파형 프로파일을 갖는 곡류 상호접속(meander interconnect)을 갖는 IC 조립체에 비해 IC 조립체(예로서, 도 1의 IC 조립체(100))에서 더 높은 상호접속 밀도를 가능하게 할 수 있다. 예로서, 그러한 곡류 상호접속 중 하나의 곡류 상호접속은 약 100 마이크로미터의 선폭 및 약 1.5 mm의 곡류 폭을 가져서 밀리미터당 약 1개의 I/O 접속의 상호접속 밀도를 제공할 수 있다. 한편, 일 실시예에서, 본 발명의 파형 상호접속부(104)의 개별 파형 상호접속부는 약 10 마이크로미터의 (예로서, y 방향에서의) 선폭을 가질 수 있고, 인접 파형 상호접속부 간의 공간은 약 10 마이크로미터(예로서, 인접 파형 상호접속부 간의 약 20 마이크로미터 피치)이어서 밀리미터당 약 50개의 I/O 접속의 상호접속 밀도를 제공할 수 있다. 따라서, 본 발명의 파형 상호접속부(104)는 유사한 만곡 및/또는 신축 강도에 대해 곡류 상호접속에 비해 상호접속 밀도를 약 50배 이상 증가시킬 수 있다. 파형 상호접속부(104)는 다른 실시예에서 예로서 밀리미터당 약 10 내지 100개의 I/O 접속을 포함하는 다른 적절한 상호접속 밀도를 가질 수 있다. 일부 실시예에서, 파형 상호접속부(104) 각각은 (예로서, z 방향에서) 두께를 가질 수 있다. 일부 실시예에서, 반진폭 대 두께의 비는 10 이상일 수 있다.
파형 상호접속부(104)의 파형 프로파일은 반진폭(예로서, 피크 대 피크 진폭의 절반)을 가질 수 있다. 일부 실시예에서, 파형 상호접속부(104)의 반진폭 대 선폭의 비는 1:2 또는 1/2보다 클 수 있다. 유연한 기판(102)이 더 부드러운/더 유연한 재료(예로서, PDMS)를 갖는 경우, 파형 상호접속부(104)의 반진폭 대 선폭의 비는 1:15 또는 1/15보다 커서 유연한 기판(102)의 신축 및/또는 만곡을 효과적으로 가능하게 할 수 있다. 일부 실시예에 따르면, 파괴되지 않고서 신축 및/또는 만곡과 같은 변형에 견디는 파형 상호접속부(104)의 유효성은 반진폭 대 선폭의 비에 기초할 수 있는 반면, 상호접속의 두께 및 선폭은 일반적으로 무관할 수 있다. 그러나, 전술한 곡류 상호접속의 경우, 그러한 변형에 견디는 유효성은 곡류 상호접속의 곡류 폭 대 선폭의 비에 기초할 수 있다. 파형 상호접속부(104)는 적어도 막 두께를 제어하기 위한 프로세스가 선폭을 제어하기 위한 프로세스보다 정확할 수 있다는 이유로 인해 훨씬 더 높은 상호접속 밀도를 가능하게 할 수 있다. 예로서, 유사한 신축 및/또는 만곡 탄성을 제공하기 위해, 파형 상호접속부(104) 중 하나의 파형 상호접속부는 10 마이크로미터의 선폭/공간, 1 마이크로미터의 두께 및 50 마이크로미터의 반진폭을 가질 수 있는 반면, 곡류 상호접속은 20 마이크로미터의 선폭/공간 및 1 mm의 곡류 폭을 가질 수 있다. 그러한 경우, 파형 상호접속부는 곡류 상호접속보다 50배 이상 큰 상호접속 밀도를 제공한다.
일부 실시예에서, 유연한 기판(102) 및 파형 상호접속부(104)는 x 방향으로 신축되고/되거나 z 방향으로 만곡되도록 구성될 수 있다. 유연한 기판(102) 및 파형 상호접속부(104)는 다른 실시예에서 다른 적절한 방향으로 신축 및/또는 만곡되도록 구성될 수 있다.
도 4에 도시된 실시예에서, 파형 상호접속부(104)의 파형 프로파일은 (예로서, 둥근 에지를 갖는) 곡선 프로파일이다. 다른 실시예에서, 파형 프로파일은 예로서 삼각형, 직사각형 또는 불규칙한 형상을 포함하는 다른 형상을 가질 수 있다. 곡선 파형 프로파일은 예리한 코너를 갖는 파형 프로파일보다 바람직할 수 있는데, 그 이유는 스트레스 집중이 예리한 코너와 일치할 수 있고, 이는 유연한 기판(102)을 변형시킬 수 있기 때문이다.
도 5a-f는 일부 실시예에 따른, 다양한 제조 단계 동안의 예시적인 IC 조립체(500)의 측단면도를 개략적으로 나타낸다. 일부 실시예에서, 도 5a-f와 관련하여 설명되는 기술은 WIB를 형성하는 데 이용될 수 있다. 다양한 실시예에 따르면, IC 조립체(500)는 도 1-2의 IC 조립체(100)와 관련하여 설명된 실시예에 적합할 수 있고, 그 반대도 마찬가지이다.
도 5a를 참조하면, 유연한 기판(102)의 표면 내에 파형 프로파일을 형성한 후의 IC 조립체(500)가 도시된다. 파형 프로파일은 유연한 기판(102)의 파형 프로파일 상에 형성될 파형 상호접속부의 파형 프로파일에 대응할 수 있다. 파형 프로파일은 예로서 인쇄, 성형 또는 리소그래피 프로세스를 포함하는 다양한 적절한 기술에 따라 형성될 수 있다. 파형 프로파일은 다른 실시예에서 다른 적절한 기술을 이용하여 형성될 수 있다.
도 5b를 참조하면, 그라비어 인쇄 프로세스를 이용하여 유연한 기판(102)의 표면 내에 파형 프로파일을 형성하는 동안의 IC 조립체(500)가 도시된다. 그라비어 인쇄 프로세스에서는, 유연한 기판(102)의 재료보다 딱딱한 재료로 구성된 인쇄 요소(555)를 이용하여 파형 프로파일 패턴이 유연한 기판(102)에 인쇄될 수 있다. 인쇄 요소(555)는 유연한 기판(102)의 표면 위를 굴러서 인쇄 요소(555)의 표면 상의 패턴에 대응하는 자국을 유연한 기판(102)의 표면 상에 형성하여 파형 프로파일을 생성할 수 있다. 일부 실시예에서, 인쇄 프로세스는 인쇄를 위한 더 부드러운 재료를 제공하기 위해 유연한 기판(102)의 경화 전에 수행된다.
도 5c를 참조하면, 퍼지 리소그래피 프로세스를 이용하여 유연한 기판(102)의 표면 내에 파형 프로파일을 형성하는 동안의 IC 조립체(500)가 도시된다. 퍼지 리소그래피 프로세스는 예로서 유연한 기판(102) 상에 광 정의 가능 재료(557)를 증착 및 패터닝하는 단계를 포함할 수 있다. 광 정의 가능 재료(557)는 유연한 기판(102) 내에 파형 프로파일을 형성하기 위해 그레이스케일 리소그래피, 부분 광 투명 레지스트, 저해상도 광 정의 가능 재료, 깊이 비초점(out of depth focus) 또는 다른 적절한 기술을 이용하여 처리될 수 있다.
도 5d를 참조하면, 하나 이상의 파형 상호접속부(104)를 형성하기 위해 파형 프로파일 상에 금속을 증착한 후의 IC 조립체(500)가 도시된다. 금속은 예로서 더하는 프로세스 또는 빼는 프로세스를 포함하는 임의의 적절한 프로세스를 이용하여 증착될 수 있다. 일부 실시예에서, 금속은 먼저 단일 막으로서 증착된 후에 파형 상호접속부(104)의 개별 선을 형성하도록 패터닝될 수 있다.
도 5e를 참조하면, 유연한 기판(102) 상에 하나 이상의 IC 장치(106a, 106b)를 실장한 후의 IC 조립체(500)가 도시된다. IC 장치(106a, 106b)는 SMT 또는 다른 적절한 실장 기술을 이용하여 유연한 기판(102)과 직접 결합될 수 있다. 일부 실시예에서, IC 장치(106a)는 예로서 범프 또는 기둥과 같은 다이 상호접속 구조(105a)를 이용하여 파형 상호접속부(104)와 결합될 수 있다. 일부 실시예에서, IC 장치(106b)는 ACF를 이용하여 파형 상호접속부(104)와 결합될 수 있다. IC 장치(106a, 106b)는 다른 실시예에서 다른 적절한 기술을 이용하여 유연한 기판(102)과 결합될 수 있다.
도 5f를 참조하면, 유연한 기판(102) 상에 유연한 패시베이션 층(108)을 형성한 후의 IC 조립체(500)가 도시된다. 일부 실시예에서, 유연한 패시베이션 층(108)은 유연한 기판(102) 상에 전기 절연성 재료를 증착하여 파형 상호접속부(104)를 덮음으로써 형성될 수 있다. 일부 실시예에서, 유연한 패시베이션 층(108)의 재료는 IC 장치(106a, 106b)를 부분적으로 또는 완전히 캡슐화하도록 증착될 수 있다. 유연한 패시베이션 층(108)의 재료는 예로서 성형 및/또는 라미네이션 프로세스를 포함하는 임의의 적절한 프로세스를 이용하여 증착될 수 있다. IC 조립체(500)는 다른 형상(예로서, 도 2의 만곡 구성)으로 만곡, 신축 또는 달리 변형될 수 있다.
도 6a-c는 일부 실시예에 따른, 다양한 제조 단계 동안의 예시적인 IC 조립체(600)의 측단면도를 개략적으로 나타낸다. 일부 실시예에서, 도 6a-c와 관련하여 설명되는 기술은 WIB를 형성하는 데 이용될 수 있다. 다양한 실시예에 따르면, IC 조립체(600)는 도 1-2의 IC 조립체(100)와 관련하여 설명된 실시예에 적합할 수 있고, 그 반대도 마찬가지이다.
도 6a를 참조하면, 유연한 기판(102) 상에 파형 상호접속부의 라우팅 선(504)을 형성한 후의 IC 조립체(600)가 도시된다. 일부 실시예에서, 유연한 기판(102)은 캐리어(570)와 일시적으로 결합될 수 있으며, 캐리어(570)로부터 떨어져 면하는 표면을 가질 수 있으며, 이 표면은 볼 수 있듯이 실질적으로 편평하다. 유연한 기판(102)은 금속의 증착 전에 캐리어(570)와 결합될 수 있다. 일부 실시예에서, 금속은 막으로서 전면 증착되어 금속층을 제공할 수 있으며, 이 금속층은 파형 상호접속부의 라우팅 선(504)을 형성하기 위해 예로서 에칭 및/또는 리소그래피 프로세스를 이용하여 후속 패터닝된다. 다른 실시예에서, 금속은 파형 상호접속부의 라우팅 선(504)을 형성하도록 선택적으로 증착될 수 있다(예로서, 잉크 인쇄 프로세스).
도 6b를 참조하면, 유연한 기판(102)으로부터 캐리어(570)를 분리하고 금속 및 유연한 기판(102)을 형상화하여 파형 프로파일을 갖는 파형 상호접속부(104)를 생성한 후의 IC 조립체(600)가 도시된다. 일부 실시예에서, 유연한 기판(102)은 캐리어(570)로부터 분리될 수 있고, 이어서 라우팅 선(504)의 금속 및 유연한 기판(102)은 예로서 금속 및 유연한 기판(102)을 국지적으로 변형하기 위한 가압 또는 화학 프로세스를 이용하여 형상화될 수 있다. 일부 실시예에서, 형상화 프로세스는 볼 수 있듯이 유연한 기판(102)의 대향 면 상에 파형 프로파일이 형성되게 할 수 있다.
도 6c를 참조하면, 유연한 기판(102) 상에 IC 장치(106a, 106b)를 실장하고 유연한 기판(102) 상에 유연한 패시베이션 층(108)을 형성한 후의 IC 조립체(600)가 도시된다. IC 장치(106a, 106b)는 도 5e와 관련하여 설명된 기술에 따라 실장될 수 있다. 일부 실시예에서, 유연한 패시베이션 층(108)은 볼 수 있듯이 파형 상호접속부(104)의 파형 프로파일을 잠그도록 유연한 기판(102)의 대향 면 상에 형성될 수 있다.
도 7은 일부 실시예에 따른 다른 예시적인 IC 조립체(700)의 측단면도를 개략적으로 나타낸다. 다양한 실시예에 따르면, IC 조립체(700)는 파형 상호접속부 모듈(WIM) 구성으로 구성될 수 있다.
일부 실시예에서, 파형 상호접속부(104)는 유연한 기판(102) 및 패시베이션 층(108)을 포함하는 모듈(781) 내에 내장될 수 있다. 일부 실시예에서, 모듈(781)은 유연한 기판 및 파형 상호접속부(104)만을 포함할 수 있다. 예로서, 유연한 패시베이션 층(108a)은 일부 실시예에서 파형 상호접속부(104) 상에 증착될 수 있다.
파형 상호접속부(104)는 볼 수 있듯이 예로서 PTH(plated-through hole) 또는 비아와 같은 하나 이상의 기판 관통 상호접속(777)을 이용하여, 다른 유연한 기판(702) 내에 내장된 IC 장치(106a, 106b)와 전기적으로 결합될 수 있다. 일부 실시예에서, 기판 관통 상호접속(777)은 볼 수 있듯이 유연한 기판(102, 702)의 적어도 일부를 통해 연장할 수 있다.
파형 상호접속부(104) 각각은 IC 장치(106a, 106b) 상에 형성된 패드(779) 중 대응하는 패드와 전기적으로 결합될 수 있다. 일부 실시예에서, 볼 수 있듯이, 다른 유연한 패시베이션 층(108a)이 파형 상호접속부(104)를 포함하는 모듈(781)을 캡슐화하도록 형성될 수 있다. 유연한 기판(702) 및/또는 패시베이션 층(108a)은 유연한 기판(102) 및/또는 패시베이션 층(108)과 관련하여 각각 설명된 실시예에 적합할 수 있다.
도 8a-f는 일부 실시예에 따른, 다양한 제조 단계 동안의 도 7의 예시적인 IC 조립체(700)의 측단면도를 개략적으로 나타낸다. 다양한 실시예에 따르면, IC 조립체(700)는 도 7과 관련하여 설명된 실시예에 적합할 수 있고, 그 반대도 마찬가지이다.
도 8a를 참조하면, 유연한 기판(702) 내에 IC 장치(106a, 106b)를 내장한 후의 IC 조립체(700)가 도시된다. IC 장치(106a, 106b)는 예로서 빌드-업 라미네이션 프로세스를 포함하는 임의의 다양한 적절한 기술을 이용하여 내장될 수 있다. 패드(779)는 일부 실시예에서 내장되기 전에 IC 장치(106a, 106b) 상에 형성될 수 있다.
도 8b를 참조하면, 파형 상호접속부(104)를 포함하는 모듈(781)을 유연한 기판(702)과 결합한 후의 IC 조립체(700)가 도시된다. 모듈(781)은 도 5a-d와 관련하여 설명된 액션을 수행함으로써 형성될 수 있다. 일부 실시예에서, 모듈(781)을 형성하기 위해 도 5d의 IC 조립체(500) 상에 패시베이션 층(예로서, 도 5f의 유연한 패시베이션 층(108))이 증착될 수 있다.
모듈(781)은 예로서 라미네이션을 포함하는 임의의 적절한 기술을 이용하여 또는 접착제를 이용하여 유연한 기판(702)과 결합될 수 있다. 일부 실시예에서, 모듈(781)을 유연한 기판(702)과 결합하기 전에, 모듈(781)은 임의의 적절한 정렬 기술을 이용하여 유연한 기판(702)과 정렬될 수 있다.
도 8c를 참조하면, 모듈(781)을 통해 형성될 기판 관통 상호접속에 대응하는 개구(877)를 형성한 후의 IC 조립체(700)가 도시된다. 일부 실시예에서, 패드(779) 중 하나 이상은 기판 관통 상호접속의 정렬 및 형성을 용이하게 하기 위해 모듈(781)과 유연한 기판(702) 사이의 정렬 불확실성보다 큰 크기를 가질 수 있다. 개구(877)는 예로서 패터닝 및 에칭 또는 레이저 드릴링과 같은 드릴링을 포함하는 임의의 적절한 기술을 이용하여 형성될 수 있다. 일부 실시예에서, 인접 패드(779)는 약 300 마이크로미터 이하의 피치로 배치될 수 있다.
도 8d를 참조하면, 볼 수 있듯이, 파형 상호접속부(104)를 IC 장치(106a, 106b)와 전기적으로 결합하는 기판 관통 상호접속(777)을 형성하기 위해 개구(877) 내에 금속을 증착하고 모듈(781) 상에 유연한 패시베이션 층(108a)을 증착한 후의 IC 조립체(700)가 도시된다. 일부 실시예에서, 금속은 기판 관통 상호접속(777)을 형성하기 위해 개구(877)를 실질적으로 채우도록 증착될 수 있다. 다른 실시예에서, 금속은 개구(877)를 부분적으로 채우도록 증착될 수 있다. 기판 관통 상호접속(777)은 다른 실시예에서 도 8e-f와 관련하여 설명되는 다른 기술을 이용하여 형성될 수 있다.
도 8e를 참조하면, 더 높은 밀도의 전기 라우팅을 제공하기 위해 다른 기술을 이용하여 개구(877a, 877b)를 형성한 후의 IC 조립체(700)가 도시된다. 예로서, 도 8e에서, 개구(877a, 877b)의 형성은 모듈(871) 내에서 그리고/또는 유연한 기판(702) 내에 내장된 IC 장치(106a, 106b)의 표면 상에서 사전 맵핑된 패드 위치를 이용하여 용이해질 수 있다. 마스킹 층(108b)이 모듈(781) 및 유연한 기판(702) 상에 형성될 수 있다. 일부 실시예에서, 하나 이상의 개구(877a)가 모듈(781)의 마스킹 층(108b) 및 유연한 패시베이션 층(108)을 통해 형성되어, 파형 상호접속부(104) 중 하나의 파형 상호접속부를 노출할 수 있다. 하나 이상의 개구(877b)가 마스킹 층(108b)을 통해 형성되어, IC 장치(106a, 106b) 상의 하나 이상의 대응하는 패드(779)를 노출할 수 있다. 일부 실시예에서, 마스킹 층(108b)은 유연한 재료로 구성될 수 있다. 예로서, 마스킹 층(108b)은 일부 실시예에서 유연한 기판(102) 및/또는 유연한 패시베이션 층(108)과 관련하여 설명된 실시예에 적합할 수 있다.
도 8f를 참조하면, 볼 수 있듯이, 파형 상호접속부(104)를 IC 장치(106a, 106b)와 전기적으로 결합하는 기판 관통 상호접속(777a, 777b)을 형성하기 위해 도 8e의 개구(877a, 877b) 내에 금속을 증착하고 마스킹 층(108b) 상에 유연한 패시베이션 층(108a)을 증착한 후의 IC 조립체(700)가 도시된다. 일부 실시예에서, 금속은 기판 관통 상호접속(777a, 777b)을 형성하기 위해 도 8e의 개구(877a, 877b)를 부분적으로만 채우도록 증착될 수 있다. 예로서, 금속은 볼 수 있듯이 개구(877a, 877b)를 라이닝하고, 기판 관통 상호접속(777a)과 기판 관통 상호접속(77b) 간의 라우팅을 제공할 수 있다. 다른 실시예에서, 금속은 개구(877)를 채우도록 증착될 수 있다. 직접 레이저 이미징(DLI)을 이용하여, (예로서, 개구(877b)에 대응하는) IC 장치(106a, 106b) 상의 기판 관통 상호접속(777)으로부터 (예로서, 개구(877a)에 대응하는) 모듈(781) 상의 기판 관통 상호접속(777)으로의 라우팅을 패터닝할 수 있다. 일부 실시예에서, 유연한 패시베이션 층(108a)의 재료는 볼 수 있듯이 개구(877a, 877b)를 부분적으로 채울 수 있다.
도 9는 일부 실시예에 따른, IC 조립체(예로서, 도 1-2의 IC 조립체(100) 또는 도 7의 IC 조립체(700))를 제조하는 방법(900)의 흐름도를 개략적으로 나타낸다. 방법(900)의 액션은 도 1-8과 관련하여 설명된 기술에 적합할 수 있다.
902에서, 방법(900)은 유연한 기판(예로서, 도 5c의 유연한 기판(102))을 제공하는 단계를 포함할 수 있다. 다양한 실시예에 따르면, 유연한 기판은 평면을 정의할 수 있다.
904에서, 방법(900)은 유연한 기판 상에 파형 상호접속부(예로서, 도 5d 또는 도 6b의 파형 상호접속부(104))를 형성하는 단계를 포함할 수 있다. 다양한 실시예에 따르면, 파형 상호접속부는 유연한 기판에 의해 정의된 평면과 동일 평면을 이루는 제1 방향으로 IC 장치의 전기 신호를 라우팅하도록 구성될 수 있다. 파형 상호접속부는 제1 방향에 수직이고 평면과 동일 평면을 이루는 제2 방향에서 볼 때 파형 프로파일을 가질 수 있다.
일부 실시예에서, 파형 상호접속부를 형성하는 단계는 (예로서, 도 5a-c와 관련하여 설명 및/또는 도시된 바와 같이) 유연한 기판의 표면 내에 파형 프로파일을 형성한 후에 (예로서, 도 5d와 관련하여 설명 및/또는 도시된 바와 같이) 파형 프로파일 상에 금속을 증착하는 단계를 포함할 수 있다. 일부 실시예에서, 인쇄, 성형 또는 리소그래피 프로세스를 이용하여 파형 프로파일을 형성할 수 있다. 다른 실시예에서, 파형 상호접속부를 형성하는 단계는 (예로서, 도 6a와 관련하여 설명 및/또는 도시된 바와 같이) 유연한 기판의 실질적으로 편평한 표면 상에 금속을 증착한 후에 (예로서, 도 6b와 관련하여 설명 및/또는 도시된 바와 같이) 금속 및 유연한 기판을 형상화하여 파형 프로파일을 생성하는 단계를 포함할 수 있다.
906에서, 방법(900)은 하나 이상의 IC 장치(예로서, 도 1-2 및 7의 IC 장치(106a, 106b))를 파형 상호접속부와 전기적으로 결합하는 단계를 포함할 수 있다. 일부 실시예에서, (예로서, 도 5e 또는 6c와 관련하여 설명 및/또는 도시된 바와 같이) 솔더 조인트 등을 형성하는 것과 같이 예로서 SMT를 이용하여 하나 이상의 IC 장치를 파형 상호접속부와 결합함으로써 하나 이상의 IC 장치가 유연한 기판 상에 실장될 수 있다. 다른 실시예에서, 하나 이상의 IC 장치는 파형 상호접속부의 유연한 기판과 결합될 수 있는 다른 유연한 기판(예로서, 도 8a의 유연한 기판(702)) 내에 내장될 수 있다. 파형 상호접속부와 내장된 하나 이상의 IC 장치 사이에 전기 접속이 형성될 수 있다. 일부 실시예에서, 전기 접속은 기판 관통 상호접속(예로서, 도 8d의 기판 관통 상호접속(777) 또는 도 8f의 기판 관통 상호접속(777a, 777b))일 수 있다. 2개 이상의 IC 장치가 파형 상호접속부와 결합되는 경우, 파형 상호접속부는 2개 이상의 IC 장치 사이에서 전기 신호를 라우팅하도록 구성될 수 있다.
908에서, 방법(900)은 유연한 기판 상에 패시베이션 층을 형성하는 단계를 포함할 수 있다. 패시베이션 층(예로서, 도 5f의 유연한 패시베이션 층(108))은 일부 실시예에서 파형 상호접속부를 덮도록 증착될 수 있다. 일부 실시예에서, 패시베이션 층은 유연한 기판 상에 하나 이상의 IC 장치를 실장한 후에 증착될 수 있으며, 따라서 패시베이션 층은 (예로서, 도 5f와 관련하여 설명 및/또는 도시된 바와 같이) 유연한 기판 상에 증착될 때 하나 이상의 IC 장치 상에 증착된다. 일부 실시예에서, 패시베이션 층은 (예로서, 도 6c와 관련하여 설명 및/또는 도시된 바와 같이) 파형 프로파일을 잠그도록 유연한 기판의 대향 면 상에 증착될 수 있다. 일부 실시예에서, 패시베이션 층은 모듈(예로서, 도 8b의 모듈(781))을 형성하도록 파형 상호접속부 상에 증착될 수 있다. 일부 실시예에서, 패시베이션 층(예로서, 도 8d 또는 8f의 패시베이션 층(108a))이 모듈을 캡슐화하도록 증착될 수 있다.
다양한 동작은 청구 발명의 이해에 가장 도움이 되는 방식으로 다수의 개별 동작으로서 차례로 설명된다. 그러나, 설명의 순서는 이러한 동작이 반드시 순서에 의존한다는 것을 암시하는 것으로 해석되지 않아야 한다.
본 발명의 실시예는 필요한 대로 구성하기 위해 임의의 적절한 하드웨어 및/또는 소프트웨어를 이용하여 시스템 내에 구현될 수 있다. 도 10은 일부 실시예에 따른, 본 명세서에서 설명되는 바와 같은 파형 상호접속부(예로서, 도 1-2 또는 7의 파형 상호접속부(104))를 갖는 IC 조립체(예로서, 도 1-2의 IC 조립체(100) 또는 도 7의 IC 조립체(700))를 포함하는 예시적인 컴퓨팅 장치를 개략적으로 나타낸다. 컴퓨팅 장치(100)는 (예로서, 하우징(1008) 내에) 마더보드(1002)와 같은 보드를 수용할 수 있다. 마더보드 및/또는 하우징은 일부 실시예에서 컴퓨팅 장치의 신축 및/또는 만곡을 가능하게 하기 위해 유연한 재료를 포함할 수 있다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이에 한정되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1004)는 마더보드(1002)에 물리적으로, 전기적으로 결합될 수 있다. 일부 구현에서, 적어도 하나의 통신 칩(1006)도 마더보드(1002)에 물리적으로, 전기적으로 결합될 수 있다. 추가 구현에서, 통신 칩(1006)은 프로세서(1004)의 일부일 수 있다.
컴퓨팅 장치(1000)는 그의 응용에 따라 마더보드(1002)에 물리적으로, 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트는 휘발성 메모리(예로서, DRAM), 비휘발성 메모리(예로서, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 장치, 나침반, 가이거 계수기, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 장치를 포함할 수 있지만 이에 한정되지 않는다.
통신 칩(1006)은 컴퓨팅 장치(1000)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선" 및 그의 파생어는 무형 매체를 통해, 변조된 전자기 복사선의 사용을 통해 데이터를 통신할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는 관련 장치가 어떠한 와이어도 포함하지 않는다는 것을 암시하지 않지만, 일부 실시예에서는 포함하지 않을 수 있다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 패밀리), IEEE 802.16 표준(예로서, IEEE 802.16-2005 개정안)을 포함하는 IEEE(Electrical and Electronic Engineers) 표준, LTE(Long-Term Evolution) 프로젝트 및 임의의 개정안, 갱신 및/또는 수정안(예로서, 진보된 LTE 프로젝트, UMB(ultra mobile broadband) 프로젝트("3GPP2"로도 지칭됨) 등)을 함께 포함하지만 이에 한정되지 않는 임의의 다수의 무선 표준 또는 프로토콜을 구현할 수 있다. IEEE 802.16 호환 BWA(broadband wireless access) 네트워크는 일반적으로 Worldwide Interoperability for Microwave Access를 상징하는 약어인 WiMAX 네트워크로서 지칭되며, 이는 IEEE 802.16 표준에 대한 적합성 및 연동성 테스트를 통과한 제품에 대한 인증 마크이다. 통신 칩(1006)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA) 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1006)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(1006)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 그의 파생물은 물론, 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜에 따라 동작할 수 있다. 통신 칩(1006)은 다른 실시예에서 다른 무선 프로토콜에 따라 동작할 수 있다.
컴퓨팅 장치(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예로서, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용화될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 등과 같은 장거리 무선 통신에 전용화될 수 있다.
컴퓨팅 장치(1000)의 프로세서(1004)는 본 명세서에서 설명되는 바와 같은 파형 상호접속부(예로서, 도 1-2 또는 도 7의 파형 상호접속부)를 갖는 IC 조립체(예로서, 도 1-2의 IC 조립체(100) 또는 도 7의 IC 조립체(700)) 내에 패키징될 수 있다. 예로서, 마더보드(1002)는 유연한 기판(예로서, 도 1-2의 유연한 기판(102) 또는 도 7의 유연한 기판(702))과 결합되거나 그의 일부일 수 있으며, 프로세서(1004) 또는 임의의 다른 IC 장치(예로서, 통신 칩(1006), 메모리 장치, 나침반 등)는 본 명세서에서 설명되는 바와 같은 하나 이상의 IC 장치(예로서, IC 장치(106a, 106b))일 수 있다. 본 명세서에서 설명되는 실시예에 따라 다른 적절한 구성이 구현될 수 있다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 그러한 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
다양한 구현에서, 컴퓨팅 장치(1000)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 재생기, 또는 디지털 비디오 레코더일 수 있다. 컴퓨팅 장치(1000)는 일부 실시예에서 유연한 모바일 컴퓨팅 장치일 수 있다. 일부 실시예에서, 컴퓨팅 장치의 유연한 IC 조립체는 사람에 의해 착용될 수 있다(예로서, 의류 또는 액세서리 내에 통합될 수 있다). 추가 구현에서, 컴퓨팅 장치(1000)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
예
다양한 실시예에 따르면, 본 발명은 기기(예로서, 상호접속 조립체)를 설명한다. 상호접속 조립체의 예 1은 평면을 정의하는 유연한 기판; 및 상기 유연한 기판 상에 배치되고, 집적 회로(IC) 장치의 전기 신호를 상기 평면과 동일 평면을 이루는 제1 방향으로 라우팅하도록 구성되는 파형 상호접속부를 포함하고, 상기 파형 상호접속부는 상기 제1 방향에 수직이고 상기 평면과 동일 평면을 이루는 제2 방향에서 파형 프로파일을 갖는다. 예 2는 예 1의 상호접속 조립체를 포함할 수 있고, 상기 파형 상호접속부는 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향에서 직선 프로파일을 갖는다. 예 3은 예 1의 상호접속 조립체를 포함할 수 있고, 상기 유연한 기판 및 상기 파형 상호접속부는 상기 제1 방향으로 신축되고/되거나 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향으로 만곡되도록 구성된다. 예 4는 예 1의 상호접속 조립체를 포함할 수 있고, 상기 파형 상호접속부는 상기 제2 방향에서 폭을 갖고, 상기 파형 프로파일은 반진폭을 갖고, 상기 폭 대 상기 반진폭의 비(폭/반진폭)는 1/2 이상이다. 예 5는 예 4의 상호접속 조립체를 포함할 수 있고, 상기 파형 상호접속부는 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향에서 두께를 갖고, 상기 반진폭 대 상기 두께의 비(반진폭/두께)는 10 이상이다. 예 6은 예 1-5 중 어느 한 예의 상호접속 조립체를 포함할 수 있고, 상기 파형 프로파일은 곡선 프로파일이다. 예 7은 예 1-5 중 어느 한 예의 상호접속 조립체를 포함할 수 있고, 상기 파형 상호접속부는 상기 제1 방향으로 상기 파형 상호접속부와 평행하게 연장하는 다수의 파형 상호접속부 중 하나이다. 예 8은 예 1-5 중 어느 한 예의 상호접속 조립체를 포함할 수 있고, 상기 파형 상호접속부는 금속을 포함하고, 상기 유연한 기판은 폴리머를 포함한다.
다양한 실시예에 따르면, 본 발명은 IC 조립체를 제조하는 방법을 설명한다. 방법의 예 9는 유연한 기판을 제공하는 단계 - 상기 유연한 기판은 평면을 정의함 -; 및 상기 유연한 기판 상에 파형 상호접속부를 형성하는 단계를 포함할 수 있고, 상기 파형 상호접속부는 집적 회로(IC) 장치의 전기 신호를 상기 평면과 동일 평면을 이루는 제1 방향으로 라우팅하도록 구성되고, 상기 파형 상호접속부는 상기 제1 방향에 수직이고 상기 평면과 동일 평면을 이루는 제2 방향에서 파형 프로파일을 갖는다. 예 10은 예 9의 방법을 포함할 수 있으며, 상기 파형 상호접속부를 형성하는 단계는 상기 유연한 기판의 표면 내에 파형 프로파일을 형성하는 단계; 및 상기 파형 프로파일 상에 금속을 증착하는 단계를 포함한다. 예 11은 예 10의 방법을 포함할 수 있고, 상기 파형 프로파일을 형성하는 단계는 인쇄, 성형 또는 리소그래피 프로세스를 이용하는 단계를 포함한다. 예 12는 예 9의 방법을 포함할 수 있고, 상기 파형 상호접속부를 덮도록 상기 유연한 기판 상에 패시베이션 층을 증착하는 단계를 더 포함한다. 예 13은 예 12의 방법을 포함할 수 있고, 상기 패시베이션 층을 증착하기 전에 상기 IC 장치를 상기 파형 상호접속부와 전기적으로 결합하는 단계를 더 포함하고, 상기 패시베이션 층을 증착하는 단계는 상기 IC 장치 상에 상기 패시베이션 층을 증착하는 단계를 포함한다. 예 14는 예 9의 방법을 포함할 수 있고, 상기 파형 상호접속부를 형성하는 단계는 상기 유연한 기판의 실질적으로 편평한 표면 상에 금속을 증착하는 단계; 및 상기 파형 프로파일을 생성하기 위해 상기 금속 및 상기 유연한 기판을 형상화하는 단계를 포함한다. 예 15는 예 14의 방법을 포함할 수 있고, 상기 금속은 상기 유연한 기판의 제2 면에 대향 배치되는 상기 유연한 기판의 제1 면 상에 증착되며, 상기 방법은 상기 유연한 기판 상에 상기 IC 장치를 실장하는 단계; 및 상기 파형 프로파일을 잠그도록 상기 유연한 기판의 상기 제1 면 및 상기 제2 면 상에 유연한 패시베이션 층을 증착하는 단계를 더 포함한다. 예 16은 예 9의 방법을 포함할 수 있고, 상기 유연한 기판은 제1 유연한 기판이고, 상기 방법은 제2 유연한 기판 내에 상기 IC 장치를 내장하는 단계; 상기 제1 기판을 상기 제2 기판과 결합하는 단계; 및 상기 파형 상호접속부와 상기 IC 장치 사이에 전기 접속을 형성하는 단계를 더 포함한다. 예 17은 예 16의 방법을 포함할 수 있고, 상기 전기 접속을 형성하는 단계는 기판 관통 상호접속을 형성하는 단계를 포함한다.
다양한 실시예에 따르면, 본 발명은 신축 또는 만곡 가능한 집적 회로(IC) 조립체를 설명한다. 신축 또는 만곡 가능한 IC 조립체의 예 18은 집적 회로(IC) 장치; 평면을 정의하는 유연한 기판; 및 상기 유연한 기판 상에 배치되고, 상기 IC 장치와 전기적으로 결합되어, 상기 IC 장치의 전기 신호를 상기 평면과 동일 평면을 이루는 제1 방향으로 라우팅하는 파형 상호접속부를 포함하며, 상기 파형 상호접속부는 상기 제1 방향에 수직이고 상기 평면과 동일 평면을 이루는 제2 방향에서 파형 프로파일을 갖는다. 예 19는 예 18의 IC 조립체를 포함할 수 있고, 상기 파형 상호접속부는 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향에서 직선 프로파일을 갖는다. 예 20은 예 18의 IC 조립체를 포함할 수 있고, 상기 IC 장치는 제1 IC 장치이고, 상기 IC 조립체는 상기 파형 상호접속부와 전기적으로 결합되는 제2 IC 장치를 더 포함하고, 상기 파형 상호접속부는 상기 제1 IC 장치와 상기 제2 IC 장치 사이에서 전기 신호를 라우팅하도록 구성된다. 예 21은 예 20의 IC 조립체를 포함할 수 있고, 상기 제1 IC 장치는 다이이고, 상기 제2 IC 장치는 센서이다. 예 22는 예 18의 IC 조립체를 포함할 수 있고, 상기 IC 장치는 상기 유연한 기판과 직접 결합되고, 상기 IC 조립체는 상기 파형 상호접속부 및 상기 IC 장치 상에 배치된 유연한 패시베이션 층을 더 포함한다. 예 23은 예 22의 IC 조립체를 포함할 수 있고, 상기 파형 상호접속부는 상기 유연한 기판의 제1 면 상에 배치되고, 상기 유연한 기판의 제2 면은 상기 파형 상호접속부의 상기 파형 프로파일에 대응하는 파형 프로파일을 가지며, 상기 제1 면은 상기 제1 면에 대향 배치된다. 예 24는 예 18의 IC 조립체를 포함할 수 있고, 상기 유연한 기판은 제1 유연한 기판이고, 상기 IC 장치는 상기 제1 유연한 기판과 결합되는 제2 유연한 기판 내에 내장되고, 상기 IC 장치는 상기 제1 유연한 기판 및 상기 제2 유연한 기판의 적어도 일부를 통해 연장하는 기판 관통 상호접속을 이용하여 상기 파형 상호접속부와 전기적으로 결합된다. 예 25는 예 18-24 중 어느 한 예의 IC 조립체를 포함할 수 있고, 상기 IC 조립체는 사람에 의해 착용될 수 있다.
다양한 실시예는 위에서 결합 형태(and)로 설명된 실시예의 대안(or) 실시예를 포함하는 전술한 실시예의 임의의 적절한 조합을 포함할 수 있다(예로서, "and"는 "and/or"일 수 있다). 더구나, 일부 실시예는 실행될 때 임의의 전술한 실시예의 액션을 유발하는 명령어를 저장한 하나 이상의 제조물(예로서, 비일시적 컴퓨터 판독 가능매체)을 포함할 수 있다. 더욱이, 일부 실시예는 전술한 실시예의 다양한 동작을 수행하기 위한 임의의 적절한 수단을 갖는 기기 또는 시스템을 포함할 수 있다.
요약서에서 설명되는 것을 포함하는 예시된 구현의 위의 설명은 포괄적이거나, 본 발명의 실시예를 개시되는 바로 그 형태로 한정하는 것을 의도하지 않는다. 본 명세서에서는 예시적인 목적을 위해 특정 구현 및 예가 설명되지만, 관련 분야의 기술자가 인식하듯이, 본 발명의 범위 내에서 다양한 등가적인 변경이 가능하다.
이러한 변경은 전술한 설명에 비추어 본 발명의 실시예에 대해 행해질 수 있다. 아래의 청구항에서 사용되는 용어는 본 발명의 다양한 실시예를 명세서 및 청구항에서 개시되는 특정 구현으로 한정하는 것으로 해석되지 않아야 한다. 오히려, 범위는 확립된 청구항 해석 원리에 따라 해석되어야 하는 아래의 청구항에 의해 전적으로 결정되어야 한다.

Claims (22)

  1. 상호접속 조립체로서,
    평면을 정의하는 유연한 기판(flexible substrate)과,
    상기 유연한 기판 상에 배치되고, 집적 회로(integrated circuit(IC)) 장치의 전기 신호를 상기 평면과 동일 평면을 이루는 제1 방향으로 라우팅하도록 구성되는 파형 상호접속부(wavy interconnect) - 상기 파형 상호접속부는, 상기 제1 방향에 수직이고 상기 평면과 동일 평면을 이루는 제2 방향에서 볼 때 파형 프로파일(wavy profile)을 가짐 - 와,
    상기 파형 상호접속부를 상기 IC 장치와 전기적으로 접속시키는 기판 관통 상호접속(through-substrate interconnect) - 상기 기판 관통 상호접속은 상기 유연한 기판의 적어도 일부를 통해 연장함 -
    을 포함하는
    상호접속 조립체.
  2. 제1항에 있어서,
    상기 파형 상호접속부는 상기 유연한 기판의 제1 면 상에 배치되고,
    상기 유연한 기판의 제2 면은 상기 파형 상호접속부의 상기 파형 프로파일과 대응하는 파형 프로파일을 갖고,
    상기 제2 면은 상기 제1 면에 대향하는
    상호접속 조립체.
  3. 제1항에 있어서,
    상기 파형 상호접속부는 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향에서 볼 때 직선 프로파일을 갖는
    상호접속 조립체.
  4. 제1항에 있어서,
    상기 유연한 기판 및 상기 파형 상호접속부는, 상기 제1 방향으로 신축(stretch)하는 것과, 상기 제 2 방향의 축 주위에서 만곡(bend)하는 것과, 상기 제1 방향 및 상기 제2 방향에 의해 정의된 평면에서 트위스트(twist)하는 것 중 적어도 어느 하나를 포함하는 변형이 가능하도록 구성되는
    상호접속 조립체.
  5. 제1항에 있어서,
    상기 파형 프로파일은 반진폭(semi-amplitude)을 갖고,
    상기 파형 상호접속부는 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향의 두께를 가지며,
    상기 반진폭 대 상기 두께의 비(반진폭/두께)는 10 이상인
    상호접속 조립체.
  6. 제1항에 있어서,
    상기 파형 상호접속부는 상기 제2 방향의 폭을 갖고,
    상기 파형 상호접속부는 상기 제 2 방향의 인접 파형 상호접속부들 간의 피치를 갖는 복수의 파형 상호접속부 중 하나이며,
    상기 폭 대 상기 피치의 비(폭/피치)는 1/2 이상인
    상호접속 조립체.
  7. 제1항에 있어서,
    상기 파형 프로파일은 곡선 프로파일(curved profile)인
    상호접속 조립체.
  8. 제1항에 있어서,
    상기 파형 상호접속부는 상기 제1 방향으로 상기 파형 상호접속부와 평행하게 연장하는 다수의 파형 상호접속부 중 하나인
    상호접속 조립체.
  9. 제1항에 있어서,
    상기 파형 상호접속부는 금속을 포함하고,
    상기 유연한 기판은 폴리머를 포함하는
    상호접속 조립체.
  10. 집적 회로(IC) 조립체를 제조하는 방법으로서,
    유연한 기판을 제공하는 단계 - 상기 유연한 기판은 평면을 정의함 - 와,
    상기 유연한 기판 상에 파형 상호접속부를 형성하는 단계
    를 포함하고,
    상기 파형 상호접속부는 집적 회로(IC) 장치의 전기 신호를 상기 평면과 동일 평면을 이루는 제1 방향으로 라우팅하도록 구성되고, 상기 파형 상호접속부는, 상기 제1 방향에 수직이고 상기 평면과 동일 평면을 이루는 제2 방향에서 볼 때 파형 프로파일을 갖되,
    상기 파형 상호접속부를 형성하는 단계는,
    상기 유연한 기판의 편평한 표면 상에 금속을 증착하는 단계와,
    상기 파형 프로파일을 생성하도록 상기 금속 및 상기 유연한 기판을 형상화(shaping)하는 단계
    를 포함하는
    집적 회로 조립체 제조 방법.
  11. 제10항에 있어서,
    상기 파형 상호접속부를 덮도록 상기 유연한 기판 상에 패시베이션 층을 증착하는 단계를 더 포함하는
    집적 회로 조립체 제조 방법.
  12. 제11항에 있어서,
    상기 패시베이션 층을 증착하기 전에 상기 IC 장치를 상기 파형 상호접속부와 전기적으로 결합하는 단계를 더 포함하고, 상기 패시베이션 층을 증착하는 단계는 상기 IC 장치 상에 상기 패시베이션 층을 증착하는 단계를 포함하는
    집적 회로 조립체 제조 방법.
  13. 제10항에 있어서,
    상기 금속은 상기 유연한 기판의 제2 면에 대향 배치되는 상기 유연한 기판의 제1 면 상에 증착되며, 상기 방법은
    상기 유연한 기판 상에 상기 IC 장치를 실장하는 단계와,
    상기 파형 프로파일을 잠그도록(lock) 상기 유연한 기판의 상기 제1 면 및 상기 제2 면 상에 유연한 패시베이션 층을 증착하는 단계
    를 더 포함하는
    집적 회로 조립체 제조 방법.
  14. 제10항에 있어서,
    상기 유연한 기판은 제1 유연한 기판이고, 상기 방법은
    제2 유연한 기판 내에 상기 IC 장치를 내장하는 단계와,
    상기 제1 유연한 기판을 상기 제2 유연한 기판과 결합하는 단계와,
    상기 파형 상호접속부와 상기 IC 장치 사이에 전기 접속을 형성하는 단계
    를 더 포함하는
    집적 회로 조립체 제조 방법.
  15. 제14항에 있어서,
    상기 전기 접속을 형성하는 단계는 기판 관통 상호접속(through-substrate interconnect)을 형성하는 단계를 포함하는
    집적 회로 조립체 제조 방법.
  16. 신축 또는 만곡 가능한 집적 회로(IC) 조립체로서,
    집적 회로(IC) 장치와,
    평면을 정의하는 유연한 기판과,
    상기 유연한 기판 상에 배치되고, 상기 IC 장치와 전기적으로 결합되어, 상기 IC 장치의 전기 신호를 상기 평면과 동일 평면을 이루는 제1 방향으로 라우팅하는 파형 상호접속부
    를 포함하고,
    상기 파형 상호접속부는, 상기 제1 방향에 수직이고 상기 평면과 동일 평면을 이루는 제2 방향에서 볼 때 파형 프로파일을 갖고,
    상기 유연한 기판은 제1 유연한 기판이고,
    상기 IC 장치는 상기 제1 유연한 기판과 결합되는 제2 유연한 기판 내에 내장되고,
    상기 IC 장치는 상기 제1 유연한 기판 및 상기 제2 유연한 기판의 적어도 일부를 통해 연장하는 기판 관통 상호접속(through-substrate interconnect)을 이용하여 상기 파형 상호접속부와 전기적으로 결합되는
    IC 조립체.
  17. 제16항에 있어서,
    상기 파형 상호접속부는 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향에서 볼 때 직선 프로파일을 갖는
    IC 조립체.
  18. 제16항에 있어서,
    상기 IC 장치는 제1 IC 장치이고, 상기 IC 조립체는
    상기 파형 상호접속부와 전기적으로 결합되는 제2 IC 장치
    를 더 포함하고,
    상기 파형 상호접속부는 상기 제1 IC 장치와 상기 제2 IC 장치 사이에서 전기 신호를 라우팅하도록 구성되는
    IC 조립체.
  19. 제18항에 있어서,
    상기 제1 IC 장치는 다이이고, 상기 제2 IC 장치는 센서인
    IC 조립체.
  20. 제16항에 있어서,
    상기 IC 장치는 상기 유연한 기판과 직접 결합되고, 상기 IC 조립체는
    상기 파형 상호접속부 및 상기 IC 장치 상에 배치된 유연한 패시베이션 층
    을 더 포함하는
    IC 조립체.
  21. 제20항에 있어서,
    상기 파형 상호접속부는 상기 유연한 기판의 제1 면 상에 배치되고,
    상기 유연한 기판의 제2 면은 상기 파형 상호접속부의 파형 프로파일에 대응하는 파형 프로파일을 갖고,
    상기 제2 면은 상기 제1 면에 대향 배치되는
    IC 조립체.
  22. 제16항에 있어서,
    상기 IC 조립체는 사람에 의해 착용될 수 있는
    IC 조립체.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10080290B2 (en) * 2015-11-17 2018-09-18 Intel Corporation Stretchable embedded electronic package
US20170344055A1 (en) * 2016-05-25 2017-11-30 Intel Corporation Structural brace for electronic circuit with stretchable substrate
US11605883B2 (en) 2017-07-28 2023-03-14 Samsung Electro-Mechanics Co., Ltd. Antenna module including a flexible substrate
EP3697181A4 (en) * 2017-10-12 2021-09-01 Dai Nippon Printing Co., Ltd. PRINTED CIRCUIT BOARD AND ITS MANUFACTURING PROCESS
EP3697179A4 (en) * 2017-10-12 2021-09-01 Dai Nippon Printing Co., Ltd. WIRING SUBSTRATE AND ITS MANUFACTURING PROCESS
EP3709775A4 (en) * 2017-11-07 2021-08-04 Dai Nippon Printing Co., Ltd. EXTENSIBLE CIRCUIT SUBSTRATE AND ARTICLE
CN107978578B (zh) * 2017-11-23 2020-02-21 中国科学院力学研究所 一种变线宽的柔性可拉伸导线及其制备方法
JP2019175993A (ja) * 2018-03-28 2019-10-10 富士通株式会社 電子機器
US11282717B2 (en) 2018-03-30 2022-03-22 Intel Corporation Micro-electronic package with substrate protrusion to facilitate dispense of underfill between a narrow die-to-die gap
JP2021524671A (ja) * 2018-05-21 2021-09-13 スリーエム イノベイティブ プロパティズ カンパニー 回路ダイを含む極薄でフレキシブルなデバイス
JP2022500874A (ja) * 2018-09-17 2022-01-04 スリーエム イノベイティブ プロパティズ カンパニー 伸縮性が向上した導電性トレースを含むフレキシブルデバイス
KR20200078176A (ko) * 2018-12-21 2020-07-01 엘지디스플레이 주식회사 스트레쳐블 표시장치
CN112312640B (zh) * 2019-07-30 2022-06-24 庆鼎精密电子（淮安）有限公司 可拉伸电路板及其制作方法
CN110393507B (zh) * 2019-08-01 2020-12-25 清华大学 柔性可延展电子器件的结构设计及其制造方法
JP7383928B2 (ja) * 2019-08-09 2023-11-21 大日本印刷株式会社 伸縮性デバイス
CN112645280A (zh) * 2020-12-30 2021-04-13 深圳清华大学研究院 一种射频开关的加工工艺
CN114171497B (zh) * 2021-11-30 2023-02-03 中国农业大学 可延展电子器件、柔性基底及其制作方法
CN115000020B (zh) * 2022-05-30 2024-05-14 福建华佳彩有限公司 一种可拉伸阵列基板制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040192082A1 (en) * 2003-03-28 2004-09-30 Sigurd Wagner Stretchable and elastic interconnects
JP2011233822A (ja) * 2010-04-30 2011-11-17 Nippon Mektron Ltd フレキシブル回路基板
US20120176764A1 (en) * 2009-06-29 2012-07-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Method for generating an electronic system, method for generating a freeform surface having such a system, and electronic system and freeform surfaces having such a system

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03220787A (ja) * 1990-01-26 1991-09-27 Yazaki Corp フレキシブル回路体とその製造方法
US6743982B2 (en) * 2000-11-29 2004-06-01 Xerox Corporation Stretchable interconnects using stress gradient films
US7265298B2 (en) * 2003-05-30 2007-09-04 The Regents Of The University Of California Serpentine and corduroy circuits to enhance the stretchability of a stretchable electronic device
US8217381B2 (en) * 2004-06-04 2012-07-10 The Board Of Trustees Of The University Of Illinois Controlled buckling structures in semiconductor interconnects and nanomembranes for stretchable electronics
TWI339087B (en) * 2007-04-18 2011-03-11 Ind Tech Res Inst Stretchable flexible printed circuit (fpc) and fabricating method thereof
TWI723953B (zh) * 2008-03-05 2021-04-11 美國伊利諾大學理事會 可延展且可折疊的電子裝置
JP6029262B2 (ja) 2011-04-26 2016-11-24 日本メクトロン株式会社 フレキシブル回路体
US9247637B2 (en) * 2012-06-11 2016-01-26 Mc10, Inc. Strain relief structures for stretchable interconnects
KR102042822B1 (ko) * 2012-09-24 2019-11-08 한국전자통신연구원 전자회로 및 그 제조방법
EP2906960A4 (en) 2012-10-09 2016-06-15 Mc10 Inc CONFORMING ELECTRONICS INTEGRATED WITH A DRESS
KR20140049314A (ko) * 2012-10-17 2014-04-25 한국전자통신연구원 신축성 전자 디바이스 및 그의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040192082A1 (en) * 2003-03-28 2004-09-30 Sigurd Wagner Stretchable and elastic interconnects
US20120176764A1 (en) * 2009-06-29 2012-07-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Method for generating an electronic system, method for generating a freeform surface having such a system, and electronic system and freeform surfaces having such a system
JP2011233822A (ja) * 2010-04-30 2011-11-17 Nippon Mektron Ltd フレキシブル回路基板

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