CN109979917A - 用于包括嵌入式互连桥的半导体封装的间距转换架构 - Google Patents

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B.P.彭梅查
R.斯瓦米纳坦
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Abstract

用于包括嵌入式互连桥的半导体封装的间距转换架构。各种实施例涉及半导体封装。该半导体封装包括第一管芯。第一管芯包括第一桥互连区。所述半导体封装进一步包括第二管芯。第二管芯包括第二桥互连区。半导体封装包括桥管芯。桥管芯包括连接到第一桥互连区的第一接触区域和连接到第二桥互连区的第二接触区域。在半导体封装中，第一桥互连区大于第二桥互连区。附加地，第一桥互连区和第二桥互连区中的每一个包括多个导电凸起。第一桥互连区的相邻凸起之间的平均间距大于第二桥互连区的相邻凸起之间的平均间距。

Description

用于包括嵌入式互连桥的半导体封装的间距转换架构
背景技术
封装上的高带宽互连在高性能计算方面正变得相关。英特尔®主导并开发的嵌入式多管芯互连桥（EMIB）是一种解决了该点并且促进了一种用于在单个封装上的异构管芯之间的非常高密度互连的较低成本且较简单的2.5D封装方法的器件。代替必须装入整个管芯复合体并且为全部顶部管芯利用“穿硅通孔”（TSV）来封装连接的昂贵的硅中介层（interposer），典型的EMIB包括嵌入在封装基板中的小型硅桥芯片，从而使得能够仅在需要之处诸如利用细线和间隔（FLS）迹线来实现非常高密度的管芯对管芯连接。

附图说明
在不一定按比例绘制的附图中，相同的附图标记贯穿若干个视图描述大体上类似的组件。具有不同字母后缀的相同附图标记代表大体上类似的组件的不同实例。附图一般借助于示例而非借助于限制来图示本文档中讨论的各种实施例。
图1是根据各种实施例的使用嵌入式互连桥（EMIBTM）架构的半导体封装的横截面图。
图2是根据各种实施例的封装的实施例的示意性顶视图。
图3是根据各种实施例的图2的封装的部分的示意性视图。
图4是根据各种实施例的图3的封装的部分的侧视图。
图5是根据各种实施例的包括桥管芯上的凸起（bump）的封装的另一实施例的示意性顶视图。
图6是根据各种实施例的电子系统的框图。
具体实施方式
现在将对所公开的主题的某些实施例做出详细参考，在随附各图中部分地图示了所公开的主题的示例。虽然将结合枚举的权利要求描述所公开的主题，但将理解的是，范例的主题不意图将权利要求限制成所公开的主题。
贯穿本文档，以范围格式表达的值应当以灵活的方式解释为不仅包括作为范围的界限而明确记载的数值，而且包括该范围内所涵盖的全部个体数值或子范围，如同每一个数值和子范围都被明确记载那样。例如，“大约0.1%到大约5%”或者“大约0.1%到5%”的范围应当被解释为包括不仅仅是大约0.1%到大约5%，而且在所指示的范围内的个体值（例如，1%、2%、3%和4%）和子范围（例如，0.1%到0.5%、1.1%到2.2%、3.3%到4.4%）。陈述“大约X到Y”与“大约X到大约Y”具有相同含义，除非另行指示的。同样地，陈述“大约X、Y或大约Z”与“大约X、大约Y或大约Z”具有相同含义，除非另行指示的。
在本文档中，术语“一”、“一个”或“该”被用来包括一个或多于一个，除非上下文明确另行指定。术语“或者”被用来指代非排他性的“或者”，除非另行指示的。陈述“A和B中的至少一个”与“A、B或者A和B”具有相同含义。此外，要理解的是，本文中所采用的并且没有另行定义的短语学或术语学仅为了描述的目的而非为了限制的目的。任何章节标题的使用意图辅助文档的阅读，并且不要被解释为是限制性的；与章节标题相关的信息可以在该特定章节之内或之外出现。
在本文中所描述的方法中，在不偏离本公开的原理的情况下可以以任何次序执行动作，除了在明确记载了时间或操作序列时之外。此外，指定的动作可以同时执行，除非明确的权利要求语言记载了它们被单独地执行。例如，进行X的要求保护的动作和进行Y的要求保护的动作可以在单个操作内同时进行，并且所得到的过程将落入要求保护的过程的文字范围内。
如本文中使用的术语“大约”可以允许值或范围上的一定程度的变化，例如，在陈述的值或陈述的范围界限的10%内、5%内、或1%内，并且包括确切陈述的值或范围。
如本文中使用的术语“大体上”指代大多数或大部分，如在至少大约50%、60%、70%、80%、90%、95%、96%、97%、98%、99%、99.5%、99.9%、99.99%或者至少大约99.999%或更多、或者100%内。
图1是使用嵌入式多管芯互连桥（EMIBTM）架构的半导体封装的横截面图。在一个示例中，封装10由基板12形成，该基板12显示至少部分嵌入的桥管芯28，该桥管芯28用作用于表面第一管芯14和第二管芯16的连通路径。第一管芯14和第二管芯16可以是顶部安装的有源或无源管芯。嵌入式桥管芯28可以是有源管芯或无源管芯。覆盖物18覆盖基板12以及管芯14和16。如在该示例中示出的，诸如冷却片之类的冷却解决方案22附接到覆盖物18的顶部。取决于特定实施例，可以使用各种各样不同的冷却解决方案22，诸如导电板、集成散热器、液体冷却、热管或散热片，如示出的那样。替换地，可以在没有冷却解决方案22以及甚至没有覆盖物18的情况下制造器件。
器件基板12可以包括用于在表面管芯14与16之间进行通信的内部低密度互连路由。基板12包括半导体材料（例如，硅、镓、铟、锗或其变形或组合）的嵌入式组件以及一个或多个绝缘层，诸如基于有机物的堆积（build up）膜、玻璃增强环氧树脂、诸如FR-4、聚四氟乙烯（特氟龙）、棉纸增强环氧树脂（CEM-3）、酚醛玻璃（G3）、纸酚醛（FR-1或FR-2）、聚酯玻璃（CEM-5）或者可以在印刷电路板（PCB）中使用的任何其他电介质层。可以使用无凸起堆积层过程（BBUL）或其他技术来制成基板12。BBUL过程包括围绕元件形成的一个或多个堆积层，该元件诸如高密度互连元件或桥管芯28或管芯14、16。诸如激光钻孔之类的微通孔形成过程可以在堆积层与管芯接合焊盘之间形成连接。可以使用高密度集成图案化技术形成堆积层。
管芯14、16可以是许多类型的管芯。在一个示例中，管芯14可以是存储器管芯，并且管芯16可以是中央处理单元（CPU）管芯。管芯的其他示例可以包括Wi-Fi发射器和全球定位系统。在一些示例中，两个管芯可以是相同的或者是不同的。其他示例可以包括多于两个管芯。管芯14和16可以通过C4凸起24和通孔26耦合到器件外的功率源（未示出）。虽然针对耦合到单个通孔26的每一个管芯14、16仅示出了一对C4凸起24，但是针对通过许多通孔26耦合的每一个管芯14、16可以存在许多连接点以将管芯14、16与器件连接以及连接到外部电路。总体封装10可以直接连接到印刷电路板（PCB）或者耦合到插槽，该插槽附接到诸如另一（PCB）之类的某个其他器件。
管芯14和16可以包括低密度互连焊盘39和42，诸如可以被用于功率、接地或其他电耦合。低密度互连焊盘42可以诸如通过低密度互连元件26电耦合到总线（未示出），该总线诸如功率、接地或数据总线。低密度互连焊盘42还可以电耦合到导电焊盘，诸如通过导电粘合剂（未示出）。该导电粘合剂可以是焊料（例如，焊膏）、电镀或微球，诸如被配置用于倒装器件互连（例如，可控塌陷器件连接（C4）互连）的微球。
嵌入在基板12内的是桥管芯28，其也被称为互连桥。桥管芯28由硅制成，并且具有二氧化硅表面。桥管芯28通过凸起或焊球30和32连接到CPU管芯16和存储器管芯14。桥内的互连层34制成在每一个管芯上的引脚或着陆盘（land）与另一个管芯14、16上的引脚或着陆盘之间的连接。以这种方式，CPU和存储器可以在封装10内传送数据和控制信息。
在一个示例中，如在图1中示出的，CPU管芯16具有第一桥互连区域41，其包括用于通过嵌入式桥管芯28连接到存储器管芯14的最接近存储器14的凸起32。CPU管芯16具有第二桥互连区域43，其包括用于与桥通孔连接的凸起43。凸起30和32可以包括任何导电金属，诸如铜、金、银、铝、锌、镍、黄铜、青铜、铁等。
桥管芯28包括至少部分在桥管芯28的顶部表面之上或之中的导电焊盘。该导电焊盘可以包括导电金属，诸如铜、金、银、铝、锌、镍、黄铜、青铜、铁等。桥管芯28包括接触区40和接触区49，其分别连接通孔30和32。
此外，在桥焊盘层35上面的功率轨36通过单独的功率通孔（未示出）接收来自器件外面的功率，并且将该功率提供给存储器管芯14和CPU管芯16。功率轨36可以由沉积在基板12上方的金属层形成。
在一个示例中，电介质层50可以形成在桥管芯28和基板12上方。电介质层50允许桥的放置和嵌入方面的尺寸变化，并且将全部互连区域电隔离。电介质层50可以由基于环氧的树脂形成，诸如双酚A、环氧树脂、双酚F环氧树脂、酚醛环氧树脂、脂肪族环氧树脂、缩水甘油胺环氧树脂以及缩水甘油胺环氧树脂，或者包括一个或多个末端环氧基团的任何其他树脂。在一些实施例中，电介质层50包括一个层，该层具有下述范围的厚度，该范围从大约5微米到大约50微米或大约15微米到45微米、或者从20微米到35微米或大约30、或者小于、等于或大于大约15微米、20微米、25微米、30微米、35微米、40微米或45微米。
在封装10的一些示例中，第一管芯14和第二管芯16可以相对于彼此在大小上不同。例如，第一管芯14和第二管芯16可以依据体积或表面面积中的至少一个而不同。在这些示例中，可能合期望的是具有凸起30和32相对于彼此的异构分布。通过异构，意味着相邻凸起30之间的平均间距（pitch）与相邻凸起32之间的平均间距不同。凸起的异构分布可以是依据第一桥互连区域41和第二桥互连区域43的表面面积的不同大小的结果。
图2是封装10的实施例的示意性顶视图，其示出了包括第一桥互连区41和互连焊盘39的第一管芯14；包括互连焊盘42、第二桥互连区43和分路区（breakout region）70的第二管芯16；以及桥管芯28（以轮廓示出）。没有示出个体凸起。
第一桥互连区41可以在下述范围内，该范围从第二桥互连区43的大约10倍到大约2倍、在第二桥互连区43的大约5倍到大约3倍，或者小于、等于或大于第二桥互连区43的大约2倍、2.5、3、3.5、4、4.5、5、5.5、6、6.5、7、7.5、8、8.5、9、9.5或大约10倍。为了通过桥管芯28在管芯14与16之间转换信号，借助于相对于凸起32之间的平均间距减小凸起30之间的平均间距来压缩凸起30。例如，第一桥互连区41的凸起32之间的平均间距可以在下述范围内，该范围从第二桥互连区43的相邻凸起30之间的平均间距的大约10倍到大约0.25倍、大约2倍到大约0.5倍，或者小于、等于或大于大约0.25倍、0.5、1、1.5、2、2.5、3、3.5、4、4.5、5、5.5、6、6.5、7、7.5、8、8.5、9、9.5或大约10倍。作为示例，区41的凸起32之间的平均间距可以在下述范围内，该范围从大约75微米到大约150微米，大约75微米到大约130微米，或者小于、等于或大于大约75微米、80、85、90、95、100、105、110、115、120、125、130、135、140、145或150微米。作为另外的示例，区43的凸起30之间的平均间距可以在下述范围内，该范围从大约20微米到大约70微米，大约30微米到大约65微米，或者小于、等于或大于大约20微米、25、30、35、40、45、50、55、60、65或大约70微米。
分路区70与第二桥互连区43直接相邻，并且至少部分地被桥管芯28环绕。分路区70包括位于管芯16的外部表面上的多个导电凸起。相对于凸起30，分路区70的相邻凸起24之间的间距可以在下述范围内，该范围从区43的相邻凸起30的间距的大约10倍到大约0.5倍、大约5倍到大约2倍，或者小于、等于或大于大约0.5、1、1.5、2、2.5、3、3.5、4、4.5、5、5.5、6、6.5、7、7.5、8、8.5、9、9.5或大约10倍。
分路区70可以允许通过桥管芯28路由来自管芯16的信号。通过减小第二互连区43相对于第一互连区41的大小而使得用以形成分路区70的能力是部分地可能的。即，在第二互连区43的外面但是与桥管芯28相接触的第二管芯16上可用的空间对于分路区70的凸起24是可用的。
图3是从图2中取得的封装10的部分75的示意性视图。图3是示出了包括凸起32的第一互连区41、包括凸起30的第二互连区43、包括凸起76的分路区70的顶视图。图3进一步示出了桥管芯28的组件，其包括连接到凸起76并且在桥管芯28的表面上暴露的输入端/输出端78。桥管芯28进一步包括VSS 80、VCC 82和连接凸起30和32的输入输出端84。图4是示出了输入/输出端78的路径的从图3取得的封装10的侧视图。
图5是另一示例封装10的示意性顶视图。封装10可以包括许多与关于图1-4所示出和描述的封装10的示例相同的特征。除了那些特征之外或者代替那些特征，桥管芯28可以包括位于管芯14与16之间的多个凸起86。凸起86可以附接到输入/输出端以在桥管芯28与任何其他组件之间直接发送或接收信号。
可以根据任何合适的方法来制造封装10。例如，可以通过在其上沉积导电金属前体（precursor）而在相应的互连区41、43和分路区70上形成凸起30、32和76。作为示例，前体可以包括电解铜。电解铜可以作为液体沉积并且在其上电镀。凸起可以在管芯14、16或28中的任一个的通孔上直接形成。凸起30、32和76可以通过焊接相应的凸起和传输线或通孔来连接到通孔或传输线。
图6图示了根据本发明的实施例的系统级示图。例如，图6描绘了包括封装10的电子设备（例如，系统）的示例；包括图6来示出针对本主题的较高级设备应用的示例。在实施例中，系统600包括但不限于台式计算机、膝上型计算机、上网本、平板设备、笔记本计算机、个人数字助理（PDA）、服务器、工作站、蜂窝电话、移动计算设备、智能电话、互联网电器或任何其他类型的计算设备。在一些实施例中，系统600是片上系统（SOC）系统。
在实施例中，处理器610具有一个或多个处理核612和612N，其中612N代表处理器610内部的第N个处理器核，其中N是正整数。在实施例中，系统600包括多个处理器，该多个处理器包括610和605，其中处理器605具有与处理器610的逻辑类似或相同的逻辑。在一些实施例中，处理器核612包括但不限于取指指令的预取逻辑、解码指令的解码逻辑、执行指令的执行逻辑等等。在一些实施例中，处理器610具有高速缓存用于系统600的指令和/或数据的高速缓存存储器616。高速缓存存储器616可以被组织成分级结构，该分级结构包括高速缓存存储器的一个或多个层级。
在一些实施例中，处理器610包括存储器控制器614，其可操作成实行功能，该功能使得处理器610能够访问存储器630并且与存储器630通信，该存储器630包括易失性存储器632和/或非易失性存储器634。在一些实施例中，处理器610与存储器630和芯片组620耦合。处理器610还可以耦合到无线天线678以与被配置成发射和/或接收无线信号的任何设备通信。在实施例中，无线天线678根据但不限于下述标准进行操作：IEEE 802.11标准及其相关族、家用插头AV（HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议。
在一些实施例中，易失性存储器632包括但不限于同步动态随机存取存储器（SDRAM）、动态随机存取存储器（DRAM）、RAMBUS动态随机存取存储器（RDRAM）和/或任何其他类型的随机存取存储器设备。非易失性存储器634包括但不限于闪速存储器、相变存储器（PCM）、只读存储器（ROM）、电可擦除可编程只读存储器（EEPROM）或任何其他类型的非易失性存储器设备。
存储器630存储要由处理器610执行的指令和信息。在实施例中，存储器630还可以在处理器610执行指令的同时存储临时变量或其他中间信息。在图示的实施例中，芯片组620经由点对点（PtP或P-P）接口617和622与处理器610连接。芯片组620使得处理器610能够连接到系统600中的其他元件。在本发明的一些实施例中，接口617和622根据PtP通信协议（诸如英特尔®快速路径互连（QPI）等等）进行操作。在其他实施例中，可以使用不同的互连。
在一些实施例中，芯片组620可操作成与处理器610、605N、显示设备640和其他设备672、676、674、660、662、664、666、677等通信。芯片组620还可以耦合到无线天线678以与被配置成发射和/或接收无线信号的任何设备通信。
芯片组620经由接口626连接到显示设备640。显示设备640可以是例如液晶显示器（LCD）、等离子体显示器、阴极射线管（CRT）显示器或任何其他形式的视觉显示设备640。在本发明的一些实施例中，处理器610和芯片组620并入到单个SOC中。此外，芯片组620连接到一个或多个总线650和655，该一个或多个总线650和655使各种元件674、660、662、664和666互连。总线650和655可以经由总线桥672互连在一起。在实施例中，芯片组620经由接口624和/或626与非易失性存储器660、（一个或多个）大容量存储设备662、键盘/鼠标664和网络接口666、智能TV 676、消费者电子设备677等耦合。
在实施例中，大容量存储设备662包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪速存储器驱动器或任何其他形式的计算机数据存储介质。在实施例中，通过任何类型的公知网络接口标准实现网络接口666，该网络接口标准包括但不限于，以太网接口、通用串行总线（USB）接口、外围组件互连（PCI）快速接口、无线接口和/或任何其他适合类型的接口。在实施例中，无线接口根据但不限于下述标准进行操作：IEEE 802.11标准及其相关族、家用插头AV（HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议。
虽然图6中示出的模块被描绘为系统600内的单独的块，但是由这些块中的一些实行的功能可以集成在单个半导体电路内，或者可以使用两个或更多个单独的集成电路实现。例如，尽管高速缓存存储器616被描绘为处理器610内的单独的块，但是高速缓存存储器616（或高速缓存存储器616的所选方面）可以被合并到处理核612中。
已经被采用的术语和表达被用作描述的术语而非限制的术语，并且在使用这样的术语和表达时不意图排除所示出和描述的特征或其部分的任何等同物，而是意识到在本公开的实施例的范围内，各种修改是可能的。因此，应当理解的是，尽管已经通过特定实施例和可选特征具体公开了当前的公开内容，但是本领域普通技术人员可以诉诸本文中所公开的概念的修改和变型，并且这样的修改和变型被视为在本公开的实施例的范围内。
存在许多使用封装10的原因，包括以下非限制性原因。例如，根据各种实施例，管芯14和16可以相对于彼此在大小上不同。改变凸起32和32相对于彼此的间距可以有助于确保维持了信号通过桥管芯28的可靠传输。附加地，与第一互连区41相比，第二互连区43的经减小的大小在管芯16上创建了空间以允许分路区70位于其上。根据一些实施例，分路区70可以允许来自管芯16、或者分路区70位于其上的任何其他管芯的信号的直接路由，通过桥管芯28直接路由到外部组件。根据一些实施例，分路区70或凸起76的存在可以允许对要通过桥管芯28直接发送的信号进行测试或调试。
根据一些实施例，在先前的设计中，在相邻凸起之间具有较小间距的管芯之间的凸起间距失配导致了相对于桥管芯的凸起的间距不相关的（例如，在间距上不同的）凸起。然而，根据一些实施例，使第一或第二管芯14和16的凸起之间的间距与桥管芯28的间距同步可以释放桥管芯28上的表面区域，可以利用该表面区域以使信号经由桥上路由逃逸到封装10的表面层以有效地利用表面区域。
附加实施例
实施例1提供了一种半导体封装，其包括：
第一管芯，其包括第一桥互连区；
第二管芯，其包括第二桥互连区；
桥管芯，其包括连接到第一桥互连区的第一接触区域和连接到第二桥互连区的第二接触区域，其中
第一桥互连区大于第二桥互连区；
第一桥互连区和第二桥互连区中的每一个包括多个导电凸起；以及
第一桥互连区的相邻凸起之间的平均间距大于第二桥互连区的相邻凸起之间的平均间距。
实施例2提供了实施例1的半导体封装，进一步包括基板，其中第一管芯、第二管芯和桥管芯中的至少一个至少部分地嵌入其中。
实施例3提供了实施例1或2中的任一个的半导体封装，其中第一管芯、第二管芯和桥管芯中的至少一个包括硅。
实施例4提供了实施例1-3中的任一个的半导体封装，其中从中央处理单元、闪速存储器、Wi-Fi发射器和全球定位系统中独立地挑选第一管芯和第二管芯中的至少一个。
实施例5提供了实施例1-4中的任一个的半导体封装，其中第一桥互连区的凸起之间的平均间距在第二桥互连区的相邻凸起之间的平均间距的从大约10倍到大约0.25倍的范围内。
实施例6提供了实施例1-5中的任一个的半导体封装，其中第一桥互连区的凸起之间的平均间距在第二桥互连区的相邻凸起之间的平均间距的从大约2倍到大约0.5倍的范围内。
实施例7提供了实施例1-6中的任一个的半导体封装，其中第一桥互连区的凸起之间的平均间距在从大约75微米到大约150微米的范围内。
实施例8提供了实施例1-7中的任一个的半导体封装，其中第一桥互连区的凸起之间的平均间距在从大约75微米到大约130微米的范围内。
实施例9提供了实施例1-8中的任一个的半导体封装，其中第二桥互连区的凸起之间的平均间距在从大约20微米到大约70微米的范围内。
实施例10提供了实施例1-9中的任一个的半导体封装，其中第二桥互连区的凸起之间的平均间距在从大约30微米到大约65微米的范围内。
实施例11提供了实施例1-10中的任一个的半导体封装，其中第一管芯依据表面面积和体积中的至少一个大于第二管芯。
实施例12提供了实施例1-11中的任一个的半导体封装，其中第一桥互连区和第二桥互连区中的至少一个的导电凸起包括铜。
实施例13提供了实施例1-12中的任一个的半导体封装，其中第一桥互连区在第二桥互连区的从大约10倍到大约0.5倍的范围内。
实施例14提供了实施例1-13中的任一个的半导体封装，其中第一桥互连区在第二桥互连区的从大约5倍到大约2倍的范围内。
实施例15提供了实施例1-14中的任一个的半导体封装，其中第二管芯进一步包括第一分路区，该第一分路区包括在第一位置处邻近第二互连区定位的多个导电凸起。
实施例16提供了实施例15的半导体封装，其中第二管芯进一步包括第二分路区，该第二分路区包括在第二位置处邻近第二互连区定位的多个导电凸起。
实施例17提供了实施例15或16中的任一个的半导体封装，其中第一分路区和第二分路区中的至少一个至少部分地被桥管芯环绕。
实施例18提供了实施例15-17中的任一个的半导体封装，进一步包括多个的输入端和输出端中的至少一个，该输入端和输出端连接到第一分路区和第二分路区中的至少一个的导电凸起。
实施例19提供了实施例15-18中的任一个的半导体封装，其中第一分路区和第二分路区中的至少一个的相邻凸起之间的间距在第二互连区的相邻凸起的间距的从大约10倍到大约0.5倍的范围内。
实施例20提供了实施例15-19中的任一个的半导体封装，其中第一分路区和第二分路区中的至少一个的相邻凸起之间的间距在第二互连区的相邻凸起的间距的从大约5倍到大约2倍的范围内。
实施例21提供了实施例1-20中的任一个的半导体封装，进一步包括在第一管芯与第二管芯之间的位置处位于桥管芯上的多个导电凸起。
实施例22提供了实施例21的半导体封装，其中桥的相邻导电凸起之间的间距可以在从大约1 mm到大约5 mm的范围内。
实施例23提供了一种半导体封装，其包括：
第一管芯，其包括第一桥互连区；
第二管芯，其包括第二桥互连区；
桥管芯，其包括连接到第一桥互连区的第一接触区域和连接到第二桥互连区的第二接触区域，其中
第一桥互连区大于第二桥互连区；
第一管芯依据表面面积和体积中的至少一个大于第二管芯。
第一桥互连区和第二桥互连区中的每一个包括多个导电凸起；以及
第一桥互连区的凸起之间的平均间距在第二桥互连区的相邻凸起之间的平均间距的从大约10倍到大约0.25倍的范围内。
实施例24提供了实施例23的半导体封装，进一步包括基板，其中第一管芯、第二管芯和桥管芯中的至少一个至少部分地嵌入其中。
实施例25提供了实施例23或24中的任一个的半导体封装，其中第一管芯、第二管芯和桥管芯中的至少一个包括硅。
实施例26提供了实施例23-25中的任一个的半导体封装，其中从中央处理单元、闪速存储器、Wi-Fi发射器和全球定位系统中独立地挑选第一管芯和第二管芯中的至少一个。
实施例27提供了实施例23-26中的任一个的半导体封装，其中第一桥互连区的凸起之间的平均间距在第二桥互连区的相邻凸起之间的平均间距的从大约2倍到大约0.5倍的范围内。
实施例28提供了实施例23-27中的任一个的半导体封装，其中第一桥互连区的凸起之间的平均间距在从大约75微米到大约50微米的范围内。
实施例29提供了实施例23-28中的任一个的半导体封装，其中第一桥互连区的凸起之间的平均间距在从大约75微米到大约130微米的范围内。
实施例30提供了实施例23-29中的任一个的半导体封装，其中第二桥互连区的凸起之间的平均间距在从大约20微米到大约70微米的范围内。
实施例31提供了实施例23-30中的任一个的半导体封装，其中第二桥互连区的凸起之间的平均间距在从大约30微米到大约65微米的范围内。
实施例32提供了实施例23-31中的任一个的半导体封装，其中第一桥互连区和第二桥互连区中的至少一个的导电凸起包括铜。
实施例33提供了实施例23-32中的任一个的半导体封装，其中第一桥互连区在第二桥互连区的从大约10倍到大约0.5倍的范围内。
实施例34提供了实施例23-33中的任一个的半导体封装，其中第一桥互连区在第二桥互连区的从大约5倍到大约2倍的范围内。
实施例35提供了实施例23-34中的任一个的半导体封装，其中第二管芯进一步包括第一分路区，该第一分路区包括在第一位置处邻近第二互连区定位的多个导电凸起。
实施例36提供了实施例23的半导体封装，其中第二管芯进一步包括第二分路区，该第二分路区包括在第二位置处邻近第二互连区定位的多个导电凸起。
实施例37提供了实施例35或36中的任一个的半导体封装，其中第一分路区和第二分路区中的至少一个至少部分地被桥管芯环绕。
实施例38提供了实施例35-37中的任一个的半导体封装，进一步包括多个的输入端和输出端中的至少一个，该输入端和输出端连接到第一分路区和第二分路区中的至少一个的导电凸起。
实施例39提供了实施例35-38中的任一个的半导体封装，其中第一分路区和第二分路区中的至少一个的相邻凸起之间的间距在第二互连区的相邻凸起的间距的从大约10倍到大约0.5倍的范围内。
实施例40提供了实施例35-39中的任一个的半导体封装，其中第一分路区和第二分路区中的至少一个的相邻凸起之间的间距在第二互连区的相邻凸起的间距的从大约5倍到大约2倍的范围内。
实施例41提供了实施例23-40中的任一个的半导体封装，进一步包括在第一管芯与第二管芯之间的位置处位于桥上的多个导电凸起。
实施例42提供了实施例41的半导体封装，其中桥的相邻导电凸起之间的间距可以在从大约1 mm到大约5 mm的范围内。
实施例43提供了一种制成半导体封装的方法，该方法包括：
沿第一桥互连区将第一管芯连接到桥管芯；
沿第二桥互连区将第二管芯连接到桥管芯；其中
第一桥互连区大于第二桥互连区；
第一桥互连区和第二桥互连区中的每一个包括多个导电凸起；以及
第一桥互连区的相邻凸起之间的平均间距大于第二桥互连区的相邻凸起之间的平均间距。
实施例44提供了实施例43的方法，进一步包括将第一管芯、第二管芯和桥管芯中的至少一个至少部分地嵌入在基板中。
实施例45提供了实施例43或44中的任一个的半导体封装，其中第一管芯、第二管芯和桥管芯中的至少一个包括硅。
实施例46提供了实施例43-45中的任一个的半导体封装，其中从中央处理单元、闪速存储器、Wi-Fi发射器和全球定位系统中独立地挑选第一管芯和第二管芯中的至少一个。
实施例47提供了实施例43-46中的任一个的半导体封装，其中第一桥互连区的凸起之间的平均间距在第二桥互连区的相邻凸起之间的平均间距的从大约10倍到大约0.25倍的范围内。
实施例48提供了实施例43-47中的任一个的半导体封装，其中第一桥互连区的凸起之间的平均间距在第二桥互连区的相邻凸起之间的平均间距的从大约2倍到大约0.5倍的范围内。
实施例49提供了实施例43-48中的任一个的半导体封装，其中第一桥互连区的凸起之间的平均间距在从大约75微米到大约150微米的范围内。
实施例50提供了实施例43-49中的任一个的半导体封装，其中第一桥互连区的凸起之间的平均间距在从大约75微米到大约130微米的范围内。
实施例51提供了实施例43-50中的任一个的半导体封装，其中第二桥互连区的凸起之间的平均间距在从大约20微米到大约70微米的范围内。
实施例52提供了实施例43-51中的任一个的半导体封装，其中第二桥互连区的凸起之间的平均间距在从大约30微米到大约65微米的范围内。
实施例53提供了实施例43-52中的任一个的半导体封装，其中第一管芯依据表面面积和体积中的至少一个大于第二管芯。
实施例54提供了实施例43-53中的任一个的半导体封装，其中第一桥互连区和第二桥互连区中的至少一个的导电凸起包括铜。
实施例55提供了实施例43-54中的任一个的半导体封装，其中第一桥互连区在第二桥互连区的从大约10倍到大约0.5倍的范围内。
实施例56提供了实施例43-55中的任一个的半导体封装，其中第一桥互连区在第二桥互连区的从大约5倍到大约2倍的范围内。
实施例57提供了实施例43-56中的任一个的半导体封装，其中第二管芯进一步包括第一分路区，该第一分路区包括在第一位置处邻近第二互连区定位的多个导电凸起。
实施例58提供了实施例57的半导体封装，其中第二管芯进一步包括第二分路区，该第二分路区包括在第二位置处邻近第二互连区定位的多个导电凸起。
实施例59提供了实施例57或58中的任一个的半导体封装，其中第一分路区和第二分路区中的至少一个至少部分地被桥管芯环绕。
实施例60提供了实施例57-59中的任一个的半导体封装，进一步包括多个的输入端和输出端中的至少一个，该输入端和输出端连接到第一分路区和第二分路区中的至少一个的导电凸起。
实施例61提供了实施例57-60中的任一个的半导体封装，其中第一分路区和第二分路区中的至少一个的相邻凸起之间的间距在第二互连区的相邻凸起的间距的从大约10倍到大约0.5倍的范围内。
实施例62提供了实施例57-61中的任一个的半导体封装，其中第一分路区和第二分路区中的至少一个的相邻凸起之间的间距在第二互连区的相邻凸起的间距的从大约5倍到大约2倍的范围内。
实施例63提供了实施例43-62中的任一个的半导体封装，进一步包括在第一管芯和第二管芯之间的位置处位于桥上的多个导电凸起。
实施例64提供了实施例63的半导体封装，其中桥的相邻导电凸起之间的间距可以在从大约1 mm到大约5 mm的范围内。

Claims (25)

1.一种半导体封装，其包括：
第一管芯，其包括第一桥互连区；
第二管芯，其包括第二桥互连区；
桥管芯，其包括连接到所述第一桥互连区的第一接触区域和连接到所述第二桥互连区的第二接触区域，其中
所述第一桥互连区大于所述第二桥互连区；
所述第一桥互连区和所述第二桥互连区中的每一个包括多个导电凸起；以及
所述第一桥互连区的相邻凸起之间的平均间距大于所述第二桥互连区的相邻凸起之间的平均间距。
2.根据权利要求1所述的半导体封装，其中从中央处理单元、闪速存储器、Wi-Fi发射器和全球定位系统中独立地挑选所述第一管芯和所述第二管芯中的至少一个。
3.根据权利要求1或2中任一项所述的半导体封装，其中所述第一桥互连区的凸起之间的平均间距在所述第二桥互连区的相邻凸起之间的平均间距的从大约10倍到大约0.25倍的范围内。
4.根据权利要求1-3中任一项所述的半导体封装，其中所述第一桥互连区的凸起之间的平均间距在从大约75微米到大约150微米的范围内。
5.根据权利要求1-4中任一项所述的半导体封装，其中所述第二桥互连区的凸起之间的平均间距在从大约20微米到大约70微米的范围内。
6.根据权利要求1-5中任一项所述的半导体封装，其中所述第一管芯依据表面面积和体积中的至少一个大于所述第二管芯。
7.根据权利要求1-6中任一项所述的半导体封装，其中第二管芯进一步包括第一分路区，所述第一分路区包括在第一位置处邻近所述第二互连区定位的多个导电凸起。
8.根据权利要求7所述的半导体封装，其中所述第一分路区和所述第二分路区中的至少一个的相邻凸起之间的间距在所述第二互连区的相邻凸起的间距的从大约10倍到大约0.5倍的范围内。
9.一种半导体封装，其包括：
第一管芯，其包括第一桥互连区；
第二管芯，其包括第二桥互连区；
桥管芯，其包括连接到所述第一桥互连区的第一接触区域和连接到所述第二桥互连区的第二接触区域，其中
所述第一桥互连区大于所述第二桥互连区；
所述第一管芯依据表面面积和体积中的至少一个大于所述第二管芯；
所述第一桥互连区和所述第二桥互连区中的每一个包括多个导电凸起；以及
所述第一桥互连区的凸起之间的平均间距在所述第二桥互连区的相邻凸起之间的平均间距的从大约10倍到大约0.25倍的范围内。
10.根据权利要求9所述的半导体封装，其中所述第一桥互连区的凸起之间的平均间距在所述第二桥互连区的相邻凸起之间的平均间距的从大约2倍到大约0.5倍的范围内。
11.根据权利要求9或10中任一项所述的半导体封装，其中所述第一桥互连区和所述第二桥互连区中的至少一个的导电凸起包括铜。
12.根据权利要求9-11中任一项所述的半导体封装，其中所述第一桥互连区在所述第二桥互连区的从大约10倍到大约0.5倍的范围内。
13.根据权利要求9-12中任一项所述的半导体封装，其中所述第一桥互连区在所述第二桥互连区的从大约5倍到大约2倍的范围内。
14.根据权利要求9-13中任一项所述的半导体封装，其中所述第二管芯进一步包括第一分路区，所述第一分路区包括在第一位置处邻近所述第二互连区定位的多个导电凸起。
15.根据权利要求14所述的半导体封装，其中所述第二管芯进一步包括第二分路区，所述第二分路区包括在第二位置处邻近所述第二互连区定位的多个导电凸起。
16.一种制成半导体封装的方法，所述方法包括：
沿第一桥互连区将第一管芯连接到桥管芯；
沿第二桥互连区将第二管芯连接到所述桥管芯；其中
所述第一桥互连区大于所述第二桥互连区；
所述第一桥互连区和所述第二桥互连区中的每一个包括多个导电凸起；以及
所述第一桥互连区的相邻凸起之间的平均间距大于所述第二桥互连区的相邻凸起之间的平均间距。
17.根据权利要求16所述的方法，进一步包括将所述第一管芯、所述第二管芯和所述桥管芯中的至少一个至少部分地嵌入在基板中。
18.根据权利要求16所述的方法，其中所述第一桥互连区的凸起之间的平均间距在所述第二桥互连区的相邻凸起之间的平均间距的从大约10倍到大约0.25倍的范围内。
19.根据权利要求16-18中任一项所述的方法，其中所述第一接触区域的凸起之间的平均间距在所述第二桥互连区的相邻凸起之间的平均间距的从大约2倍到大约0.5倍的范围内。
20.根据权利要求16-19中任一项所述的方法，其中所述第一接触区域的凸起之间的平均间距在从大约75微米到大约150微米的范围内。
21.根据权利要求16-20中任一项所述的方法，其中所述第一接触区域的凸起之间的平均间距在从大约75微米到大约130微米的范围内。
22.根据权利要求16-21中任一项所述的方法，其中所述第二接触区域的凸起之间的平均间距在从大约20微米到大约70微米的范围内。
23.根据权利要求16-22中任一项所述的方法，其中所述第一管芯依据表面面积和体积中的至少一个大于所述第二管芯。
24.根据权利要求16-23中任一项所述的方法，进一步包括在所述第一管芯和所述第二管芯之间的位置处位于桥上的多个导电凸起。
25.根据权利要求16-24中任一项所述的方法，其中所述第一管芯依据表面面积和体积中的至少一个大于所述第二管芯。
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