KR20180023572A - 표시장치 - Google Patents

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Abstract

본 발명에 의한 표시장치는 기판 및 회로 소자를 포함한다. 기판은 표시 영역과 패드부를 갖는다. 표시 영역은 입력 영상을 구현한다. 패드부는 표시 영역 외측에 정의된다. 패드부에는, 단차를 갖도록 서로 교번하는 철(凸)부와 요(凹)부가 정의된다. 회로 소자는, 패드부에 접합되며, 요부에 인입되는 범프를 갖는다. 패드부는 하부 패드 전극, 제1 절연층, 및 상부 패드 전극을 포함한다. 하부 패드 전극은 표시 영역으로부터 연장된 신호라인과 전기적으로 연결된다. 제1 절연층은 하부 패드 전극 상에서, 철부에 배치된다. 상부 패드 전극은 제1 절연층 상에서, 제1 절연층을 관통하는 제1 콘택홀을 통해 하부 패드 전극과 연결되며, 요부의 적어도 일부에까지 연장 배치된다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기발광 다이오드 표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
그 중 유기발광 다이오드 표시장치는 자발광소자이기 때문에 백라이트가 필요한 액정표시장치에 비하여 소비전력이 낮고, 더 얇게 제작될 수 있다. 또한, 유기 발광 다이오드 표시장치는 시야각이 넓고 응답속도가 빠른 장점이 있다. 유기 발광 다이오드 표시장치는 대화면 양산 기술 수준까지 공정 기술이 발전되어 액정표시장치와 경쟁하면서 시장을 확대하고 있다.
유기발광 다이오드 표시장치의 픽셀들은 자발광 소자인 유기발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함한다. 유기발광 다이오드 표시장치는 발광재료의 종류, 발광방식, 발광구조, 구동방식 등에 따라 다양하게 나뉠 수 있다. 유기발광 다이오드 표시장치는 발광방식에 따라 형광발광, 인광발광으로 나뉠 수 있고, 발광구조에 따라 전면발광(Top Emission) 구조와 배면발광 (Bottom Emission) 구조로 나뉠 수 있다. 또한, 유기발광 다이오드 표시장치는 구동방식에 따라 PMOLED(Passive Matrix OLED)와 AMOLED(Active Matrix OLED)로 나뉠 수 있다.
표시장치는 표시패널에 데이터 라인들에 데이터 신호를 공급하고, 데이터신호에 동기되는 게이트 신호를 공급하는 구동 IC(integrated circuit)들을 포함한다. IC들을 표시패널에 연결하는 방식으로, IC가 실장된 연성필름을 표시 패널에 접합하는 COF(Chip on film) 방식, IC를 기판 상에 직접 실장하는 COG(Chip On Glass) 방식 등이 알려져있다.
표시패널에 IC를 연결하기 위해서는, 먼저 이방성도전필름(Anisotropic Conductive Film)을 사이에 두고, 표시패널에 구비된 패드들과 연성필름에 구비된 범프를 정렬시킨다. 이후, 대응되는 패드와 범프가 전기적으로 연결되도록, 탭(Tap) 본딩(bonding) 공정을 수행하여 표시 패널의 패드부와 연성필름을 상호 압착시킨다.
탭 본딩 공정 시, 이방성 도전필름을 구성하는 도전볼들은 유동성을 갖기 때문에, 패드와 범프 사이에 위치하지 않고 외측으로 이동할 수 있다 이에 따라, 대응되는 패드와 범프가 전기적으로 연결되지 않는 불량이 발생할 수 있다. 또한, 탭 본딩 공정 시 제공되는 열에 의해 연성 필름에 변형이 발생할 수 있고, 연성필름의 변형에 의해 범프의 위치가 시프트될 수 있다. 이 경우, 범프가 정해진 위치에 배열될 수 없기 때문에, 대응되는 패드와 범프가 전기적으로 연결되지 않는 불량이 발생할 수 있다.
본 발명의 목적은 패드들과 범프들 사이의 얼라인이 용이한 표시장치를 제공하는 데 있다.
본 발명에 의한 표시장치는 기판 및 회로 소자를 포함한다. 기판은 표시 영역과 패드부를 갖는다. 표시 영역은 입력 영상을 구현한다. 패드부는 표시 영역 외측에 정의된다. 패드부에는, 단차를 갖도록 서로 교번하는 철(凸)부와 요(凹)부가 정의된다. 회로 소자는, 패드부에 접합되며, 요부에 인입되는 범프를 갖는다. 패드부는 하부 패드 전극, 제1 절연층, 및 상부 패드 전극을 포함한다. 하부 패드 전극은 표시 영역으로부터 연장된 신호라인과 전기적으로 연결된다. 제1 절연층은 하부 패드 전극 상에서, 철부에 배치된다. 상부 패드 전극은 제1 절연층 상에서, 제1 절연층을 관통하는 제1 콘택홀을 통해 하부 패드 전극과 연결되며, 요부의 적어도 일부에까지 연장 배치된다.
본 발명에 의한 표시장치는 기판 및 회로 소자를 포함한다. 기판은 표시 영역과 패드부를 갖는다. 표시 영역은 입력 영상을 구현한다. 패드부는 표시 영역 외측에 정의된다. 패드부에는, 단차를 갖도록 서로 교번하는 철부와 요부가 정의된다. 회로 소자는, 패드부에 접합되며, 요부에 인입되는 범프를 갖는다. 패드부는 하부 패드 전극, 제1 절연층, 상부 패드 전극, 및 제2 절연층을 포함한다. 하부 패드 전극은 표시 영역으로부터 연장된 신호라인과 전기적으로 연결된다. 제1 절연층은 하부 패드 전극을 덮는다. 상부 패드 전극은 제1 절연층 상에서, 제1 절연층을 관통하는 제1 콘택홀을 통해 하부 패드 전극과 연결되며, 요부의 적어도 일부에까지 연장 배치된다. 제2 절연층은 상부 패드 전극 상에서, 철부에 배치되며, 요부에서 상부 패드 전극을 노출시킨다.
본 발명은 패드부에 범프가 인입될 수 있는 요부를 구비함으로써, 패드와 범프의 얼라인이 용이하고, 외부 환경 변화에 기인한 콘택 불량을 방지할 수 있는 표시장치를 제공할 수 있다. 또한, 본 발명은 패드들과 범프 사이의 콘택 불량을 방지함으로써, 제품 신뢰성 및 안정성을 확보할 수 있는 표시장치를 제공할 수 있다.
도 1은 유기발광 표시장치의 개략적인 블록도이다.
도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도이다.
도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도이다.
도 4는 본 발명에 따른 유기발광 표시장치를 나타낸 평면도이다.
도 5는 제1 실시예에 따른 유기발광 표시장치의 서브픽셀을 나타낸 단면도이다.
도 6은 제1 실시예에 따른 게이트 패드부를 확대한 평면도이다.
도 7은 도 6의 절취선 I-I'에 따라 절취한 단면도이다.
도 8은 도 6의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면도이다.
도 9는 제1 실시예에 따른 데이터 패드부를 확대한 평면도이다.
도 10은 도 9의 절취선 Ⅲ-Ⅲ'에 따라 절취한 단면도이다.
도 11은 도 9의 절취선 Ⅳ-Ⅳ'에 따라 절취한 단면도이다.
도 12는 제2 실시예에 따른 유기발광 표시장치의 서브픽셀을 나타낸 단면도이다.
도 13은 제2 실시예에 따른 게이트 패드부를 도시한 단면도이다.
도 14는 제2 실시예에 따른 데이터 패드부를 도시한 단면도이다.
도 15는 패드부의 단면 형상을 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다. 여러 실시예들을 설명함에 있어서, 실질적으로 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.
본 발명의 표시 장치는 액정표시 장치(Liquid Crystal Display, LCD), 전계방출 표시 장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시 장치(Organic Light Emitting Display, OLED Display), 전기영동 표시소자(Electrophoresis, EPD) 등의 표시 장치로 구현될 수 있다. 이하 본 발명에서는, 설명의 편의를 위해 표시 장치가 유기발광 다이오드 소자를 포함하는 경우를 예로 들어 설명한다.
유기발광 표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다. 그러나 본 발명에 따른 유기발광 표시장치는 플라스틱 기판 외에 유리 기판에 형성될 수도 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예들을 설명하기로 한다.
도 1은 유기발광 표시장치의 개략적인 블록도이다. 도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도이다. 도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도이다. 도 4는 본 발명에 따른 유기발광 표시장치를 나타낸 평면도이다.
도 1을 참조하면, 유기발광 표시장치는 영상 처리부(10), 타이밍 제어부(20), 데이터 구동부(30), 게이트 구동부(40) 및 표시 패널(50)을 포함한다.
영상 처리부(10)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(10)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(10)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.
타이밍 제어부(20)는 영상 처리부(10)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.
타이밍 제어부(20)는 구동신호에 기초하여 게이트 구동부(40)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(20)는 제어 회로기판에 IC 형태로 형성된다.
데이터 구동부(30)는 타이밍 제어부(20)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(20)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(30)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(30)는 기판 상에 IC 형태로 부착된다.
게이트 구동부(40)는 타이밍 제어부(20)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트 구동부(40)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(40)는 게이트 회로기판에 IC 형태로 형성되거나 표시 패널(50)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(50)은 데이터 구동부(30) 및 게이트 구동부(40)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시 패널(50)은 영상을 표시하는 서브 픽셀들(SP)을 포함한다.
도 2를 참조하면, 하나의 서브 픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 보상회로(CC) 및 유기발광다이오드(OLED)를 포함한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 게이트 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터에 저장된 데이터 전압에 따라 고전위 전원라인(VDD)과 저전위 전원라인(GND) 사이로 구동 전류가 흐르도록 동작한다. 보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위한 회로이다. 또한, 스위칭 트랜지스터(SW)나 구동 트랜지스터(DR)에 연결된 커패시터는 보상회로(CC) 내부로 위치할 수 있다.
보상회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한 바, 이에 대한 구체적인 예시 및 설명은 생략한다.
또한, 도 3에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 서브 픽셀에는 보상 박막 트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인과 전원라인 등이 더 포함된다. 추가된 신호라인은 서브 픽셀에 포함된 보상 박막 트랜지스터를 구동하기 위한 제1-2 게이트 라인(GL1b)으로 정의될 수 있다. 그리고 추가된 전원라인은 서브 픽셀의 특정 노드를 특정 전압으로 초기화하기 위한 초기화 전원라인(INIT)으로 정의될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
한편, 도 2 및 도 3에서는 하나의 서브 픽셀에 보상회로(CC)가 포함된 것을 일례로 하였다. 하지만, 보상의 주체가 데이터 구동부(30) 등과 같이 서브 픽셀의 외부에 위치하는 경우 보상회로(CC)는 생략될 수도 있다. 즉, 하나의 서브 픽셀은 기본적으로 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터 및 유기발광다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T2C, 7T2C 등으로 다양하게 구성될 수도 있다.
또한, 도 2 및 도 3에서는 보상회로(CC)가 스위칭 트랜지스터(SW)와 구동 트랜지스터(DR) 사이에 위치하는 것으로 도시하였지만, 구동 트랜지스터(DR)와 유기발광다이오드(OLED) 사이에도 더 위치할 수도 있다. 보상회로(CC)의 위치와 구조는 도 2와 도 3에 한정되지 않는다.
도 4를 참조하면, 유기발광 표시장치는 기판(PI) 및 회로 소자(CO)를 포함한다. 기판(PI)은 표시 영역(AA) 및 표시 영역(AA)의 외측에 정의된 패드부(GP, DP)를 포함한다. 표시 영역(AA)은 복수의 서브픽셀(SP)들이 배치된다. 서브 픽셀(SP)은 표시 영역(AA) 내에서, R(red), G(green), B(blue) 또는 R, G, B, W(white) 방식으로 배열되어 풀 컬러를 구현한다. 서브 픽셀(SP)은 서로 교차하는 게이트 라인과 데이터 라인에 의해 구획될 수 있다.
게이트 패드부(GP)는 표시 영역(AA)의 일측 예를 들어 우측 또는 좌측에 배치된다. 게이트 패드부(GP)는 복수의 게이트 패드들을 포함한다. 게이트 패드는 표시 영역(AA)으로부터 연장되는 게이트 신호라인(GSL)과 전기적으로 연결된다.
데이터 패드부(DP)는 표시 영역(AA)의 일측 예를 들어 하측에 배치된다. 데이터 패드부(DP)는 복수의 데이터 패드들을 포함한다. 데이터 패드는 표시 영역(AA)으로부터 연장되는 데이터 신호라인(DSL)과 전기적으로 연결된다.
회로 소자(CO)는 범프(bump)(또는, 범프(terminal))들을 포함한다. 회로 소자(CO)의 범프는 이방성 도전필름(Anisotropic Conductive Film)을 통해 패드부의 패드들에 각각 접합된다.　 회로 소자(CO)는 구동 IC(IC)가 연성 필름에 실장된 칩 온 필름(chip on film, COF)일 수 있다(도 4의 (a)).　 회로 소자(CO)는 칩 온 글라스(Chip on glass) 공정으로 기판 상에서 직접 패드들에 접합되는 COG 타입 IC(COGIC)일 수 있다(도 4의 (b)). 　또한, 회로 소자(CO)는 FFC(Flexible Flat Cable) 또는 FPC(Flexible Printed Circuit)와 같은 연성 회로일 수 있다.　 　이하의 실시예에서, 회로 소자(CO)의 일 예로서 칩 온 필름을 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.
게이트 신호라인(GSL)은, 게이트 패드부(GP)에 접합된 회로 소자(CO)를 통해 인가받은 게이트 신호를 표시 영역(AA)의 게이트 라인에 공급한다. 데이터 신호라인(DSL)은, 데이터 패드부(DP)에 접합된 회로 소자(CO)를 통해 인가받은 데이터 신호를 표시 영역(AA)의 데이터 라인에 공급한다.
<제1 실시예>
도 5는 제1 실시예에 따른 유기발광 표시장치의 서브픽셀을 나타낸 단면도이다. 도 6은 제1 실시예에 따른 게이트 패드부를 확대한 평면도이다. 도 7은 도 6의 절취선 I-I'에 따라 절취한 단면도이다. 도 8은 도 6의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면도이다. 도 9는 제1 실시예에 따른 데이터 패드부를 확대한 평면도이다. 도 10은 도 9의 절취선 Ⅲ-Ⅲ'에 따라 절취한 단면도이다. 도 11은 도 9의 절취선 Ⅳ-Ⅳ'에 따라 절취한 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 유기발광 표시장치는 기판(PI)을 포함한다. 기판(PI)은 플라스틱 재질로 이루어질 수 있다. 예를 들어, 기판(PI)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate), PES(polyethersulfone), PAR(polyarylate), PSF(polysulfone), COC(ciclic-olefin copolymer) 중 적어도 하나를 포함할 수 있다.
도시하지는 않았으나, 기판(PI) 상에는 버퍼층 및 쉴드층이 더 구비될 수 있다. 예를 들어, 버퍼층은 제1 버퍼층 및 제2 버퍼층을 포함할 수 있고, 쉴드층은 제1 버퍼층과 제2 버퍼층 사이에 개재될 수 있다. 제1 버퍼층은 기판(PI)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제1 버퍼층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 쉴드층은 폴리이미드 기판을 사용함으로써 발생할 수 있는 패널구동 전류가 감소되는 것을 방지하는 역할을 한다. 제2 버퍼층은 쉴드층에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제2 버퍼층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
기판(PI) 상에는, 반도체층(ACT)이 위치한다. 반도체층(ACT)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(ACT)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다.
반도체층(ACT) 상에는, 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에는, 게이트 전극(GA)이 위치한다. 게이트 전극(GA)은 반도체층(ACT)의 채널과 대응되는 위치에 위치한다. 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(GA)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다. 도시하지는 않았으나, 게이트 절연막(GI) 및 게이트 전극(GA)은 하나의 마스크를 통해 패턴 되어, 동일한 면적을 갖도록 형성될 수 있다.
게이트 전극(GA) 상에는, 게이트 전극(GA)을 절연시키는 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 층간 절연막(ILD) 및 게이트 절연막(GI)의 일부 영역에 반도체층(ACT)의 일부를 노출시키는 콘택홀들(CH)이 위치한다.
층간 절연막(ILD) 상에는, 드레인 전극(DE)과 소스 전극(SE)이 위치한다. 드레인 전극(DE)은 반도체층(ACT)의 드레인 영역을 노출하는 콘택홀(CH)을 통해 반도체층(ACT)에 연결되고, 소스 전극(SE)은 반도체층(ACT)의 소스 영역을 노출하는 콘택홀(CH)을 통해 반도체층(ACT)에 연결된다. 소스 전극(SE) 및 드레인 전극(DE)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(SE) 및 드레인 전극(DE)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(SE) 및 드레인 전극(DE)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 이에 따라, 반도체층(ACT), 게이트 전극(GA), 드레인 전극(DE) 및 소스 전극(SE)을 포함하는 박막트랜지스터(TFT)가 완성된다.
박막트랜지스터(TFT)를 포함하는 기판(PI) 상에 보호층(PAS)이 위치한다. 보호층(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 보호층(PAS) 상에 오버코트층(OC)이 위치한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다. 오버코트층(OC)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다.
오버코트층(OC)의 일부 영역에는 드레인 전극(DE)을 노출시키는 비어홀(VIA)이 위치한다. 오버코트층(OC) 상에 유기발광 다이오드(OLED)가 위치한다. 보다 자세하게는, 오버코트층(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 화소 전극으로 작용하며, 비어홀(VIA)을 통해 박막트랜지스터(TFT)의 드레인 전극(DE)에 연결된다. 제1 전극(ANO)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 제1 전극(ANO)이 반사 전극인 경우, 제1 전극(ANO)은 반사층을 더 포함한다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
제1 전극(ANO)을 포함하는 기판(PI) 상에는, 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제1 전극(ANO)의 일부를 노출시킨다. 뱅크층(BNK)에 의해 노출된 제1 전극(ANO) 상에는, 발광층(EML)이 위치한다. 발광층(EML)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(EML)과 제1 전극(ANO) 사이에 정공주입층 및/또는 정공수송층을 포함할 수 있으며, 발광층(EML) 상에 전자수송층 및/또는 전자주입층을 포함할 수 있다.
발광층(EML) 상에는, 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 표시 영역부(A/A) 전면에 위치할 수 있다. 제2 전극(CAT)은 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(CAT)이 투과 전극인 경우 광이 투과될 수 있을 정도로 얇은 두께로 이루어지고, 반사 전극인 경우 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어질 수 있다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 표시장치는 기판(PI) 상에 정의된 게이트 패드부(GP)를 포함한다. 게이트 패드부(GP)에는, 철(凸)부(SE1)와 요(凹)부(SE2)가 정의된다. 철부(SE1)는 볼록하게 돌출된 단면 형상을 갖는다. 요부(SE2)는 오목하게 함몰된 단면 형상을 갖는다. 철부(SE1)와 요부(SE2)는 서로 교번되며, 그 경계에서 단차를 갖는다.
철부(SE1)와 요부(SE2)는 적어도 하나의 절연층이 패턴됨으로써 구현될 수 있다. 즉, 기판(PI) 상에 배치된 적어도 하나의 절연층에는 싱크홈(SH)이 구비될 수 있다. 이때, 싱크홈(SH)이 형성된 영역은 요부(SE2)로 정의될 수 있다. 싱크홈(SH) 외측에서, 패턴된 적어도 하나의 절연층이 잔류하는 영역은 철부(SE1)로 정의될 수 있다. 상기 절연층 패턴은, 철부(SE1)와 요부(SE2) 사이에 충분한 단차를 갖도록 하는 기능을 한다.
요부(SE2)에는 회로 소자(CO)의 범프(CSL)가 위치한다. 즉, 게이트 패드부(GP)에는 복수의 요부(SE2)가 형성되며, 각 요부(SE2) 마다 대응되는 하나의 범프(CSL)가 인입될 수 있다. 요부(SE2)는 범프(CSL)가 수용될 수 있는 내부 공간을 갖는다.
게이트 패드부(GP)는 복수의 게이트 패드들을 포함한다. 게이트 패드 각각은 하부 게이트 패드 전극(SML) 및 상부 게이트 패드 전극(PEL)을 포함한다.
하부 게이트 패드 전극(SML)은 게이트 신호라인(GSL)과 연결된다. 하부 게이트 패드 전극(SML)과 게이트 신호라인(GSL)은, 그 사이에 개재된 적어도 하나의 절연층을 사이에 두고, 적어도 하나의 절연층을 관통하는 제1 콘택홀(PCNT1)을 통해 전기적으로 연결된다.
이웃하는 하부 게이트 패드 전극(SML)들은 소정 간격 이격 배치된다. 하부 게이트 패드 전극(SML)은 게이트 신호라인(GSL)에 비해 상대적으로 넓은 면적을 가질 수 있다. 이에 따라, 본 발명은 하부 게이트 패드 전극(SML)과 상부 게이트 패드 전극(PEL)이 상호 접촉될 수 있는 충분한 콘택 면적을 확보할 수 있어, 콘택 불량을 최소화할 수 있는 이점을 갖는다.
상부 게이트 패드 전극(PEL)은 하부 게이트 패드 전극(SML)과 연결된다. 상부 게이트 패드 전극(PEL)과 하부 게이트 패드 전극(SML)은, 그 사이에 개재된 적어도 하나의 절연층을 사이에 두고, 적어도 하나의 절연층을 관통하는 제2 콘택홀(PCNT2)을 통해 전기적으로 연결된다. 상부 게이트 패드 전극(PEL)은 하부 게이트 패드 전극(SML), 게이트 신호라인(GSL), 및 표시 영역(AA)의 게이트 라인과 전기적으로 연결되어, 회로 소자(CO)를 통해 공급된 게이트 신호를 표시 영역(AA)의 서브 픽셀에 전달한다.
이웃하는 상부 게이트 패드 전극(PEL)들은 소정 간격 이격 배치된다. 상부 게이트 패드 전극(PEL)은 게이트 신호라인(GSL)에 비해 상대적으로 넓은 면적을 가질 수 있다. 이에 따라, 본 발명은 하부 게이트 패드 전극(SML)과 상부 게이트 패드 전극(PEL)이 상호 접촉될 수 있는 충분한 콘택 면적을 확보할 수 있어, 콘택 불량을 최소화할 수 있는 이점을 갖는다.
상부 게이트 패드 전극(PEL)은 철부(SE1)와 중첩되며, 요부(SE2)의 적어도 일부에까지 연장 배치된다. 좀 더 구체적으로, 게이트 패드부(GP)는 순차적으로 정의된 제1 철부(SE1_1), 제1 요부(SE2_1), 제2 철부(SE1_2), 제2 요부(SE2_2)를 포함한다. 상부 게이트 패드 전극(PEL)은 이웃하는 제1 상부 게이트 패드 전극(PEL1)과, 제2 상부 게이트 패드 전극(PEL2)을 포함한다. 제1 상부 게이트 패드 전극(PEL1)은 제1 철부(SE1_1)와 제1 요부(SE2_1)에 대응하여 위치한다. 제2 상부 게이트 패드 전극(PEL2)은 제2 철부(SE1_2)와 제2 요부(SE2_2)에 대응하여 위치한다. 이는, 제1 및 제2 상부 게이트 패드 전극(PEL1, PEL2)이 하나의 요부(SE2)에 동시에 위치하지 않음을 의미한다.
평면상에서 볼 때, 상부 게이트 패드 전극(PEL)은, 이웃하는 철부(SE1) 및 요부(SE2) 상에 위치할 수 있도록, 하부 게이트 패드 전극(SML) 상부에서 일 방향으로 시프트(shift)된 형상을 가질 수 있다. 모든 상부 게이트 패드 전극(PEL)들이 시프트되는 방향은 동일하다.
도 7 및 도 8을 더 참조하면, 게이트 패드부(GP)의 기판(PI) 상에는, 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI) 상에는, 게이트 신호라인(GSL)이 위치한다. 게이트 신호라인(GSL)은 표시 영역(AA)의 게이트 라인으로부터 연장된 신호라인을 의미한다.
게이트 신호라인(GSL) 상에는, 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)에는, 제1 콘택홀(PCNT1)이 구비된다. 제1 콘택홀(PCNT1)은 층간 절연막(ILD)을 관통하여, 게이트 신호라인(GSL)의 일부를 노출시킨다.
제1 콘택홀(PCNT1)을 갖는 층간 절연막(ILD) 상에는, 하부 게이트 패드 전극(SML)이 위치한다. 하부 게이트 패드 전극(SML)은 제1 콘택홀(PCNT1)을 통해 게이트 신호라인(GSL)에 연결된다. 하부 게이트 패드 전극(SML)은 표시 영역(AA)의 소스 전극 및 드레인 전극과 동일한 공정 중에 함께 형성된 패턴일 수 있다. 따라서, 하부 게이트 패드 전극(SML)은 표시 영역(AA)의 소스 전극 및 드레인 전극과 동일한 층에 형성되며, 동일한 물질을 포함할 수 있다.
하부 게이트 패드 전극(SML) 상에는, 보호층(PAS)이 위치한다. 보호층(PAS) 상에는, 오버코트층(OC)이 위치한다. 오버코트층(OC)은 이웃하는 하부 게이트 패드 전극(SML)들 사이에 구비되는 싱크홈(SH)을 포함한다. 싱크홈(SH)은 오버코트층(OC)을 관통하여 보호층(PAS)의 적어도 일부를 노출시킨다. 싱크홈(SH)이 형성된 영역은 요부(SE2)이다. 싱크홈(SH)의 외측은 철부(SE1)이다. 싱크홈(SH)은 회로 소자(CO)의 범프(CSL)를 수용할 수 있는 충분한 내부 공간을 갖도록 형성된다. 다른 예로, 도시하지는 않았으나, 싱크홈(SH)은 이웃하는 하부 게이트 패드 전극(SML)들 사이에서, 오버코트층(OC) 및 보호층(PAS)을 관통하여 층간 절연막(ILD)의 일부를 노출시킬 수 있다.
오버코트층(OC) 및 보호층(PAS)은 제2 콘택홀(PCNT2)을 포함한다. 제2 콘택홀(PCNT2)은 오버코트층(OC) 및 보호층(PAS)을 관통하여, 하부 게이트 패드 전극(SML)의 일부를 노출시킨다.
제2 콘택홀(PCNT2) 및 싱크홈(SH)을 갖는 오버코트층(OC) 상에는, 상부 게이트 패드 전극(PEL)이 위치한다. 상부 게이트 패드 전극(PEL)은 제2 콘택홀(PCNT2)을 통해 하부 게이트 패드 전극(SML)에 연결된다. 상부 게이트 패드 전극(PEL)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 상부 게이트 패드 전극(PEL)은 표시 영역(AA)의 제1 전극(ANO, 도 5)과 동일한 공정 중에 함께 형성된 패턴일 수 있다. 따라서, 상부 게이트 패드 전극(PEL)은 표시 영역(AA)의 제1 전극(ANO, 도 5)과 동일 층에 형성되며, 동일한 물질을 포함할 수 있다. 이에 따라, 상부 게이트 패드 전극(PEL), 하부 게이트 패드 전극(SML), 게이트 신호라인(GSL)으로 연결되는 신호 경로가 형성된다.
상부 게이트 패드 전극(PEL)은 요부(SE2)와 철부(SE1) 사이의 단차를 따라 형성되어 요부(SE2)의 내측으로 연장된다. 좀 더 구체적으로, 요부(SE2)의 형상은 평탄면(FF) 및 평탄면(FF) 양 측변으로부터 연장되는 두 경사면(IF1, IF2)에 의해 정의된다. 이때, 상부 패드 전극은 두 경사면(IF1, IF2) 중 어느 하나를 덮고 평탄면(FF)의 적어도 일부를 덮는다.
회로 소자(CO)는 연성필름(SF)에 구비된 범프(CSL)를 포함한다. 이방성 도전필름(ACF)은, 복수의 도전볼이 접착수지에 분산되어 배치된 것으로, 기판(PI)과 회로 소자(CO)를 접착하면서 패드와 범프(CSL)를 전기적으로 연결시킨다. 이방성 도전필름(ACF)의 도전볼은, 요부(SE2) 내에 수용되며, 상부 게이트 패드 전극(PEL)과 범프(CSL) 사이에 위치하여 이들을 전기적으로 연결시킨다. 도전볼은 요부(SE2) 내에 수용된다.
요부(SE2)는 도전볼들을 수용하여, 도전볼들의 이탈을 방지한다. 따라서, 본딩 공정 중에 제공되는 가압 동작에 의해, 도전볼들이 범프(CSL)와 상부 게이트 패드 전극(PEL) 사이에 위치하지 않고 흩어져, 범프(CSL)와 패드가 전기적으로 연결되지 않는 불량을 방지할 수 있다.
범프(CSL)는 철부(SE1)와 요부(SE2)의 경계에 형성된 단차에 의해 그 움직임이 구속, 제한된다. 이에 따라, 제공된 외력에 의해, 범프(CSL)가 요부(SE2)의 외측으로 이탈되거나, 제 위치에서 과도하게 시프트되는 것을 방지할 수 있다. 이는, 범프(CSL)와 상부 게이트 패드 전극(PEL) 사이의 콘택 불량을 최소화할 수 있음을 의미한다.
회로 소자(CO)를 패드부에 접합시키기 위한 본딩 공정을 수행하는 경우, 연성 필름의 열 변형에 의해 범프(CSL)가 과도하게 시프트될 수 있다. 이 경우에도, 본 발명은 범프(CSL)를 요부(SE2) 내에 구속함으로써 오 정렬(misalign)을 방지할 수 있다.
회로 소자(CO)와 게이트 패드부(GP)를 접합시키기 위해 범프(CSL)와 게이트 패드를 정렬하는 경우, 범프(CSL)는 요부(SE2)의 형상에 의해 요부(SE2)의 내측으로 가이드된다. 이에 따라, 범프(CSL)는 자가 정렬(self-align)되어, 기설정된 위치에 정확히 정렬된다. 본 발명은 범프(CSL)와 패드를 용이하게 정렬할 수 있는 이점을 갖는다.
도 9를 참조하면, 본 발명의 제1 실시예에 따른 표시장치는 기판(PI) 상에 정의된 데이터 패드부(DP)를 포함한다. 데이터 패드부(DP)에는, 철부(SE1)와 요부(SE2)가 정의된다. 철부(SE1)는 볼록하게 돌출된 단면 형상을 갖는다. 요부(SE2)는 오목하게 함몰된 단면 형상을 갖는다. 철부(SE1)와 요부(SE2)는 서로 교번되며, 그 경계에서 단차를 갖는다.
철부(SE1)와 요부(SE2)는 적어도 하나의 절연층이 패턴됨으로써 구현될 수 있다. 즉, 기판(PI) 상에 배치된 적어도 하나의 절연층에는 싱크홈(SH)이 구비될 수 있다. 이때, 싱크홈(SH)이 형성된 영역은 요부(SE2)로 정의될 수 있다. 싱크홈(SH) 외측에서, 패턴된 적어도 하나의 절연층이 잔류하는 영역은 철부(SE1)로 정의될 수 있다. 상기 절연층 패턴은, 철부(SE1)와 요부(SE2) 사이에 충분한 단차를 갖도록 하는 기능을 한다.
요부(SE2)에는 회로 소자(CO)의 범프(CSL)가 위치한다. 즉, 데이터 패드부(DP)에는 복수의 요부(SE2)가 형성되며, 각 요부(SE2) 마다 대응되는 하나의 범프(CSL)가 인입될 수 있다. 요부(SE2)는 범프(CSL)가 수용될 수 있는 내부 공간을 갖는다.
데이터 패드부(DP)는 복수의 데이터 패드들을 포함한다. 데이터 패드 각각은 하부 데이터 패드 전극(SML) 및 상부 데이터 패드 전극(PEL)을 포함한다.
하부 데이터 패드 전극(SML)은 데이터 신호라인(DSL)과 연결된다. 하부 데이터 패드 전극(SML)은 데이터 신호라인(DSL)과 동일층에 배치되어, 데이터 신호라인(DSL)과 전기적으로 연결된다. 하부 데이터 패드 전극(SML)은 데이터 신호라인(DSL)과 한 몸체로 형성될 수 있다.
이웃하는 하부 데이터 패드 전극(SML)들은 소정 간격 이격 배치된다. 하부 데이터 패드 전극(SML)은 데이터 신호라인(DSL)에 비해 상대적으로 넓은 면적을 가질 수 있다. 이에 따라, 본 발명은 하부 데이터 패드 전극(SML)과 상부 데이터 패드 전극(PEL)이 상호 접촉될 수 있는 충분한 콘택 면적을 확보할 수 있어, 콘택 불량을 최소화할 수 있는 이점을 갖는다.
상부 데이터 패드 전극(PEL)은 하부 데이터 패드 전극(SML)과 연결된다. 상부 데이터 패드 전극(PEL)과 하부 데이터 패드 전극(SML)은, 그 사이에 개재된 적어도 하나의 절연층을 사이에 두고, 적어도 하나의 절연층을 관통하는 제3 콘택홀(PCNT3)을 통해 전기적으로 연결된다. 상부 데이터 패드 전극(PEL)은 하부 데이터 패드 전극(SML), 데이터 신호라인(DSL), 및 표시 영역(AA)의 데이터 라인과 전기적으로 연결되어, 회로 소자(CO)를 통해 공급된 데이터 신호를 표시 영역(AA)의 서브 픽셀에 전달한다.
이웃하는 상부 데이터 패드 전극(PEL)들은 소정 간격 이격 배치된다. 상부 데이터 패드 전극(PEL)은 데이터 신호라인(DSL)에 비해 상대적으로 넓은 면적을 가질 수 있다. 이에 따라, 본 발명은 하부 데이터 패드 전극(SML)과 상부 데이터 패드 전극(PEL)이 상호 접촉될 수 있는 충분한 콘택 면적을 확보할 수 있어, 콘택 불량을 최소화할 수 있는 이점을 갖는다.
상부 데이터 패드 전극(PEL)은 철부(SE1)와 중첩되며, 요부(SE2)의 적어도 일부에까지 연장 배치된다. 좀 더 구체적으로, 데이터 패드부(DP)는 순차적으로 정의된 제1 철부(SE1_1), 제1 요부(SE2_1), 제2 철부(SE1_2), 제2 요부(SE2_2)를 포함한다. 상부 데이터 패드 전극(PEL)은 이웃하는 제1 상부 데이터 패드 전극(PEL1)과, 제2 상부 데이터 패드 전극(PEL2)을 포함한다. 제1 상부 데이터 패드 전극(PEL1)은 제1 철부(SE1_1)와 제1 요부(SE2_1)에 대응하여 위치한다. 제2 상부 데이터 패드 전극(PEL2)은 제2 철부(SE1_2)와 제2 요부(SE2_2)에 대응하여 위치한다. 이는, 제1 및 제2 상부 데이터 패드 전극(PEL1, PEL2)이 하나의 요부(SE2)에 동시에 위치하지 않음을 의미한다.
평면상에서 볼 때, 상부 데이터 패드 전극(PEL)은, 이웃하는 철부(SE1) 및 요부(SE2) 상에 위치할 수 있도록, 하부 데이터 패드 전극(SML) 상부에서 일 방향으로 시프트(shift)된 형상을 가질 수 있다. 모든 상부 데이터 패드 전극(PEL)들이 시프트되는 방향은 동일하다.
도 10 및 도 11을 더 참조하면, 데이터 패드부(DP)의 기판(PI) 상에는, 게이트 절연막(GI)및 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD) 상에는, 하부 데이터 패드 전극(SML)이 위치한다. 하부 데이터 패드 전극(SML)은 데이터 신호라인(DSL)에 연결된다. 데이터 신호라인(DSL)은 표시 영역(AA)의 데이터 라인으로부터 연장된 신호라인을 의미한다.
하부 데이터 패드 전극(SML)은 표시 영역(AA)의 소스 전극 및 드레인 전극과 동일한 공정 중에 함께 형성된 패턴일 수 있다. 따라서, 하부 데이터 패드 전극(SML)은 표시 영역(AA)의 소스 전극 및 드레인 전극과 동일한 층에 형성되며, 동일한 물질을 포함할 수 있다.
하부 데이터 패드 전극(SML) 상에는, 보호층(PAS)이 위치한다. 보호층(PAS) 상에는, 오버코트층(OC)이 위치한다. 오버코트층(OC)은 이웃하는 하부 데이터 패드 전극(SML)들 사이에 구비되는 싱크홈(SH)을 포함한다. 싱크홈(SH)은 오버코트층(OC)을 관통하여 보호층(PAS)의 적어도 일부를 노출시킨다. 싱크홈(SH)이 형성된 영역은 요부(SE2)이다. 싱크홈(SH)의 외측은 철부(SE1)이다. 싱크홈(SH)은 회로 소자(CO)의 범프(CSL)를 수용할 수 있는 충분한 내부 공간을 갖도록 형성된다. 다른 예로, 도시하지는 않았으나, 싱크홈(SH)은 오버코트층(OC) 및 보호층(PAS)을 관통하여 층간 절연막(ILD)의 일부를 노출시킬 수 있다.
오버코트층(OC) 및 보호층(PAS)은 제3 콘택홀(PCNT3)을 포함한다. 제3 콘택홀(PCNT3)은 오버코트층(OC) 및 보호층(PAS)을 관통하여, 하부 데이터 패드 전극(SML)의 일부를 노출시킨다.
제3 콘택홀(PCNT3) 및 싱크홈(SH)을 갖는 오버코트층(OC) 상에는, 상부 데이터 패드 전극(PEL)이 위치한다. 상부 데이터 패드 전극(PEL)은 제3 콘택홀(PCNT3)을 통해 하부 데이터 패드 전극(SML)에 연결된다. 상부 데이터 패드 전극(PEL)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 상부 데이터 패드 전극(PEL)은 표시 영역(AA)의 제1 전극과 동일한 공정 중에 함께 형성된 패턴일 수 있다. 따라서, 상부 데이터 패드 전극(PEL)은 표시 영역(AA)의 제1 전극과 동일 층에 형성되며, 동일한 물질을 포함할 수 있다. 이에 따라, 상부 데이터 패드 전극(PEL), 하부 데이터 패드 전극(SML), 데이터 신호라인(DSL)으로 연결되는 신호 경로가 형성된다.
상부 데이터 패드 전극(PEL)은 요부(SE2)와 철부(SE1) 사이의 단차를 따라 형성되어 요부(SE2)의 내측으로 연장된다. 좀 더 구체적으로, 요부(SE2)의 형상은 평탄면(FF) 및 평탄면(FF) 양 측변으로부터 연장되는 두 경사면(IF1, IF2)에 의해 정의된다. 이때, 상부 패드 전극은 두 경사면(IF1, IF2) 중 어느 하나를 덮고 평탄면(FF)의 적어도 일부를 덮는다.
회로 소자(CO)는 연성필름(SF)에 구비된 범프(CSL)를 포함한다. 이방성 도전필름(ACF)은, 복수의 도전볼이 접착수지에 분산되어 배치된 것으로, 기판(PI)과 회로 소자(CO)를 접착하면서 패드와 범프(CSL)를 전기적으로 연결시킨다. 이방성 도전필름(ACF)의 도전볼은, 요부(SE2) 내에 수용되며, 상부 데이터 패드 전극(PEL)과 범프(CSL) 사이에 위치하여 이들을 전기적으로 연결시킨다. 도전볼은 요부(SE2) 내에 수용된다.
요부(SE2)는 도전볼들을 수용하여, 도전볼들의 이탈을 방지한다. 따라서, 본딩 공정 중에 제공되는 가압 동작에 의해, 도전볼들이 범프(CSL)와 상부 게이트 패드 전극(PEL) 사이에 위치하지 않고 흩어져, 범프(CSL)와 패드가 전기적으로 연결되지 않는 불량을 방지할 수 있다.
범프(CSL)는 철부(SE1)와 요부(SE2)의 경계에 형성된 단차에 의해 그 움직임이 구속, 제한된다. 이에 따라, 제공된 외력에 의해, 범프(CSL)가 요부(SE2)의 외측으로 이탈되거나, 제 위치에서 과도하게 시프트되는 것을 방지할 수 있다. 이는, 범프(CSL)와 상부 데이터 패드 전극(PEL) 사이의 콘택 불량을 최소화할 수 있음을 의미한다.
회로 소자(CO)를 패드부에 접합시키기 위한 본딩 공정을 수행하는 경우, 연성 필름의 열 변형에 의해 범프(CSL)가 과도하게 시프트될 수 있다. 이 경우에도, 본 발명은 범프(CSL)를 요부(SE2) 내에 구속함으로써 오 정렬을 방지할 수 있다.
회로 소자(CO)와 데이터 패드부(DP)를 접합시키기 위해 범프(CSL)와 데이터 패드를 정렬하는 경우, 범프(CSL)는 요부(SE2)의 형상에 의해 요부(SE2)의 내측으로 가이드된다. 이에 따라, 범프(CSL)는 자가 정렬되어, 기설정된 위치에 정확히 정렬된다. 본 발명은 범프(CSL)와 패드를 용이하게 정렬할 수 있는 이점을 갖는다.
이하, 도 15를 더 참조하여, 패드부의 단면 형상 및 상부 패드 전극의 위치 관계를 자세히 설명한다. 도 15는 패드부의 단면 형상을 설명하기 위한 단면도이다. 도 15는 요부와 철부의 형상, 및 요부와 철부 상에 위치하는 상부 패드 전극과 범프의 위치를 설명하기 위한 것으로, 이외 구성요소는 생략하고 도시하였다.
패드부(GP, DP)는 순차적으로 정의된 제1 철부(SE1_1), 제1 요부(SE2_1), 제2 철부(SE1_2), 제2 요부(SE2_2)를 포함한다. 상부 패드 전극은, 이웃하는 제1 상부 패드 전극(PEL1) 및 제2 상부 패드 전극(PEL2)을 포함한다. 회로 소자(CO)의 범프는, 이웃하는 제1 범프(CSL1) 및 제2 범프(CSL2)를 포함한다. 제1 상부 패드 전극(PEL1)은 제1 범프(CSL1)와 대응된다. 제2 상부 패드 전극(PEL2)은 제2 범프(CSL2)와 대응된다.
제1 철부(SE1_1)의 형상은 제1 경사면(I1), 제1 경사면(I1)의 측변에 연결된 제1 평탄면(F1), 제1 평탄면(F1)의 측변에 연결된 제2 경사면(I2)에 의해 정의된다. 제1 요부(SE2_1)의 형상은 제2 경사면(I2), 제2 경사면(I2)의 측변에 연결된 제2 평탄면(F2), 제2 평탄면(F2)의 측변에 연결된 제3 경사면(I3)에 의해 정의된다. 제2 철부(SE1_2)의 형상은 제3 경사면(I3), 제3 경사면(I3)의 측변에 연결된 제3 평탄면(F3), 제3 평탄면(F3)의 측변에 연결된 제4 경사면(I4)에 의해 정의된다. 제2 요부(SE2_2)의 형상은 제4 경사면(I4), 제4 경사면(I4)의 측변에 연결된 제4 평탄면(F4), 제4 평탄면(F4)의 측변에 연결된 제5 경사면(I5)에 의해 정의된다.
제1 상부 패드 전극(PEL1)은 제1 평탄면(F1)의 적어도 일부와, 제2 경사면(I2)과, 제2 평탄면(F2)의 적어도 일부를 덮는다. 회로 소자(CO)의 제1 범프(CSL1)는 제1 요부(SE2_1)에 인입된다. 회로 소자(CO)의 제1 범프(CSL1)는, 제2 평탄면(F2)에 대응되는 위치에서, 제1 상부 패드 전극(PEL1)과 그 사이에 개재된 이방성 도전필름을 통해 연결될 수 있다. 회로 소자(CO)의 제1 범프(CSL1)는, 제2 경사면(I2)에 대응되는 위치에서, 제1 상부 패드 전극(PEL1)과 그 사이에 개재된 이방성 도전필름을 통해 연결될 수 있다. 이는, 제1 범프(CSL1)와 제1 상부 패드 전극(PEL1) 사이의 넓은 콘택 면적을 확보할 수 있음을 의미한다.
제2 상부 패드 전극(PEL2)은 제3 평탄면(F3)의 적어도 일부와, 제4 경사면(I4)과, 제4 평탄면(F4)의 적어도 일부를 덮는다. 회로 소자(CO)의 제2 범프(CSL2)는 제2 요부(SE2_2)에 인입된다. 회로 소자(CO)의 제2 범프(CSL2)는, 제4 평탄면(F4)에 대응되는 위치에서, 제2 상부 패드 전극(PEL2)과 그 사이에 개재된 이방성 도전 필름을 통해 연결될 수 있다. 회로 소자(CO)의 제2 범프(CSL2)는, 제4 경사면(I4)에 대응되는 위치에서, 제2 상부 패드 전극(PEL2)과 그 사이에 개재된 이방성 도전 필름을 통해 연결될 수 있다. 이는, 제2 범프(CSL2)와 제2 상부 패드 전극(PEL2) 사이의 넓은 콘택 면적을 확보할 수 있음을 의미한다.
제1 및 제2 상부 패드 전극(PEL1, PEL2)은 제3 경사면(I3)에 위치하지 않는다. 이에 따라, 제1 및 제2 상부 패드 전극(PEL1, PEL2) 사이의 이격 거리를 충분히 확보할 수 있어, 제1 및 제2 상부 패드 전극(PEL1, PEL2) 사이의 콘택 불량을 방지할 수 있다.
제2 상부 패드 전극(PEL2)은 제3 평탄면(F3)의 일부에만 위치하는 것이 바람직하다. 이에 따라, 서로 대응되지 않는 제2 상부 패드 전극(PEL2)과 제1 범프(CSL1)가 서로 연결되는 불량을 미연에 방지할 수 있다.
제2 평탄면(F2)에서의 제1 상부 패드 전극(PEL1)의 위치 및 제4 평탄면(F4)에서의 제2 상부 패드 전극(PEL2)의 위치는, 각각 제1 범프(CSL1) 및 제2 범프(CSL2)와의 콘택 면적을 고려하여 적절히 선택될 수 있다. 다만, 상기 위치는, 콘택 불량 방지를 위한 제1 및 제2 상부 패드 전극(PEL1, PEL2) 사이의 이격 거리를 고려하여 선택됨이 바람직하다.
<제2 실시예>
도 12는 제2 실시예에 따른 유기발광 표시장치의 서브픽셀을 나타낸 단면도이다. 도 13은 제2 실시예에 따른 게이트 패드부를 도시한 단면도이다. 도 14는 제2 실시예에 따른 데이터 패드부를 도시한 단면도이다. 도 13의 단면도는 도 6에서 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면도와 대응될 수 있다. 도 14의 단면도는 도 9에서 절취선 Ⅳ-Ⅳ'에 따라 절취한 단면도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 유기발광 표시장치는 기판(PI)을 포함한다. 기판(PI)은 플라스틱 재질로 이루어질 수 있다. 예를 들어, 기판(PI)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate), PES(polyethersulfone), PAR(polyarylate), PSF(polysulfone), COC(ciclic-olefin copolymer) 중 적어도 하나를 포함할 수 있다.
도시하지는 않았으나, 기판(PI) 상에는 버퍼층 및 쉴드층이 더 구비될 수 있다. 예를 들어, 버퍼층은 제1 버퍼층 및 제2 버퍼층을 포함할 수 있고, 쉴드층은 제1 버퍼층과 제2 버퍼층 사이에 개재될 수 있다. 제1 버퍼층은 기판(PI)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제1 버퍼층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 쉴드층은 폴리이미드 기판을 사용함으로써 발생할 수 있는 패널구동 전류가 감소되는 것을 방지하는 역할을 한다. 제2 버퍼층은 쉴드층에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제2 버퍼층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
기판(PI) 상에는, 반도체층(ACT)이 위치한다. 반도체층(ACT)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(ACT)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다.
반도체층(ACT) 상에는, 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI) 및 게이트 전극(GA)은 하나의 마스크를 통해 패턴 되어, 동일한 면적을 갖도록 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 게이트 절연막은(GI)은 게이트 전극(GA)을 덮도록 기판(PI) 전면에 형성될 수 있다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에는, 게이트 전극(GA)이 위치한다. 게이트 전극(GA)은 반도체층(ACT)의 채널과 대응되는 위치에 위치한다. 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(GA)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 전극(GA) 상에는, 게이트 전극(GA)을 절연시키는 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 층간 절연막(ILD) 및 게이트 절연막(GI)의 일부 영역에 반도체층(ACT)의 일부를 노출시키는 콘택홀들(CH)이 위치한다.
층간 절연막(ILD) 상에는, 드레인 전극(DE)소스 전극(SE)이 위치한다. 드레인 전극(DE)은 반도체층(ACT)의 드레인 영역을 노출하는 드레인 콘택홀(CH)을 통해 반도체층(ACT)에 연결되고, 소스 전극(SE)은 반도체층(ACT)의 소스 영역을 노출하는 소스 콘택홀(CH)을 통해 반도체층(ACT)에 연결된다. 소스 전극(SE) 및 드레인 전극(DE)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 소스 전극(SE) 및 드레인 전극(DE)은 투명도전물질과 금속 물질을 연속적으로 적층된 이중층으로 형성될 수 있다. 투명도전물질은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질 등을 포함할 수 있다.
한편, 층간 절연막(ILD) 상에는, 제1 스토리지 커패시터 전극(SG1)이 위치한다. 유기발광 표시장치가 하부 발광형(bottom emission type)으로 구현되는 경우, 제1 스토리지 커패시터 전극(SG1)은 투명도전물질로 형성될 수 있다. 예를 들어, 하프톤 마스크를 이용하여, 소스 전극(SE) 및 드레인 전극(DE)은 투명도전물질(ITO)과 금속물질(ME)이 적층된 이중 층으로 형성하고, 제1 스토리지 커패시터 전극(SG1)은 투명도전물질(ITO)을 포함하는 단일 층으로 형성할 수 있다. 다만, 이에 한정되는 것은 아니며, 유기발광 표시장치가 상부 발광형(top emission type)으로 구현되는 경우, 제1 스토리지 커패시터 전극(SG1)이 불투명도전물질로 형성될 수 있음은 물론이다. 이에 따라, 반도체층(ACT), 게이트 전극(GA), 드레인 전극(DE) 및 소스 전극(SE)을 포함하는 박막트랜지스터(TFT)가 완성된다.
박막트랜지스터(TFT)를 포함하는 기판(PI) 상에 보호층(PAS)이 위치한다. 보호층(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 보호층(PAS)의 일부 영역에는 드레인 전극(DE)의 일부를 노출시키는 보조 콘택홀들(SGH)이 위치한다.
보호층(PAS) 상에는, 제2 스토리지 커패시터 전극(SG2)이 위치한다. 제2 스토리지 커패시터 전극(SG2)은 드레인 전극(DE)의 일부를 노출하는 보조 콘택홀(SGH)을 통해 드레인 전극(DE)과 전기적으로 연결된다. 유기발광 표시장치가 하부 발광형으로 구현되는 경우, 제2 스토리지 커패시터 전극(SG2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide)와 같은 투명도전물질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 유기발광 표시장치가 상부 발광형으로 구현되는 경우, 제2 스토리지 커패시터 전극(SG2)이 불투명도전물질로 형성될 수 있음은 물론이다.
하부 발광형에서 스토리지 커패시터 전극들(SG1, SG2)을 투명도전물질로 형성하는 경우, 발광층(EML)으로부터 방출된 빛이 스토리지 커패시터 전극들(SG1, SG2)을 투과할 수 있기 때문에, 스토리지 커패시터 전극들(SG1, SG2)을 비 발광 영역은 물론, 발광 영역에까지 넓게 형성할 수 있다. 이에 따라, 제한된 면적 내에서, 충분한 스토리지 커패시턴스(capacitance)를 확보할 수 있다.
제2 스토리지 커패시터 전극(SG2) 상에는, 오버코트층(OC)이 위치한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다. 오버코트층(OC)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다.
오버코트층(OC)의 일부 영역에는 제2 스토리지 커패시터 전극(SG2)을 노출시키는 비어홀(VIA)이 위치한다. 오버코트층(OC) 상에 유기발광 다이오드(OLED)가 위치한다. 보다 자세하게는, 오버코트층(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 화소 전극으로 작용하며, 비어홀(VIA)을 통해 제2 스토리지 커패시터 전극(SG2)에 연결된다. 제1 전극(ANO)은 제2 스토리지 커패시터 전극(SG2)을 통해 박막트랜지스터(TFT)의 드레인 전극(DE)과 전기적으로 연결된다. 제1 전극(ANO)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 유기발광 표시장치가 상부 발광형으로 구현되는 경우, 제1 전극(ANO)은 반사층을 더 포함할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
제1 전극(ANO)을 포함하는 기판(PI) 상에는, 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제1 전극(ANO)의 일부를 노출시킨다. 뱅크층(BNK)에 의해 노출된 제1 전극(ANO) 상에는, 발광층(EML)이 위치한다. 발광층(EML)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(EML)과 제1 전극(ANO) 사이에 정공주입층 및/또는 정공수송층을 포함할 수 있으며, 발광층(EML) 상에 전자수송층 및/또는 전자주입층을 포함할 수 있다.
발광층(EML) 상에는, 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 표시 영역부(A/A) 전면에 위치할 수 있다. 제2 전극(CAT)은 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 유기발광 표시장치가 상부 발광형으로 구현되는 경우, 제2 전극(CAT)은 광이 투과될 수 있도록 상기 물질들이 얇은 두께로 이루어지거나, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다.
도 13을 참조하면, 본 발명의 제2 실시예에 따른 표시장치는 기판(PI) 상에 정의된 게이트 패드부(GP)를 포함한다. 게이트 패드부(GP)에는, 철부(SE1)와 요부(SE2)가 정의된다. 철부(SE1)는 볼록하게 돌출된 단면 형상을 갖는다. 요부(SE2)는 오목하게 함몰된 단면 형상을 갖는다. 철부(SE1)와 요부(SE2)는 서로 교번되며, 그 경계에서 단차를 갖는다.
철부(SE1)와 요부(SE2)는 적어도 하나의 절연층이 패턴됨으로써 구현될 수 있다. 즉, 기판(PI) 상에 배치된 적어도 하나의 절연층에는 싱크홈(SH)이 구비될 수 있다. 이때, 싱크홈(SH)이 형성된 영역은 요부(SE2)로 정의될 수 있다. 싱크홈(SH) 외측에서, 패턴된 적어도 하나의 절연층이 잔류하는 영역은 철부(SE1)로 정의될 수 있다. 상기 절연층 패턴은, 철부(SE1)와 요부(SE2) 사이에 충분한 단차를 갖도록 하는 기능을 한다.
요부(SE2)에는 회로 소자(CO)의 범프(CSL)가 위치한다. 즉, 게이트 패드부(GP)에는 복수의 요부(SE2)가 형성되며, 각 요부(SE2) 마다 대응되는 하나의 범프(CSL)가 인입될 수 있다. 요부(SE2)는 범프(CSL)가 수용될 수 있는 내부 공간을 갖는다.
게이트 패드부(GP)는 복수의 게이트 패드들을 포함한다. 게이트 패드 각각은 하부 게이트 패드 전극(SML) 및 상부 게이트 패드 전극(PEL)을 포함한다.
하부 게이트 패드 전극(SML)은 게이트 신호라인(GSL)과 연결된다. 하부 게이트 패드 전극(SML)과 게이트 신호라인(GSL)은, 그 사이에 개재된 적어도 하나의 절연층을 사이에 두고, 적어도 하나의 절연층을 관통하는 콘택홀을 통해 전기적으로 연결된다.
상부 게이트 패드 전극(PEL)은 하부 게이트 패드 전극(SML)과 연결된다. 상부 게이트 패드 전극(PEL)과 하부 게이트 패드 전극(SML)은, 그 사이에 개재된 적어도 하나의 절연층을 사이에 두고, 적어도 하나의 절연층을 관통하는 제2 콘택홀(PCNT2)을 통해 전기적으로 연결된다. 상부 게이트 패드 전극(PEL)은 하부 게이트 패드 전극(SML), 게이트 신호라인(GSL), 및 표시 영역(AA)의 게이트 라인과 전기적으로 연결되어, 회로 소자(CO)를 통해 공급된 게이트 신호를 표시 영역(AA)의 서브 픽셀에 전달한다. 상부 게이트 패드 전극(PEL)은 철부(SE1)와 중첩되며, 요부(SE2)의 적어도 일부에까지 연장 배치된다.
제1 실시예에서는, 철부(SE1)와 요부(SE2)를 구현하는 절연층 패턴(달리 표현하면, 싱크홈(SH)을 갖는 절연층 패턴)이 하부 게이트 패드 전극(SML)과 상부 게이트 패드 전극(PEL) 사이에 배치된다. 이와 달리, 제2 실시예에서는, 철부(SE1)와 요부(SE2)를 구현하는 절연층 패턴이 상부 게이트 패드 전극(PEL) 위에 배치된다. 따라서, 제2 실시예에서의 절연층 패턴은 철부(SE1)에서 상부 게이트 패드 전극(PEL)을 덮도록 배치되며, 요부(SE2)에서 상부 게이트 패드 전극(PEL)을 노출시킨다. 요부(SE2)에서, 노출된 상부 게이트 패드 전극(PEL)은 범프(CSL)와 이방성 도전필름(ACF)을 통해 전기적으로 연결된다.
좀 더 구체적으로, 게이트 패드부(GP)의 기판(PI) 상에는, 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI) 상에는, 게이트 신호라인(GSL)이 위치한다. 게이트 신호라인(GSL)은 표시 영역(AA)의 게이트 라인으로부터 연장된 신호라인을 의미한다.
게이트 신호라인(GSL) 상에는, 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD) 상에는, 하부 게이트 패드 전극(SML)이 위치한다. 하부 게이트 패드 전극(SML)은 층간 절연막(ILD)을 관통하는 콘택홀을 통해 게이트 신호라인(GSL)에 연결된다. 하부 게이트 패드 전극(SML)은 표시 영역(AA)의 소스 전극 및 드레인 전극과 동일한 공정 중에 함께 형성된 패턴일 수 있다. 따라서, 하부 게이트 패드 전극(SML)은 표시 영역(AA)의 소스 전극 및 드레인 전극과 동일한 층에 형성되며, 동일한 물질을 포함할 수 있다.
하부 게이트 패드 전극(SML) 상에는, 보호층(PAS)이 위치한다. 보호층(PAS)은 제2 콘택홀(PCNT2)을 포함한다. 제2 콘택홀(PCNT2)은 보호층(PAS)을 관통하여, 하부 게이트 패드 전극(SML)의 일부를 노출시킨다.
제2 콘택홀(PCNT2)을 갖는 보호층(PAS) 상에는, 상부 게이트 패드 전극(PEL)이 위치한다. 상부 게이트 패드 전극(PEL)은 제2 콘택홀(PCNT2)을 통해 하부 게이트 패드 전극(SML)에 연결된다.
상부 게이트 패드 전극(PEL)은, 표시 영역(AA)의 소스/드레인 전극(SE, DE, 도 12) 및/또는 제2 스토리지 커패시터 전극(SG2, 도 12)과 동일한 공정 중에 함께 형성된 패턴일 수 있다. 따라서, 상부 게이트 패드 전극(PEL)은 표시 영역(AA)의 소스/드레인 전극(SE, DE, 도 12) 및/또는 제2 스토리지 커패시터 전극(SG2, 도 12)과 동일 층에 형성되며, 동일한 물질을 포함할 수 있다.
표시장치가 하부 발광형으로 구현되는 경우, 제2 스토리지 커패시터 전극(SG2, 도 12)과 상부 게이트 패드 전극(PEL)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 표시장치가 상부 발광형으로 구현되는 경우, 제2 스토리지 커패시터 전극(SG2, 도 12)과 상부 게이트 패드 전극(PEL)은 불투명도전물질로 이루어질 수 있다.
상부 게이트 패드 전극(PEL)은 철부(SE1)에서 하부 게이트 패드 전극(SML)과 연결되며, 요부(SE2)의 내측으로 연장된다. 상부 게이트 패드 전극(PEL)은 철부(SE1)와 요부(SE2)에 대응하여 위치한다. 이에 따라, 상부 게이트 패드 전극(PEL), 하부 게이트 패드 전극(SML), 게이트 신호라인(GSL)으로 연결되는 신호 경로가 형성된다.
상부 게이트 패드 전극(PEL) 상에는, 오버코트층(OC)이 위치한다. 오버코트층(OC)은 이웃하는 하부 게이트 패드 전극(SML)들 사이에 구비되는 싱크홈(SH)을 포함한다. 싱크홈(SH)은 오버코트층(OC)을 관통하여 상부 게이트 패드 전극(PEL)의 일부를 노출시킨다. 싱크홈(SH)이 형성된 영역은 요부(SE2)이다. 싱크홈(SH)의 외측은 철부(SE1)이다. 싱크홈(SH)은 회로 소자(CO)의 범프(CSL)를 수용할 수 있는 충분한 내부 공간을 갖도록 형성된다
회로 소자(CO)는 연성필름(SF)에 구비된 범프(CSL)를 포함한다. 이방성 도전필름(ACF)은, 복수의 도전볼이 접착수지에 분산되어 배치된 것으로, 기판(PI)과 회로 소자(CO)를 접착하면서 패드와 범프(CSL)를 전기적으로 연결시킨다. 이방성 도전필름(ACF)의 도전볼은, 요부(SE2) 내에 수용되며, 상부 게이트 패드 전극(PEL)과 범프(CSL) 사이에 위치하여 이들을 전기적으로 연결시킨다. 도전볼은 요부(SE2) 내에 수용된다.
본 발명의 제2 실시예는, 제1 실시예와 달리 요부(SE2)에서만 상부 게이트 패드 전극(PEL)이 노출된다. 이웃하는 요부(SE2)들 사이에는 철부(SE1)가 위치하기 때문에, 이웃하는 요부(SE2)들에서 외부에 노출되어 있는 상부 게이트 패드 전극(PEL)들은 충분히 이격될 수 있다. 이는, 콘택 불량을 최소화할 수 있음을 의미한다.
도 14를 참조하면, 본 발명의 제2 실시예에 따른 표시장치는 기판(PI) 상에 정의된 데이터 패드부(DP)를 포함한다. 데이터 패드부(DP)에는, 철부(SE1)와 요부(SE2)가 정의된다. 철부(SE1)는 볼록하게 돌출된 단면 형상을 갖는다. 요부(SE2)는 오목하게 함몰된 단면 형상을 갖는다. 철부(SE1)와 요부(SE2)는 서로 교번되며, 그 경계에서 단차를 갖는다.
철부(SE1)와 요부(SE2)는 적어도 하나의 절연층이 패턴됨으로써 구현될 수 있다. 즉, 기판(PI) 상에 배치된 적어도 하나의 절연층에는 싱크홈(SH)이 구비될 수 있다. 이때, 싱크홈(SH)이 형성된 영역은 요부(SE2)로 정의될 수 있다. 싱크홈(SH) 외측에서, 패턴된 적어도 하나의 절연층이 잔류하는 영역은 철부(SE1)로 정의될 수 있다. 상기 절연층 패턴은, 철부(SE1)와 요부(SE2) 사이에 충분한 단차를 갖도록 하는 기능을 한다.
요부(SE2)에는 회로 소자(CO)의 범프(CSL)가 위치한다. 즉, 데이터 패드부(DP)에는 복수의 요부(SE2)가 형성되며, 각 요부(SE2) 마다 대응되는 하나의 범프(CSL)가 인입될 수 있다. 요부(SE2)는 범프(CSL)가 수용될 수 있는 내부 공간을 갖는다.
데이터 패드부(DP)는 복수의 데이터 패드들을 포함한다. 데이터 패드 각각은 하부 데이터 패드 전극(SML) 및 상부 데이터 패드 전극(PEL)을 포함한다.
하부 데이터 패드 전극(SML)은 데이터 신호라인과 연결된다. 하부 데이터 패드 전극(SML)과 데이터 신호라인은, 동일 층에서 한 몸체로 형성될 수 있다.
상부 데이터 패드 전극(PEL)은 하부 데이터 패드 전극(SML)과 연결된다. 상부 데이터 패드 전극(PEL)과 하부 데이터 패드 전극(SML)은, 그 사이에 개재된 적어도 하나의 절연층을 사이에 두고, 적어도 하나의 절연층을 관통하는 제3 콘택홀(PCNT3)을 통해 전기적으로 연결된다. 상부 데이터 패드 전극(PEL)은 하부 데이터 패드 전극(SML), 데이터 신호라인, 및 표시 영역(AA)의 데이터 라인과 전기적으로 연결되어, 회로 소자(CO)를 통해 공급된 데이터 신호를 표시 영역(AA)의 서브 픽셀에 전달한다. 상부 데이터 패드 전극(PEL)은 철부(SE1)와 중첩되며, 요부(SE2)의 적어도 일부에까지 연장 배치된다.
제1 실시예에서는, 철부(SE1)와 요부(SE2)를 구현하는 절연층 패턴(달리 표현하면, 싱크홈(SH)을 갖는 절연층 패턴)이 하부 데이터 패드 전극(SML)과 상부 데이터 패드 전극(PEL) 사이에 배치된다. 이와 달리, 제2 실시예에서는, 철부(SE1)와 요부(SE2)를 구현하는 절연층 패턴이 상부 데이터 패드 전극(PEL) 위에 배치된다. 따라서, 제2 실시예에서의 절연층 패턴은 철부(SE1)에서 상부 데이터 패드 전극(PEL)을 덮도록 배치되며, 요부(SE2)에서 상부 데이터 패드 전극(PEL)을 노출시킨다. 요부(SE2)에서, 노출된 상부 데이터 패드 전극(PEL)은 범프(CSL)와 이방성 도전필름(ACF)을 통해 전기적으로 연결된다.
좀 더 구체적으로, 데이터 패드부(DP)의 기판(PI) 상에는, 데이터 절연막(GI) 및 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD) 상에는, 하부 데이터 패드 전극(SML)이 위치한다. 하부 데이터 패드 전극(SML)은 데이터 신호라인에 연결된다. 하부 데이터 패드 전극(SML)과 데이터 신호라인은 한 몸체로 형성될 수 있다. 데이터 신호라인은 표시 영역(AA)의 데이터 라인으로부터 연장된 신호라인을 의미한다.
하부 데이터 패드 전극(SML)은 표시 영역(AA)의 소스 전극 및 드레인 전극과 동일한 공정 중에 함께 형성된 패턴일 수 있다. 따라서, 하부 데이터 패드 전극(SML)은 표시 영역(AA)의 소스 전극 및 드레인 전극과 동일한 층에 형성되며, 동일한 물질을 포함할 수 있다.
하부 데이터 패드 전극(SML) 상에는, 보호층(PAS)이 위치한다. 보호층(PAS)은 제3 콘택홀(PCNT3)을 포함한다. 제3 콘택홀(PCNT3)은 보호층(PAS)을 관통하여, 하부 데이터 패드 전극(SML)의 일부를 노출시킨다.
제3 콘택홀(PCNT3)을 갖는 보호층(PAS) 상에는, 상부 데이터 패드 전극(PEL)이 위치한다. 상부 데이터 패드 전극(PEL)은 제3 콘택홀(PCNT3)을 통해 하부 데이터 패드 전극(SML)에 연결된다.
상부 데이터 패드 전극(PEL)은, 표시 영역(AA)의 소스/드레인 전극(SE, DE, 도 12) 및/또는 제2 스토리지 커패시터 전극(SG2, 도 12)과 동일한 공정 중에 함께 형성된 패턴일 수 있다. 따라서, 상부 데이터 패드 전극(PEL)은 표시 영역(AA)의 소스/드레인 전극(SE, DE, 도 12) 및/또는 제2 스토리지 커패시터 전극(SG2, 도 12)과 동일 층에 형성되며, 동일한 물질을 포함할 수 있다.
표시장치가 하부 발광형으로 구현되는 경우, 제2 스토리지 커패시터 전극(SG2, 도 12)과 상부 데이터 패드 전극(PEL)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 표시장치가 상부 발광형으로 구현되는 경우, 제2 스토리지 커패시터 전극(SG2, 도 12)과 상부 데이터 패드 전극(PEL)은 불투명도전물질로 이루어질 수 있다.
상부 데이터 패드 전극(PEL)은 철부(SE1)에서 하부 데이터 패드 전극(SML)과 연결되며, 요부(SE2)의 내측으로 연장된다. 상부 데이터 패드 전극(PEL)은 철부(SE1)와 요부(SE2)에 대응하여 위치한다. 이에 따라, 상부 데이터 패드 전극(PEL), 하부 데이터 패드 전극(SML), 데이터 신호라인으로 연결되는 신호 경로가 형성된다.
상부 데이터 패드 전극(PEL) 상에는, 오버코트층(OC)이 위치한다. 오버코트층(OC)은 이웃하는 하부 데이터 패드 전극(SML)들 사이에 구비되는 싱크홈(SH)을 포함한다. 싱크홈(SH)은 오버코트층(OC)을 관통하여 상부 데이터 패드 전극(PEL)의 일부를 노출시킨다. 싱크홈(SH)이 형성된 영역은 요부(SE2)이다. 싱크홈(SH)의 외측은 철부(SE1)이다. 싱크홈(SH)은 회로 소자(CO)의 범프(CSL)를 수용할 수 있는 충분한 내부 공간을 갖도록 형성된다
회로 소자(CO)는 연성필름(SF)에 구비된 범프(CSL)를 포함한다. 이방성 도전필름(ACF)은, 복수의 도전볼이 접착수지에 분산되어 배치된 것으로, 기판(PI)과 회로 소자(CO)를 접착하면서 패드와 범프(CSL)를 전기적으로 연결시킨다. 이방성 도전필름(ACF)의 도전볼은, 요부(SE2) 내에 수용되며, 상부 데이터 패드 전극(PEL)과 범프(CSL) 사이에 위치하여 이들을 전기적으로 연결시킨다. 도전볼은 요부(SE2) 내에 수용된다.
본 발명의 제2 실시예는, 제1 실시예와 달리 요부(SE2)에서만 상부 데이터 패드 전극(PEL)이 노출된다. 이웃하는 요부(SE2)들 사이에는 철부(SE1)가 위치하기 때문에, 이웃하는 요부(SE2)들에서 외부에 노출되어 있는 상부 데이터 패드 전극(PEL)들은 충분히 이격될 수 있다. 이는, 콘택 불량을 최소화할 수 있음을 의미한다.
도시하지는 않았으나, 상부 패드 전극(PEL)이 불투명 도전 물질로 형성된 경우, 외부에 노출된 상부 패드 전극(PEL)이 외부에 노출되어 산화되는 등 불량이 발생할 수 있다. 이를 방지하기 위해, 외부에 노출된 상부 패드 전극(PEL)을 덮는 보조 패드 전극이 더 구비될 수 있다.
보조 패드 전극은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질을 포함할 수 있다. 보조 패드 전극은 제1 전극(ANO, 도 12)과 동일 공정 중에 동일층에 형성된 전극 패턴일 수 있다. 따라서, 보조 패드 전극은 제1 전극(ANO, 도 12)과 동일한 물질을 포함할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
PI : 기판 SE1 : 철부
SE2 : 요부 GI : 게이트 절연막
GSL : 게이트 신호라인 ILD : 층간 절연막
DSL : 데이터 신호라인 SML : 하부 패드 전극
PEL : 상부 패드 전극 PAS : 보호층
OC : 오버 코트층 SH : 싱크홈
CO : 회로 소자 CSL : 범프
ACF : 이방성 도전필름

Claims (20)

  1. 입력 영상을 구현하는 표시 영역과, 상기 표시 영역 외측에서 단차를 갖도록 서로 교번하는 철(凸)부와 요(凹)부가 정의된 패드부를 갖는 기판; 및
    상기 패드부에 접합되며, 상기 요부에 인입되는 범프를 갖는 회로 소자를 포함하고,
    상기 패드부는,
    상기 표시 영역으로부터 연장된 신호라인과 전기적으로 연결되는 하부 패드 전극;
    상기 하부 패드 전극 상에서, 상기 철부에 배치되는 제1 절연층; 및
    상기 제1 절연층 상에서, 상기 제1 절연층을 관통하는 제1 콘택홀을 통해 상기 하부 패드 전극과 연결되며, 상기 요부의 적어도 일부에까지 연장 배치되는 상부 패드 전극을 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 패드부와 상기 회로 소자 사이에 개재되는 이방성 도전필름을 더 포함하고,
    상기 상부 패드 전극은,
    상기 요부에서, 상기 이방성 도전필름을 통해 상기 범프와 연결되는 표시장치.
  3. 제 2 항에 있어서,
    상기 이방성 도전필름은,
    접착 수지와 상기 접착수지에 분산되어 배치된 복수의 도전볼들을 포함하며,
    상기 도전볼은,
    상기 요부에 수용되는 표시장치.
  4. 제 1 항에 있어서,
    상기 요부의 형상은,
    평탄면 및 상기 평탄면의 양 측변으로부터 연장되는 두 경사면에 의해 정의되며,
    상기 상부 패드 전극은,
    상기 두 경사면 중 어느 하나를 덮고,
    상기 평탄면의 적어도 일부를 덮는 표시장치.
  5. 제 1 항에 있어서,
    상기 패드부는,
    순차적으로 정의된 제1 철부, 제1 요부, 제2 철부, 제2 요부를 포함하고,
    상기 상부 패드 전극은,
    이웃하는 제1 상부 패드 전극, 제2 상부 패드 전극을 포함하며,
    상기 제1 철부의 형상은,
    제1 경사면, 상기 제1 경사면의 측변에 연결된 제1 평탄면, 상기 제1 평탄면의 측변에 연결된 제2 경사면에 의해 정의되고,
    상기 제1 요부의 형상은,
    상기 제2 경사면, 상기 제2 경사면의 측변에 연결된 제2 평탄면, 상기 제2 평탄면의 측변에 연결된 제3 경사면에 의해 정의되며,
    상기 제2 철부의 형상은,
    상기 제3 경사면, 상기 제3 경사면의 측변에 연결된 제3 평탄면, 상기 제3 평탄면의 측변에 연결된 제4 경사면에 의해 정의되고,
    상기 제2 요부의 형상은,
    상기 제4 경사면, 상기 제4 경사면의 측변에 연결된 제4 평탄면, 상기 제4 평탄면의 측변에 연결된 제5 경사면에 의해 정의되며,
    상기 제1 상부 패드 전극은,
    상기 제1 평탄면의 적어도 일부와, 상기 제2 경사면과, 상기 제2 평탄면의 적어도 일부를 덮고,
    상기 제2 상부 패드 전극은,
    상기 제3 평탄면의 적어도 일부와, 상기 제4 경사면과, 상기 제4 평탄면의 적어도 일부를 덮는 표시장치.
  6. 제 1 항에 있어서,
    상기 패드부는,
    상기 하부 패드 전극과 상기 제1 절연층 사이에 배치되는 제2 절연층을 더 포함하는 표시장치.
  7. 제 6 항에 있어서,
    상기 제2 절연층은,
    상기 패드부에서, 상기 철부에만 배치되는 표시장치.
  8. 제 1 항에 있어서,
    상기 신호라인은,
    제3 절연층을 사이에 두고 상기 하부 패드 전극 아래에 배치되어, 상기 제3 절연층을 관통하는 제3 콘택홀을 통해 상기 하부 패드 전극과 연결되며,
    상기 표시 영역의 게이트 라인과 연결되는 표시장치.
  9. 제 1 항에 있어서,
    상기 신호라인은,
    상기 하부 패드 전극과 동일 층에 배치되어, 상기 하부 패드 전극과 연결되며,
    상기 표시 영역의 데이터 라인과 연결되는 표시장치.
  10. 제 1 항에 있어서,
    상기 표시 영역은 복수의 서브 픽셀들을 포함하고,
    상기 서브 픽셀은,
    상기 기판 상에 위치하는 반도체층;
    게이트 절연막을 사이에 두고 상기 반도체층 상에 위치하며, 상기 반도체층과 일부 중첩된 게이트 전극;
    상기 게이트 전극을 덮는 층간 절연막 상에서, 상기 층간 절연막을 관통하는 소스 콘택홀 및 드레인 콘택홀을 통해 상기 반도체층의 일측 및 타측에 각각 연결된 소스 전극 및 드레인 전극; 및
    상기 소스 전극 및 상기 드레인 전극을 덮는 보호층 및 오버 코트층 상에서, 상기 보호층 및 상기 오버 코트층을 관통하는 비아홀을 통해 상기 드레인 전극에 연결된 제1 전극을 포함하고,
    상기 상부 패드 전극은,
    상기 제1 전극과 동일 층에 배치되며, 동일한 물질을 포함하는 표시장치.
  11. 입력 영상을 구현하는 표시 영역과, 상기 표시 영역 외측에서 단차를 갖도록 서로 교번하는 철부와 요부가 정의된 패드부를 갖는 기판; 및
    상기 패드부에 접합되며, 상기 요부에 인입되는 범프를 갖는 회로 소자를 포함하고,
    상기 패드부는,
    상기 표시 영역으로부터 연장된 신호라인과 전기적으로 연결되는 하부 패드 전극;
    상기 하부 패드 전극을 덮는 제1 절연층; 및
    상기 제1 절연층 상에서, 상기 제1 절연층을 관통하는 제1 콘택홀을 통해 상기 하부 패드 전극과 연결되며, 상기 요부의 적어도 일부에까지 연장 배치되는 상부 패드 전극; 및
    상기 상부 패드 전극 상에서, 상기 철부에 배치되며, 상기 요부에서 상기 상부 패드 전극을 노출시키는 제2 절연층을 포함하는 표시장치.
  12. 제 11 항에 있어서,
    상기 패드부와 상기 회로 소자 사이에 개재되는 이방성 도전필름을 더 포함하고,
    상기 상부 패드 전극은,
    상기 요부에서, 상기 이방성 도전필름을 통해 상기 범프와 연결되는 표시장치.
  13. 제 12 항에 있어서,
    상기 이방성 도전필름은,
    접착 수지와 상기 접착수지에 분산되어 배치된 복수의 도전볼들을 포함하며,
    상기 도전볼은,
    상기 요부에 수용되는 표시장치.
  14. 제 11 항에 있어서,
    상기 요부의 형상은,
    평탄면 및 상기 평탄면의 양 측변으로부터 연장되는 두 경사면에 의해 정의되며,
    상기 상부 패드 전극은,
    상기 두 경사면 중 어느 하나를 덮고,
    상기 평탄면의 적어도 일부를 덮는 표시장치.
  15. 제 11 항에 있어서,
    상기 패드부는,
    순차적으로 정의된 제1 철부, 제1 요부, 제2 철부, 제2 요부를 포함하고,
    상기 상부 패드 전극은,
    이웃하는 제1 상부 패드 전극, 제2 상부 패드 전극을 포함하며,
    상기 제1 상부 패드 전극은,
    상기 제1 철부와 제1 요부에 대응하여 위치하고,
    상기 제2 상부 패드 전극은,
    상기 제2 철부와 상기 제2 요부에 대응하여 위치하는 표시장치.
  16. 제 11 항에 있어서,
    상기 신호라인은,
    제3 절연층을 사이에 두고 상기 하부 패드 전극 아래에 배치되어, 상기 제3 절연층을 관통하는 제3 콘택홀을 통해 상기 하부 패드 전극과 연결되며,
    상기 표시 영역의 게이트 라인과 전기적으로 연결되는 표시장치.
  17. 제 11 항에 있어서,
    상기 신호라인은,
    상기 하부 패드 전극과 동일 층에 배치되어, 상기 하부 패드 전극과 연결되며,
    상기 표시 영역의 데이터 라인과 연결되는 표시장치.
  18. 제 11 항에 있어서,
    상기 표시 영역은 복수의 서브 픽셀들을 포함하고,
    상기 서브 픽셀은,
    상기 기판 상에 위치하는 반도체층;
    게이트 절연막을 사이에 두고 상기 반도체층 상에 위치하며, 상기 반도체층과 일부 중첩된 게이트 전극;
    상기 게이트 전극을 덮는 층간 절연막 상에서, 상기 층간 절연막을 관통하는 소스 콘택홀 및 드레인 콘택홀을 통해 상기 반도체층의 일측 및 타측에 각각 연결되는 소스 전극 및 드레인 전극;
    상기 층간 절연막 상에 위치하는 제1 스토리지 커패시터 전극;
    상기 소스 전극 및 상기 드레인 전극을 덮는 보호층 상에서, 상기 제1 스토리지 커패시터 전극과 중첩되며, 상기 보호층을 관통하는 보조 콘택홀을 통해 상기 드레인 전극과 연결되는 제2 스토리지 커패시터 전극; 및
    상기 제1 스토리지 커패시터 전극을 덮는 오버 코트층 상에서, 상기 오버 코트층을 관통하는 비아홀을 통해 상기 드레인 전극에 연결된 제1 전극을 포함하고,
    상기 상부 패드 전극은,
    상기 제2 스토리지 커패시터 전극과 동일층에 배치되며, 동일한 물질을 포함하는 표시장치.
  19. 제 18 항에 있어서,
    노출된 상기 상부 패드 전극을 덮는 보조 패드 전극을 더 포함하고,
    상기 보조 패드 전극은,
    상기 제1 전극과 동일층에 배치되며, 동일한 물질을 포함하는 표시장치.
  20. 제 18 항에 있어서,
    상기 제1 및 제2 스토리지 커패시터 전극은,
    투명도전물질을 포함하는 표시장치.
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