KR20180019661A - 광전 반도체 소자를 제조하는 방법 및 광전 반도체 소자 - Google Patents

광전 반도체 소자를 제조하는 방법 및 광전 반도체 소자 Download PDF

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Abstract

광전 반도체 소자를 제조하는 방법이 제공되며, 본 방법은, 반도체 층 시퀀스(1)를 제공하는 단계 - 상기 반도체 층 시퀀스는 발광 및/또는 광흡수 활성 영역(12) 및 상기 반도체 층 시퀀스(1)의 주 연장 평면에 수직으로 연장되는 스택 방향(z)으로 상기 활성 영역(12) 후방에 배치되는 커버면(1a)을 포함함 -; 상기 커버면(1a) 상에 층 스택(2)을 적층하는 단계 - 상기 층 스택(2)은 인듐을 함유하는 산화물 층(20) 및 상기 스택 방향(z)으로 상기 커버면(1a) 후방에 배치되는 중간면(2a)을 포함함 -; 상기 중간면(2a) 상에 인듐 주석 산화물로 형성된 접촉 층(3)을 적층하는 단계를 포함하고, 상기 층 스택(2)은 제조 공차의 범위 내에서 주석이 없다.

Description

광전 반도체 소자를 제조하는 방법 및 광전 반도체 소자
공개 공보 US 2011/0284893 A1호는 광전 반도체 소자를 제조하는 방법 및 광전 반도체 소자를 기술한다.
달성해야 할 과제는 전기적 접촉이 개선된 광전 반도체 소자를 제조하는 방법을 제공하는 것이다. 또한, 전기적 접촉이 개선된 광전 반도체 소자가 제공되어야 한다.
광전 반도체 소자를 제조하는 방법이 제공된다. 광전 반도체 소자는 작동 중에 광을 방출하고/방출하거나 흡수하도록 구성될 수 있다. 예를 들어, 광전 반도체 소자는 발광 다이오드, 포토 다이오드 및/또는 반도체 레이저 다이오드이다.
본 방법의 적어도 하나의 실시예에 따르면, 반도체 층 시퀀스가 제공된다. 반도체 층 시퀀스는 측면 방향으로 연장되는 주 연장 평면을 포함한다. 반도체 층 시퀀스의 스택 방향은 주 연장 평면에 수직으로 연장된다. 스택 방향을 따라, 반도체 층 시퀀스는 측면 방향으로의 반도체 층 시퀀스의 최대 범위와 비교하여 작은 두께를 갖는다. 반도체 층 시퀀스의 주 평면은 반도체 층 시퀀스의 커버면을 형성한다.
반도체 층 시퀀스는 특히 유기금속 기상 에피택시(MOVPE)에 의해, 성장 캐리어 상에 에피택셜 성장될 수 있다. 여기서 성장 이후의 방법 단계에서, 성장 캐리어는 반도체 층 시퀀스로부터 다시 제거될 수 있다. 반도체 층 시퀀스는 스택 방향으로 적층된 복수의 반도체 층을 포함할 수 있다. 각각의 반도체 층은 주 연장 평면을 따라 연장될 수 있다. 반도체 층은 반도체 재료로 형성될 수 있다. 특히, 반도체 층 시퀀스는 질화물 화합물 반도체 재료에 기초할 수 있다.
여기서 그리고 이하에서 "질화물 화합물 반도체에 기초한다"는 것은 반도체 층 시퀀스 또는 적어도 하나의 반도체 층, 바람직하게는 반도체 층 시퀀스의 각각의 반도체 층이 질화물 III/Ⅴ족 화합물 반도체 재료, 바람직하게는 AlyInxGa1 -x- yN을 포함한다는 것을 의미하며, 여기서 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 그리고 x + y ≤ 1이다. 여기서 상기 재료는 반드시 위의 화학식에 따라 수학적으로 정확한 조성을 가질 필요는 없다. 오히려, AlyInxGa1 -x- yN 재료의 특징적인 물리적 성질을 실질적으로 변화시키지 않는 추가 성분 및 하나 이상의 도펀트를 포함할 수 있다. 그러나 단순화를 위해, 상기 화학식은 소량의 다른 물질로 부분적으로 대체될 수 있지만, 결정 격자의 필수 성분(Al, Ga, In, N)만을 함유한다.
본 방법의 적어도 하나의 실시예에 따르면, 반도체 층 시퀀스는 발광 및/또는 광흡수 활성 영역을 포함한다. 반도체 층 시퀀스의 커버면은 스택 방향으로 활성 영역 후방에 배치된다. 특히, 활성 영역은 전자기 스펙트럼의 가시광선 및/또는 자외선 영역의 광을 방출 또는 흡수한다. 방출된 광은 적어도 200nm 내지 540nm, 바람직하게는 적어도 400nm 내지 500nm, 특히 바람직하게는 적어도 430nm 내지 470nm의 파장, 특히 피크 파장을 가질 수 있다.
예를 들어, 반도체 층 시퀀스는 제1 반도체 층, 활성 영역, 제2 반도체 층 및 고도로 도핑된 반도체 층을 포함한다. 고도로 도핑된 반도체 층은 예를 들어 p도핑될 수 있다. 활성 영역은 제1 및 제2 반도체 층 사이에 배치될 수 있다. 여기서 활성 영역은 예를 들어 층 또는 층 시퀀스로서 존재할 수 있고, 반도체 재료로 형성될 수 있다. 또한, 고도로 도핑된 반도체 층은 스택 방향으로 제2 반도체 층 상에 배치될 수 있다. 특히, 제2 반도체 층 및 고도로 도핑된 반도체 층은 서로 직접 접촉하고, 특히 전기 전도성으로 서로 연결될 수 있다. 고도로 도핑된 반도체 층의 외부면은 커버면을 형성할 수 있다.
고도로 도핑된 반도체 층은 특히 마그네슘으로 도핑될 수 있다. 고도로 도핑된 반도체 층의 마그네슘의 도펀트 농도는 적어도 5*1019/cm3, 바람직하게는 적어도 1,0*1020/cm3 그리고 특히 바람직하게는 적어도 1,2*1020/cm3 에서부터, 9*1020/cm3까지, 바람직하게는 5*1020/cm3 까지, 그리고 특히 바람직하게는, 2*1020/cm3까지일 수 있다. 고도로 도핑된 반도체 층은 예를 들어 산소 함유 가스로 활성화될 수 있다.
본 방법의 적어도 하나의 실시예에 따르면, 층 스택이 커버면 상에 적층된다. 층 스택은 예를 들어, 에피택셜 피착 및/또는 스퍼터링에 의해 커버면 상에 적층될 수 있다. 층 스택은 스택 방향으로 적층되고 각각 주 연장 평면을 따라 연장될 수 있는 복수의 층을 포함할 수 있다.
층 스택은 인듐을 함유하는 산화물 층을 포함한다. 특히, 산화물 층은 인듐 산화물, 바람직하게는 In2O3를 포함할 수 있거나 또는 제조 공차의 범위 내에서 이것으로 이루어질 수 있다. 여기서 그리고 이하에서 층이 "제조 공차의 범위 내에서" 재료로 이루어진다는 것은 추가 재료의 제조 관련 불순물이 상기 층에 함유될 수 있음을 의미한다.
또한 층 스택은 스택 방향으로 커버면 후방에 배치되는 중간면을 포함한다. 중간면은 층 스택에서 반도체 층 시퀀스의 반대쪽의 외부면일 수 있다. 특히, 중간면은 산화물 층의 외부면에 의해 형성될 수 있다.
층 스택 및 특히 산화물 층은 광투과성으로 형성될 수 있다. 여기서 층 또는 층 스택은 여기서 그리고 이하에서, 상기 층 또는 상기 층 스택이 광전 반도체 소자의 작동 중에 활성 영역에 의해 방출 또는 흡수되는 광에 대해 적어도 80%, 바람직하게는 적어도 90% 그리고 특히 바람직하게는 적어도 95%의 투과율을 갖는 경우에 "광투과성"으로 형성된다.
또한 층 스택이 전기 전도성으로 형성될 수도 있다. 특히, 층 스택은 반도체 층 시퀀스에 전기 전도성으로 연결될 수 있다. 예를 들어, 층 스택은 고도로 도핑된 반도체 층과 직접 전기적으로 접촉한다.
본 방법의 적어도 하나의 실시예에 따르면, 접촉 층이 중간면 상에 적층된다. 접촉 층은 인듐 주석 산화물(ITO)로 형성된다. 특히, 접촉 층은 제조 공차의 범위 내에서 인듐 주석 산화물로 이루어질 수 있다. 예를 들어, 접촉 층은 0.75 ≤ a ≤ 0.99, 바람직하게는 a ≤ 0.98의 InaSn1-aO로 형성된다.
접촉 층의 적층은 특히 MOVPE와 같은 무-플라즈마 피착 방법을 사용하여 수행될 수 있다. 이를 통해 결정립계가 없을 수 있는 단결정 형성 접촉 층이 형성될 수 있다. 대조적으로, 예를 들어 스퍼터링에 의해 적층되는 접촉 층은 항상 결정립계를 포함할 수 있다.
접촉 층은 광투과성으로 형성될 수 있다. 예를 들어, 접촉 층에서 층 스택의 반대쪽의 외부면은 광전 반도체 소자의 광 통로면을 형성할 수 있다. 광 통로면을 통해 광은 광전 반도체 소자로부터 분리되거나 또는 여기에 입사될 수 있다.
특히, 접촉 층은 전기 전도성으로 형성된다. 접촉 층은 반도체 층 시퀀스의 전기적 접촉을 위해 작용할 수 있다. 특히, 접촉 층은 층 스택에 기초하여 반도체 층 시퀀스에 전기 전도성으로 연결될 수 있다.
본 방법의 적어도 하나의 실시예에 따르면, 층 스택은 제조 공차의 범위 내에서 주석이 없다. 층 또는 층 스택이 제조 공차의 범위 내에서 원소 및/또는 재료가 없다는 것은 여기서 그리고 이하에서 층 또는 층 스택에 제조 관련 불순물로 인해 상기 원소 및/또는 재료의 흔적만이 존재한다는 것을 의미한다. 인접 층으로부터 층 또는 층 스택으로의 원소 및/또는 재료의 확산은 여기서 마찬가지로 제조 관련 불순물로 간주되어야 한다. 따라서, 층 스택은 제조 공차의 범위 내에서 주석, 특히 인듐 주석 산화물을 함유하지 않는다. 특히, 층 스택 내의 주석 원자의 양은 층 스택 내의 인듐 원자의 양의 최대 1%, 바람직하게는 최대 0.5%, 특히 바람직하게는 최대 0.1%일 수 있거나 또는 주석은 층 스택에서 검출될 수 없다.
광전 반도체 소자를 제조하는 방법의 적어도 하나의 실시예에 따르면, 상기 방법은,
- 반도체 층 시퀀스를 제공하는 단계 - 상기 반도체 층 시퀀스는 발광 및/또는 광흡수 활성 영역 및 반도체 층 시퀀스의 주 연장 평면에 수직으로 연장되는 스택 방향으로 활성 영역 후방에 배치되는 커버면을 포함함 -,
- 커버면 상에 층 스택을 적층하는 단계 - 상기 층 스택은 인듐을 함유하는 산화물 층 및 스택 방향으로 커버면 후방에 배치되는 중간면을 포함함 -,
- 중간면 상에 인듐 주석 산화물로 형성된 접촉 층을 적층하는 단계를 포함하고,
- 층 스택은 제조 공차의 범위 내에서 주석이 없다.
상기 방법 단계는 주어진 순서대로 수행될 수 있다.
본 명세서에 기술된 광전 반도체 소자를 제조하기 위한 방법에서, 반도체 층 시퀀스의 전기적 접촉을 개선하기 위해, 반도체 층 시퀀스에 접촉 층을 직접 적층하는 것이 회피된다. 이를 위해, 반도체 층 시퀀스와 접촉 층 사이에 층 스택이 배치된다. 층 스택에 의해, 반도체 층 시퀀스에 대한 접촉 층의 직접 접촉이 회피될 수 있고, 특히 반도체 층 시퀀스의 커버면은 이미 접촉 층의 피착으로부터 보호될 수 있다.
예를 들어, 스퍼터링에 의해 접촉 층이 반도체 층 시퀀스의 커버면에 직접 적층되어 층 스택이 존재하지 않는 대안적인 반도체 소자에서는, 접촉 층과 반도체 층 시퀀스 사이의 대안적인 경계 영역에서 크랙, 불순물 및/또는 결함이 반도체 층 시퀀스 및/또는 접촉 층에 발생할 수 있다. 이를 통해, 대안적인 반도체 소자에서 접촉 층과 반도체 층 시퀀스 사이의 전기적 접촉이 손상될 수 있고, 이를 통해 특히 대안적인 경계 영역에서의 전압 강하가 증가될 수 있다.
층 스택의 도입을 통해 반도체 소자에서의 전압 강하가 대안적인 반도체 소자에 비해 100mV까지 감소된다. 여기서 놀랍게도, 층 스택으로 인해, 반도체 층 시퀀스와 층 스택 사이의 제1 경계 영역 및/또는 층 스택과 접촉 층 사이의 제2 경계 영역에서, 예를 들어 결정 구조의 품질 및/또는 무결성과 같은 재료 품질이 개선될 수 있다는 것이 밝혀졌다. 특히, 이러한 경우, 인듐을 함유하는 산화물 층은 반도체 층 시퀀스의 커버면의 결정 품질의 개선을 위해 그리고/또는 결정 구조를 보호하는데 기여할 수 있다.
본 방법의 적어도 하나의 실시예에 따르면, 산화물 층의 적층을 위해 먼저 인듐을 함유하는 질화물 층이 제공된다. 질화물 층의 제공은 예를 들어 MOVPE, 분자선 에피택시(MBE) 또는 스퍼터링과 같은 성장 방법에 의해 제공될 수 있다.
질화물 층은 특히 인듐 질화물, 바람직하게는 InN으로 형성될 수 있거나 또는 이것으로 이루어질 수 있다. 질화물 층은 광투과성으로 형성될 수 있다. 광전 반도체 소자의 작동 중에 활성 영역에 의해 방출되거나 또는 흡수되는 광에 대해 층이 최대 60%, 바람직하게는 최대 50%, 특히 바람직하게는 최대 40%의 투과율을 갖는 경우, 층은 여기서 그리고 이하에서 "광투과성"으로 형성된다. 특히, 광투과성 층은 활성 영역에 의해 방출 및/또는 흡수되는 광의 광자의 에너지보다 작은 크기의 에너지 밴드 갭을 가질 수 있다.
본 방법의 적어도 하나의 실시예에 따르면, 질화물 층이 산화물 층으로 적어도 부분적으로 산화되는 것은 산화 단계에서 수행된다. 산화 단계는 질화물 층을 피착하는 단계에 후속하는 방법 단계에서 이루어질 수 있다. 예를 들어, 산화 단계는 피착 직후에 이루어질 수 있다. 대안적으로 또는 추가적으로, 산화 단계는 피착 단계 동안 이미 수행될 수 있다.
산화를 위해, 적어도 산화 단계가 수행되는 반응 챔버 내로 산소 함유 가스가 도입될 수 있다. 질화물 층의 산화 시, 질화물 층에 함유된 질소는 산소로 대체된다.
산화 단계 후에, 층 스택은 특정 영역에서만 질소를 함유할 수 있다. 대안적으로 또는 추가적으로, 층 스택은 산화 후에 광투과성으로 형성될 수 있다. 또한, 산화 단계에서 질화물 층이 산화물 층으로 완전히 산화될 수도 있다. 특히, 산화물 층은 산화 단계 후에 제조 공차의 범위 내에서 질소가 없을 수 있다.
본 방법의 적어도 하나의 실시예에 따르면, 산화물 층을 적층하는 단계는 다음의 단계:
- 인듐을 함유하는 질화물 층을 제공하는 단계 및
- 산화 단계에서 질화물 층을 산화물 층으로 적어도 부분적으로 산화시키는 단계를 포함한다.
본 방법의 적어도 하나의 실시예에 따르면, 질화물 층을 제공하는 단계는 에피택셜 피착에 의해 수행된다. 특히, 질화물 층은 이전의 방법 단계에서 제공된 제조될 반도체 소자의 층들 상에 에피택셜 성장될 수 있다.
산화물 층의 직접 피착과는 대조적으로, 질화물 층을 피착하는데 산소의 제공은 필요하지 않다. 산화에 필요한 산소는 산화 단계에서만 제공될 수 있다. 이것은 또한 에피택셜 성장을 위해 챔버 외부에서 수행될 수 있다. 산화 단계는 특히 질화물 층의 가능한 광투과성으로 인해 요구될 수 있다.
본 방법의 적어도 하나의 실시예에 따르면, 산화 단계는 접촉 층의 적층 후에 수행된다. 따라서, 먼저 접촉 층이 층 스택의 중간면 상에 피착된 다음 산화 단계가 수행된다. 이 때 질화물 층의 산화는 접촉 층을 통해 수행된다. 여기서 접촉 층이 마찬가지로 부분적으로 산화될 수도 있다.
본 방법의 적어도 하나의 실시예에 따르면, 적어도 산화 단계는 반응 챔버에서 수행된다. 추가의 방법 단계가 반응 챔버에서 수행될 수 있다. 반응 챔버는 특히 MOVPE에 의한 에피택셜 피착에 사용되는 챔버일 수 있다.
산화 단계 중에, 반응 챔버에서의 반응 온도는 적어도 460℃, 바람직하게는 적어도 480℃ 그리고 특히 바람직하게는 적어도 500℃이다. 또한, 반응 온도는 최대 720℃, 바람직하게는 최대 700℃ 그리고 특히 바람직하게는 최대 650℃이다. 따라서, 질화물 층은 어닐링된다. 또한, 산소 함유 기체, 특히 산소 함유 가스가 산화 단계 중에 반응 챔버로 도입될 수도 있다. 산소를 제공하고 동시에 반응 온도를 조절함으로써, 질화물 층의 산화가 가능해진다.
본 방법의 적어도 하나의 실시예에 따르면, 산화물 층의 적층은 산화 인듐의 에피택셜 피착에 의해 수행된다. 특히, 산화물 층은 예를 들어 MOVPE에 의해 이전의 방법 단계에서 제공된 제조될 반도체 소자의 층 상에 에피택셜 성장된다. 이 경우, 특히, 이러한 방법은 질화물 층의 산화를 위한 별도의 산화 단계를 포함하지 않을 수 있다.
예를 들어, 먼저 반도체 층 시퀀스는 성장 캐리어 상에 에피택셜 성장될 수 있다. 예를 들어, 반도체 층 시퀀스는 InnGa1 - nN으로 형성된다. 갈륨 및/또는 질소를 점진적으로 감소시키고 반응 챔버에서 산소 함량을 증가시킴으로써, 인듐 산화물 또는 선택적으로 인듐 질화물의 에피택셜 성장으로 전환되는 것이 가능하다.
본 방법의 적어도 하나의 실시예에 따르면, 질화물 층의 에피택셜 피착은 3차원 성장 조건 하에서 수행된다. 또한, 산화물 층의 에피택셜 피착은 3차원 성장 조건 하에서 수행될 수 있다. 또한, 전체 층 스택이 3차원 성장 조건 하에서 에피택셜 피착될 수도 있다.
3차원 성장은 볼머 웨버(Volmer-Weber) 성장 모델 또는 스트란스키 크라스타노브(Stranski-Krastanov) 성장 모델을 사용하여 설명될 수 있다. 3차원 성장을 위해서는, 예를 들어 리액터 온도의 감소, 리액터 압력의 증가 및/또는 V/III족 비율의 감소와 같은 특히 특별한 성장 조건이 요구된다. 3차원 성장에서, 측면 방향들 중 적어도 하나를 따른 성장 속도와 비교하여 스택 방향을 따른 성장 속도가 증가될 수 있다.
본 방법의 적어도 하나의 실시예에 따르면, 질화물 층은 다층의 서로 연결되지 않은 복수의 고립 형상부들을 포함한다. 대안적으로, 산화물 층의 에피택셜 피착은 산화물 층이 다층의 서로 연결되지 않은 고립 형상부들을 포함하는 방식으로 3차원 성장 조건 하에서 수행될 수 있다. 특히, 고립 형상부들은 측면 방향으로 서로 연결되지 않는다. 즉, 질화물 층 및/또는 산화물 층은 연속적으로 형성되지 않는다. 특히, 중간면은 불연속적으로 형성될 수 있다. 예를 들어, 고립 형상부들은 스택 방향을 따라 사다리꼴 및/또는 삼각형 단면을 포함한다. 고립 형상부들은 피라미드형 및/또는 절두 피라미드형일 수 있다. 여기서 그리고 이하에서 "다층"이라 함은 고립 형상부들이 복수의 중첩되어 성장되는 모노레이어를 포함한다는 것을 의미한다. 여기서 그리고 이하에서 "모노레이어"라 함은 원자 또는 분자의 연속 층을 의미하는 것으로 이해되어야 하며, 층 높이는 단지 하나의 원자 또는 분자이다. 특히, 모노레이어에서 동일한 원자 또는 분자는 중첩되지 않는다.
3차원 성장 조건 하에서의 에피택셜 피착을 통해, 특히 질화물 층에 의해 그리고 이에 따라 산화물 층에 의해 커버면의 불완전한 커버링이 초래될 수 있는 것은 아니다. 즉, 커버면은 산화물 층의 고립 형상부들 사이의 영역에서 질화물 층이 없다. 예를 들어, 산화물 층 또는 필요한 경우 질화물 층은 커버면 상에 직접 성장될 수 있다. 이러한 경우, 산화물 층 또는 질화물 층의 고립 형상부들 사이의 영역에서 산화물 층 또는 질화물 층의 성장 직후에 커버면에 자유롭게 접근할 수 있다.
본 방법의 적어도 하나의 실시예에 따르면, 질화물 층의 에피택셜 피착은 질화물 층이 다층의 서로 연결되지 않은 복수의 고립 형상부들을 포함하는 방식으로 3차원 성장 조건 하에서 수행된다.
또한, 산화물 층의 에피택셜 피착은 산화물 층이 다층의 서로 연결되지 않은 복수의 고립 형상부들을 포함하는 방식으로 3차원 성장 조건 하에서 수행되는 것도 가능하다.
본 방법의 적어도 하나의 실시예에 따르면, 에피택셜 피착은 2차원 성장 조건 하에서 수행된다. 특히, 산화물 층 또는 질화물 층의 에피택셜 피착은 2차원 성장 조건 하에서 수행된다. 또한, 전체 층 스택이 2차원 성장 조건 하에서 에피택셜 피착되는 것도 가능하다.
2차원 성장 시, 모노레이어에 대해 산화물 층 모노레이어의 원자 층이 성장된다. 예를 들어 스택 방향으로 2차원적으로 성장된 산화물 층 및/또는 질화물 층은 적어도 하나의 최대 3개의, 바람직하게는 최대 2개의 모노레이어를 포함한다. 예를 들어 프랑크 반 데르 메르베(Frank-van-der-Merve) 성장 모델 또는 스트란스키 크라스타노브(Stranski-Krastanov) 성장 모델을 사용하여 2차원 성장을 설명할 수 있다. 2차원 성장에서, 측면 방향들 중 적어도 하나를 따른 성장 속도가 스택 방향을 따른 성장 속도보다 높거나 또는 동일할 수 있다.
본 방법의 적어도 하나의 실시예에 따르면, 산화물 층은 연속적으로 형성된다. 즉, 산화물 층은 일체형으로 형성된다. 특히, 중간면은 단일형으로 연속적으로 형성될 수 있다. 특히, 산화물 층은 커버면을 완전히 덮을 수 있다. 즉, 질화물 층 또는 산화물 층의 피착 후에, 커버면은 더 이상 자유롭게 접근 가능하지 않다. 또한, 전체 층 스택이 연속적으로 형성되는 것도 가능하다.
본 방법의 적어도 하나의 실시예에 따르면, 에피택셜 피착은 산화물 층이 연속적으로 형성되도록 2차원 성장 조건 하에서 수행된다.
본 방법의 적어도 하나의 실시예에 따르면, 층 스택은 제1 중간 층을 포함한다. 제1 중간 층은 인듐 갈륨 산화물, 바람직하게는 InGaO3으로 형성된다. 제1 중간 층은 제조 공차의 범위 내에서 인듐 갈륨 산화물로 이루어질 수 있다.
본 방법의 적어도 하나의 실시예에 따르면, 제1 중간 층의 적층을 위해, 우선 인듐 갈륨 질화물로 형성된 질화물 중간 층이 에피택셜 피착된다. 예를 들어, 질화물 중간 층은 커버면 상에 직접 에피택셜 피착될 수 있다. 특히, 질화물 중간 층의 피착은 질화물 층의 피착 이전에 수행된다. 따라서, 질화물 중간 층은 스택 방향으로 질화물 층의 전방에 배치될 수 있다. 이어서, 질화물 중간 층의 제1 중간 층으로의 적어도 부분적인 산화가 산화 단계에서 수행된다. 특히, 질화물 중간 층의 제1 중간 층으로의 산화는 질화물 층의 산화물 층으로의 산화와 동일한 방법 단계에서 수행된다. 산화 단계 이후에, 제1 중간 층은 반도체 층 시퀀스와 산화물 층 사이에 배치된다. 특히, 제1 중간 층은 산화물 층에 직접 인접할 수 있다.
대안적으로, 제1 중간 층은 특히 커버면 상에 인듐 갈륨 산화물의 에피택셜 피착에 의해 제공될 수 있다.
본 방법의 적어도 하나의 실시예에 따르면, 중간면 상에 접촉 층을 적층하는 단계는, 커버면 상에 직접 적층하는 경우 접촉 층의 결정 구조의 (100) 결정 배향이 생성되는 성장 조건 하에서 수행되고, 접촉 층의 결정 구조는 (111) 결정 배향을 갖는다. 여기서 괄호 안의 숫자는 커버면에 가장 가까운 격자 평면의 밀러 지수를 나타낸다. (100) 결정 배향에서 결정의 외부면은 단위 셀의 큐브면 중 하나에 평행하다. (111) 결정 배향에서 결정의 외부면은 그 단위 셀에 대해 대각선이다. 여기서 놀랍게도, (100) 결정 배향에 대한 성장 조건의 선택에도 불구하고 접촉 층의 결정 구조의 (111) 결정 배향이 형성되는 것이 밝혀졌다. 이러한 (111) 결정 배향은 예를 들어, 그 하부의 층에 대한 특히 양호한 전기적 접촉에 의해 구별된다.
접촉 층이 커버면에 직접 적층되는 대안적인 반도체 소자에서, 접촉 층의 (100) 결정 배향을 위한 성장 조건이 선택되는데, 왜냐하면 이러한 경우 접촉 층과 커버면 사이의 경계 영역의 보다 양호한 결합 및/또는 보다 양호한 결정 품질이 발생되기 때문이다.
또한, 광전 반도체 소자가 개시된다. 광전 반도체 소자는 바람직하게는 본 명세서에 기재된 방법 중 하나에 의해 제조될 수 있다. 즉, 본 방법에 대해 개시된 모든 특징은 반도체 소자를 위해서도 개시되고 그 반대도 마찬가지이다.
광전 반도체 소자의 적어도 하나의 실시예에 따르면, 광전 반도체 소자는 발광 및/또는 광흡수 활성 영역과, 반도체 층 시퀀스의 주 연장 평면에 수직으로 연장되는 스택 방향으로 활성 영역의 후방에 배치된 커버면을 포함을 포함하는 반도체 층 시퀀스를 포함한다. 또한, 광전 반도체 소자는 인듐을 함유하는 산화물 층 및 스택 방향으로 커버면의 후방에 배치된 중간면을 갖는, 커버면에 적층된 층 스택을 포함한다. 또한, 광전 반도체 소자는 중간면에 적층되고 인듐 주석 산화물로 형성되는 접촉 층을 추가로 포함한다. 층 스택에는 제조 공차의 범위 내에서 주석이 없다.
제조 공차의 범위 내에서 층 스택에 주석이 없다는 것은, 예를 들어 완성된 반도체 소자에서 EDX 분석(EDX = energy dispersive x-ray spectroscopy)을 통해 검사될 수 있다. EDX 분석에 의해, 특히 광전 반도체 소자의 개별 층들의 원소 조성이 조사될 수 있다. 특히, EDX 분석에 의해 스택 방향을 따른 조사된 층의 위치의 함수로서 반도체 소자 내의 화학 원소의 EDX 스펙트럼이 제공될 수 있다. 예를 들어, 반도체 층 시퀀스의 커버면으로부터 시작하여 스택 방향으로 EDX 스펙트럼에서 우선 산소 함량이 증가한다. 중간면으로부터 예를 들어 EDX 스펙트럼의 주석 함량이 증가할 수 있다.
예를 들어, 산화물 층은 질화물 층의 적어도 부분적인 산화에 의해 생성될 수 있다. 이러한 산화는, 예를 들어 산화물 층에서 질소의 존재에 의해 검출 가능하다. 대안적으로, 산화물 층은 산화 인듐의 에피택셜 피착에 의해 생성될 수 있다. 산화물 층의 에피택셜 피착 시 스택 방향으로, 특히 복수의 모노레이어에 걸쳐 개별 층의 결정 구조 및/또는 화학적 조성의 연속적인 변화가 발생한다. 연속적으로 성장된 개별 층 사이, 특히 필요에 따라 존재하는 제1 중간 층과 산화물 층 사이에는, 결정의 조성이 변화하는 전이 영역이 형성된다. 전이 영역은 스택 방향으로 1 내지 2개의 모노레이어의 두께를 포함할 수 있다. 이러한 전이 영역의 존재에 의해, 완성된 반도체 소자 상에 에피택셜 피착 방법의 사용이 증명될 수 있다.
광전 반도체 소자의 적어도 하나의 실시예에 따르면, 산화물 층은 제조 공차의 범위 내에서 갈륨이 없다. 즉, 산화물 층은 인듐 갈륨 산화물로 이루어지지 않는다. 여기서 산화물 층에는 갈륨의 제조 관련 불순물이 존재할 수 있다. 예를 들면, 산화물 층 내의 갈륨 원자의 개수는 산화물 층 내의 인듐 원자의 개수의 최대 1%, 바람직하게는 최대 0.5% 그리고 특히 바람직하게는 최대 0.1%이다. 제조 공차의 범위 내에서 산화물 층에 갈륨이 없다는 것은 또한 EDX 분석으로 검출될 수 있다.
광전 반도체 소자의 적어도 하나의 실시예에 따르면, 층 스택은 인듐 갈륨 산화물로 형성된 제1 중간 층을 포함한다. 제1 중간 층은 반도체 층 시퀀스와 산화물 층 사이에 배치된다. 제1 중간 층은 산화물 층에 직접 접한다. 또한, 제1 중간 층은 반도체 층 시퀀스의 커버면에 직접 인접할 수 있다. 대안적으로, 제1 중간 층과 반도체 층 시퀀스 사이에 제2 중간 층이 배치될 수 있다.
예를 들어, 제1 중간 층은 질화물 중간 층을 적어도 부분적으로 산화시킴으로써 제조될 수 있다. 이러한 산화는, 예를 들어 제1 중간 층에서의 질소의 존재에 의해 검출 가능하다. 대안적으로, 제1 중간 층은 예를 들어 커버면 상에 인듐 갈륨 산화물의 에피택셜 피착에 의해 생성될 수 있다. 특히, 반도체 층 시퀀스의 반도체 층의 에피택셜 성장은 반도체 층 시퀀스의 성장에 사용된 질소를 산소로 연속적으로 대체함으로써 제1 중간 층의 에피택셜 성장으로 연속적으로 전환될 수 있다.
광전 반도체 소자의 적어도 하나의 실시예에 따르면, 층 스택은 제2 중간 층을 포함한다. 제2 중간 층은 인듐 갈륨 질화물로 형성된다. 제2 중간 층은 제조 공차의 범위 내에서 인듐 갈륨 질화물로 이루어질 수 있다. 제2 중간 층은 반도체 층 시퀀스와 제1 중간 층 사이에 배치된다. 또한, 제2 중간 층은 커버면에 직접 인접한다. 제2 중간 층에는 제조 공차의 범위 내에 산소가 없다.
특히, 층 스택이 제1 중간 층, 제2 중간 층 및 산화물 층으로만 이루어질 수 있다. 특히, 층 스택은 스택 방향으로 먼저 제2 중간 층, 이어서 제1 중간 층 및 이어서 산화물 층을 포함할 수 있다.
광전 반도체 소자의 적어도 하나의 실시예에 따르면, 층 스택은 인듐 질화물을 포함한다. 이와 같이 인듐 질화물을 포함하는 경우, 완성된 반도체 소자 상의 산화물 층의 제조 방법이 검출될 수 있다. 따라서, 특히 산화물 층이 질화물 층을 피착한 다음 산화 단계에서 질화물 층을 산화시킴으로써 생성될 수 있다. 질화물 층의 완전하지 않은 산화의 경우에, 인듐 질화물의 잔류물이 층 스택에 남아 있게 된다. 이러한 잔류물은 예를 들어 EDX 분석, X선 회절(x-ray diffraction)(XRD) 및/또는 분광법에 의해 검출될 수 있다.
광전 반도체 소자의 적어도 하나의 실시예에 따르면, 접촉 층의 결정 구조는 (111) 결정 배향을 갖는다. 접촉 층의 결정 구조는, 예를 들어 X선 방법 및/또는 전자 현미경 회절법을 이용하여 결정될 수 있다.
광전 반도체 소자의 적어도 하나의 실시예에 따르면, 산화물 층은 다층의 서로 연결되지 않은 복수의 고립 형상부들을 포함한다. 즉, 산화물 층은 3차원 성장에 의해 성장된다. 고립 형상부들의 측면 방향으로의 범위는 특히 최대한으로는 활성 영역에 의해 방출 및/또는 흡수되는 광의 파장에 해당할 수 있다. 예를 들어, 고립 형상부들은 산화물 층의 방향으로 활성 영역에 의해 방출되는 광의 커플링 아웃 구조로서 작용한다. 대안적으로 또는 추가적으로, 고립 형상부들은 산화물 층의 방향으로부터 입사하여 활성 영역에 의해 흡수되는 광의 커플링 구조로서 작용할 수 있다. 여기서 그리고 이하에서 커플링 아웃 또는 커플링 구조는 고립 형상부들과 스택 방향으로 고립 형상부들에 직접 인접한 층 사이의 경계면에서 방출 및/또는 흡수된 광의 투과율을 개선시키는 구조일 수 있다. 특히, 고립 형상부들은 이를 위해 광의 최대 파장에 상응하는 평균 범위를 측면 방향으로 가질 수 있다. 즉, 상기 경계면에 충돌하는 빛의 반사가 감소된다.
광전 반도체 소자의 적어도 하나의 실시예에 따르면, 산화물 층은 연속적으로 형성된다. 즉, 산화물 층은 구멍 및/또는 리세스를 갖지 않는다. 특히, 산화물 층은 일체형으로 형성된다. 연속적으로 형성된 산화물 층은 2차원 성장 조건 하에서 성장할 수 있다.
광전 반도체 소자의 적어도 하나의 실시예에 따르면, 스택 방향을 따른 산화물 층의 평균 두께는 적어도 0.5 내지 3 모노레이어이다. 여기서 산화물 층의 평균 두께는 수학적으로 평균된 두께이다. 따라서, 특히 산화물 층은 산화물 층이 국부적으로 3 초과의 모노레이어 또는 0.5 미만의 모노레이어인 두께를 갖는 영역을 가질 수 있다.
광전 반도체 소자의 적어도 하나의 실시예에 따르면, 스택 방향을 따른 고립 형상부의 평균 높이는 적어도 50, 바람직하게는 적어도 100에서부터 200까지, 바람직하게는 160까지의 모노레이어이다. 특히, 고립 형상부들의 평균 높이는 적어도 25nm, 바람직하게는 적어도 50nm에서부터 100nm까지, 바람직하게는 80nm까지일 수 있다. 여기서 고립 형상부들의 높이는 고립 형상부에서의 모노레이어의 개수에 의해 주어진다. 고립 형상부들의 평균 높이는 고립 형상부들의 개수에 따라 평균된 모든 고립 형상부들의 모노레이어의 개수이다. 따라서, 특히 적어도 하나의 고립 형상부가 50 미만, 바람직하게는 100 미만 또는 200 초과, 바람직하게는 160 초과인 모노레이어를 가질 수 있다.
광전 반도체 소자의 적어도 하나의 실시예에 따르면, 반도체 층 시퀀스와 층 스택 사이의 제1 경계 영역 및/또는 층 스택과 접촉 층 사이의 제2 경계 영역은, 접촉 층이 반도체 층 시퀀스 상에 직접 적층되는 대안적인 반도체 소자에서의 반도체 층 시퀀스와 접촉 층 사이의 대안적인 경계 영역보다 낮은 결함 밀도를 갖는다. 특히, 대안적인 경계 영역은 제1 및/또는 제2 경계 영역보다 더 많은 개수의 불순물, 결함 및/또는 손상을 가질 수 있다.
대안적인 경계 영역에서, 반도체 층 시퀀스 상에 접촉 층을 피착함으로써 반도체 층 시퀀스의 커버면의 손상이 야기된다. 특히, 접촉 층 및 반도체 층 시퀀스는 극단적으로 상이한 재료로 형성되어, 결과적으로 제조 관련 불순물 및/또는 결함이 형성된다. 반도체 층 시퀀스와 접촉 층 사이에 층 스택을 도입함에 의해, 결정 구조 및/또는 재료의 점진적인 적응이 일어날 수 있다.
본 명세서에 기술된 방법 및 본 명세서에 기술된 광전 반도체 소자는 예시적인 실시예 및 관련 도면에 기초하여 이하에서 보다 상세하게 설명된다.
도 1은 본 명세서에 기술된 광전 반도체 소자의 예시적인 실시예를 도시한다.
도 2는 본 명세서에 기술된 방법의 예시적인 실시예의 방법 단계를 도시한다.
도 3은 대안적인 광전 반도체 소자를 도시한다.
도 4는 본 명세서에 기술된 광전 반도체 소자의 예시적인 실시예를 도시한다.
도 5는 본 명세서에 기술된 광전 반도체 소자의 예시적인 실시예 및 본 명세서에 기술된 방법의 실시예를 도시한다.
도 6은 에너지 밴드 갭의 함수로서 사용된 재료의 일 함수를 도시한다.
도 7은 본 명세서에 기술된 광전 반도체 소자의 X선 회절 스펙트럼을 도시한다.
도 8은 본 명세서에 기술된 광전 반도체 소자의 개략화된 EDX 신호를 도시한다.
동일하거나 유사한 또는 유사하게 작용하는 요소가 도면에서 동일한 참조 번호로 제공된다. 도면 및 도면들에 도시된 구성 요소의 크기 비율이 일정한 비율로서 간주되지는 않아야 한다. 오히려, 개별 요소는 보다 양호한 표현 및/또는 보다 양호한 이해를 위해 크기가 과장되어 도시될 수 있다.
본 명세서에 기술된 광전 반도체 소자의 예시적인 실시예는 도 1의 개략적인 단면도에 기초하여 보다 상세하게 설명된다. 반도체 소자는 반도체 층 시퀀스(1), 층 스택(2) 및 접촉 층(3)을 포함한다.
반도체 층 시퀀스(1)는 주 연장 평면을 따라 연장된다. 주 연장 평면에 수직으로 스택 방향(z)이 연장된다.
반도체 층 시퀀스(1)는 스택 방향으로 제1 반도체 층(11), 활성 영역(12), 제2 반도체 층(13) 그리고 고도로 도핑된 반도체 층(14)을 연속적으로 포함한다. 제1 반도체 층(11)은 예를 들면 n전도성 반도체 층일 수 있다. 제2 반도체 층(13)은 p전도성으로 형성될 수 있다. 활성 영역(12)은 광의 방출 및/또는 검출을 위해 제공된다. 고도로 도핑된 반도체 층(14)의 외부면은 반도체 층 시퀀스(1)의 커버면(1a)을 형성한다. 커버면(1a)은 스택 방향(z)으로 반도체 층 시퀀스(1)의 활성 영역(12)을 뒤따른다.
고도로 도핑된 반도체 층(14)은 p전도성으로 형성될 수 있고, 마그네슘으로 도핑될 수 있다. 고도로 도핑된 반도체 층(14)은, 예를 들어 산소를 포함하는 방법 단계에서, 특히 산소 함유 가스를 사용하여 활성화될 수 있다. 이를 위해, 예를 들어 반응 챔버에서 고도로 도핑된 반도체 층(14)의 에피택셜 피착 후에, 반응 챔버 내의 온도는 약 615℃로 하강될 수 있다. 산소 함유 가스의 첨가 하에, 추가의 공정 단계에서 고도로 도핑된 반도체 층의 p전도성 재료는 활성화될 수 있다.
층 스택(2)은 커버면(1a) 상에 적층된다. 층 스택(2)은 제2 중간 층(22), 제1 중간 층(21) 및 산화물 층(20)을 포함한다. 제2 중간 층(22)은 반도체 층 시퀀스(1)의 커버면(1a)에 적층된다. 제2 중간 층(22)은, 예를 들면 인듐 갈륨 질화물로 형성될 수 있다. 제1 중간 층(21)은 예를 들어 인듐 갈륨 산화물로 형성될 수 있다. 또한, 산화물 층(20)은 인듐 산화물로 형성되거나 또는 인듐 산화물로 이루어질 수 있다. 산화물 층(20)의 반도체 층 시퀀스(1)로부터 먼 쪽의 외부면은 층 스택(2)의 중간면(2a)을 형성한다.
도 1에 도시된 것과 달리, 제2 중간 층(22)이 존재하지 않고 제1 중간 층(21)이 커버면(1a)에 직접 적층될 수도 있다. 또한, 층 스택(2)이 산화물 층(20)만을 포함하는 것도 가능하다.
중간면(2a) 상에는 접촉 층(3)이 적층된다. 접촉 층(3)은, 예를 들어 인듐 주석 산화물로 형성된다. 특히 접촉 층(3)은 광투과성으로 형성된다. 접촉 층(3)의 외부면은 광전 반도체 소자의 광 통로면(3a)을 형성한다.
반도체 층 시퀀스(1)와 층 스택(2) 사이에는 제1 경계 영역(32)이 배치되고, 층 스택(2)과 접촉 층(3) 사이에는 제2 경계 영역(33)이 배치된다. 제1 경계 영역(32) 및/또는 제2 경계 영역(33)은 접촉 층(3)이 커버면(1a)에 직접 적층되는 대안적인 경계 영역(31)(도 1에는 도시되지 않음)보다 낮은 결함 밀도를 갖는다.
도 2의 개략적인 단면도를 참조하여, 광전 반도체 소자를 제조하기 위해 본 명세서에 기술된 방법의 방법 단계가 보다 상세하게 설명된다. 도시된 방법 단계에서, 질화물 중간 층(202)이 커버면(1a) 상에 적층되고, 질화물 층(201)이 스택 방향으로 후속해서 질화물 중간 층(202) 상에 적층된다. 그러나, 도 2에 도시된 것과 다르게, 질화물 중간 층(202)이 존재하지 않는 것도 대안적으로 또한 가능하다.
질화물 중간 층(202) 및 질화물 층(201)은 질화물을 포함한다. 질화물 중간 층(202)은 인듐 갈륨 질화물로 형성될 수 있다. 질화물 층(202)은 인듐 질화물로 형성될 수 있다.
도시된 방법 단계에서, 산소 함유 가스(51)가 제공된다. 산소 함유 가스(51)에 의해, 질화물 층(201)의 산화물 층(20)으로의 산화가 이루어진다. 여기서 질화물 층(201)은 산화물 층(20)으로 부분적으로만 산화될 수 있다. 또한, 질화물 층(201)은 산화물 층(20)으로 완전히 산화될 수도 있다.
또한, 질화물 중간 층(202)의 제1 중간 층(21)으로의 산화가 수행될 수 있다. 또한 질화물 중간 층(202)은 단지 부분적으로만 산화될 수도 있다. 특히, 질화물 중간 층(202)의 일부는 제1 중간 층(21)으로 산화될 수 있고, 질화물 중간 층(202)의 다른 부분은 산화되지 않아서 제2 중간 층(22)을 형성하지 않는다.
도 3은 개략적인 단면도에 기초한 대안적인 반도체 소자를 도시한다. 대안적인 반도체 소자는 도 1의 광전 반도체 소자의 반도체 층 시퀀스(1)와 동일한 구조를 갖는 반도체 층 시퀀스(1)를 포함한다. 반도체 층 시퀀스(1)의 커버면(1a) 상에 접촉 층(3)이 적층된다. 이를 통해 반도체 층 시퀀스(1)와 접촉 층(3) 사이의 대안적인 경계 영역(31)이 생성된다. 반도체 층 시퀀스(1)와 접촉 층(3) 사이에 층 스택(2)이 없기 때문에, 대안적인 경계 영역(31)은 더 많은 개수의 결함, 불순물 및/또는 손상을 갖는다. 대안적인 반도체 소자의 접촉 층(3)은 예를 들어 대안적인 경계 영역 내의 손상을 최소화하기 위해 예를 들어 진공 증착과 같은 마일드한 피착 방법에 의해 형성될 수 있다. 대안적으로 또는 추가적으로, 접촉 층(3)은 스퍼터링에 의해 적층될 수 있다.
본 명세서에 기술된 광전 반도체 소자의 또 다른 예시적인 실시예는 도 4의 개략적인 단면도에 기초하여 보다 상세하게 설명된다. 도 1의 예시적인 실시예와는 대조적으로, 반도체 층 시퀀스의 추가의 커버면(1a`)이 형성되는 제1 반도체 층(11)의 영역이 노출된다. 추가의 커버면(1a`) 상에 또 다른 접촉 층(3`)이 적층된다. 추가의 접촉 층(3`)은 접촉 층(3)과 동일한 구조, 특히 동일한 결정 배향을 갖는다. 특히, 접촉 층(3) 및 추가의 접촉 층(3`)이 모두 결정 구조의 (111) 결정 배향을 갖는 것이 가능하다. 추가의 접촉 층(3`) 상에는 컨택트(4)가 배치되고, 상기 컨택트는 추가의 접촉 층(3`)과 직접 접촉한다. 컨택트(4)는 예를 들어 백금과 같은 금속으로 형성될 수 있다.
본 명세서에 기술된 방법뿐만 아니라, 본 명세서에 기술된 반도체 소자의 또 다른 예시적인 실시예가 도 5의 대략적인 단면도에 기초하여 보다 상세하게 설명된다. 반도체 층 시퀀스(1)의 커버면(1a) 상에 층 스택(2)이 적층된다. 층 스택(2)은 본 경우에 3차원 성장 조건으로 성장된다.
이를 통해 층 스택(2)이 고립 형상부들(200)로 분할된다. 고립 형상부들(200)은 서로 이격된 커버면(1a) 상에 배치된다. 특히, 고립 형상부들(200)은 측면 방향으로 서로 연결되지 않는다. 고립 형상부들(200)은 사다리꼴 및/또는 삼각형 단면을 갖는다.
중간 층(2a), 및 층 스택(2) 또는 산화물 층(20)으로 커버되지 않은 커버면(1a)의 영역 상에 접촉 층(3)이 적층된다. 접촉 층(3)의 구조는, 층 스택(2)의 구조를 따른다. 특히, 복사선 통로면(3a)은 각각 그 아래의 층으로부터 균일한 거리를 갖는다. 즉, 접촉 층(3)은 컨포멀한(conformal) 층이고, 제조 공차의 범위 내에서 균일한 두께를 갖는다.
도 6의 에너지 밴드 갭(EB)의 함수로서의 일 함수(W)에 기초하여, 본 명세서에 기술된 광전 반도체 소자의 동작이 상세히 설명된다. 예를 들어, 제2 반도체 층(13) 및/또는 고도로 도핑된 반도체 층(14)은 약 7.5 eV의 일 함수를 갖는 p전도성 칼륨 질화물로 형성된다. 고도로 도핑된 반도체 층(14) 및/또는 제2 반도체 층(13)을 전기적으로 접촉시키기 위해, 마찬가지로 높은 일 함수를 갖는 재료가 바람직하다. 예를 들어, 백금(일 함수: 5.65 eV) 또는 니켈(일 함수: 5.15 eV)이 이러한 목적에 적합하다. 그러나 백금 및 니켈은 광투과성이므로, 반도체 소자의 전방측 컨택트로는 적합하지 않다. 또한, 갈륨 인듐 산화물은 5.4 eV의 높은 일 함수를 갖는다. 그러나, 갈륨 인듐 산화물과는 달리, 인듐 주석 산화물(일 함수: 4.7 내지 4.8 eV)은 재료로서 양호하게 알려져 있다. 또한, 갈륨 인듐 산화물은 활성 영역에서 생성된 광의 보다 높은 흡수율을 갖는다.
도 7의 X선 회절(X-ray diffraction)(XRD) 스펙트럼에 기초하여, 본 명세서에 기술된 방법의 작동이 보다 상세하게 설명된다. 도(degree) 레벨의 반사 각도의 두 배(2Θ)의 함수로서의 초당 카운트(cps)(counts per second)의 신호 세기(I)가 도시된다. 여기서 산화 단계 이전의 스펙트럼(71), 산화 단계 이후의 스펙트럼(72) 및 산화를 수행하지 않은 비교 스펙트럼(73)이 도시된다.
산화 이전의 스펙트럼(71)은 제1 최대값(701) 및 제2 최대값(703)을 갖는다. 제1 최대값(701)은 질화물 층(201)에 함유된 인듐 질화물에 대응한다. 제2 최대값(703)은 반도체 층 시퀀스(1)에 함유된 갈륨 질화물에 대응한다.
산화 이후의 스펙트럼(73)은 제2 최대값(702)을 갖는다. 제2 최대값(702)은 산화에 의해 생성된 산화물 층(20)의 인듐 산화물에 대응한다. 또한, 인듐 질화물에 대한 제1 최대값(701)은 더 이상 검출될 수 없다. 인듐 질화물은 인듐 산화물로 산화되었다. 제3 최대값(703)은 측정 정확도의 범위 내에서 변경되지 않았다. 따라서, 반도체 층 시퀀스(1)의 재료는 산화에 의해 산화 및/또는 변화되지 않았다.
비교 스펙트럼(73)은 대안적인 반도체 소자의 X선 회절 스펙트럼을 나타낸다. 비교 스펙트럼(73)은 측정 정확도의 범위 내에서 제3 최대값(703)만을 갖는다.
도 8의 개략화된 EDX 스펙트럼에 기초하여, 본 명세서에 기술된 광전 반도체 소자가 보다 상세히 설명된다. 표준화된 EDX 신호(S)는 스택 방향(z)으로의 위치의 함수로서 도시된다. 커버면(1a)의 영역에서, 산화물 함량(81)이 증가한다. 중간면(2a)의 영역에서는 주석 함량(82)이 증가한다. 산화물 함량(81)과 주석 함량(72)의 EDX 신호의 상승하는 플랭크는 스택 방향(z)으로 서로에 대해 오프셋되어 배치된다. 상승하는 플랭크의 이러한 상이한 위치에 기초하여, 완성된 반도체 소자 상의 반도체 층 시퀀스(1)와 접촉 층(3) 사이의 층 스택(2)의 존재가 검출될 수 있다.
본 발명은 이러한 실시예에 기초한 상기 설명에 의해 제한되지 않는다. 오히려, 본 발명은 특징 또는 조합 자체가 청구범위 또는 예시적인 실시예에서 명시적으로 언급되지 않은 경우라 할지라도, 이러한 청구범위의 특징의 임의의 조합을 포함하는 임의의 새로운 특징 및 임의의 특징의 조합을 포함한다.
본 출원에서는 독일 특허 출원 제102015109786.9호에 대한 우선권이 주장되며, 그 개시 내용은 본 명세서에 참고로 포함된다.
1 반도체 층 시퀀스
1a 커버면
1a` 추가의 커버면
11 제1 반도체 층
12 활성 영역
13 제2 반도체 층
14 고도로 도핑된 반도체 층
2 층 스택
2a 중간면
20 산화물 층
21 제1 중간 층
22 제2 중간 층
200 고립 형상부
201 질화물 층
202 질화물 중간 층
3 접촉 층
3` 추가의 접촉 층
3a 복사선 통로면
31 대안적인 경계 영역
32 제1 경계 영역
33 제2 경계 영역
4 컨택트
51 산소 함유 가스
71 산화 이전의 스펙트럼
72 산화 이후의 스펙트럼
73 비교 스펙트럼
701 제1 최대값
702 제2 최대값
703 제3 최대값
81 산화물 함량
82 주석 함량
I XRD 강도
Θ XRD 각도
S 표준화된 EDX 신호
z 스택 방향

Claims (20)

  1. 광전 반도체 소자를 제조하는 방법에 있어서,
    반도체 층 시퀀스(1)를 제공하는 단계 - 상기 반도체 층 시퀀스는 발광 및/또는 광흡수 활성 영역(12) 및 상기 반도체 층 시퀀스(1)의 주 연장 평면에 수직으로 연장되는 스택 방향(z)으로 상기 활성 영역(12) 후방에 배치되는 커버면(1a)을 포함함 -;
    상기 커버면(1a) 상에 층 스택(2)을 적층하는 단계 - 상기 층 스택(2)은 인듐을 함유하는 산화물 층(20) 및 상기 스택 방향(z)으로 상기 커버면(2a) 후방에 배치되는 중간면(2a)을 포함함 -;
    상기 중간면(2a) 상에 인듐 주석 산화물로 형성된 접촉 층(3)을 적층하는 단계
    를 포함하고,
    상기 층 스택(2)은 제조 공차의 범위 내에서 주석이 없는 것인, 광전 반도체 소자를 제조하는 방법.
  2. 제1항에 있어서,
    상기 산화물 층(20)을 적층하는 단계는,
    인듐을 함유하는 질화물 층(201)을 제공하는, 특히 에피택셜 피착하는 단계; 및
    산화 단계에서 상기 질화물 층(201)을 상기 산화물 층(20)으로 적어도 부분적으로 산화시키는 단계
    를 포함하는 것인, 광전 반도체 소자를 제조하는 방법.
  3. 제2항에 있어서,
    상기 산화 단계는 상기 접촉 층(3)을 적층하는 단계 이후에 수행되는 것인, 광전 반도체 소자를 제조하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    적어도 상기 산화 단계는 반응 챔버에서 수행되고,
    상기 산화 단계 동안, 상기 반응 챔버에서의 반응 온도는 적어도 460℃ 내지 720℃인 것인, 광전 반도체 소자를 제조하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 산화물 층(20)을 적층하는 단계는 인듐 산화물의 에피택셜 피착에 의해 수행되는 것인, 광전 반도체 소자를 제조하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 질화물 층(201)을 에피택셜 피착하는 단계는 3차원 성장 조건 하에서 수행되고, 상기 질화물 층(201)은 다층의 서로 연결되지 않은 복수의 고립 형상부들(200)을 포함하는 것인, 광전 반도체 소자를 제조하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 에피택셜 피착은 2차원 성장 조건 하에서 수행되고, 상기 산화물 층(20)은 연속적으로 형성되는 것인, 광전 반도체 소자를 제조하는 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 층 스택(2)은 인듐 갈륨 산화물로 형성된 제1 중간 층(21)을 포함하고,
    상기 제1 중간 층을 적층하는 단계는,
    인듐 갈륨 질화물로 형성된 질화물 중간 층을 에피택셜 피착하는 단계,
    상기 산화 단계에서 상기 질화물 중간 층을 상기 제1 중간 층(21)으로 적어도 부분적으로 산화시키는 단계
    를 포함하는 것인, 광전 반도체 소자를 제조하는 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 중간면 상에 상기 접촉 층(3)을 적층하는 단계는, 상기 커버면(1a) 상에 직접 적층하는 경우 상기 접촉 층(3)의 결정 구조의 (100) 결정 배향이 생성되는 성장 조건 하에서 수행되고, 상기 접촉 층(3)의 결정 구조는 (111) 결정 배향을 갖는 것인, 광전 반도체 소자를 제조하는 방법.
  10. 광전 반도체 소자에 있어서,
    반도체 층 시퀀스(1) - 상기 반도체 층 시퀀스는 발광 및/또는 광흡수 활성 영역(12) 및 상기 반도체 층 시퀀스(1)의 주 연장 평면에 수직으로 연장되는 스택 방향(z)으로 상기 활성 영역(12) 후방에 배치되는 커버면(1a)을 포함함 -;
    상기 커버면(1a) 상에 적층된 층 스택(2) - 상기 층 스택은 인듐을 함유하는 산화물 층(20) 및 상기 스택 방향(z)으로 상기 커버면(1a) 후방에 배치되는 중간면(2a)을 포함함 -;
    상기 중간면(2a) 상에 적층되고 인듐 주석 산화물로 형성된 접촉 층(3)
    을 포함하고,
    상기 층 스택(2)은 제조 공차의 범위 내에서 주석이 없는 것인, 광전 반도체 소자.
  11. 제10항에 있어서,
    상기 산화물 층(20)은 제조 공차의 범위 내에서 갈륨이 없는 것인, 광전 반도체 소자.
  12. 제10항 또는 제11항에 있어서,
    상기 층 스택은 인듐 갈륨 산화물로 형성된 제1 중간 층(21)
    을 더 포함하고, 상기 제1 중간 층(21)은 상기 반도체 층 시퀀스(1)와 상기 산화물 층(20) 사이에 배치되고 상기 산화물 층(20)에 직접 인접하는 것인, 광전 반도체 소자.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 층 스택(2)은 인듐 갈륨 질화물로 형성된 제2 중간 층(22)
    을 더 포함하며,
    상기 제2 중간 층(22)은 상기 반도체 층 시퀀스(1)와 상기 제1 중간 층(21) 사이에 배치되고 상기 커버면(1a)에 직접 인접하며,
    상기 제2 중간 층(22)은 제조 공차의 범위 내에서 산소가 없는 것인, 광전 반도체 소자.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 층 스택(2)은 인듐 질화물을 포함하는 것인, 광전 반도체 소자.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 접촉 층(3)의 결정 구조는 (111) 결정 배향을 갖는 것인, 광전 반도체 소자.
  16. 제10항 내지 제15항 중 어느 한 항에 있어서,
    상기 산화물 층(20)은 다층의 서로 연결되지 않은 복수의 고립 형상부들(200)을 포함하는 것인, 광전 반도체 소자
  17. 제10항 내지 제16항 중 어느 한 항에 있어서,
    상기 산화물 층(20)은 연속적으로 형성되는 것인, 광전 반도체 소자.
  18. 제10항 내지 제17항 중 어느 한 항에 있어서,
    상기 스택 방향(z)을 따른 상기 산화물 층(20)의 평균 두께는 적어도 0.5 내지 3 모노레이어인 것인, 광전 반도체 소자.
  19. 제10항 내지 제18항 중 어느 한 항에 있어서,
    상기 스택 방향(z)을 따른 상기 고립 형상부들(200)의 평균 높이는 적어도 0.5 내지 200 모노레이어인 것인, 광전 반도체 소자.
  20. 제10항 내지 제19항 중 어느 한 항에 있어서,
    상기 반도체 층 시퀀스(1)와 상기 층 스택(2) 사이의 제1 경계 영역(32) 및/또는 상기 층 스택(2)과 상기 접촉 층(3) 사이의 제2 경계 영역(33)은, 상기 접촉 층(3)이 상기 반도체 층 시퀀스(1) 상에 직접 적층되는 대안적인 반도체 소자에서의 반도체 층 시퀀스(1)와 접촉 층(3) 사이의 대안적인 경계 영역(31)보다 낮은 결함 밀도를 갖는 것인, 광전 반도체 소자.
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