KR20100020438A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20100020438A
KR20100020438A KR1020090073867A KR20090073867A KR20100020438A KR 20100020438 A KR20100020438 A KR 20100020438A KR 1020090073867 A KR1020090073867 A KR 1020090073867A KR 20090073867 A KR20090073867 A KR 20090073867A KR 20100020438 A KR20100020438 A KR 20100020438A
Authority
KR
South Korea
Prior art keywords
type
layer
cladding layer
cladding
mainly
Prior art date
Application number
KR1020090073867A
Other languages
English (en)
Inventor
카츠미 키시노
이치로 노무라
코시 다마무라
쿠니히코 다사이
츠네노리 아사츠마
히로시 나카지마
히토시 나카무라
스미코 후지사키
타케시 키카와
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
가꼬호징 조찌가꾸잉
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼, 가꼬호징 조찌가꾸잉, 소니 주식회사 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20100020438A publication Critical patent/KR20100020438A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/327—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIBVI compounds, e.g. ZnCdSe-laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/305—Structure or shape of the active region; Materials used for the active region characterised by the doping materials used in the laser structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/3211—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures characterised by special cladding layers, e.g. details on band-discontinuities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/3211—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures characterised by special cladding layers, e.g. details on band-discontinuities
    • H01S5/3213—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures characterised by special cladding layers, e.g. details on band-discontinuities asymmetric clading layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/3211—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures characterised by special cladding layers, e.g. details on band-discontinuities
    • H01S5/3216—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures characterised by special cladding layers, e.g. details on band-discontinuities quantum well or superlattice cladding layers

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)

Abstract

본 발명은, InP 기판 상에, n형 제1 클래드층, n형 제2 클래드층, 활성층, p형 제1 클래드층 및 p형 제2 클래드층을 차례로 포함하는 반도체층을 포함하는 반도체 소자를 제공한다. n형 제1 클래드층 및 n형 제2 클래드층이 이하의 식 (1)∼(4)를 만족시키거나, 상기 p형 제1 클래드층 및 상기 p형 제2 클래드층이 이하의 식 (5)∼(8)을 만족시킨다.
1×1017cm-3≤N1≤1×1020cm-3 …(1)
N1>N2 …(2)
D1>D2 …(3)
Ec1＜Ec3＜Ec2 …(4)
1×1017cm-3≤N4≤1020cm-3 …(5)
N3＜N4 …(6)
D3＜D4 …(7)
Ev1＜Ev3＜Ev2 …(8)
반도체 소자, 클래드층, 가전자대, 전도대, 적층 구조

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 InP 기판 상에 n형 및 p형의 반도체층을 구비한 반도체 소자에 관한 것이다.
본 출원은 일본 특허청에 2008년 8월 12일자로 출원된 일본 우선권 특허출원번호 JP 2008-207863호에 개시된 대상을 포함하며, 그 전체 내용은 본 명세서에 참조로 포함된다.
레이저 다이오드(LD)는, CD(Compact Disk), DVD(Digital Versatile Disk) 또는 블루레이 디스크(Blu-ray Disc;BD)와 같은 광 디스크 장치에서 광원으로서 사용된다. 광원으로서의 용도 외에도, 레이저 다이오드는 광 통신, 고체 레이저 여기, 재료 가공, 센서, 측정기, 의료, 인쇄 기기, 디스플레이와 같은 다양한 분야에 응용되고 있다. 발광 다이오드(LED)는, 가전 기기의 표시 램프, 적외선 통신, 인쇄 기기, 디스플레이, 조명 램프와 같은 분야에 응용되고 있다.
그러나, LED에서, 녹색은 인간의 시감도(spectral sensitivity)가 가장 높지만, 다른 색과 비교하여 효율이 그다지 높지 않다. 반면에, LD에서는, 순청색(480㎚ 또는 이보다 약간 더 많음)부터 오렌지색(600㎚ 또는 이보다 약간 더 많음)까지 의 가시광 범위에서 실용적인 특성이 얻어지지 않는다. 예를 들면, "Significant progress in Ⅱ-Ⅵ blue-green laser diode lifetime" by E. Kato et al., Electronics Letters 5th February 1998 Vol.34 No.3 pp.282-284에는, GaAs 기판 상에 Ⅱ-Ⅵ족 화합물 반도체를 적층함으로써 형성된 약 500㎚의 청록색 LD에 있어서, 1㎽로 약 400시간의 실온 연속 파 동작을 달성한 것이 E. Kato 등에 의해 보고되어 있다. 그러나, 이러한 재료계에서는 그 이상의 특성을 얻을 수 없었다. 그 이유는, 결정 결함이 발생하여 이동하기 쉽다는, 재료의 물리적인 성질에 기인한다고 고려된다.
Ⅱ-Ⅵ족 화합물 반도체에서는, 일반적으로, p형 전도성 제어가 용이하지 않다. 특히, 에너지 갭이 증가함에 따라 p형 캐리어 농도가 감소되는 경향이 있다. 예를 들면, "Significant progress in Ⅱ-Ⅵ blue-green laser diode lifetime" by E. Kato et al., Electronics Letters 5th February 1998 Vol.34 No.3 pp.282-284에서 p형 클래드층으로서 이용되고 있는 ZnMgSSe에서는, Mg 조성비를 증가시킴에 따라 에너지 갭이 증가한다. 그러나, 에너지 갭이 약 3eV 이상으로 되면 p형 캐리어 농도가 1×1017cm-3보다 작은 값으로 되고, ZnMgSSe를 p형 클래드층으로서 이용하는 것이 용이하지 않게 된다. 그 이유는 다음과 같이 고려된다. ZnMgSSe 중에 p형 도펀트로서 질소(N) 원자가 존재하지만, 이러한 원자들의 상당수는 Ⅵ족 사이트 이외의 격자 간 위치에 존재하고 있어 캐리어로 되지 않는다. 이것은 p형 도펀트의 활성화율이 낮다는 것을 의미한다(1%보다 대폭 낮다). 또한, 이와 같이 격자 간 위치에 다수의 원자가 존재하는 것이 결정 결함 생성의 주요 원인으로 고려될 수 있다.
"Significant progress in Ⅱ-Ⅵ blue-green laser diode lifetime" by E. Kato et al., Electronics Letters 5th February 1998 Vol.34 No.3 pp.282-284에서, 활성층으로서 이용되는 ZnCdSe는 GaAs 기판에 완전하게 격자 정합될 수 없으므로, ZnCdSe에 변형이 존재한다. 일반적으로, 발광 소자와 수광 소자에서는, 열, 전기 전도, 변형 등의 영향으로 인해 결함이 결정 결함이 가장 많은 영역으로부터 전파 확산되어 활성층에 도달한다. 그 결과 소자의 열화 및 소자의 수명 저감이 발생한다. 따라서, "Significant progress in Ⅱ-Ⅵ blue-green laser diode lifetime" by E. Kato et al., Electronics Letters 5th February 1998 Vol.34 No.3 pp.282-284에 기재되어 있는 바와 같이 활성층이 변형을 갖는 경우에, p형 클래드층 등에 결정 결함이 발생하게 되면, 결정 결함으로 인해 소자가 열화될 가능성이 높다.
이러한 이유로 인해, 본원 발명자들과 국내외의 여러 연구 그룹은, 황색 내지 녹색에서 발광하는 광학 소자를 형성하기 위한 재료의 후보로서, MgxZnyCd1 -x-ySe(0≤x≤1, 0≤y≤1, 0≤1-x-y≤1)인 Ⅱ-Ⅵ족 화합물 반도체에 주목하여 연구 개발을 행해 왔다("Molecular beam epitaxial growth of high quality Zn1-xCdxSe on InP substrates" by N. Dai et al., Appl. Phys. Lett. 66, 2742(1995) 및 "Molecular Beam Epitaxial Growth of MgZnCdSe on (100) InP Substrates" by T. Morita et al., J. Electron. Mater. 25, 425(1996)). 각 조성 x, y가 이하의 관계식을 만족시키는 경우에, MgxZnyCd1 -x- ySe(이하, 간단히 「MgZnCdSe」라 칭함)는 InP에 격자 정합되고, 각 조성 x, y를 (x=0, y=0.47)부터 (x=0.8, y=0.17)까지 변경함으로써 MgZnCdSe의 에너지 갭을 2.1eV부터 3.6eV까지 제어할 수 있다.
y=0.47-0.37x
조성 x는 0 이상 0.8 이하
조성 y는 0.17 이상 0.47 이하
상기 조성 범위에 있어서, 금지 대역은 일반적으로 직접 천이형을 가리키고, 에너지 갭을 파장으로 변환하게 되면, 파장은 590㎚(오렌지색; orange)부터 344㎚(자색)이다. 따라서, 노란색 내지 녹색에서 발광하는 발광 소자의 활성층 및 클래드층을, MgZnCdSe의 조성 x와 y를 변경하는 것만으로 실현할 수 있음을 시사한다.
실제로, T. Morita 등에 의해, 분자선 에피텍셜(MBE)법에 의해 InP 기판 상에 성장시킨 MgZnCdSe에 대하여 광 루미네선스 측정이 수행된다. 조성 x, y가 가변된 MgZnCdSe에서 피크 파장이 571㎚부터 397㎚까지인 양호한 발광 특성이 얻어진 것이 보고되어 있다("Molecular Beam Epitaxial Growth of MgZnCdSe on (100)InP Substrates" by T. Morita et al., J. Electron. Mater. 25, 425(1996)).
또한, L. Zeng 등에 의해, MgZnCdSe를 이용하여 형성된 양자 웰 구조에 있어서, 적색, 녹색 및 청색의 각 파장대에서 광 여기에 의한 레이저 발진에 성공한 것이 보고되어 있다("Red-green-blue photopumped lasing from ZnCdMgSe/ZnCdSe quantum well laser structure grown on InP" by L. Zeng et al., Appl. Phys. Lett. 72, 3136(1998)).
반면에, MgZnCdSe만으로 구성된 LD에서, 전류 구동에 의한 레이저 발진은 보고되어 있지 않다. 그 주요 원인은 MgZnCdSe의 불순물 도핑에 의한 p형 전도성 제어가 어려운 것에 의한다고 고려된다.
따라서, n형 클래드층으로서 MgZnCdSe를 이용하는 상태에서, 본원 발명자들은 활성층과 p형 클래드층에 최적인 재료를 찾는 연구를 행하여 왔다. 그 결과, 활성층으로서 ZnsCd1 -sSe(0＜s＜1)(이하, 간단히 「ZnCdSe」라고 칭함)를 이용하고, p 클래드층으로서 BetZn1 - tTe층(0＜t＜1)(이하, 간단히 「BeZnTe」라 칭함) 및 MgSe층을 교대로 적층한 MgSe/BeZnTe 적층 구조를 이용함으로써, 560㎚의 황녹색 LD의 77K 발진에 성공하였다. 여기서, 77K 발진이란, 발광 소자를 77K로 냉각한 상태에서 발진시키는 것을 의미한다. 활성층으로서 ZnCdSe 대신에 BeuZn1 - uSewTe1 -w(0＜u＜1, 0＜w＜1)(이하, 간단히 「BeZnSeTe」라 칭함)를 이용함으로써, 594nm, 575nm, 542㎚의 오렌지색 내지 황녹색의 단일 피크 발광을 관측하고, 575㎚의 LED에서는 실온에서 5000시간 이상 발광시키는 것에 성공하였다.
게다가, 본원 발명자들은 n형 클래드층이 MgZnCdSe 단층 구조 혹은 MgSe/ZnCdSe 초격자 구조로 이루어지고 활성층이 BeZnSeTe 단층 구조로 이루어진 LED 소자를 제작하였고, 그 발광 메커니즘을 상세하게 검토하였다. 그 결과, 발광 파장의 구동 전류 의존성이 큰 것을 알았고, n형 클래드층부터 활성층 부근까지의 헤테로 계면에서 Type Ⅱ의 발광이 발생하고 있음이 시사되었다.
다음에, 본원 발명자들은, InP에 격자 정합되는 n형 클래드층 및 p형 클래드층이 캐리어 구속과 광 구속이 가능한 에너지 갭 및 굴절율을 가지며, 충분한 캐리어 농도의 도핑이 가능하다는 지침을 전개하였다.
그 결과, 본원 발명자들은, n형 클래드층으로서 MgZnSeTe를 주로 이용하고, p형 클래드층으로서 BeMgZnTe를 주로 이용함으로써 상기 요구를 만족시킬 수 있음을 발견하였다. 또한, 본원 발명자들은, 이 n형 클래드층 및 p형 클래드층과 활성층 재료로서 BeZnSeTe를 이용한 녹색 발진 가능한 반도체 레이저를 제안하기에 이르렀다.
그 후, 본원 발명자들은, MBE법을 이용하여 상기 재료를 결정 성장시켰다. 그 결과, MgZnSeTe를 주성분으로 하는 n형 클래드층에 있어서, 광 구속에 충분한 굴절율 및 캐리어 구속에 충분한 전자 장벽을 얻을 수 있음을 알게 되었다. 그러나, 현시점에서, 성장 조건이 완전하게 최적화되어 있지 않을 가능성이 있지만, 캐리어 농도가 1×1017cm-3 정도까지만 얻어져서 캐리어 전도성을 위해선 아직 불충분함을 알게 되었다. 게다가, 결정성이 양호한 상태에서 구속에 필요한 두께(예를 들면 약 1㎛의 두께)까지 클래드층을 결정 성장시킬 수 없음을 알게 되었다. 반면에, BeMgZnTe를 주성분으로 하는 p형 클래드층에서는, 캐리어 전도성을 위해 충분한 캐리어 농도(1×1018cm-3 이상)를 얻을 수 있고, 또한 광 구속에 충분한 굴절율을 얻을 수 있음을 알게 되었다. 그러나, 현시점에서, 결정성이 양호한 상태에서 구속에 필요한 두께(예를 들면 약 1㎛의 두께)까지 클래드층을 결정 성장시킬 수 없으며 캐리어 구속을 위해서는 불충분한 정공 장벽만을 얻는다는 것을 알게 되었다.
이러한 점을 감안하여, n형 클래드층에 요구되는 특성을 갖는 n형 클래드층 또는 p형 클래드층에 요구되는 특성을 갖는 p형 클래드층을 구비한 반도체 소자를 제공하는 것이 바람직하다.
본 발명의 일 실시예에 의하면, 반도체 소자를 제공하며, 이 반도체 소자는, InP 기판 상에, n형 제1 클래드층, n형 제2 클래드층, 활성층, p형 제1 클래드층 및 p형 제2 클래드층을 차례로 포함하는 반도체층을 포함한다. n형 제1 클래드층 및 n형 제2 클래드층은 이하의 식 (1)∼(4)를 만족시키거나, p형 제1 클래드층 및 p형 제2 클래드층은 이하의 식 (5)∼(8)을 만족시킨다.
1×1017cm-3≤N1≤1×1020cm-3 …(1)
N1>N2 …(2)
D1>D2 …(3)
Ec1＜Ec3＜Ec2 …(4)
1×1017cm-3≤N4≤1020cm-3 …(5)
N3＜N4 …(6)
D3＜D4 …(7)
Ev1＜Ev3＜Ev2 …(8)
여기서, N1은, n형 제1 클래드층의 n형 캐리어 농도이다. N2는, n형 제2 클래드층의 n형 캐리어 농도이다. D1은, n형 제1 클래드층의 층 두께이다. D2는, n형 제2 클래드층의 층 두께이다. Ec1은, n형 제1 클래드층의 전도대 하단 또는 전도대 서브 레벨 하단이다. Ec2는, n형 제2 클래드층의 전도대 하단 또는 전도대 서브 레벨 하단이다. Ec3은, 활성층의 전도대 하단 또는 전도대 서브 레벨 하단이다. N3은, p형 제1 클래드층의 p형 캐리어 농도이다. N4는, p형 제2 클래드층의 p형 캐리어 농도이다. D3은, p형 제1 클래드층의 층 두께이다. D4는, p형 제2 클 래드층의 층 두께이다. Ev1은, p형 제1 클래드층의 가전자대(valence band) 상단 또는 가전자대 서브 레벨 상단이다. Ev2는, p형 제2 클래드층의 가전자대 상단 또는 가전자대 서브 레벨 상단이다. Ev3은, 활성층의 가전자대 상단 또는 가전자대 서브 레벨 상단이다.
본 발명의 일 실시예에 따른 반도체 소자에서는, n형 클래드층 또는 p형 클래드층이 주요 기능별로 2개의 층으로 나누어져 있다. 예를 들면, n형 클래드층이 주요 기능별로 2개의 층으로 나누어져 있는 경우에, 한쪽의 n형 클래드층(n형 제1 클래드층)에 있어서, n형 캐리어 농도를 다른 쪽의 n형 클래드층(n형 제2 클래드층)의 n형 캐리어 농도보다 높게 하고, 또한 층 두께를 n형 제2 클래드층의 층 두께보다 두껍게 한다. 이에 따라, n형 클래드층 전체의 캐리어 전도성이 유지된다. n형 제2 클래드층에 있어서, 전도대 하단 또는 전도대 서브 레벨 하단을 활성층의 전도대 하단 또는 전도대 서브 레벨 하단보다 높게 한다. 이에 따라, 캐리어 구속에 충분한 전자 장벽이 유지되며, 타입 Ⅱ 발광이 억제된다. 예를 들면, p형 클래드층이 주요 기능별로 2개의 층으로 나누어져 있는 경우에는, 한쪽의 p형 클래드층(p형 제2 클래드층)에 있어서, p형 캐리어 농도를 다른 쪽의 p형 클래드층(p형 제1 클래드층)의 p형 캐리어 농도보다 높게 하고, 층 두께를 p형 제1 클래드층의 층 두께보다 두껍게 한다. 이에 따라, 캐리어의 전도에 충분한 p형 캐리어 농도가 유지된다. p형 제1 클래드층에 있어서는, 가전자대 상단 또는 가전자대 서브 레벨 상단을 활성층의 가전자대 상단 또는 가전자대 서브 레벨 상단보다 낮게 한다. 이에 따라, 캐리어 구속에 충분한 정공 장벽이 확보됨과 함께, 타입 Ⅱ 발광이 억제 된다.
본 발명의 실시예에 따른 반도체 소자에 의하면, n형 클래드층 또는 p형 클래드층을 주요 기능(캐리어 전도성의 두 가지 유형과, 타입 Ⅱ 발광의 구속 및 억제)별로 2개의 층으로 나누고 있으므로, 캐리어 전도성, 캐리어 구속성, 타입 Ⅱ 발광 억제 및 광 구속성의 모든 특성을, n형 클래드층 또는 p형 클래드층에 적합한 값으로 설정할 수 있다. 그 결과, n형 클래드층에 요구되는 특성을 갖는 n형 클래드층 또는 p형 클래드층에 요구되는 특성을 갖는 p형 클래드층을 구비한 반도체 소자를 실현하는 것이 가능하다.
본 발명의 다른 목적, 특징, 이점 및 추가 목적, 특징, 이점은 다음에 따르는 설명으로부터 보다 명백하게 나타날 것이다.
이하, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다.
도 1은, 본 발명의 일 실시예에 따른 레이저 다이오드(1)(반도체 소자)의 단면 구성을 도시한 것이다. 도 2는, 도 1의 각 층의 대역 구조의 일례를 개략적으로 도시한 것이다. 이 레이저 다이오드(1)는, 에피택셜 성장법, 예를 들면, 분자선 에피텍셜(MBE)법이나, 유기 금속 화학 기상 성장(MOCVD, MOVPE)법에 의해 형성된 것이다. 레이저 다이오드(1)는 기판(10)의 결정과 결정막 사이의 특정한 결정학적 방위 관계를 유지하면서 결정막을 퇴적 성장시킴으로써 형성된다.
레이저 다이오드(1)는, 기판(10)의 일면 상에, 버퍼층(11), n형 클래드층, n 측 가이드층(13), 활성층(14), p측 가이드층(15), p형 클래드층(16), 콘택트층(17)을 순서대로 적층한 구성을 갖는다.
기판(10)은 InP 기판이다. 버퍼층(11)은, 하부 클래드층(12)부터 콘택트층(17)까지의 각 반도체층의 결정 성장성을 개선하기 위해 기판(10)의 표면 상에 형성되며, 예를 들면 기판(10)측으부터 순서대로 적층된 버퍼층들(11A, 11B, 11C)을 포함한다. 여기서, 버퍼층(11A)은, 예를 들면 Si 도핑된 n형 InP로 형성된다. 버퍼층(11B)은, 예를 들면 Si 도핑된 n형 InGaAs로 형성된다. 버퍼층(11C)은, 예를 들면 Cl 도핑된 n형 ZnCdSe로 형성된다.
n형 클래드층(12)은, n형 제1 클래드층(12A) 및 n형 제2 클래드층(12B)이 이 순서로 활성층(14)의 반대측(본 실시예에서는 기판(10)측)으로부터 적층된 구성을 갖는다.
n형 제1 클래드층(12A)은, n형 제1 클래드층(12A)과 n형 제2 클래드층(12B) 사이의 관계에서 주로 n형 클래드층(12)의 캐리어(전자) 전도성을 유지한다. 이 n형 제1 클래드층(12A)에서는, n형 캐리어 농도가 1×1017cm-3 내지 1×1020cm-3 범위 내의 값으로 되어 있고, n형 제2 클래드층(12B)의 n형 캐리어 농도보다 높은 값으로 되어 있다. 또한, n형 제1 클래드층(12A)의 두께가 n형 제2 클래드층(12B)의 두께보다 크다. 또한, n형 제1 클래드층(12A)의 에너지 갭이 n측 가이드층(13) 및 활성층(14)의 각각의 에너지 갭보다 크다. n형 제1 클래드층(12A)의 굴절율은 n측 가이드층(13) 및 활성층(14)의 각각의 굴절율보다 작다. n형 제1 클래드층(12A)의 전도대 하단 또는 전도대 서브 레벨 하단은 활성층(14)의 전도대 하단 또는 전도대 서브 레벨 하단보다 낮다.
n형 제1 클래드층(12A)은, 예를 들면, 주로 Mgx1Znx2Cd1 -x1-x2Se(0＜x1＜1, 0＜x2＜1, 0＜1-x1-x2＜1)를 포함하는 단층 구조를 갖거나, 주로 MgSe/Znx3Cd1 -x3Se(0＜x3＜1) 초격자를 포함하는 적층 구조를 갖고 있다.
n형 제2 클래드층(12B)은, n형 제2 클래드층(12B)과 n형 제1 클래드층(12A) 사이의 관계에서, 주로 n형 클래드층(12)의 캐리어(전자) 구속성을 유지하며, 타입 Ⅱ 발광을 억제한다. 이 n형 제2 클래드층(12B)에서는, 전도대 하단 또는 전도대 서브 레벨 하단이 n측 가이드층(13) 및 활성층(14)의 각각의 전도대 하단 또는 전도대 서브 레벨 하단보다 높다. n형 제2 클래드층(12B)의 에너지 갭은 n측 가이드층(13) 및 활성층(14)의 각각의 에너지 갭보다 크다. n형 제2 클래드층(12B)의 굴절율은 n측 가이드층(13) 및 활성층(14)의 각각의 굴절율보다 작다. n형 제2 클래드층(12B)의 n형 캐리어 농도는 n형 제1 클래드층(12A)의 n형 캐리어 농도보다 낮은 값으로 되어 있다. n형 제2 클래드층(12B)의 두께는 n형 제1 클래드층(12A)의 두께보다 작다. 또한, n형 제2 클래드층(12B)의 가전자대 상단 또는 가전자대 서브 레벨 상단은 n측 가이드층(13) 및 활성층(14)의 각각의 가전자대 상단 또는 가전자대 서브 레벨 상단보다 낮다.
n형 제2 클래드층(12B)은, 예를 들면, 주로 Mgx4Zn1 -x4Sex5Te1-x5(0＜x4＜1, 0.5＜x5＜1)를 포함하는 단층 구조를 갖거나, 주로 MgSe/Mgx6Zn1 -x6Sex7Te1-x7(0＜x6＜1, 0.5＜x7＜1) 초격자를 포함하는 적층 구조를 갖고 있다.
여기서, n형 제1 클래드층(12A) 또는 n형 제2 클래드(12B)이 초격자를 포함하는 경우에는, 초격자에 포함되는 각 층의 재료(조성비) 및 각 층 두께를 조절함으로써 실효적인 에너지 갭을 변경(제어)하는 것이 가능하다. 이하에서 설명하는 각 반도체층이 초격자를 포함하고 있는 경우에도, 초격자에 포함되는 각 층의 재료(조성비) 및 각 층 두께를 조절함으로써 실효적인 에너지 갭을 변경(제어)하는 것이 가능하다. n형 클래드층(12)에 포함되는 n형 불순물로는 예를 들어 Cl가 있다.
또한, n형 제1 클래드층(12A) 및 n형 제2 클래드층(12B)에 대하여 기재한 내용을 식으로 나타내면, 이하의 식 (1)∼(4)로 나타낼 수 있다.
1×1017cm-3≤N1≤1×1020cm-3 …(1)
N1>N2 …(2)
D1>D2 …(3)
Ec1＜Ec3＜Ec2 …(4)
여기서, N1은, n형 제1 클래드층(12A)의 n형 캐리어 농도이다. N2는, n형 제2 클래드층(12B)의 n형 캐리어 농도이다. D1은, n형 제1 클래드층(12A)의 층 두께이다. D2는, n형 제2 클래드층(12B)의 층 두께이다. Ec1은, n형 제1 클래드층(12A)의 전도대 하단 또는 전도대 서브 레벨 하단이다. Ec2는, n형 제2 클래드층(12B)의 전도대 하단 또는 전도대 서브 레벨 하단이다. Ec3은, 활성층(14)의 전 도대 하단 또는 전도대 서브 레벨 하단이다.
n측 가이드층(13)의 에너지 갭은 활성층(14)의 에너지 갭보다 크다. n측 가이드층(13)의 굴절율은 활성층(14)의 굴절율보다 작다. n측 가이드층(13)의 전도대 하단 또는 전도대 서브 레벨 하단은 활성층(14)의 전도대의 하단 또는 전도대의 서브 레벨의 하단보다 높다. n측 가이드층(13)의 가전자대 상단 또는 가전자대 서브 레벨 상단이 활성층(14)의 가전자대 상단 또는 가전자대 서브 레벨 상단보다 낮은 것이 바람직하다.
n측 가이드층(13)은, 예를 들면, 주로 MgSe/Bex19Zn1 -x19Sex20Te1-x20(0＜x19＜1, 0＜x20＜1) 초격자를 포함하는 적층 구조를 갖고 있다. 그러나, n측 가이드층(13)이 상기한 바와 같은 초격자를 포함하는 경우에는, MgSe층 및 Bex19Zn1 -x19Sex20Te1-x20층의 쌍방이 언도핑된 것이 바람직하다. 또한, 본 명세서에 있어서 「언도핑」(undoped)이란, 반도체층을 제조할 때 도펀트를 공급하고 있지 않은 것을 의미한다. 이것은, 반도체층에 불순물이 전혀 포함되어 있지 않은 경우와, 반도체층에 다른 반도체층 등으로부터 확산된 불순물이 약간 함유되어 있는 경우를 포함하는 개념이다.
활성층(14)은, 원하는 발광 파장(예를 들면 녹색대의 파장)에 대응한 에너지 갭을 갖는 Ⅱ-Ⅵ족 화합물 반도체를 주로 함유한다. 이 활성층(14)은, 예를 들면, 주로 Bex13Zn1 -x13Sex14Te1-x14(0＜x13＜1, 0＜x14＜1)를 포함하는 단층 구조를 갖거나, 주로 MgSe/Bex15Zn1 -x15Sex16Te1-x16(0＜x15＜1, 0＜x16＜1) 초격자를 포함하는 적층 구 조를 갖거나, 주로 ZnSe/Bex17Zn1 -x17Sex18Te1-x18(0＜x17＜1, 0≤x18＜1) 초격자를 포함하는 적층 구조를 갖는다. 활성층(14) 전체가 언도핑되어 있는 것이 바람직하다.
활성층(14)에 있어서, 후술하는 릿지부(ridge; 18)에 대면하는 영역이 발광 영역(14A)으로 된다. 이 발광 영역(14A)은, 발광 영역(14A)에 대면하는 릿지부(18)의 저부의 크기와 동등한 크기의 스트라이프 폭을 갖고, 릿지부(18) 내에 구속된 전류가 주입되는 전류 주입 영역에 대응한다.
p측 가이드층(15)의 에너지 갭은 활성층(14)의 에너지 갭보다 크다. p측 가이드층(15)의 굴절율은 활성층(14)의 굴절율보다 작다. p측 가이드층(15)의 가전자대 상단 또는 가전자대 서브 레벨 상단은 활성층(14)의 가전자대 상단 또는 가전자대 서브 레벨 상단보다 낮다. p측 가이드층(15)의 전도대 하단 또는 전도대 서브 레벨 하단이 활성층(14)의 전도대의 하단 또는 전도대의 서브 레벨의 하단보다 높은 것이 바람직하다.
p측 가이드층(15)은, 예를 들면, 주로 MgSe/Bex21Zn1 -x21Sex22Te1-x22(0＜x21＜1, 0＜x22＜1) 초격자를 포함하는 적층 구조를 갖고 있다. 단, p측 가이드층(15)이 상기한 바와 같은 초격자를 포함하는 경우에는, MgSe층 및 Bex21Zn1 -x21Sex22Te1-x22층의 쌍방이 언도핑되어 있는 것이 바람직하다.
n형 클래드층(16)은, p형 제1 클래드층(16A) 및 p형 제2 클래드층(16B)을 상기 활성층(14) 측으로부터 순서대로 적층한 구성을 갖는다.
p형 제1 클래드층(16A)은, p형 제1 클래드층(16A)과 p형 제2 클래드층(16B) 사이의 관계에서, 주로 상부 클래드층(16)의 캐리어(정공) 구속을 유지하고, 타입 Ⅱ 발광을 제어한다. 이 p형 제1 클래드층(16A)에서는, 가전자대 상단 또는 가전자대 서브 레벨 상단이 활성층(14), p측 가이드층(15) 및 p형 제2 클래드층(16B)의 각각의 가전자대 상단 또는 가전자대 서브 레벨 상단보다 낮다. p형 제1 클래드층(16A)의 전도대 하단 또는 전도대 서브 레벨 하단은 활성층(14) 및 p측 가이드층(15)의 각각의 전도대 하단 또는 전도대 서브 레벨 하단보다 높다. p형 제1 클래드층(16A)의 에너지 갭은 활성층(14) 및 p측 가이드층(15)의 각각의 에너지 갭보다 크다. p형 제1 클래드층(16A)의 굴절율은 활성층(14) 및 p측 가이드층(15)의 각각의 굴절율보다 작다. p형 제1 클래드층(16A)의 p형 캐리어 농도는 p형 제2 클래드층(16B)의 p형 캐리어 농도보다 낮은 값으로 되어 있다. 또한, p형 제1 클래드층(16A)의 두께는 p형 제2 클래드층(16B)의 두께보다 작다.
p형 제1 클래드층(16A)은, 예를 들면, 주로 MgSe/Bex8Zn1 -x8Te(0＜x8＜1) 초격자를 포함하는 적층 구조를 갖고 있다. MgSe층이 언도핑되어 있는 것이 바람직하다.
p형 제2 클래드층(16B)은, p형 제2 클래드층(16B)과 p형 제1 클래드층(16A) 사이의 관계에서 주로 상부 클래드층(16)의 캐리어(정공) 전도성을 유지한다. 이 p형 제2 클래드층(16B)에서는, p형 캐리어 농도가 1×1017cm-3 내지 1×1020cm-3 범위 내의 값으로 되어 있고, p형 제1 클래드층(16A)의 p형 캐리어 농도보다 높은 값으로 되어 있다. p형 제2 클래드층(16B)의 두께는 p형 제1 클래드층(16A)의 두께 보다 크다. p형 제2 클래드층(16B)의 에너지 갭은 활성층(14) 및 p측 가이드층(15)의 각각의 에너지 갭보다 크다. p형 제2 클래드층(16B)의 굴절율은 활성층(14) 및 p측 가이드층(15)의 각각의 굴절율보다 작다. p형 제2 클래드층(16B)의 가전자대 상단 또는 가전자대 서브 레벨 상단은 활성층(14)의 가전자대 상단 또는 가전자대 서브 레벨 상단보다 높다.
p형 제2 클래드층(16B)은, 예를 들면, 주로 Bex9Mg1 -x9Te/Bex10Zn1 -x10Te(0＜x9＜1, 0＜x10＜1) 초격자를 포함하는 적층 구조를 갖거나, 주로 Bex11Mgx12Zn1 -x11-x12Te(0＜x11＜1, 0＜x12＜1, 0＜1-x11-x12＜1)를 포함하는 단층 구조를 갖고 있다.
또한, p형 클래드층(16)(및 이하에서 설명하는 콘택트층(17))에 포함되는 p형 불순물로는, 예를 들면, N, P, O, As, Sb, Li, Na 또는 K을 들 수 있다.
또한, p형 제1 클래드층(12A) 및 p형 제2 클래드층(16B)에 대하여 기재한 내용을 식으로 나타내면, 이하의 식 (5)∼(8)로 나타낼 수 있다.
1×1017cm-3≤N4≤1×1020cm-3 …(5)
N3＜N4 …(6)
D3＜D4 …(7)
Ev1＜Ev3＜Ev2 …(8)
여기서, N3은, p형 제1 클래드층(16A)의 p형 캐리어 농도이다. N4는, p형 제2 클래드층(16B)의 p형 캐리어 농도이다. D3은, p형 제1 클래드층(16A)의 층 두께이다. D4는, p형 제2 클래드층(16B)의 층 두께이다. Ev1은, p형 제1 클래드 층(16A)의 가전자대 상단 또는 가전자대 서브 레벨 상단이다. Ev2는, p형 제2 클래드층(16B)의 가전자대 상단 또는 가전자대 서브 레벨 상단이다. Ev3은, 활성층(14)의 가전자대 상단 또는 가전자대 서브 레벨 상단이다.
콘택트층(17)은, 예를 들면, p형 BeZnTe와 p형 ZnTe가 교대로 적층된 구성을 갖는다.
레이저 다이오드(1)에서는, 전술한 바와 같이, 상부 클래드층(16)의 상부 및 콘택트층(17)에, 축 방향으로 연장하는 스트라이프 형상의 릿지부(18)가 형성되어 있다. 이 릿지부(18)는 활성층(14)의 전류 주입 영역을 제한한다.
릿지부(18)의 표면 상에는 p측 전극(19)이 형성되어 있다. 기판(10)의 이면 상에는 n측 전극(20)이 형성되어 있다. 이 p측 전극(19)은, 예를 들면, Pd, Pt 및 Au가 콘택트층(17) 상에 순서대로 적층된 구성을 갖고, 콘택트층(17)과 전기적으로 접속되어 있다. n측 전극(20)은, 예를 들면, Au와 Ge의 합금, Ni 및 Au가 기판(10)의 이면 상에 순서대로 적층된 구성을 갖고, 기판(10)과 전기적으로 접속되어 있다. 이 n측 전극(20)은, 레이저 다이오드(1)를 지지하는 서브 마운트(도시 생략)의 표면에 고정되어 있다. 또한, n측 전극(20)은 서브 마운트를 통하여 히트 싱크(도시 생략)의 표면에 고정되어 있다.
전술한 n형 제1 클래드층(12A), n형 제2 클래드층(12B), n측 가이드층(13), 활성층(14), p측 가이드층(15), p형 제1 클래드층(16A) 및 p형 제2 클래드층(16B)은, 기판(10)과 격자 정합하고 있는 것이 바람직하다. 여기서, 기판(10)은 InP 기판이므로, 기판(10)을 제외한 나머지 층들은 InP와 격자 정합하는 조성비를 갖는 재료로 형성되는 것이 바람직하다. Ⅱ-Ⅵ족 화합물 반도체 중 InP와 격자 정합하는 것으로는, 예를 들면, 이하의 표 1에 나타낸 재료를 들 수 있다.
일반식 InP와 격자 정합하는 것 에너지 갭(eV)
MgZnCdSe Mg0 .33Cd0 .33Zn0 .34Se 2.64
ZnCdSe Zn0 .48Cd0 .52Se 2.1
MgZnSeTe Mg0 .6Zn0 .4Se0 .85Te0 .15 3.0
BeZnTe Be0 .48Zn0 .52Te 3.12(Γ점)
BeMgTe Be0 .36Mg0 .64Te 3.7
BeZnSeTe Be0 .13Zn0 .87Se0 .40Te0 .60 2.33
여기서, 예를 들면, InP와 격자 정합하는 Be0 .36Mg0 .64Te의 에너지 갭의 값은, 2원 혼정(binary mixed crystal)인 BeTe 및 MgTe의 각각의 에너지 갭의 값을 내삽함으로써 구해진 것이다. 3원 혼정에 다소나마 보이는 보잉 효과(boeing effect)에 대해서는 고려되어 있지 않다. 표 1에 나타낸 다른 3원 혼정, 4원 혼정의 에너지 갭의 값에 대해서도, 보잉 효과에 대해서는 고려되어 있지 않다.
InP와 격자 정합하는 Be0 .48Zn0 .52Te에 있어서, Γ점에서의 직접 천이 에너지 갭은 약 3.12eV로 추정될 수 있다. 따라서, Be0 .36Mg0 .64Te/Be0 .48Zn0 .52Te 초격자의 에너지 갭의 값은, 초격자 층 두께의 조합비에 따라, 3.12eV 내지 3.7eV 사이의 값일 수 있다.
MgSe/Be0 .48Zn0 .52Te 초격자의 에너지 갭의 값은, 초격자 층 두께의 조합비에 따라, 3.12eV 내지 3.6eV 사이의 값으로 될 수 있다. MgSe/Mg0 .6Zn0 .4Se0 .85Te0 .15 초격자의 에너지 갭의 값은, 초격자 층 두께의 조합비에 따라, 3.0eV 내지 3.6eV 사이의 값으로 될 수 있다. MgSe/Zn0 .48Cd0 .52Se 초격자의 에너지 갭의 값은, 초격자 층 두께의 조합비에 따라, 2.1eV 내지 3.6eV 사이의 값으로 될 수 있다.
반면에, 예를 들어, 주로 Bex13Zn1 -x13Sex14Te1-x14를 포함하는 단층 구조를 활성층(14)으로서 이용하는 경우에, 활성층(14)의 에너지 갭의 값은, 활성층(14)이 InP와 격자 정합된다는 조건 하에서, 오렌지색(600㎚) 내지 청록색(480㎚) 범위 내의 파장에 상당하는 에너지 갭의 값(2.06eV 내지 2.58eV)으로 될 수 있다. 이에 따라, 위에서 예시한 초격자를, n형 제1 클래드층(12A), n형 제2 클래드층(12B), n측 가이드층(13), p측 가이드층(15), p형 제1 클래드층(16A) 및 p형 제2 클래드층(16B)에 이용하는 경우에, n형 제1 클래드층(12A), n형 제2 클래드층(12B), n측 가이드층(13), p측 가이드층(15), p형 제1 클래드층(16A) 및 p형 제2 클래드층(16B)을 InP에 격자 정합시키면서 활성층(14)의 에너지 갭보다 큰 에너지 갭을 생성할 수 있다.
또한, MgSe와 MgTe는 동일 정도로 대기 중 흡습성을 갖고 있지만, CdMgTe 중 Mg의 조성비가 75% 이하이면, CdMgTe 구조는 징크블렌드(ZB) 구조이고, 산화 반응이 일어나지 않는다고 되어 있다(J. M. Hartmann 등, J. Appl. Phys. 80, 6257(1996) 참조). 반면에, BeMgTe 중 Mg의 조성비가 약 64%이면 BeMgTe가 InP에 격자 정합되고, 이 때의 Mg 조성비는 75%보다 충분히 작다. 따라서, InP에 격자 정합되는 Be0 .36Mg0 .64Te는, 산화 및 흡습에 대하여 MgSe보다 충분한 내성을 갖고 있다고 생각된다. 마찬가지로, Mg0 .33Cd0 .33Zn0 .34Se나, Mg0 .6Zn0 .4Se0 .85Te0 .15도 산화 및 흡습에 대하여 MgSe보다 충분한 내성을 갖고 있다고 생각된다.
본 실시예에서, MgSe는, 큰 p형 캐리어 농도를 갖고 크고 전기 전도성에 관계되는 p형 제2 클래드층(16B)에 사용되지 않는다. 이에 의해, p형 제2 클래드층(16B)에서 산화 및 흡습으로 인한 열화 때문에 전기 전도성이 저감될 우려는 없다.
또한, Be와 Se가 서로 반응성이 높은 것이 경험상 알려져 있고, 종래의 MgSe/BeZnTe 초격자의 계면에 BeSe가 형성될 가능성이 있다. 그러나, 예를 들어, BeZnTe층에서 MgSe 측 상의 계면에 Zn 원자들을 배열하여 Be와 Se가 서로 직접 접하지 않도록 함으로써, BeSe의 형성을 제어할 수 있다. 또한, MBE 장치에서의 셔터 작용을 이용함으로써, 상기한 바와 같은 원자 배열을 형성하는 것이 가능하다.
또한, Se와 Te가 동시에 존재하는 상황에서, Se가 우선적으로 Ⅱ족과 결합하여, Te가 들어가기 어려운 현상, Se와 Te의 석출 현상 등이 우려된다. 그러나, 이 문제에 대해서도, 예를 들면, MBE 장치에서의 셔터 작용을 이용하여 Se와 Te가 동시에 존재하지 않도록 함으로써, Se와 Te의 경합 반응이나 분리 석출의 발생을 제어할 수 있다.
Be 칼코게나이드계에서, Be 이온은, 산소 이외의 다른 Ⅵ족(Se나 Te 등)에 비교하여, 이온 반경이 극단적으로 작고 그 결과 공유 결합도가 높다. 결정 자체의 강도가 높아 전위(dislocation) 등 결함의 발생이나 전파가 억제된다고 알려져 있다. BeZnTe/BeMgTe 초격자 구조를 형성함으로써, BeZnTe/MgSe 초격자 구조를 사용한 종래 기술의 경우보다, 더욱 효과적일 것으로 예상된다. BeZnTe/BeMgTe 초격자 구조에서는, 초격자 구조에서의 BeZnTe와 BeMgTe 양방의 층에 Be가 존재하므로, 결정 결함의 전파가 저감되는 것이 예상된다.
이와 같은 구성의 레이저 다이오드(1)는, 예를 들면 후술하는 바와 같이 제조될 수 있다.
상기한 각 반도체층을 두 개의 분자선 에피텍셜(MBE) 장치를 이용한 결정 성장에 의해 제작한다. InP로 된 기판(10)의 표면을 적절히 처리한 후, 기판(10)을 MBE 장치 내에 세팅한다. 다음에, 기판(10)을 시료 교환용의 준비실에 넣어 진공 펌프로 10-3㎩ 이하까지 진공화한다. 100℃까지 가열하여 기판(10)으로부터 잔류 수분 및 불순물 가스를 제거한다.
다음에, 기판(10)을 Ⅲ-Ⅴ족 화합물 반도체 전용 성장실에 반송한다. 기판(10)의 표면에 P 분자선을 쪼이면서 기판(10)의 온도를 500℃로 가열한다. 이에 의해, 기판(10)의 표면의 산화막을 제거한다. 그 후, 기판(10)의 온도를 450℃로 가열하고, Si 도핑된 n형 InP를 30㎚만큼 성장시켜 버퍼층(11A)을 형성한다. 이어서, 기판(10)의 온도를 470℃로 가열하고, Si 도핑된 n형 InGaAs를 200㎚만큼 성장시켜 버퍼층(11B)을 형성한다.
다음에, 기판(10)을 Ⅱ-Ⅵ족 화합물 반도체 전용 성장실에 반송한다. 버퍼층(11B)의 표면에 Zn 분자선을 쪼이면서 기판(10)의 온도를 200℃로 가열하고, Cl 도핑된 n형 ZnCdSe를 5㎚만큼 성장시킨다. 이어서, 기판 온도를 280℃로 가열하고, Cl 도핑된 n형 ZnCdSe를 100㎚만큼 성장시켜 버퍼층(11C)을 형성한다. 다음으로, 기판 온도를 280℃로 한 상태에서, Cl 도핑된 n형 Zn0 .48Cd0 .52Se/MgSe 초격자를 1㎛만큼 성장시켜 n형 제1 클래드층(12A)을 형성한다. Cl 도핑된 Mg0.6Zn0.4Se0.85Te0.15를 0.6㎛만큼 성장시켜 n형 제2 클래드층(12B)을 형성한다. Be0.13Zn0.87Se0.40Te0.60/MgSe 초격자를 70㎚만큼 성장시켜 n측 가이드층(13)을 형성한다. Be0 .13Zn0 .87Se0 .40Te0 .60(3㎚)/MgSe 양자 웰을 3층(3웰) 성장시켜 활성층(14)을 형성한다. Be0 .13Zn0 .87Se0 .40Te0 .60/MgSe 초격자를 70㎚만큼 성장시켜 p측 가이드층(15)을 형성한다. N 도핑된 p형 Be0 .48Zn0 .52Te/MgSe 초격자 구조를 0.1㎛만큼 성장시켜 p형 제1 클래드층(16A)을 형성한다. N 도핑된 p형 Be0 .48Zn0 .52Te/Be0 .36Mg0 .64Te 초격자를 0.3㎛만큼 성장시켜 p형 제2 클래드층(16B)을 형성한다. N 도핑된 p형 BeZnTe를 30㎚만큼 성장시키고, N 도핑된 p형 BeZnTe/ZnTe 적층 구조를 500㎚만큼 성장시키고, N 도핑된 p형 ZnTe를 30㎚만큼 성장시켜, 콘택트층(17)을 형성한다.
다음에, 콘택트층(17) 상에 리소그래피에 의해 소정 형상의 레지스트 패턴(도시 생략)을 형성하고, 릿지부(17)가 형성될 스트라이프 형상의 영역 이외의 영역을 덮는다. 이어서, 진공 증착에 의해, 예를 들어, 전체 면 상에 Pd/Pt/Au 다층막(도시 생략)을 적층한다. 이 후, 레지스트 패턴을, 그 위에 퇴적한 Pd/Pt/Au 적층막과 함께 리프트 오프에 의해 제거한다. 이에 의해, 콘택트층(17) 상에 p측 전극(19)이 형성된다. 이 후, 필요에 따라 열 처리를 수행하여 p측 전극(19)과 콘택트층(17)을 서로 오믹 접합시킨다. 다음으로, 예를 들어, 기판(10)의 전체 이면 상에 진공 증착에 의해 AuGe 합금 또는 Ni/Au 다층막(도시 생략)을 적층하여, n측 전극(20)을 형성한다.
다음에, 다이아몬드 커터로 웨이퍼의 단부에 스크래치를 생성하고, 이 스크래치에 압력을 가하여 벌어지도록 나눔으로써 벽개되게 한다. 다음에, 광 사출측의 단면(전방 단면) 상에 5% 정도의 저반사 코팅(도시 생략)을 형성하고, 전방 단면과는 반대측의 단면(후방 단면) 상에 95% 정도의 고반사 코팅(도시 생략)을 형성한다. 릿지부(18)의 스트라이프 방향으로 스크래칭을 행하여 칩들을 얻는다.
다음에, 칩들을, 발광점의 위치와 단면의 각도를 정렬시키면서 서브 마운트(도시 생략) 상에 배치한 후, 히트 싱크(도시 생략) 상에 배치한다. 계속해서, 칩 상의 p측 전극(19)과 스템(도시 생략) 상의 단자를 금속 배선으로 연결하고, 레이저 광의 출구로 되는 윈도우 캡으로 스템을 덮어 기밀 밀봉을 행한다. 이러한 방식으로, 본 실시예의 레이저 다이오드(1)가 제조된다.
다음에, 본 실시예의 레이저 다이오드(1)의 동작 및 효과에 대하여 설명한다.
본 실시예의 레이저 다이오드(1)에서는, p측 전극(19)과 n측 전극(20) 사이에 소정의 전압이 인가되면, 활성층(14)에 전류가 주입되고, 전자-정공 재결합에 의해 발광이 발생한다. 전방 단면 중 발광 영역(14A)에 대응하는 부분(발광 스폿)으로부터 예를 들면 청자색 내지 오렌지색(480㎚ 내지 600㎚)의 범위 내의 파장의 레이저 광이 적층면 내 방향을 향하여 사출된다.
본 실시예에서는, n형 클래드층(12) 및 p형 클래드층(16)의 각각이 주요 기능별로 2개의 층으로 나누어져 있다.
n형 제1 클래드층(12A)에서는, n형 캐리어 농도를 n형 제2 클래드층(12B)의 n형 캐리어 농도보다 높게 하고, 층 두께를 n형 제2 클래드층(12B)의 층 두께보다 두껍게 한다. 이에 따라, n형 클래드층(12) 전체의 캐리어 전도성이 유지된다. n형 제2 클래드층(12B)에 있어서, 전도대 하단 또는 전도대 서브 레벨 하단은 활성층(14)의 전도대 하단 또는 전도대 서브 레벨 하단보다 높다. 이에 따라, 캐리어 구속에 충분한 전자 장벽이 유지되고, 타입 Ⅱ 발광이 억제된다.
반면에, p형 제2 클래드층(16B)에서는, p형 캐리어 농도를 p형 제1 클래드층(16A)의 p형 캐리어 농도보다 높게 하고, 층 두께를 p형 제1 클래드층(16A)의 층 두께보다 두껍게 한다. 이에 따라, 캐리어의 전도에 충분한 p형 캐리어 농도가 유지된다. p형 제1 클래드층(16A)에 있어서, 가전자대 상단 또는 가전자대 서브 레벨 상단은 활성층의 가전자대 상단 또는 가전자대 서브 레벨 상단보다 낮다. 이에 따라, 캐리어 구속에 충분한 정공 장벽이 유지되고, 타입 Ⅱ 발광이 억제된다.
이러한 이유로 인해, 본 실시예에서는, 캐리어 전도성, 캐리어 구속성, 타입 Ⅱ 발광 억제, 및 광 구속성의 모든 특성을, n형 클래드층(12) 및 p형 클래드층(16)에 적합한 값으로 설정할 수 있다. 그 결과, n형 클래드층에 요구되는 특성을 갖는 n형 클래드층(12) 또는 p형 클래드층에 요구되는 특성을 갖는 p형 클래드층(16)을 구비한 레이저 다이오드(1)를 실현하는 것이 가능하다.
이상, 실시예를 들어 본 발명을 설명하였지만, 본 발명은 상기한 실시예로 한정되는 것이 아니라, 여러 가지 변형이 가능하다.
예를 들면, 상기 실시예에서는, 본 발명을 반도체 레이저에 적용한 경우에 대하여 설명하였지만, 발광 다이오드(LED)나, 수광 소자(Photo Detector;PD) 등의 반도체 소자에 대해서도 물론 적용 가능하다.
설계 요구 사항 및 기타 인자가 청구범위 또는 청구범위의 균등론 범위 내에 있는 한 이러한 설계 요구 사항 및 기타 인자에 따라 다양한 수정, 조합, 부조합, 변경이 발생할 수 있다는 점을 당업자라면 이해할 것이다.
도 1은 본 발명의 일 실시예에 따른 레이저 다이오드의 단면 구성도.
도 2는 도 1의 레이저 다이오드의 대역 구조를 설명하기 위한 개념도.
<도면의 주요부분에 대한 부호의 설명>
1:레이저 다이오드
2:반도체 소자
10:기판
11, 11A, 11B, 11C:버퍼층
12:n형 클래드층
12A:n형 제1 클래드층
12B:n형 제2 클래드층
13:n측 가이드층
14:활성층
14A:발광 영역
15:p측 가이드층
16:p형 클래드층
16A:p형 제1 클래드층
16B:p형 제2 클래드층
17:콘택트층
18:릿지부
19:p측 전극
20:n측 전극

Claims (4)

  1. InP 기판 상에, n형 제1 클래드(cladding)층, n형 제2 클래드층, 활성층, p형 제1 클래드층 및 p형 제2 클래드층을 차례로 포함하는 반도체층을 포함하고,
    상기 n형 제1 클래드층 및 상기 n형 제2 클래드층이 이하의 식 (1)∼(4)를 만족시키거나, 상기 p형 제1 클래드층 및 상기 p형 제2 클래드층이 이하의 식 (5)∼(8)을 만족시키는 반도체 소자.
    1×1017cm-3≤N1≤1×1020cm-3 …(1)
    N1>N2 …(2)
    D1>D2 …(3)
    Ec1＜Ec3＜Ec2 …(4)
    1×1017cm-3≤N4≤1020cm-3 …(5)
    N3＜N4 …(6)
    D3＜D4 …(7)
    Ev1＜Ev3＜Ev2 …(8)
    N1:상기 n형 제1 클래드층의 n형 캐리어 농도
    N2:상기 n형 제2 클래드층의 n형 캐리어 농도
    D1:상기 n형 제1 클래드층의 층 두께
    D2:상기 n형 제2 클래드층의 층 두께
    Ec1:상기 n형 제1 클래드층의 전도대 하단 또는 전도대 서브 레벨 하단
    Ec2:상기 n형 제2 클래드층의 전도대 하단 또는 전도대 서브 레벨 하단
    Ec3:상기 활성층의 전도대 하단 또는 전도대 서브 레벨 하단
    N3:상기 p 형 제1 클래드층의 p형 캐리어 농도
    N4:상기 p형 제2 클래드층의 p형 캐리어 농도
    D3:상기 p형 제1 클래드층의 층 두께
    D4:상기 p형 제2 클래드층의 층 두께
    Ev1:상기 p형 제1 클래드층의 가전자대(valence band) 상단 또는 가전자대 서브 레벨 상단
    Ev2:상기 p형 제2 클래드층의 가전자대 상단 또는 가전자대 서브 레벨 상단
    Ev3:상기 활성층의 가전자대 상단 또는 가전자대 서브 레벨 상단
  2. 제1항에 있어서,
    상기 n형 제1 클래드층 및 상기 n형 제2 클래드층이 식 (1)∼(4)를 만족시키는 경우에,
    상기 n형 제1 클래드층이, 주로 Mgx1Znx2Cd1 -x1-x2Se(0＜x1＜1, 0＜x2＜1, 0＜1-x1-x2＜1)를 포함하는 단층 구조를 갖거나, 주로 MgSe/Znx3Cd1 -x3Se(0＜x3＜1) 초격자를 포함하는 적층 구조를 갖고,
    상기 n형 제2 클래드층이, 주로 Mgx4Zn1 -x4Sex5Te1-x5(0＜x4＜1, 0.5＜x5＜1)를 포함하는 단층 구조를 갖거나, 주로 MgSe/Mgx6Zn1 -x6Sex7Te1-x7(0＜x6＜1, 0.5＜x7＜1) 초격자를 포함하는 적층 구조를 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 p형 제1 클래드층 및 상기 p형 제2 클래드층이 식 (5)∼(8)을 만족시키는 경우에,
    상기 p형 제1 클래드층이, 주로 MgSe/Bex8Zn1 -x8Te(0＜x8＜1) 초격자를 포함하는 적층 구조를 갖고,
    상기 p형 제2 클래드층이, 주로 Bex9Mg1 -x9Te/Bex10Zn1 -x10Te(0＜x9＜1, 0＜x10＜1) 초격자를 포함하는 적층 구조를 갖거나, 주로 Bex11Mgx12Zn1 -x11-x12Te(0＜x11＜1, 0＜x12＜1, 0＜1-x11-x12＜1)를 포함하는 단층 구조를 갖는 반도체 소자.
  4. 제1항에 있어서,
    상기 활성층은, 주로 Bex13Zn1 -x13Sex14Te1-x14(0＜x13＜1, 0＜x14＜1)를 포함하는 단층 구조를 갖거나, 주로 MgSe/Bex15Zn1 -x15Sex16Te1-x16(0＜x15＜1, 0＜x16＜1) 초격자를 포함하는 적층 구조를 갖거나, 주로 ZnSe/Bex17Zn1 -x17Sex18Te1-x18(0＜x17＜1, 0≤x18＜1) 초격자를 포함하는 적층 구조를 갖는 반도체 소자.
KR1020090073867A 2008-08-12 2009-08-11 반도체 소자 KR20100020438A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-207863 2008-08-12
JP2008207863A JP2010045165A (ja) 2008-08-12 2008-08-12 半導体素子

Publications (1)

Publication Number Publication Date
KR20100020438A true KR20100020438A (ko) 2010-02-22

Family

ID=41673451

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090073867A KR20100020438A (ko) 2008-08-12 2009-08-11 반도체 소자

Country Status (4)

Country Link
US (1) US20100040103A1 (ko)
JP (1) JP2010045165A (ko)
KR (1) KR20100020438A (ko)
CN (1) CN101651288B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7046803B2 (ja) * 2016-06-30 2022-04-04 ヌヴォトンテクノロジージャパン株式会社 半導体レーザ装置、半導体レーザモジュール及び溶接用レーザ光源システム
US11862935B2 (en) 2019-05-30 2024-01-02 Nippon Telegraph And Telephone Corporation Tunable DBR semiconductor laser
CN111276582A (zh) * 2020-04-30 2020-06-12 山西飞虹微纳米光电科技有限公司 940nm红外LED的外延结构及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379313A (en) * 1993-08-31 1995-01-03 Nec Research Institute, Inc. Semiconductive devices utilizing MgTe, MgSe, ZnSe, ZnTe and alloys thereof
JPH07321375A (ja) * 1994-05-20 1995-12-08 Sony Corp 半導体発光素子
TW498560B (en) * 1999-04-27 2002-08-11 Showa Denko Kk Epitaxial wafer for infrared light-emitting device and light-emitting device using the same
JP4920221B2 (ja) * 2005-09-05 2012-04-18 学校法人上智学院 ＩｎＰ基板を有する光半導体装置
JP4996869B2 (ja) * 2006-03-20 2012-08-08 株式会社日立製作所 半導体レーザ
JP4920344B2 (ja) * 2006-08-25 2012-04-18 株式会社日立製作所 半導体レーザ

Also Published As

Publication number Publication date
US20100040103A1 (en) 2010-02-18
CN101651288B (zh) 2011-11-09
CN101651288A (zh) 2010-02-17
JP2010045165A (ja) 2010-02-25

Similar Documents

Publication Publication Date Title
JP6940664B2 (ja) 深紫外発光素子およびその製造方法
JP4920221B2 (ja) ＩｎＰ基板を有する光半導体装置
US20120205625A1 (en) (Al, In, Ga, B)N DEVICE STRUCTURES ON A PATTERNED SUBSTRATE
JP2006332205A (ja) 窒化物半導体発光素子
JP6865784B2 (ja) 深紫外発光素子
JP4996869B2 (ja) 半導体レーザ
KR20100020438A (ko) 반도체 소자
US7668217B2 (en) Semiconductor laser diode device
US8050305B2 (en) Semiconductor device
US20230369538A1 (en) High efficiency ultraviolet light-emitting devices incorporating a novel multilayer structure
JP7413599B1 (ja) Ｉｉｉ－ｖ族化合物半導体発光素子及びｉｉｉ－ｖ族化合物半導体発光素子の製造方法
JP5210540B2 (ja) 半導体レーザ
JP2010040926A (ja) 半導体素子
WO2019203322A1 (ja) 深紫外発光素子
US7899104B2 (en) EL semiconductor device
JP2024131320A (ja) 発光素子および発光素子の製造方法
JP2024131323A (ja) 発光素子およびその製造方法
JP2024131321A (ja) 発光素子およびその製造方法
JP2010016232A (ja) 半導体素子および半導体発光素子
JP2004031635A (ja) 白色発光ｌｅｄ
JP2010056119A (ja) Ｉｉ−ｖｉ族化合物半導体素子およびその製造方法
JP2010040923A (ja) 半導体発光素子
JP2002151797A5 (ko)
JP2010016230A (ja) 半導体発光素子およびその製造方法
JP2009032817A (ja) 半導体素子

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal