KR20170132470A - 반도체 소자 - Google Patents
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Abstract
실시 예는 분리된 두 개 이상의 활성층을 포함하여 이루어져 결함이 발생하여도 발광이 가능한 반도체 소자에 관한 것으로, 제 1 반도체층; 상기 제 1 반도체층 상에 배치되며, 서로 분리된 제 1 활성층과 제 2 활성층; 상기 제 1 활성층과 제 2 활성층 상에 각각 배치된 제 2 반도체층; 상기 제 1 반도체층과 전기적으로 접속되는 제 1 전극; 및 상기 제 2 반도체층과 각각 접속되는 제 2 전극을 포함한다.
Description
본 발명 실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저 소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 갖는다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
최근, 휘도 문제가 크게 개선된 발광 다이오드는 액정 표시 장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
발광 다이오드를 마이크로(Micro) 크기로 매우 작게 형성하여 표시 장치의 데이터 라인과 게이트 라인이 교차하여 정의된 서브 픽셀마다 배치할 수도 있다. 서브 픽셀에 배치된 발광 다이오드가 불량인 경우, 해당 서브 픽셀에서 광이 전혀 방출되지 않는다. 이 경우, 불량이 발생한 발광 다이오드를 제거하고 양품의 발광 다이오드를 다시 배치해야 하므로, 공정이 추가되며 비용이 증가한다.
본 발명 실시 예는 신뢰성이 향상된 반도체 소자를 제공한다.
실시 예의 반도체 소자는 제 1 반도체층; 상기 제 1 반도체층 상에 배치되며, 서로 분리된 제 1 활성층과 제 2 활성층; 상기 제 1 활성층과 제 2 활성층 상에 각각 배치된 제 2 반도체층; 상기 제 1 반도체층과 전기적으로 접속되는 제 1 전극; 및 상기 제 2 반도체층과 각각 접속되는 제 2 전극을 포함한다.
다른 실시 예의 반도체 소자는 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하며, 서로 분리된 제 1 발광 구조물과 제 2 발광 구조물; 상기 제 1 발광 구조물과 상기 제 2 발광 구조물 사이에 배치되어 상기 제 1 발광 구조물의 상기 제 1 반도체층과 상기 제 2 발광 구조물의 상기 제 1 반도체층을 전기적으로 연결하는 제 1 전극; 및 상기 제 1 발광 구조물의 상기 제 2 반도체층과 상기 제 2 발광 구조물의 상기 제 2 반도체층에 각각 접속되는 제 2 전극을 포함한다.
또 다른 실시 예의 반도체 소자는 제 1 반도체층, 상기 제 1 반도체층 상에 배치되며, 서로 분리된 제 1 활성층과 제 2 활성층, 상기 제 1 활성층과 제 2 활성층 상에 각각 배치된 제 2 반도체층, 상기 제 1 반도체층과 전기적으로 접속되는 제 1 전극, 및 상기 제 2 반도체층과 각각 접속되는 제 2 전극을 포함하는 제 1 발광 소자; 제 3 반도체층, 상기 제 3 반도체층 상에 배치되며, 서로 분리된 제 3 활성층과 제 4 활성층, 상기 제 3 활성층과 제 4 활성층 상에 각각 배치된 제 4 반도체층, 상기 제 3 반도체층과 전기적으로 접속되는 제 3 전극, 및 상기 제 4 반도체층과 각각 접속되는 제 4 전극을 포함하는 제 2 발광 소자; 및 상기 제 1 발광 소자의 상기 제 1 반도체층과 상기 제 2 발광 소자의 상기 제 3 반도체층을 전기적으로 연결하는 연결 전극을 포함한다.
실시 예의 반도체 소자는 분리된 두 개 이상의 활성층을 포함하여 이루어진다. 따라서, 반도체 소자에 결함이 발생해도 정상적으로 구동되는 활성층을 포함하는 발광 구조물에 의해 발광이 가능하다.
도 1은 실시 예의 발광 소자의 사시도이다.
도 2a는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 2b는 도 2a의 불량 영역의 활성층을 제거한 도면이다.
도 3a는 일반적인 발광 소자의 점등 검사 사진이다.
도 3b는 실시 예의 발광 소자의 점등 검사 사진이다.
도 4는 다른 실시 예의 발광 소자의 사시도이다.
도 5a는 도 4의 Ⅰ-Ⅰ'의 단면도이다.
도 5b는 도 5a의 불량 영역의 활성층을 제거한 도면이다.
도 6은 또 다른 실시 예의 발광 소자의 사시도이다.
도 7은 도 6의 Ⅰ-Ⅰ'의 단면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 2b는 도 2a의 불량 영역의 활성층을 제거한 도면이다.
도 3a는 일반적인 발광 소자의 점등 검사 사진이다.
도 3b는 실시 예의 발광 소자의 점등 검사 사진이다.
도 4는 다른 실시 예의 발광 소자의 사시도이다.
도 5a는 도 4의 Ⅰ-Ⅰ'의 단면도이다.
도 5b는 도 5a의 불량 영역의 활성층을 제거한 도면이다.
도 6은 또 다른 실시 예의 발광 소자의 사시도이다.
도 7은 도 6의 Ⅰ-Ⅰ'의 단면도이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광 소자, 수광 소자 등 각종 전자 소자를 포함할 수 있으며, 발광 소자와 수광 소자는 모두 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있다.
본 실시 예에 따른 반도체 소자는 발광 소자일 수 있다.
발광 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 실시 예의 반도체 소자를 발광 소자로 설명한다.
이하, 첨부된 도면을 참조하여 실시 예의 반도체 소자를 상세히 설명하면 다음과 같다.
도 1은 실시 예의 발광 소자의 사시도이며, 도 2a는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 1 및 도 2a와 같이, 실시 예의 발광 소자(100)는 제 1 반도체층(105), 제 1 반도체층(105) 상에 배치되며, 서로 분리된 제 1 활성층(110a)과 제 2 활성층(110b), 제 1 활성층(110a)과 제 2 활성층(110b) 상에 각각 배치된 제 2 반도체층(115), 제 1 반도체층(105)과 접속된 제 1 전극(130), 제 2 반도체층(115)과 접속된 제 2 전극(150)을 포함한다.
발광 소자(100)는 서로 다른 활성층(110a, 110b)을 포함하는 제 1 발광 구조물(100a)과 제 2 발광 구조물(100b)을 포함할 수 있다. 상기와 같은 발광 소자(100)는 표시 장치의 서브 픽셀(10)에 각각 배치될 수 있다.
표시 장치는 게이트 라인과 데이터 라인이 교차하여 서브 픽셀(10)을 정의할 수 있으며, 각 서브 픽셀(10)마다 발광 소자(100)가 배치될 수 있다. 그리고, 복수 개의 서브 픽셀(10)은 하나의 픽셀을 구성할 수 있다. 예를 들어, 하나의 픽셀이 청색 광을 방출하는 제 1 서브 픽셀, 녹색 광을 방출하는 제 2 서브 픽셀 및 적색 광을 방출하는 제 3 서브 픽셀을 포함하는 경우, 하나의 픽셀에서 백색 광이 방출될 수 있다.
제 1 반도체층(105)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, n형 도펀트가 도핑될 수 있다. 제 1 반도체층(105)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. n형 도펀트는 Si, Ge, Sn, Se, Te 등에서 선택될 수 있으며, 이에 한정하지 않는다.
제 1 반도체층(105) 상에는 서로 분리된 제 1, 제 2 활성층(110a, 110b)이 배치될 수 있다. 제 1 발광 구조물(100a)의 제 1 활성층(110a)과 제 2 발광 구조물(100b)의 제 2 활성층(110b)은 서로 이격되어, 제 1, 제 2 활성층(110a, 110b) 사이의 영역에서 제 1 반도체층(105)의 상부면이 노출될 수 있다.
제 1, 제 2 활성층(110a, 110b)은 반도체 화합물, 예를 들어, 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조, 양자선 구조 등에서 선택된 어느 하나의 구조를 가질 수 있다.
제 2 반도체층(115)은 제 1, 제 2 활성층(110a, 110b) 상에 각각 배치될 수 있다. 제 2 반도체층(115)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, p형 도펀트가 도핑될 수 있다. 제 2 반도체층(115)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. P형 도펀트는 Mg, Zn, Ca, Sr, Ba 등에서 선택될 수 있으며, 이에 한정하지 않는다.
실시 예의 발광 소자(100)는 제 1 활성층(110a)을 포함하는 제 1 발광 구조물(100a)과 제 2 활성층(110b)을 포함하는 제 2 발광 구조물(100b)을 포함할 수 있다. 제 1 발광 구조물(100a)과 제 2 발광 구조물(100b)은 제 1 반도체층(105)을 공유하며, 제 1 발광 구조물(100a)과 제 2 발광 구조물(100b)은 제 1, 제 2 활성층(110a, 110b) 및 제 2 반도체층(115)이 분리된 구조일 수 있다.
상기와 같은 제 1, 제 2 발광 구조물(100a, 100b)은 제 1 반도체 물질, 활성 물질, 제 2 반도체 물질을 차례로 형성하고, 이를 선택적으로 제거하여 형성될 수 있다.
차례로 적층된 제 1 반도체 물질, 활성 물질, 제 2 반도체 물질을 제거하여 제 1 활성층(110a)과 제 1 활성층(110a) 상에 배치된 제 2 반도체층(115)을 포함하는 제 1 발광 구조물(100a)과 제 2 활성층(110b)과 제 2 활성층(110b) 상에 배치된 제 2 반도체층(115)을 포함하는 제 2 발광 구조물(100b)을 형성할 수 있다. 제 1 반도체 물질은 일부만 제거되어 제 1, 제 2 발광 구조물(100a, 100b)이 제 1 반도체층(105)을 공유할 수 있다.
제 1 발광 구조물(100a)과 제 2 발광 구조물(100b) 사이에서 노출되는 제 1 반도체층(115)의 제 1 폭(w1)이 너무 넓은 경우, 활성 물질이 제거되는 면적이 증가한다. 이에 따라, 발광 소자(100)의 면적 대비 제 1, 제 2 활성층(110a, 110b)의 면적이 좁아 발광 효율이 저하될 수 있다. 또한, 제 1 발광 구조물(100a)과 제 2 발광 구조물(100b) 사이에서 노출되는 제 1 반도체층(115)의 제 1 폭(w1)이 너무 좁은 경우, 제 1 발광 구조물(100a)과 제 2 발광 구조물(100b) 사이에 제 1 절연층(140a)이 균일하게 형성될 수 없다.
따라서, 제 1 발광 구조물(100a)과 제 2 발광 구조물(100b) 사이에서 노출되는 제 1 반도체층(115)의 제 1 폭(w1)은 1㎛ 이상이며 10㎛ 이하일 수 있으며, 이에 한정하지 않는다.
제 1 전극(130)은 제 1 반도체층(105)과 전기적으로 연결된다. 제 1 전극(130)은 제 1 반도체층(105)의 일 측에서 제 1 반도체층(105)과 전기적으로 연결될 수 있다. 실시 예와 같이 제 1 발광 구조물(100a)과 제 2 발광 구조물(100b)이 발광 소자(100)의 길이 방향을 따라 나란하게 배열된 경우, 제 1 전극(130)은 제 1 발광 구조물(100a)과 제 2 발광 구조물(100b) 중 하나의 발광 구조물에 인접하게 배치될 수 있다. 구체적으로, 제 1 반도체층(105)의 길이 방향을 따라 제 1 반도체층(105) 상에 제 1 활성층(110a), 제 2 활성층(110b) 및 제 1 전극(130)이 나란하게 배열될 수 있으며, 제 1 전극(130)은 제 2 활성층(110b)을 포함하는 제 2 발광 구조물(100b)과 인접하도록 제 1 반도체층(105)의 일 측에 배치될 수 있다.
제 1 전극(130)의 일 끝단은 제 1 반도체층(105)의 상부면에 안착된다. 제 1 전극(130)은 제 1 반도체층(105)의 측면을 감싸며 제 1 전극(130)의 타 끝단은 제 1 반도체층(105)의 가장자리에서 돌출된 구조일 수 있다.
제 1 전극(130)과 제 2 발광 구조물(100b)의 가장자리 사이의 제 2 폭(w2)이 너무 넓은 경우, 제 1 전극(130)과 제 1, 제 2 활성층(110a, 110b) 사이의 거리가 멀어진다. 이에 따라, 제 1 전극(130)으로부터 주입되는 캐리어(carrier)가 발광을 위해 제 1, 제 2 활성층(110a, 110b)으로 이동하는 길이가 길어진다. 반대로, 제 2 폭(w2)이 너무 좁은 경우 제 1 전극(130)의 일 끝단이 제 1 반도체층(105)의 상부면뿐만 아니라 인접한 제 2 발광 구조물(100b)의 측면에서 노출된 제 2 활성층(110b) 및 제 2 반도체층(115)과 접촉될 수 있다.
따라서, 제 1 전극(130)과 제 2 발광 구조물(100b)의 가장자리 사이의 제 2 폭(w2)은 1㎛ 이상이며 10㎛ 이하일 수 있으나, 이에 한정하지 않는다.
제 1 전극(130)과 제 1 반도체층(105)의 상부면이 접촉되는 영역의 제 3 폭(w3)이 너무 좁은 경우 제 1 전극(130)과 제 1 반도체층(105)의 접촉 면적이 감소한다. 반대로 제 3 폭(w3)이 너무 넓은 경우, 상기 제 2 폭(w2)이 감소할 수 있다. 제 2 폭(w2)을 감소시키지 않고 제 3 폭(w3)을 증가시킬 수 있으나, 이 경우, 활성 물질이 제거되는 면적이 증가하여 발광 소자(100)의 면적 대비 발광 효율이 저하될 수 있다. 따라서, 공정 마진 및 발광 소자(100)의 성능을 고려하여 제 3 폭(w3)은 5㎛ 이상일 수 있으나, 이에 한정하지 않는다.
제 1 전극(130)의 타 끝단은 제 1 반도체층(105)의 가장자리에서 돌출되어 제 1 전극(130)의 하부면이 노출될 수 있다. 따라서, 발광 소자(100)를 표시 장치의 서브 픽셀(10)에 배치할 때, 노출된 제 1 전극(130)의 하부면이 서브 픽셀(10)에 배치된 전원 공급 라인에 전기적으로 연결될 수 있다. 예를 들어, 전원 공급 라인은 박막 트랜지스터의 드레인 전극(미도시) 또는 구동 라인(미도시)일 수 있다.
실시 예에서는 제 1 반도체층(105)의 타 측에서 제 1 반도체층(105)의 측면이 단차를 갖는 것을 도시하였으나, 단차가 없어도 무방하다. 상기와 같은 단차는 기판(미도시) 상에 복수 개의 발광 소자(100)를 형성할 때, 인접한 발광 소자(100)를 분리하기 위해 제 1 반도체층(105)을 제거하는 공정 마진에 의해 발생할 수 있는 것으로, 공정 마진을 감소시켜 제 1 반도체층(105)의 타 측면의 단차를 제거할 수 있다.
한편, 제 4 폭(w4)이 너무 넓은 경우, 상술한 바와 같이, 활성 물질이 제거되는 면적이 증가하여 발광 소자(100)의 면적 대비 발광 효율이 저하될 수 있다. 따라서, 제 4 폭(w4)은 5㎛ 이하일 수 있다.
제 2 반도체층(115) 상에는 오믹층(120)이 배치될 수 있다. 오믹층(120)을 저항이 낮은 금속으로 형성하는 경우, 오믹층(120)을 통해 제 2 전극(150)으로부터 제 2 반도체층(115)까지 용이하게 전류가 확산될 수 있다. 오믹층(120)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
제 1 절연막(140a)은 제 1 전극(130)의 상부면 및 측면을 감싸도록 배치될 수 있다. 제 1 절연막(140a)은 오믹층(120)을 노출시키며 제 1, 제 2 발광 구조물(100a, 100b)을 감싸도록 배치될 수 있다. 제 1 절연막(140a)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으며, 이에 한정하지 않는다.
제 1 절연막(140a)은 제 1, 제 2 발광 구조물(100a, 100b)의 측면에서 노출된 제 1, 제 2 반도체층(105, 115) 및 제 1, 제 2 활성층(110a, 110b)을 감싸도록 배치되어, 발광 소자(100)의 신뢰성을 향상시킬 수 있다. 또한, 제 1 절연막(140a)은 제 1 전극(130)의 상부면 및 측면을 완전히 감싸는 구조일 수 있다. 따라서, 오믹층(120) 상에 배치되는 제 2 전극(150)과 전기적으로 연결되는 구동 라인 등이 제 1 전극(130)과 접속되는 것을 방지할 수 있다.
상기와 같은 제 1, 제 2 전극(130, 140)은 투명 전도성 산화막(Tranparent Conductive Oxide; TCO) 또는 불투명 금속으로 형성되거나, 투명 전도성 산화막과 불투명 금속이 혼합된 하나 또는 복수 개의 층으로 형성될 수 있다. 이 때. 투명 전도성 산화막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx 및 NiO 등에서 선택될 수 있다. 그리고, 불투명 금속은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 등에서 선택될 수 있다.
제 1, 제 2 발광 구조물(100a, 100b)을 포함하는 발광 소자(100)는 표시 장치의 각 서브 픽셀(10)마다 배치될 수 있다. 예를 들어, 표시 장치가 능동(Active Matrix; AM) 방식으로 구동되는 경우, 표시 장치의 각 서브 픽셀(10)에는 발광 소자(100)의 제 1 전극(130)과 연결되는 박막 트랜지스터가 배치될 수 있다. 그리고, 발광 소자(100)의 제 2 전극(150)은 공통 전극에 연결되어, 공통 전극이 복수 개의 발광 소자(100)의 제 2 전극(150)에 모두 연결되어 박막 트랜지스터의 on/off를 제어하여 해당 서브 픽셀(10)에 배치된 발광 소자를 구동시킬 수 있다.
한편, 발광 소자(100)는 수동(Passive Matrix; PM) 방식으로 구동되는 표시 장치의 서브 픽셀(10)에 배치될 수도 있다. 이 경우, 발광 소자(100)는 제 1 전극(130)과 제 2 전극(150)에 각각 연결된 구동 라인에 선택적으로 전원이 인가되어 구동될 수 있다.
실시 예의 발광 소자(100)는 제 1, 제 2 활성층(110a, 110b) 구조적으로 분리되어, 제 1, 제 2 발광 구조물(100a, 100b) 중 하나의 발광 구조물(100a, 100b)에 불량이 발생하더라도, 정상적으로 구동되는 나머지 하나의 발광 구조물(100a, 100b)이 구동될 수 있다.
일반적인 발광 소자는 하나의 활성층을 포함하므로, 발광 소자의 공정 중 이물 등이 유입되거나, 전류 누설 등이 발생한 경우, 발광 소자(100)가 발광하지 않는다. 따라서, 발광 소자(100)를 표시 장치의 서브 픽셀(10)마다 배치한 경우, 해당 서브 픽셀(10)에서 광이 방출되지 않는다. 따라서, 불량이 발생한 발광 소자를 양품의 발광 소자로 교체해야 한다.
그러나, 실시 예의 발광 소자(100)는 서로 분리된 활성층(110a, 110b)을 포함하는 두 개의 발광 구조물(100a, 100b)을 포함한다. 따라서, 발광 소자(100)의 공정 중에 이물이 유입되거나 공정 상 결함이 발생하여 두 개의 발광 구조물(100a, 100b) 중 하나의 발광 구조물(100a, 100b)에 불량이 발생하더라도 나머지 하나의 발광 구조물(100a, 100b)은 정상적으로 구동할 수 있다.
예를 들어, 제 1, 제 2 발광 구조물(100a, 100b) 중 제 2 발광 구조물(100b)이 발광하지 않더라도 제 1 발광 구조물(100a)은 제 1 전극(130)과 제 2 전극(150)에 연결되어 있으므로, 제 1 발광 구조물(100a)은 정상적으로 구동할 수 있다.
다만, 제 1 전극(130)으로부터 주입되는 캐리어가 제 2 발광 구조물(100b)에도 불필요하게 전달되어, 제 1 발광 구조물(100a)의 발광 효율이 저하될 수 있다. 따라서, 불량이 발생한 발광 구조물의 활성층을 제거할 수 있다. 불량이 발생한 제 2 발광 구조물(100b)은 점등 검사 후 제거할 수 있다.
도 2b는 불량 영역의 활성층을 제거한 단면도이다.
도 2b를 참조하면, 불량이 발생한 제 2 발광 구조물(100b)의 제 2 활성층(110b)과 제 2 반도체층(115)을 제거할 수 있다 이 때, 제 1 발광 구조물(100a)은 제 1 전극(130)과 제 2 전극(150)이 연결되어 있으므로, 제 2 발광 구조물(100b)의 활성층(110b)과 제 2 반도체층(115)을 제거하더라도, 제 1 발광 구조물(100a)을 정상적으로 발광할 수 있다.
그리고, 제 2 활성층(110b)이 제거된 영역에서 제 1 반도체층(105)이 노출되므로, 노출된 제 1 반도체층(105)의 상부면에 제 2 절연막(140b)이 배치된다. 이 때, 제 2 활성층(110b)과 제 2 반도체층(115)의 제거는 레이저를 조사하여 실시될 수 있으며, 이에 한정하지 않는다.
도 3a는 일반적인 발광 소자의 점등 검사 사진이며, 도 3b는 실시 예의 발광 소자의 점등 검사 사진이다.
도 3a와 같이, 일반적인 발광 소자는 발광 소자에 불량이 발생하면 발광 소자가 전혀 발광하지 않는다. 따라서, 상술한 바와 같이 불량이 발생한 발광 소자를 양품의 발광 소자로 교체해야 한다. 그러나, 도 3b와 같이, 실시 예의 발광 소자(100)는 두 개의 발광 구조물(100a, 100b) 중 하나의 발광 구조물(100a, 100b)에 불량이 발생하더라도 나머지 하나의 발광 구조물(100a, 100b)은 정상적으로 구동할 수 있다.
실시 예의 발광 소자(100)의 제 1, 제 2 발광 구조물(100a, 100b)의 제 1, 제 2 활성층(110a, 110b)의 면적이 동일할 수 있다. 즉, 제 1, 제 2 발광 구조물(100a, 100b)은 동일한 발광 면적을 가질 수 있다. 한편, 제 1, 제 2 발광 구조물(100a, 100b)의 제 1, 제 2 활성층(110a, 110b)의 면적은 상이할 수도 있다. 그러나, 상대적으로 면적이 넓은 활성층을 포함하는 발광 구조물에 불량이 발생하는 경우, 발광 면적이 상대적으로 좁은 발광 구조물만이 구동되므로 발광 소자(100)의 발광 효율이 저하될 수 있다.
따라서, 제 1, 제 2 발광 구조물(100a, 100b)의 제 1, 제 2 활성층(110a, 110b)의 면적 비는 1:1 내지 1:1.5이하일 수 있으며, 이에 한정하지 않는다.
실시 예에서는 발광 소자(100)가 두 개의 제 1, 제 2 발광 구조물(100a, 100b)을 포함하는 것을 도시하였으나, 발광 소자(100)는 3 개 이상의 발광 구조물을 포함할 수도 있다. 또한, 실시 예에서는 제 1, 제 2 발광 구조물(100a, 100b)이 발광 소자(100)의 길이 방향을 따라 나란하게 배열된 것을 도시하였으나, 제 1, 제 2 발광 구조물(100a, 100b)의 배열은 용이하게 조절 가능하다. 또한, 실시 예에서는 제 1, 제 2 발광 구조물(100a, 100b)이 사각형 형상인 것을 도시하였으나, 제 1, 제 2 발광 구조물(100a, 100b)의 형상은 벌집 형상, 삼각형 형상, 원 형상, 타원 형상 등 용이하게 변경 가능하다.
실시 예의 발광 소자(100)는 제 1 전극(130)이 제 1, 제 2 발광 구조물(100a, 100b) 중 제 2 발광 구조물(100b)에 인접하도록 배치되므로, 제 1, 제 2 발광 구조물(100a, 100b)의 발광 효율이 서로 상이할 수 있다. 예를 들어, 제 1 전극(130)을 통해 주입된 대부분의 캐리어가 제 1 발광 구조물(100a)보다 제 1 전극(130)과 인접한 제 2 발광 구조물(100b)로 많이 이동할 수 있다.
따라서, 실시 예의 발광 소자(100)는 제 1 발광 구조물(100a)에 결함이 발생하여 제 2 발광 구조물(100b)이 정상적으로 구동하는 경우와 제 2 발광 구조물(100b)에 결함이 발생하여 제 1 발광 구조물(100a)이 정상적으로 구동하는 경우의 발광 소자(100)의 발광 효율이 상이할 수 있다.
따라서, 다른 실시 예의 발광 소자(100)는 제 1, 제 2 발광 구조물(100a, 100b) 사이에 제 1 전극(130)이 배치될 수 있다.
도 4는 다른 실시 예의 발광 소자의 사시도이며, 도 5a는 도 4의 Ⅰ-Ⅰ'의 단면도이다. 도 5b는 도 5a의 불량 영역의 활성층을 제거한 도면이다.
도 4 및 도 5a와 같이, 다른 실시 예의 발광 소자(200)는 제 1, 제 2 발광 구조물(200a, 200b)의 제 1 반도체층(205a, 205b), 제 1, 제 2 활성층(210a, 210b) 및 제 2 반도체층(215a, 215b)이 구조적으로 분리되며, 제 1, 제 2 발광 구조물(200a, 200b) 사이에서 제 1, 제 2 발광 구조물(200a, 200b)의 제 1 반도체층(205a, 205b)이 동일한 제 1 전극(230)과 전기적으로 연결될 수 있다.
제 1 전극(230)의 일 끝단은 제 1 발광 구조물(200a)의 제 1 반도체층(205a) 상부면과 직접 접속되며, 제 1 전극(230)의 타 끝단은 제 2 발광 구조물(200b)의 제 1 반도체층(205b)의 상부면과 직접 접속될 수 있다. 따라서, 제 1 발광 구조물(200a)과 제 2 발광 구조물(200b)의 이격 영역에서 제 1 전극(230)의 하부면이 노출될 수 있다. 노출된 제 1 전극(230)의 하부면은 서브 픽셀(10)에 배치된 전원 공급 라인에 전기적으로 연결될 수 있다. 예를 들어, 전원 공급 라인은 박막 트랜지스터의 드레인 전극(미도시) 또는 구동 라인(미도시)일 수 있다.
즉, 다른 실시 예의 발광 소자(200)는 제 1 발광 구조물(200a)의 제 1 활성층(210a), 제 1 전극(230) 및 제 2 발광 구조물(200b)의 제 2 활성층(210b)이 나란하게 배열되어, 제 1, 제 2 발광 구조물(200a, 200b)의 제 1, 제 2 활성층(210a, 210b)과 제 1 전극(230) 사이의 거리가 동일하다. 따라서, 제 1, 제 2 발광 구조물(200a, 200b)의 발광 효율이 동일할 수 있다.
제 2 발광 구조물(200b)에 불량이 발생하는 경우, 도 5b와 같이, 제 2 발광 구조물(200b)의 제 2 활성층(210b)과 제 2 반도체층(215b)을 제거하여 제 1 반도체층(205b)을 노출시키고, 제 1 반도체층(205b) 상에 제 2 절연막(240b)을 배치할 수 있다.
상기와 같은 다른 실시 예의 발광 소자(200)는 제 1, 제 2 발광 구조물(200a, 200b)의 제 1, 제 2 활성층(210a, 210b)과 제 1 전극(230) 사이의 거리가 동일하다. 따라서, 실시 예의 발광 소자(200)는 제 1 발광 구조물(200a)에 결함이 발생하여 제 2 발광 구조물(200b)이 정상적으로 구동하는 경우와 제 2 발광 구조물(200b)에 결함이 발생하여 제 1 발광 구조물(200a)이 정상적으로 구동하는 경우의 발광 소자(200)의 발광 효율이 동일하다.
한편, 제 1 전극(230)의 일 끝단과 제 1 발광 구조물(200a)의 가장자리 사이의 제 2 폭(w2)이 너무 넓은 경우, 제 1 전극(230)과 제 1 활성층(210a) 사이의 거리가 멀어진다. 이에 따라, 제 1 전극(230)으로부터 주입되는 캐리어(carrier)가 발광을 위해 제 1 활성층(210a)으로 이동하는 길이가 길어진다. 따라서, 제 1 전극(230)과 제 1 발광 구조물(200a)의 가장자리 사이의 제 2 폭(w2)은 1㎛ 이상이며 10㎛ 이하일 수 있으나, 이에 한정하지 않는다. 한편, 도시하지는 않았으나, 제 1 전극(230)의 타 끝단과 제 2 발광 구조물(200b)의 가장자리 사이의 간격은 상기 제 2 폭(w2)과 동일할 수 있다.
제 1 전극(230)과 제 1 반도체층(205a)의 상부면이 접촉되는 영역의 제 3 폭(w3)이 너무 좁은 경우 제 1 전극(230)과 제 1 반도체층(205a)의 접촉 면적이 감소한다. 반대로 제 3 폭(w3)이 너무 넓은 경우, 상기 제 2 폭(w2)이 감소할 수 있다. 제 2 폭(w2)을 감소시키지 않고 제 3 폭(w3)을 증가시킬 수 있으나, 이 경우, 활성 물질이 제거되는 면적이 증가하여 발광 소자(200)의 면적 대비 발광 효율이 저하될 수 있다. 따라서, 공정 마진 및 발광 소자(200)의 성능을 고려하여 제 3 폭(w3)은 5㎛ 이상일 수 있으나, 이에 한정하지 않는다.
실시 예에서는 제 1 반도체층(205a, 205b)의 타 측에서 1 반도체층(205a, 205b)의 측면이 단차를 갖는 것을 도시하였으나, 단차가 없어도 무방하다. 상기와 같은 단차는 기판(미도시) 상에 복수 개의 발광 소자(200)를 형성할 때, 인접한 발광 소자(200)를 분리하기 위해 1 반도체층(205a, 205b)을 제거하는 공정 마진에 의해 발생할 수 있는 것으로, 공정 마진을 감소시켜 1 반도체층(205a, 205b)의 타 측면의 단차를 제거할 수 있다. 한편, 제 4 폭(w4)이 너무 넓은 경우, 상술한 바와 같이, 활성 물질이 제거되는 면적이 증가하여 발광 소자(100)의 면적 대비 발광 효율이 저하될 수 있다. 따라서, 제 4 폭(w4)은 5㎛ 이하일 수 있다.
이하, 또 다른 실시 예의 발광 소자를 구체적으로 설명하면 다음과 같다.
도 6은 또 다른 실시 예의 발광 소자의 사시도이며, 도 7은 도 6의 Ⅰ-Ⅰ'의 단면도이다.
도 6 및 도 7과 같이, 또 다른 실시 예의 발광 소자는 분리된 적어도 두 개의 제 1, 제 2 발광 소자(100, 300)가 연결 전극(330a)을 통해 서로 연결된 구조일 수 있다. 연결 전극(330a)은 제 1 발광 소자(100)의 제 1 반도체층(105)과 제 2 발광 소자(300)의 제 4 반도체층(305)을 전기적으로 연결시킬 수 있다.
구체적으로, 제 1 발광 소자(100)는 도 2a와 같이, 제 1 반도체층(105), 제 1 반도체층(105) 상에 배치된 제 1 활성층(110a)과 제 2 활성층(110b), 제 1 활성층(110a)과 제 2 활성층(110b) 상에 각각 배치된 제 2 반도체층(115), 제 1 반도체층(105)과 접속된 제 1 전극(130), 제 2 반도체층(115)과 접속된 제 2 전극(150)을 포함한다. 상기와 같은 실시 예의 발광 소자(100)는 서로 다른 활성층(110a, 110b)을 포함하는 제 1 발광 구조물(100a)과 제 2 발광 구조물(100b)을 포함할 수 있다.
제 2 발광 소자(300)는 제 3 반도체층(305), 제 3 반도체층(305) 상에 배치된 제 3 활성층(310a)과 제 4 활성층(310b), 제 3 활성층(310a)과 제 4 활성층(310b) 상에 각각 배치된 제 4 반도체층(315), 제 3 반도체층(305)과 접속된 제 3 전극(330), 제 4 반도체층(315)과 접속된 제 4 전극(350)을 포함한다. 상기와 같은 실시 예의 제 2 발광 소자(300)는 서로 다른 제 3, 제 4 활성층(310a, 310b)을 포함하는 제 3 발광 구조물(300a)과 제 4 발광 구조물(300b)을 포함할 수 있다.
제 1 절연막(140a)은 제 2 전극(150) 과 제 4 전극(350)만을 노출시키며, 제 1, 제 2 발광 소자(100, 300)의 상부면 및 측면을 완전히 감싸도록 배치될 수 있으며, 이에 한정하지 않는다.
제 1 발광 구조물(100a), 제 2 발광 구조물(100b), 제 3 발광 구조물(300a) 및 제 4 발광 구조물(300b)은 일 방향으로 나란하게 배열되고, 연결 전극(330a)은 제 2 발광 구조물(100b)과 제 3 발광 구조물(300a) 사이에 배치될 수 있다. 연결 전극(330a)은 서로 분리된 제 1 발광 소자(100)의 제 1 반도체층(105)과 제 2 발광 소자(300)의 제 4 반도체층(305)을 전기적으로 연결시킬 수 있다.
연결 전극(330a)의 일 끝단은 제 1 발광 소자(100)의 제 1 반도체층(105)의 상부면과 직접 접속되며, 연결 전극(330a)의 타 끝단은 제 2 발광 소자(300)의 제 3 반도체층(305)의 상부면과 직접 접속될 수 있다. 따라서, 제 1, 제 2 발광 소자(100, 300)의 이격 영역에서 연결 전극(330a)의 하부면이 노출될 수 있다. 노출된 연결 전극(330a)의 하부면은 서브 픽셀(10)에 배치된 전원 공급 라인에 전기적으로 연결될 수 있다. 예를 들어, 전원 공급 라인은 박막 트랜지스터의 드레인 전극(미도시) 또는 구동 라인(미도시)일 수 있다.
제 1, 제 3 전극(130, 330) 역시 하부면이 노출되어, 제 1, 제 3 전극(130, 330)의 노출된 하부면이 서브 픽셀(10)에 배치된 전원 공급 라인에 연결될 수 있다. 즉, 제 1, 제 3 전극(130, 330)과 연결 전극(330a)은 동일한 전원 공급 라인에 연결될 수 있다.
제 1 전극(130)은 제 2 발광 구조물(100b)보다 제 1 발광 구조물(100a)에 인접하며, 연결 전극(330a)은 제 1 발광 구조물(100a)보다 제 2 발광 구조물(100b)에 인접하도록 배치될 수 있다. 마찬가지로, 제 3 전극(330)은 제 3 발광 구조물(300b)보다 제 4 발광 구조물(300a)에 인접하며, 연결 전극(330a)은 제 4 발광 구조물(300b)보다 제 3 발광 구조물(300a)에 인접하도록 배치될 수 있다.
따라서, 실시 예의 반도체 소자는 제 1, 제 2, 제 3 및 제 4 발광 구조물(100a, 100b, 300a, 300b)이 모두 제 1 전극(130), 연결 전극(330a) 및 제 3 전극(330) 중 적어도 하나의 전극과 인접하므로, 제 1, 제 2, 제 3 및 제 4 발광 구조물(100a, 100b, 300a, 300b)의 발광 효율이 동일할 수 있다.
한편, 제 1 활성층(110a)과 제 2 활성층(110b)의 면적 비는 1:1 내지 1:1.5이하일 수 있으며, 제 3 활성층(310a)과 제 4 활성층(310b)의 면적 비 역시 1:1 내지 1:1.5이하일 수 있다. 그러나, 이에 한정하지 않고, 제 1 활성층(110a), 제 2 활성층(110b), 제 3 활성층(310a) 및 제 4 활성층(310b)의 면적이 동일할 수 있다.
도시된 제 1, 제 2 및 제 3 폭(w1, w2, w3)은 상기 도 2a에 대한 설명과 동일하여 설명을 생략한다.
상술한 바와 같이, 발광 소자는 서로 분리된 활성층을 포함하는 적어도 두 개의 발광 구조물을 포함한다. 따라서, 발광 소자의 공정 중에 이물이 유입되거나 공정 상 결함이 발생하더라도, 정상적으로 구동되는 적어도 하나의 발광 구조물에 의해 발광할 수 있다.
상술한 발광 소자는 발광 소자 패키지로 구성되어 조명 시스템의 광원으로 사용될 수 있으며, 예를 들어 영상 표시 장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상 표시 장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광 소자와 동일하게, 상술한 구조의 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제 1 도전형 반도체와 n-형의 제 2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200, 300: 발광 소자
100a, 200a: 제 1 발광 구조물
100b, 200b: 제 2 발광 구조물 105, 205a: 제 1 반도체층
110a, 210a: 제 1 활성층 100b, 210b: 제 2 활성층
115, 215a, 215b: 제 2 반도체층 120, 220a, 220b, 320: 오믹층
130, 230: 제 1 전극 140a, 240a: 제 1 절연층
140b, 240b: 제 2 절연층 150, 250a, 250b: 제 2 전극
300a: 제 3 발광 구조물 300b: 제 4 발광 소자
305: 제 3 반도체층 310a: 제 3 활성층
310b: 제 4 활성층 315: 제 4 반도체층
330: 제 3 전극 330a: 연결 전극
350: 제 4 전극
100b, 200b: 제 2 발광 구조물 105, 205a: 제 1 반도체층
110a, 210a: 제 1 활성층 100b, 210b: 제 2 활성층
115, 215a, 215b: 제 2 반도체층 120, 220a, 220b, 320: 오믹층
130, 230: 제 1 전극 140a, 240a: 제 1 절연층
140b, 240b: 제 2 절연층 150, 250a, 250b: 제 2 전극
300a: 제 3 발광 구조물 300b: 제 4 발광 소자
305: 제 3 반도체층 310a: 제 3 활성층
310b: 제 4 활성층 315: 제 4 반도체층
330: 제 3 전극 330a: 연결 전극
350: 제 4 전극
Claims (15)
- 제 1 반도체층;
상기 제 1 반도체층 상에 배치되며, 서로 분리된 제 1 활성층과 제 2 활성층;
상기 제 1 활성층과 제 2 활성층 상에 각각 배치된 제 2 반도체층;
상기 제 1 반도체층과 전기적으로 접속되는 제 1 전극; 및
상기 제 2 반도체층과 각각 접속되는 제 2 전극을 포함하는 발광 소자를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 활성층을 포함하는 제 1 발광 구조물과, 상기 제 2 활성층을 포함하는 제 2 발광 구조물을 포함하며,
상기 제 1 발광 구조물과 상기 제 2 발광 구조물은 상기 제 1 반도체층을 공유하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 활성층과 제 2 활성층의 면적이 동일한 반도체 소자. - 제 1 항에 있어서,
상기 제 1 반도체층의 길이 방향을 따라 상기 제 1 반도체층 상에 상기 제 1 활성층, 상기 제 2 활성층 및 상기 제 1 전극이 나란하게 배열된 반도체 소자. - 제 4 항에 있어서
상기 제 1 전극의 일 끝단은 상기 제 1 반도체층의 일 측에서 상기 제 1 반도체층의 상부면에 직접 접속되며,
상기 제 1 전극의 하부면이 노출되도록 상기 제 1 전극의 타 끝단은 상기 제 1 반도체층의 가장자리에서 돌출된 반도체 소자. - 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하며, 서로 분리된 제 1 발광 구조물과 제 2 발광 구조물;
상기 제 1 발광 구조물과 상기 제 2 발광 구조물 사이에 배치되어 상기 제 1 발광 구조물의 상기 제 1 반도체층과 상기 제 2 발광 구조물의 상기 제 1 반도체층을 전기적으로 연결하는 제 1 전극; 및
상기 제 1 발광 구조물의 상기 제 2 반도체층과 상기 제 2 발광 구조물의 상기 제 2 반도체층에 각각 접속되는 제 2 전극을 포함하는 반도체 소자. - 제 6 항에 있어서,
상기 제 1 발광 구조물의 상기 활성층과 상기 제 2 발광 구조물의 상기 활성층의 면적이 동일한 반도체 소자. - 제 6 항에 있어서
상기 제 1 전극의 일 끝단은 상기 제 1 발광 구조물의 상기 제 1 반도체층 상부면과 직접 접속되며, 상기 제 1 전극의 타 끝단은 상기 제 2 발광 구조물의 상기 제 1 반도체층의 상부면과 직접 접속되어,
상기 제 1 발광 구조물과 상기 제 2 발광 구조물의 이격 영역에서 상기 제 1 전극의 하부면이 노출된 반도체 소자. - 제 1 반도체층, 상기 제 1 반도체층 상에 배치되며, 서로 분리된 제 1 활성층과 제 2 활성층, 상기 제 1 활성층과 제 2 활성층 상에 각각 배치된 제 2 반도체층, 상기 제 1 반도체층과 전기적으로 접속되는 제 1 전극, 및 상기 제 2 반도체층과 각각 접속되는 제 2 전극을 포함하는 제 1 발광 소자;
제 3 반도체층, 상기 제 3 반도체층 상에 배치되며, 서로 분리된 제 3 활성층과 제 4 활성층, 상기 제 3 활성층과 제 4 활성층 상에 각각 배치된 제 4 반도체층, 상기 제 3 반도체층과 전기적으로 접속되는 제 3 전극, 및 상기 제 4 반도체층과 각각 접속되는 제 4 전극을 포함하는 제 2 발광 소자; 및
상기 제 1 발광 소자의 상기 제 1 반도체층과 상기 제 2 발광 소자의 상기 제 3 반도체층을 전기적으로 연결하는 연결 전극을 포함하는 반도체 소자. - 제 9 항에 있어서,
상기 제 1 활성층, 상기 제 2 활성층, 상기 제 3 활성층 및 상기 제 4 활성층의 면적이 동일한 반도체 소자. - 제 9 항에 있어서,
상기 제 1 활성층을 포함하는 제 1 발광 구조물;
상기 제 2 활성층을 포함하는 제 2 발광 구조물;
상기 제 3 활성층을 포함하는 제 3 발광 구조물; 및
상기 제 4 활성층을 포함하는 제 4 발광 구조물을 포함하며,
상기 제 1 발광 구조물, 상기 제 2 발광 구조물, 상기 제 3 발광 구조물 및 상기 제 4 발광 구조물은 일 방향으로 나란하게 배열된 반도체 소자. - 제 11 항에 있어서,
상기 연결 전극은 상기 제 2 발광 구조물과 상기 제 3 발광 구조물 사이에 배치되어, 상기 제 1 발광 소자와 상기 제 2 발광 소자를 전기적으로 연결하는 반도체 소자. - 제 12 항에 있어서,
상기 제 1 전극은 상기 제 2 발광 구조물보다 상기 제 1 발광 구조물에 인접하며,
상기 연결 전극은 상기 제 1 발광 구조물보다 상기 제 2 발광 구조물에 인접한 반도체 소자. - 제 12 항에 있어서,
상기 제 3 전극은 상기 제 3 발광 구조물보다 상기 제 4 발광 구조물에 인접하며,
상기 연결 전극은 상기 제 4 발광 구조물보다 상기 제 3 발광 구조물에 인접한 반도체 소자. - 제 9 항에 있어서,
상기 연결 전극, 상기 제 1 전극 및 상기 제 3 전극은 동일한 전원 공급 라인에 전기적으로 연결되는 반도체 소자.
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| KR20140073351A (ko) * | 2012-12-06 | 2014-06-16 | 엘지이노텍 주식회사 | 발광 소자 |
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