KR20180054328A - 반도체 소자 및 조명장치 - Google Patents

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KR20180054328A
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이창형
김명수
정세연
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엘지이노텍 주식회사
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Abstract

실시예는 반도체 소자 및 조명장치에 관한 것이다.
실시예에 따른 반도체 소자는 제1도전형 반도체층과 제2도전형 반도체층과 상기 제1도전형 반도체층 및 상기 제2도전형 반도층 사이에 배치되는 활성층을 포함하는 발광 구조물과 상기 발광 구조물 상에 배치되며 전류차단층을 포함하는 투명전극층과 상기 투명전극층 상에 배치되는 제1전극을 포함하고, 상기 전류차단층은 제1전류차단층과 제2전류차단층을 포함하고, 상기 제1전류차단층과 상기 제2전류차단층은 이격되어 배치될 수 있다.
실시예에 따른 반도체소자는 상기 전류차단층의 적어도 일부가 상기 제2전극과 수직방향으로 중첩됨으로써 상기 제2전극으로 전류가 집중되는 현상을 방지할 수 있다. 이에 따라, 전류 집중 현상을 완화하여 발광 소자의 광 추출 효율을 향상 시킬 수 있다

Description

반도체 소자 및 조명장치{SEMICONDUCTOR DEVICE AND LIGHTING APPARATUS}
실시예는 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자 및 조명장치에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
종래의 반도체 소자는 기판 상에 n형 반도체층, 활성층, p형 반도체층을 적층하여 형성될 수 있으며, 기판의 서로 다른 위치에 전극을 형성하여 전류를 흐르게 할 수 있다. 이에 따라, 전극을 잇는 최단거리로 전류의 흐름이 집중되어 전류 집중현상이 발생할 수 있다. 이에, 종래기술에서는 광 효율을 향상 시키기 위하여 ITO(Indium Tin Oxide)와 같은 전도층은 전류를 분산시키는 역할을 하는 전류차단층(Current Block Layer, CBL)을 포함하고 있다.
그러나, 이와 같은 전류차단층(CBL)이 패드 전극 하부에 배치되는 경우 전극으로 인가되는 전압 및 전류가 전류차단층(CBL)에 의해 오히려 전극 주변으로 전류가 집중되어 정전기 방전(Electro Static Discharge, ESD) 등에 취약하게 되어 반도체 소자의 성능 및 신뢰성을 저하시키는 문제점이 있다.
실시예는 전류차단층(CBL)으로 인하여 발생하는 전극 주변으로 집중되는 전류 집중 현상을 막아 ESD를 방지할 수 있는 반도체 소자 및 조명장치를 제공하고자 한다.
실시예에 따른 발광 소자는 제1도전형 반도체층과 제2도전형 반도체층과 상기 제1도전형 반도체층 및 상기 제2도전형 반도층 사이에 배치되는 활성층을 포함하는 발광 구조물 상기 발광 구조물 상에 배치되며 전류차단층을 포함하는 투명전극층; 및 상기 투명전극층 상에 배치되는 제1전극을 포함하고, 상기 전류차단층은 제1전류차단층과 제2전류차단층을 포함하고, 상기 제1전류차단층과 상기 제2전류차단층은 이격되어 배치될 수 있다.
실시예에 따른 발광 소자는 상기 제1도전형 반도체층 상에 배치되는 제2전극을 더 포함할 수 있다.
실시예에 따른 전류차단층은 제3전류차단층과 제4전류차단층을 더 포함할 수 있다.
실시예에 따른 전류차단층의 면적은 상기 투명전극층 면적의 50%이하일 수 있다.
실시예에 따른 전류차단층은 패턴을 포함할 수 있다.
실시예에 따른 전류차단층은 상기 제1전극과 수직으로 중첩될 수 있다.
실시예에 따른 투명전극층의 두께는 100-170nm일 수 있다.
실시예는 전류차단층에 의해 전극 주변에서 발생하는 전류 집중 현상을 완화하여 발광 효율이 개선된 반도체 소자 및 조명장치를 제공할 수 있다.
예를 들어, 실시예에는 패턴화된 전류차단층에 의해 전극 주변으로 집중되는 전류 집중 현상을 막아 반도체 소자에서 발생할 수 있는 ESD현상 등을 방지하여 반도체 소자의 성능 및 신뢰성을 향상 시킬 수 있다.
도 1은 제1실시예에 따른 발광 소자의 평면도이다.
도 2은 제1실시예에 따른 전류 차단층의 평면도이다.
도 3는 제1실시예에 따른 A-A'의 단면도이다.
도 4는 제2실시예에 따른 전류 차단층의 평면도이다.
도 5는 제2실시예에 따른 A-A'의 단면도이다
도 6은 제3실시예에 따른 전류 차단층의 평면도이다.
도 7은 제3실시예에 따른 A-A'의 단면도이다
도 8는 제4실시예에 따른 전류 차단층의 평면도이다.
도 9은 제4실시예에 따른 A-A'의 단면도이다
도 10은 제5실시예에 따른 전류 차단층의 평면도이다.
도 11는 제5실시예에 따른 A-A'의 단면도이다
도 12은 제6실시예에 따른 전류 차단층의 평면도이다.
도 13는 제6실시예에 따른 A-A'의 단면도이다
도 14는 제7실시예에 따른 전류 차단층의 평면도이다.
도 15은 제7실시예에 따른 A-A'의 단면도이다
도 16은 제8실시예에 따른 전류 차단층의 평면도이다.
도 17는 제8실시예에 따른 A-A'의 단면도이다
도 18는 실시예에 따른 발광 소자 패키지의 단면도이다.
도 19은 실시예에 따른 조명 장치의 사시도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
도 1은 제1실시예에 따른 발광 소자의 평면도이다. 도 2은 제1실시예에 따른 전류 차단층의 평면도이다. 도 3는 제1실시예에 따른 A-A'의 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 제1실시예에 따른 발광 소자(100)는 기판(10), 제1도전형 반도체층(20)과 제2도전형 반도체층(40) 및 활성층(30)을 포함하는 발광 구조물(50), 투명전극층(60), 제2전극(70), 제1전극(80)을 포함할 수 있다.
상기 기판(10)은 열전도성이 뛰어난 물질로 형성될 수 있다. 상기 기판(10)은 전도성 기판 또는 절연성 기판일수 있다. 예를 들어, 상기 기판(10)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(10) 상에는 요철 구조가 형성될 수 있으며, 이에 대해 한정되는 것은 아니다.
상기 발광 구조물(50)은 제1도전형 반도체층(20), 제2도전형 반도체층(40), 활성층(30)을 포함할 수 있다. 상기 발광 구조물은 제1도전형 반도체층(20)과 제2도전형 반도체층(40) 사이에 배치되는 활성층(30)을 포함할 수 있다.
상기 제1도전형 반도체층(20)은 반도체 화합물, 예를 들면 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 상기 제1도전형 반도체층(20)은 단층 또는 다층으로 형성될 수 있다. 상기 제1도전형 반도체층(20)은 제1 도전형 도펀트가 도핑될 수 있다. 예를 들면, 상기 제1도전형 반도체층(20)이 n형 반도체층인 경우, n형 도펀트를 포함할 수 있다. 상기 n형 도펀트는 Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
상기 제1도전형 반도체층(20)은 InxAlyGa1 -x- yP(0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 제1도전형 반도체층(20)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다.
상기 제1도전형 반도체층(20) 상에 활성층(30)이 배치될 수 있다. 상기 활성층(30)은 상기 제1도전형 반도체층(20) 상에 배치될 수 있다. 상기 활성층(30)은 상기 제1도전형 반도체층(20)과 상기 제2도전형 반도체층(40) 사이에 배치될 수 있다.
상기 활성층(30)은 상기 제1도전형 반도체층(20)을 통해서 주입되는 전자(또는 정공)와 제2도전형 반도체층(40)을 통해서 주입되는 정공(또는 전자)이 서로 만날 수 있다. 상기 활성층(30)은 전자와 정공이 만나서 상기 활성층(30)의 형성물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출할 수 있다. 상기 활성층(30)은 자외선, 청색, 녹색 및 적색 중 적어도 하나의 파장을 발광할 수 있다.
상기 활성층(30)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함할 수 있다. 상기 활성층(30)는 화합물 반도체로 구성될 수 있다. 상기 활성층(30)는 예로서 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 구현될 수 있다.
상기 활성층(30)은 양자우물과 양자벽을 포함할 수 있다. 상기 활성층(30)이 다중 양자 우물 구조로 구현된 경우, 양자우물과 양자벽이 교대로 배치될 수 있다. 상기 양자우물과 양자벽은 각각 InxAlyGa1 -x- yP(0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있거나, GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
상기 활성층(30) 상에 제2도전형 반도체층(40)이 배치될 수 있다. 상기 제2도전형 반도체층(40)은 상기 활성층(30) 상에 형성될 수 있다. 상기 제2도전형 반도체층(40)은 반도체 화합물, 예를 들면, 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 상기 제2도전형 반도체층(40)은 단층 또는 다층으로 형성될 수 있다. 상기 제2도전형 반도체층(40)은 제2 도전형 도펀트가 도핑될 수 있다. 상기 제2도전형 반도체층(40)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제2도전형 반도체층(40)은 InxAlyGa1 -x- yP (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 예를 들면, 상기 제2도전형 반도체층(40)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다.
상기 발광 구조물(50)은 제1도전형 반도체층(20) 및 제2도전형 반도체층(40) 중 적어도 하나의 상면 또는 하면에 다른 반도체층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 구조물(50)은 예를 들어, 복수의 반도체층의 적층 구조에 의해 n-p 접합, p-n 접합, n-p-n 접합, 및 p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 발광 구조물(50) 상에 투명전극층(60)이 배치될 수 있다. 상기 투명전극층(60)은 상기 제2도전형 반도체층(40)상에 배치될 수 있다. 상기 투명전극층(60)은 오믹층을 포함할 수 있다. 상기 투명전극층(60)은 정공 주입을 효율적을 할 수 있도록 단일 금속 혹은 금속합금, 금속 산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 투명전극층(60)은 반도체와 전기적인 접촉이 우수한 물질로 형성될 수 있다. 예를 들어, 상기 투명전극층(60)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이에 한정되지는 않는다.
상기 발광 구조물(50) 상에 투명전극층(60)이 배치될 수 있다. 상기 투명전극층(60)은 상기 제2도전형 반도체층(40)상에 배치될 수 있다. 상기 투명전극층(60)은 오믹층을 포함할 수 있다. 상기 투명전극층(60)은 정공 주입을 효율적을 할 수 있도록 단일 금속 혹은 금속합금, 금속 산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 투명전극층(60)은 반도체와 전기적인 접촉이 우수한 물질로 형성될 수 있다. 예를 들어, 상기 투명전극층(60)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이에 한정되지는 않는다. 예를 들어, 상기 투명전극층(60)의 두께는 100-170nm 일 수 있으며, 이제 한정되지는 않는다.
제1전극(80)은 상기 투명전극층(60) 상에 배치될 수 있다. 상기 제1전극(80)은 상기 투명전극층(60)과 전기적으로 연결될 수 있다. 상기 제1전극(80)은 상기 제2도전형 반도체층(40)과 전기적으로 연결될 수 있다. 상기 제1전극(80)은 상기 투명전극층(60)의 적어도 일부에 형성될 수 있다. 상기 제1전극(80)은 상기 투명전극층(60)과 직접 접촉될 수 있다. 상기 제1전극(80)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다. 상기 제1전극(80)은 상기 금속 또는 합금과 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 투명 전도성 물질의 단층 또는 다층일 수 있다.
제2전극(70)은 상기 제1도전형 반도체층(20) 상에 배치될 수 있다. 상기 제2전극(70)은 노출되어 있는 상기 제1도전형 반도체층(20) 상에 배치될 수 있다. 상기 제2전극(70)은 상기 제1도전형 반도체층(20)의 적어도 일부에 배치될 수 있다. 상기 제2전극(70)은 상기 제1도전형 반도체층(20)과 전기적으로 연결될 수 있다. 상기 제2전극(70)은 상기 제2도전형 반도체층(40) 및 상기 활성층(30)의 측면에 배치될 수 있다. 상기 제2전극(70)은 상기 제1도전형 반도체층(30)과 직접 접촉할 수 있다. 상기 제2전극(70)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다. 상기 제2전극(70)은 상기 금속 또는 합금과 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 투명 전도성 물질의 단층 또는 다층일 수 있다.
상기 투명전극층(60)은 전류차단층(CBL; current blocking layer)(110)을 포함할 수 있다. 상기 전류차단층(110)은 전기 절연성을 갖거나, 상기 발광구조물과 쇼트키 접촉을 형성하는 재질을 이용하여 형성될 수 있다. 상기 전류차단층(110)은 산화물, 질화물 또는 금속으로 형성될 수 있다. 전류차단층(110)은, 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiOx, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다. 상기 전류차단층(110)의 면적은 상기 투명전극층(60)의 면적의 50% 이하 일 수 있지만, 이에 한정되지는 않는다.
도 2 및 도 3에 도시된 바와 같이, 상기 전류차단층(110)은 상기 투명전극층(60) 내부에 배치될 수 있다. 상기 전류차단층(110)은 상기 투명전극층(60) 하에 배치될 수 있다. 상기 전류차단층(110) 상에 상기 투명전극층(60)이 배치될 수 있다. 상기 전류차단층(110)은 제2도전형 반도체층(40)상에 배치될 수 있다. 상기 전류차단층(110)은 상기 제2도전형 반도체층(40)의 일측의 모서리에 배치될 수 있다.
도 2와 도 3을 참조하면, 상기 전류차단층(110)은 제1전류차단층(120)과 제2전류차단층(130)과 제1-1전류차단층(111)과 제1-2전류차단층(112)을 포함할 수 있다.
상기 제1전류차단층(110)은 상기 제2도전형 반도체층(40) 상의 제1모서리(40A)에 배치될 수 있다. 상기 제1전류차단층(110)은 상기 제2도전형 반도체층(40) 상의 상기 제1모서리(40A)에서 일측면의 가장자리를 따라 연장되어 배치될 수 있다. 상기 제2전류차단층(120)은 제2도전형 반도체층(40) 상의 제2모서리(40B)에 배치될 수 있다. 상기 제2전류차단층(120)은 상기 제2도전형 반도체층(40) 상의 상기 제2모서리(40B)에서 타측면의 가장자리를 따라 연장되어 배치될 수 있다.
상기 제1-1전류차단층(111)은 상기 제2도전형 반도체층(40)의 제3모서리(40C)에 배치될 수 있다. 상기 제3모서리(40C)는 상기 제1모서리(40A)와 상기 제2모서리(40B)사이에 배치될 수 있다. 상기 제1-2전류차단층(111)은 상기 제2도전형 반도체층(40)의 상기 제3모서리(40C)에 배치될 수 있다. 상기 제1-2전류차단층(112)은 상기 제1-1전류차단층(111)으로부터 이격되어 배치될 수 있다. 상기 제1-1전류차단층(111)은 상기 제1-2전류차단층(112)으로부터 이격되어 배치될 수 있다. 상기 제1전류차단층(110)은 상기 제1-1전류차단층(111)과 상기 제1-2전류차단층(112)으로부터 연장되고 연장되고 상기 제2도전형 반도체층(40)의 가장자리를 따라 연장되어 배치될 수 있다. 상기 제2전류차단층(120)은 상기 제1-1전류차단층(111)과 상기 제1-2전류차단층(112)으로부터 연장되고 상기 제2도전형 반도체층(40)의 가장자리를 따라 연장되어 배치될 수 있다. 상기 제1-1전류차단층(111)과 상기 제1-2전류차단층(112)의 적어도 일부는 상기 제1전극(80)과 수직방향으로 중첩되지 않을 수 있다. 상기 제1-1전류차단층(111)과 상기 제1-2전류차단층(112)의 적어도 일부가 상기 제1전극(80)과 수직방향으로 중첩될 수 있다.
실시예에 따른 발광 소자에서는 상기 전류차단층(110)의 적어도 일부가 상기 제1전극(80)과 수직방향으로 중첩되고, 상기 전류차단층(110)의 적어도 일부는 중첩되지 않음으로써 상기 제1전극(80)으로 전류가 집중되는 현상을 방지할 수 있다. 종래에는 전류차단층과 전극의 모든 영역이 중첩됨으로써 전류차단층의 끝부분으로 전류가 집중되어 ESD현상이 발생할 수 있었다. 실시예에 따른 발광 소자에서는 상기 전류차단층(110)과 상기 제1전극(80)이 중첩되지 않는 영역으로 전류가 흐름으로써 제1전극(80)의 끝부분으로 전류가 집중되는 현상을 방지할 수 있다. 이에 따라, 전극의 끝 부분에서 발생하는 전류 집중 현상을 완화하여 ESD현상을 방지함으로써 발광 소자의 광 추출 효율을 향상 시킬 수 있다.
도 4는 제2실시예에 따른 전류 차단층의 평면도이다. 도 5은 제2실시예에 따른 A-A'의 단면도이다.
제2실시예에 따른 발광 소자는 기판(10), 제1도전형 반도체층(20)과 제2도전형 반도체층(40) 및 활성층(30)을 포함하는 발광 구조물(50), 투명전극층(60), 제2전극(70), 제1전극(80), 전류차단층(200)을 포함할 수 있다. 도 4 및 도 5의 제2실시예에 따른 발광 소자에서는 도 1 내지 도 3에 도시된 제1실시예에 따른 발광 소자에서 기설명한 내용과 동일한 내용은 생략하기로 한다.
도 4 및 도 5에 도시된 바와 같이, 상기 전류차단층(200)은 상기 제2도전형 반도체층(40) 상에 배치될 수 있다. 상기 전류차단층(200)은 제1전류차단층(210)과 제2전류차단층(220)을 포함할 수 있다. 상기 제1전류차단층(210)은 상기 제2도전형 반도체층(40) 상의 제1모서리(40A)에 배치될 수 있다. 상기 제1전류차단층(210)은 상기 제2도전형 반도체층(40) 상의 상기 제1모서리(40A)에서 일측면의 가장자리를 따라 연장되어 배치될 수 있다. 상기 제2전류차단층(220)은 제2도전형 반도체층(40) 상의 제2모서리(40B)에 배치될 수 있다. 상기 제2전류차단층(220)은 상기 제2도전형 반도체층(40) 상의 상기 제2모서리(40B)에서 타측면의 가장자리를 따라 연장되어 배치될 수 있다. 상기 제1전류차단층(210)과 상기 제2전류차단층(220)은 서로 연결될 수 있다.
제2실시예에 따른 발광 소자에서는 상기 전류차단층(200)의 적어도 일부가 상기 제1전극(80)과 수직방향으로 중첩되고, 상기 전류차단층(200)의 적어도 일부는 중첩되지 않음으로써 상기 제1전극(80)으로 전류가 집중되는 현상을 방지할 수 있다. 종래에는 전류차단층과 전극의 모든 영역이 중첩됨으로써 전류차단층의 끝부분으로 전류가 집중되어 ESD현상이 발생할 수 있었다. 실시예에 따른 발광 소자에서는 상기 전류차단층(200)과 상기 제1전극(80)이 중첩되지 않는 영역으로 전류가 흐름으로써 제1전극(80)의 끝부분으로 전류가 집중되는 현상을 방지할 수 있다. 이에 따라, 전극의 끝 부분에서 발생하는 전류 집중 현상을 완화하여 ESD현상을 방지함으로써 발광 소자의 광 추출 효율을 향상 시킬 수 있다.
도 6은 제3실시예에 따른 전류 차단층의 평면도이다. 도 7은 제3실시예에 따른 A-A'의 단면도이다.
제3실시예에 따른 발광 소자는 기판(10), 제1도전형 반도체층(20)과 제2도전형 반도체층(40) 및 활성층(30)을 포함하는 발광 구조물(50), 투명전극층(60), 제2전극(70), 제1전극(80)을 포함할 수 있다. 도 6 및 도 7의 제3실시예에 따른 발광 소자에서는 도 1 내지 도 3에 도시된 제1실시예에 따른 발광 소자에서 기설명한 내용과 동일한 내용은 생략하기로 한다.
도 6 및 도 7에 도시된 바와 같이, 상기 전류차단층(300)은 상기 투명전극층(60) 내부에 배치될 수 있다. 상기 전류차단층(300)은 상기 투명전극층(60) 하에 배치될 수 있다. 상기 전류차단층(300) 상에 상기 투명전극층(60)이 배치될 수 있다. 상기 전류차단층(300)은 제2도전형 반도체층(40)상에 배치될 수 있다. 상기 전류차단층(300)은 상기 제2도전형 반도체층(40)의 일측의 모서리에 배치될 수 있다.
도 6과 도 7을참조하면, 상기 전류차단층(30)은 제1전류차단층(310)과 제2전류차단층(320)을 포함할 수 있다. 상기 제1전류차단층(310)은 상기 제2도전형 반도체층(40) 상의 제1모서리(40A)에 배치될 수 있다. 상기 제1전류차단층(310)은 상기 제2도전형 반도체층(40) 상의 상기 제1모서리(40A)에서 일측면의 가장자리를 따라 연장되어 배치될 수 있다. 상기 제2전류차단층(320)은 상기 제2도전형 반도체층(40) 상의 제2모서리(40B)에서 타측면의 가장자리를 따라 연장되어 배치될 수 있다. 상기 제1전류차단층(310)과 상기 제2전류차단층(320)은 서로 연결될 수 있다.
상기 제1전류차단층(310)은 제1영역과 제2영역을 포함할 수 있다. 상기 제1전류차단층(310)의 제1영역은 너비는 상기 제1전류차단층(310)의 제2영역의 너비는 서로 다를 수 있다. 상기 제1전류차단층(310)의 제1영역은 너비는 상기 제1전류차단층(310)의 제2영역의 너비보다 작을 수 있다.
상기 제2전류차단층(320)은 제1영역과 제2영역을 포함할 수 있다. 상기 제2전류차단층(320)의 제1영역은 너비는 상기 제2전류차단층(320)의 제2영역의 너비는 서로 다를 수 있다. 상기 제2전류차단층(320)의 제1영역은 너비는 상기 제1전류차단층(310)의 제2영역의 너비보다 작을 수 있다. 상기 제1전류차단층(310)의 제2영역과 상기 제2전류차단층(320)의 제2영역은 서로 연결될 수 있다.
제3실시예에 따른 발광 소자에서는 상기 전류차단층(300)의 적어도 일부가 상기 제1전극(80)과 수직방향으로 중첩되고, 상기 전류차단층(300)의 적어도 일부는 중첩되지 않음으로써 상기 제1전극(80)으로 전류가 집중되는 현상을 방지할 수 있다. 종래에는 전류차단층과 전극의 모든 영역이 중첩됨으로써 전류차단층의 끝부분으로 전류가 집중되어 ESD현상이 발생할 수 있었다. 실시예에 따른 발광 소자에서는 상기 전류차단층(300)과 상기 제1전극(80)이 중첩되지 않는 영역으로 전류가 흐름으로써 제1전극(80)의 끝부분으로 전류가 집중되는 현상을 방지할 수 있다. 이에 따라, 전극의 끝 부분에서 발생하는 전류 집중 현상을 완화하여 ESD현상을 방지함으로써 발광 소자의 광 추출 효율을 향상 시킬 수 있다.
도 8는 제4실시예에 따른 전류 차단층의 평면도이다. 도 9은 제4실시예에 따른 A-A'의 단면도이다.
제4실시예에 따른 발광 소자는 기판(10), 제1도전형 반도체층(20)과 제2도전형 반도체층(40) 및 활성층(30)을 포함하는 발광 구조물(50), 투명전극층(60), 제2전극(70), 제1전극(80)을 포함할 수 있다. 도 8 및 도 9의 제4실시예에 따른 발광 소자에서는 도 1 내지 도 3에 도시된 제1실시예에 따른 발광 소자에서 기설명한 내용과 동일한 내용은 생략하기로 한다.
도 8 및 도 9에 도시된 바와 같이, 상기 전류차단층(400)은 상기 투명전극층(60) 내부에 배치될 수 있다. 상기 전류차단층(400)은 상기 투명전극층(60) 하에 배치될 수 있다. 상기 전류차단층(400) 상에 상기 투명전극층(60)이 배치될 수 있다. 상기 전류차단층(400)은 제2도전형 반도체층(40)상에 배치될 수 있다. 상기 전류차단층(400)은 상기 제2도전형 반도체층(40)의 일측의 모서리에 배치될 수 있다.
도 8과 도 9를 참조하면, 상기 전류차단층(400)은 제1전류차단층(410)과 제2전류차단층(420)과 제3전류차단층(430)과 제4전류차단층(440)을 포함할 수 있다. 상기 제1전류차단층(410)은 상기 제2도전형 반도체층(40) 상의 제1모서리(40A)에 배치될 수 있다. 상기 제1전류차단층(410)은 상기 제2도전형 반도체층(40) 상의 상기 제1모서리(40A)에서 일측면의 가장자리를 따라 연장되어 배치될 수 있다. 상기 제2전류차단층(420)은 상기 제2도전형 반도체층(40) 상의 제2모서리(40B)에서 타측면의 가장자리를 따라 연장되어 배치될 수 있다. 상기 제1전류차단층(410)과 상기 제2전류차단층(420)은 서로 연결될 수 있다.
상기 제1전류차단층(410)은 제1영역과 제2영역을 포함할 수 있다. 상기 제1전류차단층(41)의 제1영역은 너비는 상기 제1전류차단층(410)의 제2영역의 너비는 서로 다를 수 있다. 상기 제1전류차단층(410)의 제1영역은 너비는 상기 제1전류차단층(410)의 제2영역의 너비보다 작을 수 있다.
상기 제2전류차단층(420)은 제1영역과 제2영역을 포함할 수 있다. 상기 제2전류차단층(420)의 제1영역은 너비는 상기 제2전류차단층(420)의 제2영역의 너비는 서로 다를 수 있다. 상기 제2전류차단층(420)의 제1영역은 너비는 상기 제1전류차단층(410)의 제2영역의 너비보다 작을 수 있다. 상기 제1전류차단층(410)의 제2영역과 상기 제2전류차단층(420)의 제2영역은 서로 연결될 수 있다.
상기 제3전류차단층(430)은 상기 제1전류차단층(410)과 이격되어 배치될 수 있다. 상기 제3전류차단층(430)은 상기 제1전류차단층(410)의 제1영역으로부터 이격되어 배치될 수 있다. 상기 제3전류차단층(430)은 상기 제1전류차단층(410)의 제2영역으로부터 이격되어 배치될 수 있다. 상기 제3전류차단층(430)은 섬(island) 형태로 배치될 수 있다.
상기 제4전류차단층(440)은 상기 제2전류차단층(420)과 이격되어 배치될 수 있다. 상기 제4전류차단층(440)은 상기 제2전류차단층(420)의 제1영역으로부터 이격되어 배치될 수 있다. 상기 제4전류차단층(440)은 상기 제2전류차단층(420)의 제2영역으로부터 이격되어 배치될 수 있다. 상기 제4전류차단층(430)은 섬(island) 형태로 배치될 수 있다. 상기 제4전류차단층(440)은 상기 제3전류차단층(430)과 이격되어 배치될 수 있다. 상기 제4전류차단층(440)은 상기 제3전류차단층(430)에 대응되어 배치될 수 있다.
제4실시예에 따른 발광 소자에서는 상기 전류차단층(400)의 적어도 일부가 상기 제1전극(80)과 수직방향으로 중첩되고, 상기 전류차단층(400)의 적어도 일부는 중첩되지 않음으로써 상기 제1전극(80)으로 전류가 집중되는 현상을 방지할 수 있다. 종래에는 전류차단층과 전극의 모든 영역이 중첩됨으로써 전류차단층의 끝부분으로 전류가 집중되어 ESD현상이 발생할 수 있었다. 실시예에 따른 발광 소자에서는 상기 전류차단층(400)과 상기 제1전극(80)이 중첩되지 않는 영역으로 전류가 흐름으로써 제1전극(80)의 끝부분으로 전류가 집중되는 현상을 방지할 수 있다. 이에 따라, 전극의 끝 부분에서 발생하는 전류 집중 현상을 완화하여 ESD현상을 방지함으로써 발광 소자의 광 추출 효율을 향상 시킬 수 있다.
도 10은 제5실시예에 따른 전류 차단층의 평면도이다. 도 11는 제5실시예에 따른 A-A'의 단면도이다.
제5실시예에 따른 발광 소자는 기판(10), 제1도전형 반도체층(20)과 제2도전형 반도체층(40) 및 활성층(30)을 포함하는 발광 구조물(50), 투명전극층(60), 제2전극(70), 제1전극(80)을 포함할 수 있다. 도 10 및 도 11의 제5실시예에 따른 발광 소자에서는 도 1 내지 도 3에 도시된 제1실시예에 따른 발광 소자에서 기설명한 내용과 동일한 내용은 생략하기로 한다.
도 10 및 도 11에 도시된 바와 같이, 상기 전류차단층(500)은 상기 투명전극층(60) 내부에 배치될 수 있다. 상기 전류차단층(500)은 상기 투명전극층(60) 하에 배치될 수 있다. 상기 전류차단층(500) 상에 상기 투명전극층(60)이 배치될 수 있다. 상기 전류차단층(500)은 제2도전형 반도체층(40)상에 배치될 수 있다. 상기 전류차단층(500)은 상기 제2도전형 반도체층(40)의 일측의 모서리에 배치될 수 있다.
도 10과 도11을 참조하면, 상기 전류차단층(500)은 제1전류차단층(510)과 제2전류차단층(520)과 제3전류차단층(530)과 제4전류차단층(540)과 제5전류차단층(550)과 제6전류차단층(560)을 포함할 수 있다.
상기 제1전류차단층(510)은 상기 제2도전형 반도체층(40) 상의 제1모서리(40A)에 배치될 수 있다. 상기 제1전류차단층(510)은 상기 제2도전형 반도체층(40) 상의 제1모서리(40A)에서 일측면의 가장자리를 따라 연장되어 배치될 수 있다. 상기 제2전류차단층(520)은 상기 제2도전형 반도체층(40) 상의 제2모서리(40B)에서 타측면의 가장자리를 따라 연장되어 배치될 수 있다.
상기 제3전류차단층(530)과 상기 제4전류차단층(540)은 상기 제1전류차단층(510)과 이격되어 배치될 수 있다. 상기 제3전류차단층(530)과 상기 제4전류차단층(540)은 섬(island) 형태로 배치될 수 있다. 상기 제3전류차단층(530)은 상기 제1전류차단층(510)에 대응되어 배치될 수 있다. 상기 제4전류차단층(540)은 상기 제1전류차단층(510)에 대응되어 배치될 수 있다. 상기 제3전류차단층(530)과 상기 제4전류차단층(540)은 대응되어 배치될 수 있다.
상기 제5전류차단층(550)과 상기 제6전류차단층(560)은 상기 제2전류차단층(520)과 이격되어 배치될 수 있다. 상기 제5전류차단층(550)과 상기 제6전류차단층(560)은 섬(island) 형태로 배치될 수 있다. 상기 제5전류차단층(550)은 상기 제2전류차단층(520)에 대응되어 배치될 수 있다. 상기 제6전류차단층(560)은 상기 제2전류차단층(520)에 대응되어 배치될 수 있다. 상기 제5전류차단층(550)과 상기 제6전류차단층(560)은 대응되어 배치될 수 있다.
상기 제3전류차단층(530)과 상기 제5전류차단층(550)은 제3모서리(40C)에 배치될 수 있다. 상기 제3전류차단층(530)과 상기 제5전류차단층(550)은 대응되어 배치될 수 있다. 상기 제4전류차단층(540)과 상기 제6전류차단층(560)은 대응되어 배치될 수 있다. 상기 제3전류차단층(530)과 상기 제5전류차단층(550)은 이격되어 배치될 수 있다. 상기 제4전류차단층(540)과 상기 제6전류차단층(560)은 이격되어 배치될 수 있다.
제5실시예에 따른 발광 소자에서는 상기 전류차단층(500)의 적어도 일부가 상기 제1전극(80)과 수직방향으로 중첩되고, 상기 전류차단층(500)의 적어도 일부는 중첩되지 않음으로써 상기 제1전극(80)으로 전류가 집중되는 현상을 방지할 수 있다. 종래에는 전류차단층과 전극의 모든 영역이 중첩됨으로써 전류차단층의 끝부분으로 전류가 집중되어 ESD현상이 발생할 수 있었다. 실시예에 따른 발광 소자에서는 상기 전류차단층(500)과 상기 제1전극(80)이 중첩되지 않는 영역으로 전류가 흐름으로써 제1전극(80)의 끝부분으로 전류가 집중되는 현상을 방지할 수 있다. 이에 따라, 전극의 끝 부분에서 발생하는 전류 집중 현상을 완화하여 ESD현상을 방지함으로써 발광 소자의 광 추출 효율을 향상 시킬 수 있다.
도 12은 제6실시예에 따른 전류 차단층의 평면도이다. 도 13는 제6실시예에 따른 A-A'의 단면도이다.
제6실시예에 따른 발광 소자는 기판(10), 제1도전형 반도체층(20)과 제2도전형 반도체층(40) 및 활성층(30)을 포함하는 발광 구조물(50), 투명전극층(60), 제2전극(70), 제1전극(80)을 포함할 수 있다. 도 12 및 도 13의 제6실시예에 따른 발광 소자에서는 도 1 내지 도 3에 도시된 제1실시예에 따른 발광 소자에서 기설명한 내용과 동일한 내용은 생략하기로 한다.
도 12 및 도 13에 도시된 바와 같이, 상기 전류차단층(600)은 상기 투명전극층(60) 내부에 배치될 수 있다. 상기 전류차단층(600)은 상기 투명전극층(60) 하에 배치될 수 있다. 상기 전류차단층(600) 상에 상기 투명전극층(60)이 배치될 수 있다. 상기 전류차단층(600)은 제2도전형 반도체층(40)상에 배치될 수 있다. 상기 전류차단층(600)은 상기 제2도전형 반도체층(40)의 일측의 모서리에 배치될 수 있다.
도 12와 도13을 참조하면, 상기 전류차단층(600)은 제1전류차단층(610)과 제2전류차단층(620)과 제3전류차단층(630)과 제4전류차단층(640)과 제5전류차단층(650)과 제6전류차단층(660)과 제7전류차단층(670)과 제8전류차단층(680)을 포함할 수 있다.
상기 제1전류차단층(610)과 상기 제2전류차단층(620)과 상기 제3전류차단층(630)과 상기 제4전류차단층(640)과 상기 제5전류차단층(650)과 상기 제6전류차단층(660)과 상기 제7전류차단층(670)과 상기 제8전류차단층(680)은 각각 이격되어 배치될 수 있다. 상기 제1전류차단층(610)과 상기 제2전류차단층(620)과 상기 제3전류차단층(630)과 상기 제4전류차단층(640)과 상기 제5전류차단층(650)과 상기 제6전류차단층(660)과 상기 제7전류차단층(670)과 상기 제8전류차단층(680)은 각각 섬(island) 형태로 배치될 수 있다.
제6실시예에 따른 발광 소자에서는 상기 전류차단층(600)의 적어도 일부가 상기 제1전극(80)과 수직방향으로 중첩되고, 상기 전류차단층(600)의 적어도 일부는 중첩되지 않음으로써 상기 제1전극(80)으로 전류가 집중되는 현상을 방지할 수 있다. 종래에는 전류차단층과 전극의 모든 영역이 중첩됨으로써 전류차단층의 끝부분으로 전류가 집중되어 ESD현상이 발생할 수 있었다. 실시예에 따른 발광 소자에서는 상기 전류차단층(600)과 상기 제1전극(80)이 중첩되지 않는 영역으로 전류가 흐름으로써 제1전극(80)의 끝부분으로 전류가 집중되는 현상을 방지할 수 있다. 이에 따라, 전극의 끝 부분에서 발생하는 전류 집중 현상을 완화하여 ESD현상을 방지함으로써 발광 소자의 광 추출 효율을 향상 시킬 수 있다.
도 14은 다른 제7실시예에 따른 전류 차단층의 평면도이다. 도 15은 다른 제7실시예에 따른 A-A'의 단면도이다.
제7실시예에 따른 발광 소자는 기판(10), 제1도전형 반도체층(20)과 제2도전형 반도체층(40) 및 활성층(30)을 포함하는 발광 구조물(50), 투명전극층(60), 제2전극(70), 제1전극(80)을 포함할 수 있다. 도 14 및 도 15의 제7실시예에 따른 발광 소자에서는 도 1 내지 도 3에 도시된 제1실시예에 따른 발광 소자에서 기설명한 내용과 동일한 내용은 생략하기로 한다.
도 14 및 도 15에 도시된 바와 같이, 상기 전류차단층(700)은 상기 투명전극층(60) 내부에 배치될 수 있다. 상기 전류차단층(700)은 상기 투명전극층(60) 하에 배치될 수 있다. 상기 전류차단층(700) 상에 상기 투명전극층(60)이 배치될 수 있다. 상기 전류차단층(700)은 제2도전형 반도체층(40)상에 배치될 수 있다. 상기 전류차단층(700)은 상기 제2도전형 반도체층(40)의 일측의 모서리에 배치될 수 있다.
도 14와 도15를 참조하면, 상기 전류차단층(700)은 제1전류차단층(710)과 제2전류차단층(720)과 제3전류차단층(730)을 포함할 수 있다.
상기 제1전류차단층(710)은 상기 제2도전형 반도체층(40) 상의 제1모서리(40A)에 배치될 수 있다. 상기 제1전류차단층(710)은 상기 제2도전형 반도체층(40) 상의 상기 제1모서리(40A)에서 일측면의 가장자리를 따라 연장되어 배치될 수 있다. 상기 제2전류차단층(720)은 제2도전형 반도체층(40) 상의 제2모서리(40B)에 배치될 수 있다. 상기 제2전류차단층(720)은 상기 제2도전형 반도체층(40) 상의 상기 제2모서리(40B)에서 타측면의 가장자리를 따라 연장되어 배치될 수 있다. 상기 제1전류차단층(710)과 상기 제2전류차단층(720)은 서로 이격되어 배치될 수 있다.
상기 제3전류차단층(730)은 상기 제1전류차단층(710)과 상기 제2전류차단층(720) 사이에 배치될 수 있다. 상기 제3전류차단층(730)은 원 형태일 수 있지만, 이에 한정하지는 않는다. 상기 제1전류차단층(710)은 상기 제3전류차단층(730)은 감쌀 수 있다. 상기 제2전류차단층(720)은 상기 제3전류차단층(730)은 감쌀 수 있다.
실시예에 따른 발광 소자에서는 상기 전류차단층(700)의 적어도 일부가 상기 제1전극(80)과 수직방향으로 중첩되고, 상기 전류차단층(700)의 적어도 일부는 중첩되지 않음으로써 상기 제1전극(80)으로 전류가 집중되는 현상을 방지할 수 있다. 종래에는 전류차단층과 전극의 모든 영역이 중첩됨으로써 전류차단층의 끝부분으로 전류가 집중되어 ESD현상이 발생할 수 있었다. 실시예에 따른 발광 소자에서는 상기 전류차단층(700)과 상기 제1전극(80)이 중첩되지 않는 영역으로 전류가 흐름으로써 제1전극(80)의 끝부분으로 전류가 집중되는 현상을 방지할 수 있다. 이에 따라, 전극의 끝 부분에서 발생하는 전류 집중 현상을 완화하여 ESD현상을 방지함으로써 발광 소자의 광 추출 효율을 향상 시킬 수 있다.
도 16은 제8실시예에 따른 전류 차단층의 평면도이다. 도 17은 제8실시예에 따른 A-A'의 단면도이다.
제8실시예에 따른 발광 소자는 기판(10), 제1도전형 반도체층(20)과 제2도전형 반도체층(40) 및 활성층(30)을 포함하는 발광 구조물(50), 투명전극층(60), 제2전극(70), 제1전극(80)을 포함할 수 있다. 도 16 및 도 17의 제8실시예에 따른 발광 소자에서는 도 1 내지 도 3에 도시된 제1실시예에 따른 발광 소자에서 기설명한 내용과 동일한 내용은 생략하기로 한다.
도 16 및 도 17에 도시된 바와 같이, 상기 전류차단층(800)은 상기 투명전극층(60) 내부에 배치될 수 있다. 상기 전류차단층(800)은 상기 투명전극층(60) 하에 배치될 수 있다. 상기 전류차단층(800) 상에 상기 투명전극층(60)이 배치될 수 있다. 상기 전류차단층(800)은 제2도전형 반도체층(40)상에 배치될 수 있다. 상기 전류차단층(800)은 상기 제2도전형 반도체층(40)의 일측의 모서리에 배치될 수 있다.
도 16과 도17을 참조하면, 상기 전류차단층(800)은 제1전류차단층(810)과 제2전류차단층(820)과 제3전류차단층(830)을 포함할 수 있다.
상기 제1전류차단층(810)과 상기 제2전류차단층(820)은 서로 이격되어 배치될 수 있다.
상기 제3전류차단층(830)은 상기 제1전류차단층(810)과 상기 제2전류차단층(820) 사이에 배치될 수 있다. 상기 제3전류차단층(830)은 원 형태일 수 있지만, 이에 한정하지는 않는다. 상기 제1전류차단층(810)은 상기 제3전류차단층(860)은 감쌀 수 있다. 상기 제2전류차단층(820)은 상기 제3전류차단층(860)은 감쌀 수 있다.
제8실시예에 따른 발광 소자에서는 상기 전류차단층(800)의 적어도 일부가 상기 제1전극(80)과 수직방향으로 중첩되고, 상기 전류차단층(800)의 적어도 일부는 중첩되지 않음으로써 상기 제1전극(80)으로 전류가 집중되는 현상을 방지할 수 있다. 종래에는 전류차단층과 전극의 모든 영역이 중첩됨으로써 전류차단층의 끝부분으로 전류가 집중되어 ESD현상이 발생할 수 있었다. 실시예에 따른 발광 소자에서는 상기 전류차단층(800)과 상기 제1전극(80)이 중첩되지 않는 영역으로 전류가 흐름으로써 제1전극(80)의 끝부분으로 전류가 집중되는 현상을 방지할 수 있다. 이에 따라, 전극의 끝 부분에서 발생하는 전류 집중 현상을 완화하여 ESD현상을 방지함으로써 발광 소자의 광 추출 효율을 향상 시킬 수 있다.
도 18는 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸 단면도이다.
발광 소자 패키지(1000)는 패키지 몸체(1100)와, 상기 패키지 몸체(1100) 상에 배치된 제1전극(1200) 및 제2전극(1300)과, 상기 패키지 몸체(1100) 상에 배치되어 상기 제1전극(1200) 및 제2전극(1300)과 전기적으로 연결되는 발광 소자(1400)와, 상기 발광 소자(1400)를 포위하는 몰딩부재(1500)가 포함될 수 있다.
상기 패키지 몸체(1100)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 패키지 몸체(1100)는 상기 발광 소자의 측면에 경사면이 형성될 수 있다.
상기 제1전극(1200) 및 제2전극(1300)은 서로 전기적으로 분리될 수 있다. 상기 제1전극(1200) 및 상기 제2전극(1300)은 상기 발광 소자(1400)에 전원을 제공하는 역할을 할 수 있다. 상기 제1전극(1200) 및 제2전극(1300)은 상기 발광 소자(1400)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있다. 상기 제1전극(1200) 및 상기 제2전극(1300)은 상기 발광 소자(1400)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(1400)는 상기 패키지 몸체(1100) 상에 배치될 수 있다. 상기 발광 소자(1400)는 상기 제1전극(1200) 또는 제2전극(1300) 상에 배치될 수 있다.
상기 발광 소자(1400)는 상기 제1전극(1200) 및/또는 제2전극(1300)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 본 발명에 따른 실시예에서는 상기 발광 소자(1400)와 상기 제1전극(1200) 및 상기 제2전극(1300)은 각각 와이어를 통해 전기적으로 연결된 것이 예시되어 있으나 이에 한정되는 것은 아니다.
상기 몰딩부재(1500)는 상기 발광 소자(1400)를 포위하여 상기 발광 소자(200)를 보호할 수 있다. 또한, 상기 몰딩부재(1500)에는 형광체가 포함될 수 있다. 상기 몰딩부재(1500)에 포함된 형광체는 상기 발광소자(1400)에서 방출된 광의 파장을 변화시킬 수 있다.
상술한 발광소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
도 19은 실시예에 따른 조명 장치의 분해 사시도이다.
실시예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 또는 발광소자 패키지를 포함할 수 있다.
상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)를 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
상술한 발광소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판 20: 제1도전형 반도체층 40: 제2도전형 반도체층 30: 활성층
50: 발광 구조물 60: 투명전극층 70: 제1전극 80: 제2전극

Claims (16)

  1. 제1도전형 반도체층과 제2도전형 반도체층과 상기 제1도전형 반도체층 및 상기 제2도전형 반도층 사이에 배치되는 활성층을 포함하는 발광 구조물;
    상기 발광 구조물 상에 배치되며 전류차단층을 포함하는 투명전극층; 및
    상기 투명전극층 상에 배치되는 제1전극을 포함하고,
    상기 전류차단층은 제1전류차단층과 제2전류차단층을 포함하고,
    상기 제1전류차단층과 상기 제2전류차단층은 적어도 일부는 이격되어 배치되는 발광 소자.
  2. 제1항에 있어서,
    상기 제1전류차단층은 상기 제2도전형 반도체층의 제1모서리에 배치되며, 상기 제2전류차단층은 상기 제2도전형 반도체층의 제2모서리에 배치되는 발광 소자.
  3. 제2항에 있어서,
    상기 전류차단층은 제1-1전류차단층과 제1-2전류차단층을 더 포함하는 발광 소자.
  4. 제3항에 있어서,
    상기 제1-1전류차단층 및 상기 제1-2전류차단층은 상기 제1전류차단층과 상기 제2전류차단층을 연결하는 발광 소자.
  5. 제3항에 있어서,
    상기 제1-1전류차단층과 상기 제1-2전류차단층은 서로 이격되어 배치되는 발광 소자.
  6. 제3항에 있어서,
    상기 전류 차단층은 상기 제1전극과 수직으로 중첩되는 발광 소자.
    상기 제1-1전류차단층과 상기 제1-2전류차단층은 상기 제2도전형 반도체층의 제3모서리에 배치되는 발광 소자.
  7. 제5항에 있어서,
    상기 제2도전형 반도체층의 제3모서리는,
    상기 제2도전형 반도체층의 제1모서리와 상기 제2도전형 반도체층의 제2모서리 사이에 배치되는 발광 소자.
  8. 제2항에 있어서,
    상기 제1전류차단층은 상기 제2도전형 반도체층의 제1모서리에서 일측면의 가장자리를 따라 연장되어 배치되는 발광 소자.
  9. 제2항에 있어서,
    상기 제2전류차단층은 상기 제2도전형 반도체층의 제2모서리에서 일측면의 가장자리를 따라 연장되어 배치되는 발광 소자.
  10. 제1항에 있어서,
    상기 제1도전형 반도체층 상에 배치되는 제2전극을 더 포함하는 발광 소자.
  11. 제1항에 있어서,
    상기 전류차단층은 제3전류차단층과 제4전류차단층을 더 포함하는 발광 소자.
  12. 제1항에 있어서,
    상기 전류차단층의 면적은 상기 투명전극층 면적의 50%이하인 발광 소자.
  13. 제1항에 있어서,
    상기 전류차단층은 패턴을 포함하는 발광 소자.
  14. 제1항에 있어서,
    상기 전류차단층은 상기 제1전극과 수직으로 중첩되는 발광 소자.
  15. 제1항에 있어서,
    상기 투명전극층의 두께는 100-170nm인 발광 소자.
  16. 제1 항 내지 제15항 중 어느 하나의 발광소자를 구비하는 발광유닛을 포함하는 조명장치.
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