KR20180112317A - 반도체 소자 및 이를 포함하는 반도체 소자 패키지 - Google Patents
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Abstract
실시 예는, 제1 발광부 및 제2 발광부를 포함하는 반도체구조물; 상기 제1 발광부의 제1 도전형 반도체층과 상기 제2 발광부의 제1 도전형 반도체층을 전기적으로 연결하는 제1 전극; 및 상기 제1 발광부의 제2 도전형 반도체층과 상기 제2 발광부의 제2 도전형 반도체층을 전기적으로 연결하는 제2 전극을 포함하고, 상기 제1 전극은 상기 제1 발광부상에 배치되는 제1 패드, 상기 제1 발광부상에 배치되는 제1 가지전극, 및 상기 제2 발광부상에 배치되는 제1 연장전극을 포함하고, 상기 제2 전극은 상기 제2 발광부상에 배치되는 제2 패드, 상기 제2 발광부상에 배치되는 제2 가지전극, 및 상기 제1 발광부상에 배치되는 제2 연장전극을 포함하고, 상기 반도체구조물은 제1방향으로 연장되어 상기 제1 발광부와 제2 발광부를 구획하는 제1 이격구간을 포함하고, 상기 제1 패드와 제2 패드는 상기 제1방향, 및 상기 제1방향과 수직한 제2 방향으로 오버랩되지 않는 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 개시한다.
Description
실시 예는 반도체 소자 및 이를 포함하는 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점이 있기 때문에 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용되고 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
최근에는 고효율 패키지를 구현하기 위해 2개의 반도체 소자를 병렬로 연결하는 기술이 개발되고 있다. 그러나, 2개의 칩을 병렬 연결하는 경우 와이어 본딩 횟수가 늘어나고, 칩 간에 동작 전압이 균일하지 않은 문제가 있다.
실시 예는 복수의 발광부를 병렬로 연결한 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 제공한다.
본 발명의 일 실시 예에 따른 반도체 소자는, 제1 발광부 및 제2 발광부를 포함하는 반도체구조물; 상기 제1 발광부의 제1 도전형 반도체층과 상기 제2 발광부의 제1 도전형 반도체층을 전기적으로 연결하는 제1 전극; 및 상기 제1 발광부의 제2 도전형 반도체층과 상기 제2 발광부의 제2 도전형 반도체층을 전기적으로 연결하는 제2 전극을 포함하고, 상기 제1 전극은 상기 제1 발광부상에 배치되는 제1 패드, 상기 제1 발광부상에 배치되는 제1 가지전극, 및 상기 제2 발광부상에 배치되는 제1 연장전극을 포함하고, 상기 제2 전극은 상기 제2 발광부상에 배치되는 제2 패드, 상기 제2 발광부상에 배치되는 제2 가지전극, 및 상기 제1 발광부상에 배치되는 제2 연장전극을 포함하고, 상기 반도체구조물은 제1방향으로 연장되어 상기 제1 발광부와 제2 발광부를 구획하는 제1 이격구간을 포함하고, 상기 제1 패드와 제2 패드는 상기 제1방향, 및 상기 제1방향과 수직한 제2 방향으로 오버랩되지 않게 배치될 수 있다.
반도체구조물은, 평면상 서로 마주보는 제1 측면과 제3 측면, 서로 마주보는 제2 측면과 제4 측면, 상기 제1 측면을 이등분하는 제1 중심선, 및 상기 제2 측면을 이등분하는 제2 중심선에 의해 구획되는 제1 내지 제4 영역을 포함하고, 상기 제1 영역은 상기 제1 측면과 상기 제2 측면을 포함하고, 상기 제2 영역은 상기 제2 측면과 상기 제3 측면을 포함하고, 상기 제3 영역은 상기 제3 측면과 상기 제4 측면을 포함하고, 상기 제4 영역은 상기 제4 측면과 상기 제1 측면을 포함하고, 상기 제1 패드는 상기 제2 영역에 배치되고, 상기 제2 패드는 상기 제4 영역에 배치될 수 있다.
상기 제1 전극과 제2 전극은 상기 제1 발광부와 제2 발광부를 병렬 연결할 수 있다.
상기 제2 가지전극의 개수는 상기 제1 가지전극의 개수보다 많을 수 있다.
상기 제2 가지전극의 하부에 배치되는 전류차단층을 포함할 수 있다.
상기 제1 전극은 상기 제1 이격구간상에 배치되는 제1 연결부를 포함하고, 상기 제1 연결부의 폭은 상기 제1 가지전극의 폭보다 넓을 수 있다.
상기 제1 가지전극은 상기 제1 발광부를 상기 제1 방향으로 이등분하는 가상선상에 배치될 수 있다.
상기 제2 방향으로 연장되어 상기 제1 발광부와 상기 제2 발광부를 구획하는 제2 이격구간을 포함하고, 상기 제1 중심선은 상기 제2 이격구간에 배치될 수 있다.
상기 제1 전극은 상기 제2 이격구간상에 배치되는 제2 연결부를 포함하고, 상기 제2 연결부의 폭은 상기 제2 가지전극의 폭보다 넓을 수 있다.
실시 예에 따른 반도체 소자 패키지는, 캐비티를 포함하는 몸체; 상기 몸체에 배치되는 제1, 제2 리드 프레임; 상기 캐비티에 배치되는 반도체 소자; 상기 반도체 소자의 제1 패드를 상기 제1 리드 프레임과 전기적으로 연결하는 제1 와이어; 및 상기 반도체 소자의 제2 패드를 상기 제2 리드 프레임과 전기적으로 연결하는 제2 와이어를 포함하고, 상기 반도체 소자는, 제1 발광부 및 제2 발광부를 포함하는 반도체구조물; 상기 제1 발광부의 제1 도전형 반도체층과 상기 제2 발광부의 제1 도전형 반도체층을 전기적으로 연결하는 제1 전극; 및 상기 제1 발광부의 제2 도전형 반도체층과 상기 제2 발광부의 제2 도전형 반도체층을 전기적으로 연결하는 제2 전극을 포함하고, 상기 제1 전극은 상기 제1 발광부상에 배치되는 제1 패드, 상기 제1 발광부상에 배치되는 제1 가지전극, 및 상기 제2 발광부상에 배치되는 제1 연장전극을 포함하고, 상기 제2 전극은 상기 제2 발광부상에 배치되는 제2 패드, 상기 제2 발광부상에 배치되는 제2 가지전극, 및 상기 제1 발광부상에 배치되는 제2 연장전극을 포함하고, 상기 반도체구조물은 제1방향으로 연장되어 상기 제1 발광부와 제2 발광부를 구획하는 제1 이격구간을 포함하고, 상기 제1 패드와 제2 패드는 상기 제1방향, 및 상기 제1방향과 수직한 제2 방향으로 오버랩되지 않게 배치될 수 있다.
실시 예에 따르면, 복수 개의 발광부의 동작 전압이 일정하여 광 효율이 향상될 수 있다.
또한, 패키지 제작시 와이어 본딩 횟수를 줄일 수 있다.
또한, 복수 개의 칩 사이의 저항을 줄일 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 평면도이고,
도 2는 도 1의 A-A 방향 단면도이고,
도 3은 도 1의 B-B 방향 단면도이고,
도 4는 도 1의 C-C 방향 단면도이고,
도 5는 본 발명의 제2 실시 예에 따른 반도체 소자의 평면도이고,
도 6은 본 발명의 제3 실시 예에 따른 반도체 소자의 평면도이고,
도 7은 본 발명의 제4 실시 예에 따른 반도체 소자의 평면도이고,
도 8은 본 발명의 제5 실시 예에 따른 반도체 소자의 평면도이고,
도 9는 비교 예와 실시 예의 발광 강도(Po)를 측정한 그래프이고,
도 10은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 평면도이고,
도 11은 본 발명의 제6 실시 예에 따른 반도체 소자의 평면도이고,
도 12a는 도 11의 제2 영역 확대도이고,
도 12b는 도 11의 제4 영역 확대도이고,
도 13은 본 발명의 다른 실시 예에 따른 반도체 소자 패키지의 평면도이다.
도 2는 도 1의 A-A 방향 단면도이고,
도 3은 도 1의 B-B 방향 단면도이고,
도 4는 도 1의 C-C 방향 단면도이고,
도 5는 본 발명의 제2 실시 예에 따른 반도체 소자의 평면도이고,
도 6은 본 발명의 제3 실시 예에 따른 반도체 소자의 평면도이고,
도 7은 본 발명의 제4 실시 예에 따른 반도체 소자의 평면도이고,
도 8은 본 발명의 제5 실시 예에 따른 반도체 소자의 평면도이고,
도 9는 비교 예와 실시 예의 발광 강도(Po)를 측정한 그래프이고,
도 10은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 평면도이고,
도 11은 본 발명의 제6 실시 예에 따른 반도체 소자의 평면도이고,
도 12a는 도 11의 제2 영역 확대도이고,
도 12b는 도 11의 제4 영역 확대도이고,
도 13은 본 발명의 다른 실시 예에 따른 반도체 소자 패키지의 평면도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 평면도이고, 도 2는 도 1의 A-A 방향 단면도이고, 도 3은 도 1의 B-B 방향 단면도이고, 도 4는 도 1의 C-C 방향 단면도이다.
도 1을 참조하면, 실시 예에 따른 반도체 소자는, 제1 발광부(120A) 및 제2 발광부(120B)를 포함하는 반도체구조물(120A, 120B), 제1 발광부(120A)과 제2 발광부(120B)를 병렬 연결하는 제1 전극(130), 및 제2 전극(140)을 포함한다.
제1 발광부(120A)와 제2 발광부(120B)는 아이솔레이션된 발광셀일 수 있다. 발광부는 독립적으로 활성층을 갖는 영역으로 정의할 수 있다. 제1 발광부(120A)와 제2 발광부(120B) 사이에는 제1 방향(X축 방향)으로 연장된 제1 이격구간(d1)이 배치될 수 있다. 제1 발광부(120A)와 제2 발광부(120B)는 제1 이격구간(d1)을 기준으로 제2 방향(Y축 방향)으로 이격 배치될 수 있다.
제1 전극(130)은 제1 발광부(120A)상에 배치되는 제1 패드(131), 제1 발광부(120A)상에 배치되는 제1 가지전극(132), 및 제2 발광부(120B)상에 배치되는 제1 연장전극(133)을 포함할 수 있다.
제1 전극(130)은 제1 발광부(120A)의 제1 도전형 반도체층과 제2 발광부(120B)의 제1 도전형 반도체층을 전기적으로 연결할 수 있다. 제1 전극(130)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하며 단층 또는 다층 구조로 형성될 수 있다.
제1 패드(131)는 와이어가 본딩되는 영역일 수 있다. 제1 패드(131)의 형상은 특별히 제한되지 않는다. 제1 가지전극(132)과 제2 연장전극(143)은 제1-2방향(X2 방향)으로 연장될 수 있다. 제1 가지전극(132)과 제1 연장전극(133)의 폭은 특별히 한정하지 않는다.
제1 전극(130)은 제1 가지전극(132)과 제1 연장전극(133)을 연결하는 제1 연결부(134)를 포함할 수 있다. 제1 연결부(134)는 제1 이격구간(d1)상에 배치될 수 있다. 제1 연결부(134)의 폭은 제1 가지전극(132) 및 제1 연장전극(133)의 폭보다 넓을 수 있다.
제1 가지전극(132)의 폭과 제1 연결부(134)의 폭의 비는 1:2 내지 1:5일 수 있다. 폭의 비가 1:2보다 작은 경우(예: 1:1.5)에는 제1 이격구간(d1)의 단차에 의해 제1 연결부(134)가 끊어질 수도 있다. 폭의 비가 1:5보다 큰 경우에는 상대적으로 발명 면적이 작아져 발광 효율이 감소할 수 있다. 예시적으로 제1 가지전극(132)과 제1 연장전극(133)의 폭은 2um 내지 6um일 수 있고, 제1 연결부(134)의 폭은 10um 내지 30um일 수 있으나 반드시 이에 한정하지 않는다.
제2 전극(140)은 제2 발광부(120B)상에 배치되는 제2 패드(141), 제2 발광부(120B)상에 배치되는 제2 가지전극(142), 및 제1 발광부(120A)상에 배치되는 제2 연장전극(143)을 포함할 수 있다.
제2 전극(140)은 제1 발광부(120A)의 제2 도전형 반도체층과 제2 발광부(120B)의 제2 도전형 반도체층을 전기적으로 연결할 수 있다. 제2 전극(140)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
제2 패드(141)는 와이어가 본딩되는 영역일 수 있다. 식별을 위해 제2 패드(141)의 형상은 제1 패드(131)의 형상과 다른 형상을 가질 수 있다. 예시적으로 제2 패드(141)는 원형 형상을 가질 수 있으나 특별히 이에 한정하지 않는다. 제2 가지전극(142)과 제2 연장전극(143)은 제1-1방향(X1 방향)으로 연장될 수 있다. 제2 가지전극(142)과 제2 연장전극(143)의 폭은 특별히 한정하지 않는다. 예시적으로 제2 가지전극(142)과 제2 연장전극(143)의 폭은 2um 내지 6um일 수 있다.
제2 전극(140)은 제2 가지전극(142)과 제2 연장전극(143)을 연결하는 제2 연결부(144)를 포함할 수 있다. 제2 연결부(144)는 제1 이격구간(d1)상에 배치될 수 있다. 제2 연결부(144)의 폭은 제2 가지전극(142) 및 제2 연장전극(143)의 폭보다 넓을 수 있다. 제1 연결부(134)와 동일한 이유로 제2 가지전극(142)의 폭과 제2 연결부(144)의 폭의 비는 1:2 내지 1:5를 만족할 수 있다.
제2 가지전극(142)의 개수는 제1 가지전극(132)의 개수보다 많을 수 있다. 제2 가지전극(142)의 개수를 늘려 홀의 주입 효율을 개선할 수 있다. 또한, 제1 가지전극(132)은 발광부를 제1 방향으로 이등분하는 가상선 상에 배치될 수 있다. 제1 가지전극(132)이 발광부의 중앙에 배치되므로 전자(electron)가 균일하게 분산될 수 있다.
반도체 소자는 평면상에서 서로 마주보는 제1 측면(S1)과 제3 측면(S3), 서로 마주보는 제2 측면(S2)과 제4 측면(S4), 제1 측면(S1)을 이등분하는 제1 중심선(C1), 및 제2 측면(S2)을 이등분하는 제2 중심선(C2)에 의해 구획되는 제1 내지 제4 영역(P1, P2, P3, P4)을 포함할 수 있다. 제1 측면 내지 제4 측면(S1, S2, S3, S4)은 반도체 소자 또는 기판(110)의 최외곽면을 이룰 수 있다.
제1 영역(P1)은 제1 측면(S1)과 제2 측면(S2)을 포함하고, 제2 영역(P2)은 제2 측면(S2)과 제3 측면(S3)을 포함하고, 제3 영역(P3)은 제3 측면(S3)과 제4 측면(S4)을 포함하고, 제4 영역(P4)은 제4 측면(S4)과 제1 측면(S1)을 포함할 수 있다.
실시 예에 따른 제1 패드(131)는 제2 영역(P2)에 배치되고, 제2 패드(141)는 제4 영역(P4)에 배치된다. 즉, 제1 패드(131)와 제2 패드(141)는 평면상 대각선 방향으로 배치될 수 있다. 이러한 구성에 의하면 전류 분산 효율이 향상될 수 있다. 만약, 제1 패드(131)와 제2 패드(141)가 모두 제1 발광부(120A)에만 배치되면 제1 발광부(120A)의 발광 강도가 제2 발광부(120B)보다 강해져 균일도가 저하되는 문제가 있다.
또한, 제1 패드(131)가 제1 영역(P1)에 배치되고 제2 패드(141)가 제4 영역(P4)에 배치된 경우(제2 방향으로 오버랩되게 배치), 전류 분산 효율이 감소할 수 있다. 따라서, 제1 패드(131)와 제2 패드(141)는 제2 방향(Y축 방향)으로 오버랩되지 않도록 대각선 방향으로 배치되는 것이 바람직할 수 있다.
도 2를 참조하면, 제1 발광부(120A)와 제2 발광부(120B)는 각각 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)을 포함할 수 있다.
제1 도전형 반도체층(121)은 -Ⅴ족, -Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 가시광 또는 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 우물층과 장벽층을 포함하고, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, -Ⅴ족, -Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
제2 도전형 반도체층(123)상에는 오믹접촉층(160)이 배치될 수 있다. 오믹접촉층(160)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
절연층(151)은 제1 발광부(120A)와 제2 발광부(120B) 사이에 배치될 수 있다. 절연층(151)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
제2 전극(140)은 제2 발광부(120B)상에 배치되는 제2 패드(141), 제2 발광부(120B)상에 배치되는 제2 가지전극(142), 및 제1 발광부(120A)상에 배치되는 제2 연장전극(143)을 포함할 수 있다.
제2 패드(141) 및 제2 가지전극(142)은 제2 발광부(120B)의 제2 도전형 반도체층(123)상에 배치되고, 제2 연장전극(143)은 제1 발광부(120A)의 제2 도전형 반도체층(123)상에 배치될 수 있다. 제2 연결부(144)는 제2 가지전극(142)과 제2 연장전극(143)을 연결할 수 있다.
제1 가지전극(132)과 제2 연장전극(143)의 하부에는 전류차단층 (CBL; current blocking layer)(152)이 배치될 수 있다. 전류차단층(152)은 제2 전극(140)과 수직 방향으로 중첩되는 영역에 배치될 수 있으며, 이에 따라 전류가 집중되는 현상을 완화하여 발광 소자의 발광 효율을 향상시킬 수 있다.
전류차단층(152)은 전기 절연성을 갖거나 쇼트키 접촉을 형성하는 재질을 포함할 수 있다. 전류차단층(152)은 산화물, 질화물 또는 금속으로 형성될 수 있다. 예시적으로 전류차단층(152)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiOx, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
도 1 및 도 3을 참조하면, 제1 전극(130)은 제1 발광부(120A)상에 배치되는 제1 패드(131), 제1 발광부(120A)상에 배치되는 제1 가지전극(132), 및 제2 발광부(120B)상에 배치되는 제1 연장전극(133)을 포함할 수 있다.
제1 패드(131) 및 제1 가지전극(132)은 제1 발광부(120A)의 제1 도전형 반도체층(121)상에 배치되고 제1 연장전극(133)은 제2 발광부(120B)의 제1 도전형 반도체층(121)상에 배치될 수 있다. 제1 발광부(120A)와 제2 발광부(120B)는 제1 전극(130)이 노출되도록 제1 전극(130)과 대응되는 홈(H1)이 형성될 수 있다.
도 1 및 도 4를 참조하면, 제1 가지전극(132), 제1 연장전극(133), 제2 가지전극(142), 제2 연장전극(143)은 교대로 배치될 수 있다. 제1 연장전극(133)은 이웃한 제2 가지전극(142) 사이에 배치될 수 있다. 또한, 제1 가지전극(132)은 이웃한 제2 연장전극(143) 사이에 배치될 수 있다.
제2 가지전극(142) 및 제2 연장전극(143)의 하부에는 전류차단층(152)이 배치될 수 있다. 제2 가지전극(142) 및 제2 연장전극(143)은 오믹전극층(160)상에 배치되어 제2 도전형 반도체층(123)과 전기적으로 연결되는 반면, 제1 가지전극(132)과 제1 연장전극(133)은 직접 제1 도전형 반도체층(121)과 접촉할 수 있다. 제1 전극(130)과 제2 전극(140)은 Cr, V, W, Ti, Zn, Ni, Cu, Al, Au, Mo, Ti/Au/Ti/Pt/Au, Ni/Au/Ti/Pt/Au, Cr/Al/Ni/Cu/Ni/Au 등에서 선택된 적어도 어느 하나를 포함할 수 있다.
도 5는 본 발명의 제2 실시 예에 따른 반도체 소자의 평면도이고, 도 6은 본 발명의 제3 실시 예에 따른 반도체 소자의 평면도이고, 도 7은 본 발명의 제4 실시 예에 따른 반도체 소자의 평면도이고, 도 8은 본 발명의 제5 실시 예에 따른 반도체 소자의 평면도이다.
도 5를 참조하면, 실시 예에 따른 반도체 소자는 4개의 발광부(120A, 120B, 120C, 120D)를 포함할 수 있다. 반도체 소자는 평면상에서 서로 마주보는 제1 측면(S1)과 제3 측면(S3), 서로 마주보는 제2 측면(S2)과 제4 측면(S4)을 포함하고, 제1 측면(S1)을 이등분하는 제1 이격구간(d1) 및 제2 측면(S2)을 이등분하는 제2 이격구간(d2)에 의해 4개의 발광부(120A, 120B, 120C, 120D)로 구획될 수 있다. 이와 동일한 방식으로 반도체구조물은 더 많은 발광부로 구획될 수 있다.
실시 예에 따른 제1 패드(131)는 제2 발광부(120B)에 배치되고, 제2 패드(141)는 제4 발광부(120D)에 배치될 수 있다. 즉, 제1 패드(131)와 제2 패드(141)는 평면상 대각선 방향으로 배치될 수 있다.
제1 전극(130)과 제2 전극(140)은 도 1에서 설명한 구성이 그대로 적용될 수 있다. 추가적으로 제1 전극(130)과 제2 전극(140)은 제2 이격구간(d2)상에 배치되는 수평 연결부(132c, 142c)를 포함할 수 있다.
예시적으로 제1 가지전극의 수평 연결부(132c)는 제1 발광부(120A)에 배치된 제1-1 가지전극(132b)과 제2 발광부(120B)에 배치된 제1-2 가지전극(132a)을 전기적으로 연결할 수 있다. 수평 연결부(132c)는 제1 가지전극(132)에 비해 상대적으로 넓은 폭을 가질 수 있다.
제1 가지전극(132)의 폭과 수평 연결부(132c)의 폭(Y 방향 폭)의 비는 1:2 내지 1:5일 수 있다. 폭의 비가 1:2보다 작은 경우(예: 1:1.5)에는 제2 이격구간(d2)의 단차에 의해 수평 연결부가 끊어질 수도 있다. 폭의 비가 1:5보다 큰 경우에는 발광 면적이 작아져 발광 효율이 감소할 수 있다. 예시적으로 수평 연결부의 폭은 10um 내지 30um일 수 있으나 반드시 이에 한정하지 않는다.
도 6을 참조하면, 제1 발광부(120A)와 제2 발광부(120B) 사이에는 제3 발광부(120C)와 제4 발광부(120D)가 더 배치될 수 있다. 복수 개의 발광부 사이에는 제1 이격구간(d1)이 각각 배치될 수 있다.
제1 전극(130)은 제1 발광부(120A)상에 배치되는 제1 패드(131), 및 제1 발광부(120A)상에 배치되는 제1 가지전극(132), 및 나머지 발광부(120B, 120C, 120D) 상에 각각 배치되는 복수 개의 제1 연장전극(133)을 포함할 수 있다. 또한, 제1 이격구간(d1)상에 배치되어 복수 개의 제1 연장전극(133)을 연결하는 제1 연결부(134)를 포함할 수 있다.
제2 전극(140)은 제2 발광부(120B)상에 배치되는 제2 패드(141) 및 제2 발광부(120B)상에 배치되는 제2 가지전극(142), 및 나머지 발광부(120A, 120C, 120D) 상에 배치되는 복수 개의 제2 연장전극(143)을 포함할 수 있다. 또한, 제1 이격구간(d1)상에 배치되어 복수 개의 제1 연장전극(133)을 연결하는 제2 연결부(144)를 포함할 수 있다.
도 7을 참조하면, 제1 전극(130)은 제1 발광부(120A)에 배치된 2개의 제1 가지전극(132), 제2 발광부(120B)에 배치된 2개의 제1 연장전극(133)을 포함할 수 있다. 제2 전극(140)은 제2 발광부(120B)에 배치된 3개의 제2 가지전극(142) 및 제1 발광부(120A)에 배치된 3개의 제2 연장전극(142)을 포함할 수 있다. 제1 연결부(134)는 제1 가지전극(132)과 제1 연장전극(133)을 연결할 수 있고, 제2 연결부(144)는 제2 가지전극(142)과 제2 연장전극(143)을 연결할 수 있다.
이러한 구성에 의하면, 하나의 발광부당 제1, 제2 가지전극(132, 142)의 개수가 많아져 전류 주입 효율 및 분산 효율이 향상되므로 발광 효율이 향상될 수 있다.
도 8을 참조하면, 제1 전극(130)은 반도체구조물(120)상에 배치된 제1 패드(131), 및 2개의 제1 가지전극(132)을 포함한다. 제1 패드(131)는 반도체구조물(120)를 제1 방향으로 이등분한 중심선(C1)상에 배치될 수 있다. 반도체구조물(120)은 중심선(C1)을 기준으로 일 측에 배치되는 제1 영역(P51) 및 타 측에 배치되는 제2 영역(P52)으로 구분될 수 있다.
제2 전극(140)은 제1 영역(P51)에 배치되는 제2-1 패드(141a), 제2 영역(P52)에 배치되는 제2-2 패드(141b), 제2-1 패드(141a)와 연결되는 제2-1 가지전극(142), 및 제2-2 패드(141b)와 연결되는 제2-2 가지전극(142), 및 제2-1 패드(141a)와 제2-2 패드(141b)를 연결하는 연결부(146)를 포함할 수 있다.
실시 예에 따르면 단일의 반도체구조물에 제2 전극(140)의 패드를 복수 개 배치함으로써 홀의 주입 효율을 개선할 수 있다. 또한, 사이즈가 큰 칩에서 저항을 낮출 수 있다.
도 9는 비교 예와 실시 예의 발광 강도(Po)를 측정한 그래프이다.
도 9를 참조하면, Eo는 하나의 발광부에 제1 전극(130)과 제2 전극(140)이 배치된 기본 구조이다. Eo의 발광 강도를 기준으로 실시 예들의 상대적인 발광 강도를 측정하였다.
측정 결과, 실시 예들은 모두 Eo에 비해 발광 강도가 향상되었음을 알 수 있다. 즉 반도체구조물을 복수 개로 구획하고 병렬로 연결하는 경우에는 상대적으로 높은 광속 및 광 효율을 확보할 수 있음을 알 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 평면도이다.
도 10을 참조하면, 실시 예에 따른 반도체 소자 패키지는 캐비티(1010)를 포함하는 몸체(1001), 및 몸체(1001)에 배치되는 제1, 제2 리드프레임(1002, 1003), 캐비티(1010)에 배치되는 반도체 소자(10)를 포함할 수 있다.
몸체(1001)는 폴리프탈아미드(PPA:Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 알루미늄(Al), 알루미늄 나이트라이드(AlN), AlOx, 액정폴리머(PSG, photo sensitive glass), 폴리아미드9T(PA9T), 신지오택틱폴리스티렌(SPS), 금속 재질, 사파이어(Al2O3), 베릴륨 옥사이드(BeO), 세라믹 및 인쇄회로기판(PCB, Printed Circuit Board) 중 적어도 하나로 형성될 수 있다.
몸체(1001)의 상면 형상은 반도체 소자의 용도 및 설계에 따라 삼각형, 사각형, 다각형 및 원형 등 다양한 형상을 가질 수 있다.
캐비티(1010)의 단면 형상은 컵 형상, 오목한 용기 형상 등으로 형성될 수 있으며, 캐비티(1010)의 내 측면은 하부에 대해 경사진 내측면이 될 수 있다. 또한, 캐비티(1010)의 전면 형상은 원형, 사각형, 다각형, 타원형 등의 형상일 수 있으며, 이에 한정하지 않는다.
캐비티(1010)의 내측벽은 경사면을 이룰 수 있으며, 경사면의 각도에 따라 반도체 소자에서 방출되는 광의 반사각이 달라질 수 있으며, 이에 따라 외부로 방출되는 광의 지향각을 조절할 수 있다. 광의 지향각이 줄어들수록 반도체 소자에서 외부로 방출되는 광의 집중성은 증가하는 반면, 광의 지향각이 클수록 반도체 소자에서 외부로 방출되는 광의 집중성은 감소할 수 있다.
제1, 2 리드프레임(1002, 1003)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P), 알루미늄(Al), 인듐(In), 팔라듐(Pd), 코발트(Co), 실리콘(Si), 게르마늄(Ge), 하프늄(Hf), 루테늄(Ru), 철(Fe) 중에서 하나 이상의 물질 또는 합금을 포함할 수 있다.
반도체 소자(10)는 전술한 구성이 모두 적용될 수 있다. 실시 예에 따른 반도체 소자는 도 2와 같이 평면상 제1 내지 제4 영역을 가질 수 있으며, 제1 패드(131)는 제2 영역에 배치되고 제2 패드(141)는 제4 영역에 배치될 수 있다.
제1 패드(131)는 제1 와이어(1004)에 의해 제1 리드프레임(1002)과 전기적으로 연결될 수 있으며, 제2 패드(141)는 제2 와이어(1005)에 의해 제2 리드프레임(1003)과 전기적으로 연결될 수 있다.
실시 예에 따르면, 복수의 발광부가 칩 레벨에서 병렬 연결되므로 와이어 개수를 줄일 수 있다. 또한, 병렬 연결에 의해 광 효율이 향상될 수 있다.
도 11은 본 발명의 제6 실시 예에 따른 반도체 소자의 평면도이고, 도 12a는 도 11의 제2 영역 확대도이고, 도 12b는 도 11의 제4 영역 확대도이고, 도 13은 본 발명의 다른 실시 예에 따른 반도체 소자 패키지의 평면도이다.
도 11을 참조하면, 실시 예에 따른 반도체 소자는 제1 발광부(120A)와 제2 발광부(120B)를 포함한다. 제1, 제2 발광부(120A, 120B)는 동일 반도체구조물에서 아이솔레이션에 의해 형성될 수 있다. 제1 발광부(120A)와 제2 발광부(120B)는 각각 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함할 수 있다. 서브패드를 제외한 나머지 구성은 도 2 내지 도 4에서 설명한 구조가 그대로 적용될 수 있다.
제1, 제2 발광부(120A, 120B)는 각각 별도로 제작된 반도체 소자일 수도 있다. 제1, 제2 발광부(120A, 120B)가 별도로 제작된 반도체 소자일 경우 각 발광부의 활성층은 서로 다른 조성을 가질 수도 있다. 예시적으로 제1 발광부(120A)의 활성층은 청색광을 방출하고 제2 발광부(120B)의 활성층은 녹색광을 방출할 수도 있다. 따라서, 다양한 종류의 반도체 소자를 병렬로 연결할 수 있다. 이하에서는 하나의 반도체구조물에서 아이솔레이션된 발광부로 설명한다.
제1 발광부(120A)와 제2 발광부(120B)는 각각 제1 도전형 반도체층과 전기적으로 연결된 제1 전극(130) 및 제2 도전형 반도체층과 전기적으로 연결된 제2 전극(140)을 포함할 수 있다.
제1 전극(130)은 제1 패드(131)와 제1 가지전극(132)을 포함하고, 제2 전극(140)은 제2 패드(141)와 제2 가지전극(142)을 포함할 수 있다. 이때, 제1 발광부(120A)의 제1 전극(130)은 제1 서브패드(137)를 더 포함할 수 있고, 제2 발광부(120B)의 제2 전극(140)은 제2 서브패드(147)를 더 포함할 수 있다.
제3 와이어(1007)는 제1 발광부(120A)에 배치된 제1 패드(131)와 제2 발광부(120B)에 배치된 제1 패드(131)를 전기적으로 연결하고, 제4 와이어(1006)는 제1 발광부(120A)에 배치된 제2 패드(141)와 제2 발광부(120B)에 배치된 제2 패드(141)를 전기적으로 연결할 수 있다. 따라서, 제1 발광부(120A)와 제2 발광부(120B)는 제3, 제4 와이어(1007, 1006)에 의해 병렬로 연결될 수 있다.
제3 와이어(1007)와 제4 와이어(1006)는 실버 와이어일 수 있다. 일반적으로 사용되는 골드 와이어는 청색 파장대의 광을 흡수하므로 반사도가 높은 실버 와이어를 선택하는 것이 바람직할 수 있다. 실버 와이어의 직경은 0.7mm 내지 0.9mm일 수 있으나 반드시 이에 한정하지 않는다. 또한, 제3 와이어(1007)와 제4 와이어(1006)는 은(Ag)이 코팅된 와이어일 수도 있다. 실시 예에 따르면, 와이어에 의해 복수 개의 발광부를 연결하므로 발광부들의 동작 전압이 균일해지는 효과가 있다.
실시 예에 따르면 제1 발광부(120A)의 제1 패드(131)와 제2 발광부(120B)의 제1 패드(131)가 제3 와이어(1007)로 연결되고, 제1 발광부(120A)의 제2 패드(141)와 제2 발광부(120B)의 제2 패드(141)가 제4 와이어(1006)와 연결되므로, 리드 프레임과 연결을 위한 패드가 더 필요할 수 있다. 따라서, 제1 발광부(120A)의 제1 전극(130)은 제1 서브패드(137)를 더 포함할 수 있고, 제2 발광부(120B)의 제2 전극(140)은 제2 서브패드(147)를 더 포함할 수 있다. 제1 패드(131)와 제1 서브패드(137)의 형상은 동일할 수 있으며, 제2 패드(141)와 제2 서브패드(147)의 형상은 동일할 수 있다. 그러나, 서브패드의 형상은 반드시 이에 한정하지 않는다.
반도체 소자는 평면상에서 서로 마주보는 제1 측면(S1)과 제3 측면(S3), 서로 마주보는 제2 측면(S2)과 제4 측면(S4), 제1 측면(S1)을 이등분하는 제1 중심선(C1), 및 제2 측면(S2)을 이등분하는 제2 중심선(C2)에 의해 구획되는 제1 내지 제4 영역(P1, P2, P3, P4)을 포함할 수 있다.
제1 영역(P1)은 제1 측면(S1)과 제2 측면(S2)을 포함하고, 제2 영역(P2)은 제2 측면(S2)과 제3 측면(S3)을 포함하고, 제3 영역(P3)은 제3 측면(S3)과 제4 측면(S4)을 포함하고, 제4 영역(P4)은 제4 측면(S4)과 제1 측면(S1)을 포함할 수 있다.
실시 예에 따른 제1 서브패드(137)는 제2 영역(P2)에 배치되고, 제2 서브패드(147)는 제4 영역(P4)에 배치된다. 즉, 제1 서브패드(137)와 제2 서브패드(147)는 대각선 방향으로 배치될 수 있다. 이러한 구성에 의하면 칩 저항을 개선할 수 있으며 전류 분산 효율이 향상될 수 있다.
도 12a를 참조하면 제2 영역(P2)은 제3 측면(S3)을 이등분하는 제3 중심선(C11)과 제2 측면(S2)을 이등분하는 제4 중심선(C21)에 의해 제2-1 내지 제2-4 서브영역(P21, P22, P23, P24)으로 구분될 수 있다.
제2-1 서브영역(P21)은 제2 중심선(C2)과 제2 측면(S2)을 포함하고, 제2-2 서브영역(P22)은 제2 측면(S2)과 제3 측면(S3)을 포함하고, 제2-3 서브영역(P23)은 제3 측면(S3)과 제1 중심선(C1)을 포함하고, 제2-4 서브영역(P24)은 제1 중심선(C1)과 제2 중심선(C2)을 포함할 수 있다. 실시 예에 따른 제1 서브패드(137)는 제2-2 서브영역(P22)에 배치될 수 있다.
도 12b를 참조하면, 제4 영역(P4)은 제1 측면(S1)을 이등분하는 제5 중심선(C12)과 제4 측면(S4)을 이등분하는 제6 중심선(C22)에 의해 제4-1 내지 제4-4 서브영역(P44)으로 구분될 수 있다.
제4-1 서브영역(P41)은 제1 측면(S1)과 제1 중심선(C1)을 포함하고, 제4-2 서브영역(P42)은 제1 중심선(C1)과 제2 중심선(C2)을 포함하고, 제4-3 서브영역(P43)은 제2 중심선(C2)과 제4 측면(S4)을 포함하고, 제4-4 서브영역(P44)은 제4 측면(S4)과 제1 측면(S1)을 포함할 수 있다. 실시 예에 따른 제2 서브패드(147)는 제4-4 서브영역(P44)에 배치될 수 있다. 즉, 제1 서브패드(137)와 제2 서브패드(147)는 대각선 방향으로 배치될 수 있다. 이러한 구성에 의하면 칩 저항을 개선할 수 있으며 전류 분산 효율이 향상될 수 있다.
도 13을 참조하면, 실시 예에 따른 반도체 소자 패키지는 캐비티(1010)를 포함하는 몸체(1001), 및 몸체(1001)에 배치되는 제1, 제2 리드프레임(1002, 1003), 캐비티(1010)에 배치되는 반도체 소자(10)를 포함할 수 있다.
몸체(1001)는 폴리프탈아미드(PPA:Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 알루미늄(Al), 알루미늄 나이트라이드(AlN), AlOx, 액정폴리머(PSG, photo sensitive glass), 폴리아미드9T(PA9T), 신지오택틱폴리스티렌(SPS), 금속 재질, 사파이어(Al2O3), 베릴륨 옥사이드(BeO), 세라믹 및 인쇄회로기판(PCB, Printed Circuit Board) 중 적어도 하나로 형성될 수 있다.
몸체(1001)의 상면 형상은 반도체 소자의 용도 및 설계에 따라 삼각형, 사각형, 다각형 및 원형 등 다양한 형상을 가질 수 있다.
캐비티(1010)의 단면 형상은 컵 형상, 오목한 용기 형상 등으로 형성될 수 있으며, 캐비티(1010)의 내 측면은 하부에 대해 경사진 내측면이 될 수 있다. 또한, 캐비티(1010)의 전면 형상은 원형, 사각형, 다각형, 타원형 등의 형상일 수 있으며, 이에 한정을 두지 않는다.
캐비티(1010)의 내측벽은 경사면을 이룰 수 있으며, 상기 경사면의 각도에 따라 반도체 소자에서 방출되는 광의 반사각이 달라질 수 있으며, 이에 따라 외부로 방출되는 광의 지향각을 조절할 수 있다. 광의 지향각이 줄어들수록 반도체 소자에서 외부로 방출되는 광의 집중성은 증가하는 반면, 광의 지향각이 클수록 반도체 소자에서 외부로 방출되는 광의 집중성은 감소할 수 있다.
제1, 2 리드프레임(1002, 1003)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P), 알루미늄(Al), 인듐(In), 팔라듐(Pd), 코발트(Co), 실리콘(Si), 게르마늄(Ge), 하프늄(Hf), 루테늄(Ru), 철(Fe) 중에서 하나 이상의 물질 또는 합금을 포함할 수 있다.
반도체 소자는 전술한 구성이 모두 적용될 수 있다. 실시 예에 따른 반도체 소자는 도 11과 같이 평면상 제1 내지 제4 영역(P1, P2, P3, P4)을 가질 수 있으며, 제1 서브패드(137)는 제2 영역(P2)에 배치되고 제2 서브패드(147)는 제4 영역(P4)에 배치될 수 있다.
제1 서브패드(137)는 제1 와이어(1004)에 의해 제1 리드프레임(1002)과 전기적으로 연결될 수 있으며, 제2 서브패드(147)는 제2 와이어(1005)에 의해 제2 리드프레임(1003)과 전기적으로 연결될 수 있다.
제3 와이어(1007)는 제1 발광부(120A)와 제2 발광부(120B)의 제1 패드(131)를 전기적으로 연결하고, 제4 와이어(1006)는 제1 발광부(120A)와 제2 발광부(120B)의 제2 패드(141)를 전기적으로 연결할 수 있다.
제3 와이어(1007)와 제4 와이어(1006)는 실버 와이어일 수 있다. 일반적으로 사용되는 골드 와이어는 청색 파장대의 광을 흡수하므로 반사도가 높은 실버 와이어를 선택하는 것이 바람직할 수 있다. 실버 와이어의 직경은 0.7mm 내지 0.9mm일 수 있으나 반드시 이에 한정하지 않는다. 또한, 제3 와이어(1007)와 제4 와이어(1006)는 은(Ag)이 코팅된 와이어일 수도 있다. 실시 예에 따르면, 와이어에 의해 복수 개의 발광부를 연결하므로 발광부들의 동작 전압이 균일해지는 효과가 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (12)
- 제1 발광부 및 제2 발광부를 포함하는 반도체구조물;
상기 제1 발광부의 제1 도전형 반도체층과 상기 제2 발광부의 제1 도전형 반도체층을 전기적으로 연결하는 제1 전극; 및
상기 제1 발광부의 제2 도전형 반도체층과 상기 제2 발광부의 제2 도전형 반도체층을 전기적으로 연결하는 제2 전극을 포함하고,
상기 제1 전극은 상기 제1 발광부상에 배치되는 제1 패드, 상기 제1 발광부상에 배치되는 제1 가지전극, 및 상기 제2 발광부상에 배치되는 제1 연장전극을 포함하고,
상기 제2 전극은 상기 제2 발광부상에 배치되는 제2 패드, 상기 제2 발광부상에 배치되는 제2 가지전극, 및 상기 제1 발광부상에 배치되는 제2 연장전극을 포함하고,
상기 반도체구조물은 제1방향으로 연장되어 상기 제1 발광부와 제2 발광부를 구획하는 제1 이격구간을 포함하고,
상기 제1 패드와 제2 패드는 상기 제1방향, 및 상기 제1방향과 수직한 제2 방향으로 오버랩되지 않는 반도체 소자.
- 제1항에 있어서,
평면상 서로 마주보는 제1 측면과 제3 측면, 서로 마주보는 제2 측면과 제4 측면, 상기 제1 측면을 이등분하는 제1 중심선, 및 상기 제2 측면을 이등분하는 제2 중심선에 의해 구획되는 제1 내지 제4 영역을 포함하고,
상기 제1 영역은 상기 제1 측면과 상기 제2 측면을 포함하고, 상기 제2 영역은 상기 제2 측면과 상기 제3 측면을 포함하고, 상기 제3 영역은 상기 제3 측면과 상기 제4 측면을 포함하고, 상기 제4 영역은 상기 제4 측면과 상기 제1 측면을 포함하고,
상기 제1 패드는 상기 제2 영역에 배치되고, 상기 제2 패드는 상기 제4 영역에 배치되는 반도체 소자.
- 제1항에 있어서,
상기 제1 전극과 제2 전극은 상기 제1 발광부와 제2 발광부를 병렬 연결하는 반도체 소자.
- 제1항에 있어서,
상기 제2 가지전극의 개수는 상기 제1 가지전극의 개수보다 많은 반도체 소자.
- 제1항에 있어서,
상기 제2 가지전극의 하부에 배치되는 전류차단층을 포함하는 반도체 소자.
- 제5항에 있어서,
상기 제1 전극은 상기 제1 이격구간상에 배치되는 제1 연결부를 포함하고,
상기 제1 연결부의 폭은 상기 제1 가지전극의 폭보다 넓은 반도체 소자.
- 제1항에 있어서,
상기 제1 가지전극은 상기 제1 발광부를 상기 제1 방향으로 이등분하는 가상선상에 배치되는 반도체 소자.
- 제2항에 있어서,
상기 제2 방향으로 연장되어 상기 제1 발광부와 상기 제2 발광부를 구획하는 제2 이격구간을 포함하고,
상기 제1 중심선은 상기 제2 이격구간에 배치되는 반도체 소자.
- 제8항에 있어서,
상기 제1 전극은 상기 제2 이격구간상에 배치되는 제2 연결부를 포함하고,
상기 제2 연결부의 폭은 상기 제2 가지전극의 폭보다 넓은 반도체 소자.
- 캐비티를 포함하는 몸체;
상기 몸체에 배치되는 제1, 제2 리드 프레임;
상기 캐비티에 배치되는 반도체 소자;
상기 반도체 소자의 제1 패드를 상기 제1 리드 프레임과 전기적으로 연결하는 제1 와이어; 및
상기 반도체 소자의 제2 패드를 상기 제2 리드 프레임과 전기적으로 연결하는 제2 와이어를 포함하고,
상기 반도체 소자는,
제1 발광부 및 제2 발광부를 포함하는 반도체구조물;
상기 제1 발광부의 제1 도전형 반도체층과 상기 제2 발광부의 제1 도전형 반도체층을 전기적으로 연결하는 제1 전극; 및
상기 제1 발광부의 제2 도전형 반도체층과 상기 제2 발광부의 제2 도전형 반도체층을 전기적으로 연결하는 제2 전극을 포함하고,
상기 제1 전극은 상기 제1 발광부상에 배치되는 제1 패드, 상기 제1 발광부상에 배치되는 제1 가지전극, 및 상기 제2 발광부상에 배치되는 제1 연장전극을 포함하고,
상기 제2 전극은 상기 제2 발광부상에 배치되는 제2 패드, 상기 제2 발광부상에 배치되는 제2 가지전극, 및 상기 제1 발광부상에 배치되는 제2 연장전극을 포함하고,
상기 반도체구조물은 제1방향으로 연장되어 상기 제1 발광부와 제2 발광부를 구획하는 제1 이격구간을 포함하고,
상기 제1 패드와 제2 패드는 상기 제1방향, 및 상기 제1방향과 수직한 제2 방향으로 오버랩되지 않는 반도체 소자 패키지.
- 제10항에 있어서,
반도체 소자는 평면상 서로 마주보는 제1 측면과 제3 측면, 서로 마주보는 제2 측면과 제4 측면, 상기 제1 측면을 이등분하는 제1 중심선, 및 상기 제2 측면을 이등분하는 제2 중심선에 의해 구획되는 제1 내지 제4 영역을 포함하고,
상기 제1 영역은 상기 제1 측면과 상기 제2 측면을 포함하고, 상기 제2 영역은 상기 제2 측면과 상기 제3 측면을 포함하고, 상기 제3 영역은 상기 제3 측면과 상기 제4 측면을 포함하고, 상기 제4 영역은 상기 제4 측면과 상기 제1 측면을 포함하고,
상기 제1 패드는 상기 제2 영역에 배치되고, 상기 제2 패드는 상기 제4 영역에 배치되는 반도체 소자 패키지.
- 제10항에 있어서,
상기 제1 전극과 제2 전극은 상기 제1 발광부와 제2 발광부를 병렬 연결하는 반도체 소자 패키지.
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2017
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