KR20170096847A - 포토마스크 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 포토마스크 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 레티클 기판; 상기 레티클 기판에 배치되는 메인 패턴, 상기 메인 패턴은 반도체 기판 상에 구현되는 포토레지스트 패턴을 정의하고; 및 상기 메인 패턴과 인접하는 반사 방지 패턴들을 포함한다. 서로 인접하는 한 쌍의 상기 반사 방지 패턴들 사이의 거리는 제1 길이이고, 상기 한 쌍의 반사 방지 패턴들 중 적어도 하나의 폭은 제2 길이이며, 상기 제1 길이와 상기 제2 길이의 합은, 노광 공정의 분해능 한계에 의해 정의되는 최소 피치와 같거나 작으며, 상기 메인 패턴과 가장 인접하는 반사 방지 패턴과 상기 메인 패턴과의 거리는 상기 제1 길이와 같거나 작다.

Description

포토마스크 및 이를 이용한 반도체 소자의 제조 방법{Photomask and method for manufacturing semiconductor device using the same}
본 발명은 포토마스크 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 노광 공정 시 반사광을 줄일 수 있는 포토마스크에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 과제는, 반사광을 줄일 수 있는 포토마스크를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 반사광을 줄여 결함이 없는 포토레지스트 패턴을 형성하기 위한 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 포토마스크는, 레티클 기판; 상기 레티클 기판에 배치되는 메인 패턴, 상기 메인 패턴은 반도체 기판 상에 구현되는 포토레지스트 패턴을 정의하고; 및 상기 메인 패턴과 인접하는 반사 방지 패턴들을 포함할 수 있다. 서로 인접하는 한 쌍의 상기 반사 방지 패턴들 사이의 거리는 제1 길이이고, 상기 한 쌍의 반사 방지 패턴들 중 적어도 하나의 폭은 제2 길이이며, 상기 제1 길이와 상기 제2 길이의 합은, 노광 공정의 분해능 한계에 의해 정의되는 최소 피치와 같거나 작으며, 상기 메인 패턴과 가장 인접하는 반사 방지 패턴과 상기 메인 패턴과의 거리는 상기 제1 길이와 같거나 작을 수 있다.
상기 제1 길이와 상기 제2 길이의 비율은, 2:8 내지 8:2일 수 있다.
상기 반사 방지 패턴들은 상기 반도체 기판 상에 전사되지 않을 수 있다.
상기 포토마스크를 통과한 광이 투영 렌즈로 집광될 때, 상기 반사 방지 패턴들을 통과한 0차 광은 상기 투영 렌즈로 집광되고, 상기 반사 방지 패턴들을 통과한 ±1차 광 이상의 고차 광은 회절되어 상기 투영 렌즈를 벗어날 수 있다.
상기 메인 패턴은 제1 방향으로 연장되는 제1 부분을 포함하고, 상기 제1 부분은 상기 제1 방향과 평행한 제1 변을 가지며, 적어도 하나의 상기 반사 방지 패턴들은 상기 제1 변에 인접하면서 상기 제1 변과 제2 방향으로 이격되고, 상기 제2 방향은 상기 제1 방향과 교차할 수 있다.
상기 메인 패턴은 상기 제2 방향으로 연장되는 제2 부분을 더 포함하고, 상기 제2 부분은 상기 제2 방향과 평행한 제2 변을 가지며, 적어도 하나의 상기 반사 방지 패턴들은 상기 제2 변에 인접하면서 상기 제2 변과 제1 방향으로 이격될 수 있다.
상기 메인 패턴의 폭은 상기 제2 길이보다 클 수 있다.
상기 메인 패턴은, 상기 레티클 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 반사 방지 패턴들은 상기 제1 방향으로 서로 평행하게 연장되며, 라인 형태를 가질 수 있다.
상기 메인 패턴은, 상기 레티클 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 반사 방지 패턴들은 도트 형태를 가지며 상기 제1 방향으로 배열될 수 있다.
상기 메인 패턴은, 상기 레티클 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 반사 방지 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 서로 평행하게 연장되며, 라인 형태를 가질 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 제1 영역, 제2 영역 및 상기 제1 및 제2 영역들 사이에 개재된 제3 영역을 포함하는 반도체 기판 상에, 포토레지스트 막을 형성하는 것; 및 노광 장비를 이용해 상기 포토레지스트 막을 노광하고, 노광된 상기 포토레지스트 막을 현상하여, 상기 제1 영역 상에 포토레지스트 패턴을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 패턴은 상기 제2 및 제3 영역들을 노출하고, 상기 노광 장비는 광원, 투영 렌즈, 및 상기 광원과 상기 투영 렌즈 사이에 배치되는 포토마스크를 포함하며, 상기 포토마스크는, 상기 포토레지스트 패턴을 정의하는 메인 패턴, 및 상기 제3 영역을 정의하는 반사 방지 패턴들을 포함하고, 상기 노광 장비를 통해 상기 제2 영역 상에 조사되는 광의 세기는, 상기 제3 영역 상에 조사되는 광의 세기보다 더 클 수 있다.
상기 포토레지스트 막을 노광할 때, 상기 광원에서 방출되어 상기 반사 방지 패턴들을 통과한 0차 광은 상기 투영 렌즈로 집광되고, 상기 광원에서 방출되어 상기 반사 방지 패턴들을 통과한 ±1차 광 이상의 고차 광은 회절되어 상기 투영 렌즈를 벗어날 수 있다.
서로 인접하는 한 쌍의 상기 반사 방지 패턴들 사이의 거리는 제1 길이이고, 상기 한 쌍의 반사 방지 패턴들 중 적어도 하나의 폭은 제2 길이이며, 상기 제1 길이와 상기 제2 길이의 합은, 노광 공정의 분해능 한계에 의해 정의되는 최소 피치와 같거나 작을 수 있다.
상기 메인 패턴과 가장 인접하는 반사 방지 패턴과 상기 메인 패턴과의 거리는 상기 제1 길이와 같거나 작을 수 있다.
상기 제1 길이와 상기 제2 길이의 비율은, 2:8 내지 8:2일 수 있다.
상기 제조 방법은, 상기 포토레지스트 패턴을 마스크로 상기 제2 및 제3 영역들에 불순물을 도핑하는 것을 더 포함할 수 있다.
상기 제1 내지 제3 영역들은 상기 반도체 소자의 어드레스 디코더 영역 또는 주변 회로 영역에 배치될 수 있다.
상기 포토레지스트 막은 양성 포토레지스트 막이고, 상기 메인 패턴은 상기 광원에서 방출된 광을 차단할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 반도체 기판의 활성 패턴 상에 게이트 전극을 형성하는 것, 상기 반도체 기판은 제1 영역 및 제2 영역을 포함하고, 상기 활성 패턴은 상기 게이트 전극의 일 측에 배치된 제1 부분 및 타 측에 배치된 제2 부분을 포함하며, 상기 제1 부분은 상기 제1 영역에 포함되고, 상기 제2 부분의 적어도 일부는 상기 제2 영역에 포함되며; 상기 반도체 기판 상에, 상기 활성 패턴 및 상기 게이트 전극을 직접 덮는 포토레지스트 막을 형성하는 것; 상기 포토레지스트 막을 노광 및 현상하여, 상기 제1 영역을 선택적으로 덮는 포토레지스트 패턴을 형성하는 것; 및 상기 포토레지스트 패턴 및 상기 게이트 전극을 마스크로 상기 제2 부분에 제1 불순물을 도핑하는 것을 포함할 수 있다. 상기 포토레지스트 막을 노광하는 것은, 메인 패턴 및 반사 방지 패턴들을 포함하는 포토마스크를 이용하여 상기 포토레지스트 막을 노광하는 것을 포함하고, 상기 메인 패턴은 상기 포토레지스트 패턴을 정의하고, 상기 반사 방지 패턴들은 상기 제2 영역을 정의할 수 있다.
상기 게이트 전극의 적어도 일부는 상기 제2 영역 상에 위치할 수 있다.
서로 인접하는 한 쌍의 상기 반사 방지 패턴들 사이의 거리는 제1 길이이고, 상기 한 쌍의 반사 방지 패턴들 중 적어도 하나의 폭은 제2 길이이며, 상기 제1 길이와 상기 제2 길이의 합은, 노광 공정의 분해능 한계에 의해 정의되는 최소 피치와 같거나 작을 수 있다.
상기 반사 방지 패턴들은 상기 제2 영역 상에 전사되지 않을 수 있다.
상기 메인 패턴과 가장 인접하는 반사 방지 패턴과 상기 메인 패턴과의 거리는 상기 제1 길이와 같거나 작을 수 있다.
상기 제1 길이와 상기 제2 길이의 비율은, 2:8 내지 8:2일 수 있다.
상기 활성 패턴은 상기 반도체 소자의 어드레스 디코더 영역 또는 주변 회로 영역에 배치될 수 있다.
상기 반도체 기판은 제3 영역을 더 포함하되, 상기 제2 영역은 상기 제1 및 제3 영역들 사이에 개재되고, 상기 포토레지스트 패턴은 상기 제2 영역과 함께 상기 제3 영역을 노출하고, 상기 포토레지스트 막을 노광하는 동안 상기 제3 영역 상에 조사되는 광의 세기는, 상기 제2 영역 상에 조사되는 광의 세기보다 더 클 수 있다.
상기 제2 부분의 나머지 일부는 상기 제3 영역에 포함되고, 상기 제2 부분의 상기 나머지 일부는, 상기 제2 영역을 사이에 두고 상기 제1 영역과 이격될 수 있다.
상기 제조 방법은, 상기 제1 불순물을 도핑한 후, 상기 포토레지스트 패턴을 제거하는 것; 및 상기 활성 패턴의 상기 제1 및 제2 부분에 제2 불순물을 도핑하는 것을 더 포함할 수 있다.
본 발명에 따른 포토마스크는, 반사 방지 패턴들을 포함함으로써, 반사 방지막을 사용하지 않더라도 노광 공정의 반사광의 영향을 줄일 수 있다. 이로써, 공정 비용의 증가 없이, 후속 공정의 결함을 줄일 수 있는 포토레지스트 패턴을 형성할 수 있다. 나아가, 본 발명에 따른 반도체 소자의 제조 방법은, 상기 포토마스크를 이용한 포토레지스트 패턴을 통해 트랜지스터의 도핑 공정에서 특정 영역에 선택적으로 불순물을 도핑시킬 수 있다.
도 1, 도 2a, 도 3a 및 도 4a 각각은 본 발명의 실시예들에 따른 포토레지스트 막(110)의 노광 공정에 사용되는 노광 장비를 개략적으로 나타내는 단면도이다.
도 2b는 도 2a의 M영역을 확대한 단면도이다.
도 3b는 도 3a의 M영역을 확대한 단면도이다.
도 4b는 도 4a의 M영역을 확대한 단면도이다.
도 5a, 6a 및 7a는 본 발명의 실시예들에 따른 포토레지스트 패턴의 형성 방법을 나타내는 평면도들이다.
도 5b, 6b 및 7b는 각각 도 5a, 6a 및 7a의 I-I'선에 따른 단면도들이고, 도 5c, 6c 및 7c는 각각 도 5a, 6a 및 7a의 II-II'선에 따른 단면도들이다.
도 6d는 포토레지스트 패턴을 정의하는 포토마스크의 평면도이다.
도 8a 및 9a는 본 발명의 실시예들에 따른 포토레지스트 패턴의 형성 방법을 나타내는 평면도들이다.
도 8b 및 9b는 각각 도 8a 및 9a의 I-I'선에 따른 단면도들이고, 도 8c 및 9c는 각각 도 8a 및 9a의 II-II'선에 따른 단면도들이다.
도 10a 및 11a는 본 발명의 실시예들에 따른 포토레지스트 패턴의 형성 방법을 나타내는 평면도들이다.
도 10b 및 11b는 각각 도 10a 및 11a의 I-I'선에 따른 단면도들이고, 도 10c 및 11c는 각각 도 10a 및 11a의 II-II'선에 따른 단면도들이다.
도 10d는 포토레지스트 패턴을 정의하는 포토마스크의 평면도이다.
도 12a, 12b 및 12c는 본 발명의 실시예들에 따른 포토마스크의 평면도들이다.
도 13a는 본 발명의 실시예들에 따른 포토레지스트 패턴의 형성 방법을 나타내는 평면도이다.
도 13b는 도 13a의 I-I'선에 따른 단면도이고, 도 13c는 도 13a의 II-II'선에 따른 단면도이다.
도 13d는 포토레지스트 패턴을 정의하는 포토마스크의 평면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 15a는 본 발명의 실시예들에 따른 셀 어레이 영역의 반도체 소자를 설명하기 위한 평면도이다.
도 15b는 도 15a의 I-I'에 따른 단면도이다.
도 16a는 본 발명의 실시예들에 따른 어드레스 디코더 영역 또는 주변 회로 영역의 반도체 소자를 설명하기 위한 평면도이다.
도 16b는 도 16a의 I-I'에 따른 단면도이고, 도 16c는 도 16a의 II-II'에 따른 단면도이다.
도 17a, 18a, 19a, 20a 및 21a는 본 발명의 실시예들에 따른 어드레스 디코더 영역 또는 주변 회로 영역의 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 17b, 18b, 19b, 20b 및 21b는 각각 도 17a, 18a, 19a, 20a 및 21a의 I-I'에 따른 단면도들이고, 도 17c, 18c, 19c, 20c 및 21c는 각각 도 17a, 18a, 19a, 20a 및 21a의 II-II'에 따른 단면도들이다.
도 19d는 포토레지스트 패턴을 정의하는 포토마스크의 평면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1, 도 2a, 도 3a 및 도 4a 각각은 본 발명의 실시예들에 따른 포토레지스트 막(110)의 노광 공정에 사용되는 노광 장비를 개략적으로 나타내는 단면도이다. 도 2b는 도 2a의 M영역을 확대한 단면도이고, 도 3b는 도 3a의 M영역을 확대한 단면도이며, 도 4b는 도 4a의 M영역을 확대한 단면도이다.
도 1을 참조하면, 노광 장비는 광원(10), 렌즈 시스템(30), 및 상기 광원(10)과 상기 렌즈 시스템(30) 사이에 개재된 포토마스크(20)를 포함할 수 있다. 일 예로, 상기 광원(10)은 g-line 광원, i-line 광원, ArF 광원, KrF 광원, F2 광원, 또는 Hg-Xe 광원일 수 있다. 상기 광원(10)으로부터 방출된 제1 광(12)이 상기 포토마스크(20)로 조사될 수 있다.
상기 포토마스크(20)는 레티클 기판(22), 상기 레티클 기판(22) 상의 차광 패턴들(24) 및 상기 레티클 기판(22) 상의 위상 반전막(26)을 포함할 수 있다. 상기 레티클 기판(22)은 투명 기판일 수 있으며, 일 예로 쿼츠 기판일 수 있다. 상기 차광 패턴들(24)은 후술할 포토레지스트 막(110)의 제1 부분들(112)을 정의할 수 있다. 일 예로, 상기 차광 패턴들(24)은 크롬을 포함할 수 있다. 상기 위상 반전막(26)은 상기 차광 패턴들(24)을 덮을 수 있다. 일 예로, 상기 위상 반전막(26)은 CrO, CrON, MoSiO 또는 MoSiON를 포함할 수 있다. 그러나, 상기 위상 반전막(26)은 생략될 수 있다.
상기 포토마스크(20)로 조사된 상기 제1 광(12) 중 일부는 상기 차광 패턴들(24)에 의해 차단될 수 있다. 상기 포토마스크(20)를 통과한 상기 제1 광(12)은, 제2 광(14)으로서 상기 렌즈 시스템(30)으로 조사될 수 있다.
상기 렌즈 시스템(30)은 적어도 하나의 투영 렌즈(32)를 포함할 수 있다. 상기 제2 광(14)은 상기 렌즈 시스템(30)에서 집광되어 제3 광(16)으로 방출될 수 있다. 상기 제3 광(16)은 상기 노광 장비 아래의 반도체 기판(100) 상에 조사될 수 있다. 다시 말하면, 상기 제3 광(16)에 의해 상기 반도체 기판(100) 상에 노광 공정이 수행될 수 있다.
한편, 상기 반도체 기판(100) 상에는 포토레지스트 막(110)이 배치될 수 있다. 상기 포토레지스트 막(110)은 양성 포토레지스트 막일 수 있다. 상기 포토레지스트 막(110)은 상기 제3 광(16)이 조사되지 않은 제1 부분들(112), 및 상기 제3 광(16)이 조사된 제2 부분들(114)을 포함할 수 있다. 상기 포토레지스트 막(110)이 상기 제3 광(16)에 의해 노광될 경우, 상기 포토레지스트 막(110) 내의 감광제(sensitizer)가 상기 제3 광(16)에 의해 분해되어 산(acid)이 형성될 수 있다. 따라서, 상기 제3 광(16)에 의해 노광된 상기 제2 부분들(114)에 산이 형성될 수 있다.
상기 포토레지스트 막(110)에 형성되는 상기 제1 부분들(112)의 크기는, 상기 포토마스크(20)의 상기 차광 패턴들(24)의 크기와 같거나 다를 수 있다. 즉, 상기 렌즈 시스템(30)의 배율에 따라, 상기 제1 부분들(112)의 크기와 상기 차광 패턴들(24)의 크기 간에는 일정 비율이 정해질 수 있다. 예를 들어, 상기 렌즈 시스템(30)이 ×1 배율 축소 투사인 경우, 상기 제1 부분들(112)의 크기와 상기 차광 패턴들(24)의 크기가 서로 실질적으로 동일할 수 있다. 상기 렌즈 시스템(30)이 ×4 배율 축소 투사인 경우, 상기 차광 패턴들(24)의 크기가 상기 제1 부분들(112)의 크기보다 약 4배 더 클 수 있다. 따라서, 상기 제1 부분들(112)의 크기와 상기 차단 패턴들의 크기의 관계는 사용하는 노광 장비에 따라 변경될 수 있다.
도시되진 않았지만, 상기 노광 공정이 수행된 이후 상기 반도체 기판(100) 상에 노광 후 베이크(Post Exposure Bake; PEB) 공정을 수행할 수 있다. 상기 반도체 기판(100)을 현상액을 이용해 현상하여, 포토레지스트 패턴들이 형성될 수 있다. 구체적으로, 상기 현상액에 의해 상기 제2 부분들(114)에 형성된 산이 제거되면서 상기 제2 부분들(114)이 모두 제거될 수 있다. 따라서, 잔류하는 상기 제1 부분들(112)이 상기 포토레지스트 패턴들을 각각 구성할 수 있다.
도 2a 및 도 2b는 차광 패턴들(24)이 노광 공정의 최소 피치에 따라 배치된 경우를 예시한 것이다. 도 2a 및 도 2b를 참조하면, 레티클 기판(22) 상에 차광 패턴들(24)이 배치될 수 있다. 상기 차광 패턴들(24)은 제1 길이(L1)를 갖는 제1 피치로 배치될 수 있다. 구체적으로, 상기 차광 패턴들(24) 각각의 폭은 제2 길이(L2)일 수 있으며, 서로 인접하는 상기 차광 패턴들(24) 사이의 거리는 제3 길이(L3)일 수 있다. 이때 상기 제1 길이(L1)는, 상기 제2 길이(L2)와 상기 제3 길이(L3)의 합일 수 있다. 본 예에서, 상기 제2 길이(L2) : 상기 제3 길이(L3)는 2:8 내지 8:2일 수 있다. 다시 말하면, 상기 제1 길이(L1)에 대한 상기 제2 길이(L2)의 비율(L2/L1)은 0.2 내지 0.8일 수 있다.
상기 제1 피치(L1)는 노광 공정의 분해능 한계에 의해 정의되는 최소 피치와 같을 수 있다. 또는, 상기 제1 피치(L1)는 상기 최소 피치보다 작을 수 있다. 상기 분해능(또는 상기 분해능 한계)은 상기 노광 공정을 통해 상기 차광 패턴들(24)을 반도체 기판(100) 상에 전사할 수 있는 한계일 수 있다. 다시 말하면, 상기 분해능은 상기 노광 공정을 통해 상기 반도체 기판(100) 상에 전사시킬 수 있는 패턴들간의 최소 피치를 정의할 수 있다. 여기서, 상기 패턴들간의 최소 피치는 상기 반도체 기판(100) 상에 구현되는 포토레지스트 패턴들간의 최소 피치일 수 있고, 또는 포토마스크(20)의 상기 차광 패턴들(24)간의 최소 피치일 수 있다.
상기 분해능(RES)은 아래의 수학식 1로 표현될 수 있다.
[수학식 1]
Figure pat00001
상기 수학식 1에서, k1은 노광 장비의 공정 요소(factor)이고, λ는 광원(10)의 파장이며, NA는 렌즈 시스템(30)이 가지는 개구수(Numerical Aperture)이다. 예를 들어, 상기 노광 장비가 파장이 짧은 광원(10) 및 높은 개구수를 갖는 렌즈 시스템(30)(구경이 큰 투영 렌즈(32))을 포함할 경우, 상기 노광 장비를 이용한 상기 노광 공정의 상기 분해능(RES)의 값은 작아질 수 있다. 즉, 미세한 피치를 갖는 패턴들을 상기 반도체 기판(100) 상에 구현할 수 있다.
상기 포토마스크(20)를 통과한 제2 광(14)은 0차 광(0th), +1차 광(+1st), -1차 광(-1st) 및 그 이상의 고차 광으로 파생될 수 있다. 상기 고차 광은 상기 ±1차 광(+1st, -1st)보다 더 크게 회절 될 수 있으며, 따라서 도 2a에서는 대표적으로 0차 광(0th), +1차 광(+1st), 및 -1차 광(-1st)을 도시하였다.
상기 차광 패턴들(24) 간의 상기 제1 피치(L1)는 상기 최소 피치와 같거나 작으므로, 상기 ±1차 광(+1st, -1st) 및 그 이상의 고차 광이 상기 투영 렌즈(32)를 벗어날 정도로 회절될 수 있다. 따라서, 상기 제2 광(14) 중 상기 0차 광(0th)만 상기 투영 렌즈(32)를 통해 집광될 수 있다.
한편, 집광된 상기 0차 광 만으로는 상기 반도체 기판(100) 상에 상기 차광 패턴들(24)에 대응하는 상을 맺지 못할 수 있다. 따라서, 앞서 도 1을 참조하여 설명한 것과 달리, 상기 반도체 기판(100) 상의 포토레지스트 막(110)에 조사되는 제3 광(16)은 상기 차광 패턴들(24)에 대응하는 제1 부분들(112)을 형성하지 못할 수 있다. 즉, 상기 포토레지스트 막(110) 전체가 상기 제3 광(16)에 의해 노광된 제2 부분(114)이 될 수 있다.
상기 제3 광(16)의 세기(intensity)는 앞서 도 1을 참조하여 설명한 제3 광(16)의 세기보다 더 작을 수 있다. 즉, 상기 차광 패턴들(24)로 인해 상기 광원(10)에서 조사된 제1 광(12) 중 일부가 차단되고, 나아가 상기 제2 광(14) 중 0차 광(0th)만이 상기 투영 렌즈(32)에 집광되기 때문에, 상기 반도체 기판(100) 상에 조사되는 상기 제3 광(16)의 세기는 감소할 수 있다.
도 3a 및 도 3b는 차광 패턴들(24)이 노광 공정의 최소 피치에 따라 배치된 다른 경우를 예시한 것이다. 도 3a 및 도 3b를 참조하면, 레티클 기판(22) 상에 차광 패턴들(24)이 배치될 수 있다. 상기 차광 패턴들(24)은 제1 길이(L1)를 갖는 제1 피치로 배치될 수 있다. 상기 제1 피치(L1)는 앞서 도 2a 및 도 2b를 참조하여 설명한 제1 피치(L1)와 실질적으로 동일할 수 있다. 그러나, 상기 차광 패턴들(24) 사이의 거리는 제3 길이(L3)일 수 있으며, 상기 제3 길이(L3)는 앞서 도 2a 및 도 2b를 참조하여 설명한 제3 길이(L3)보다 더 작을 수 있다. 상기 차광 패턴들(24) 각각의 폭은 제2 길이(L2)일 수 있으며, 상기 제2 길이(L2)는 앞서 도 2a 및 도 2b를 참조하여 설명한 제2 길이(L2)보다 더 클 수 있다. 본 예에서 상기 제2 길이(L2) : 상기 제3 길이(L3)는 8:2 내지 9.9:0.1 일 수 있다. 다시 말하면, 상기 제1 길이(L1)에 대한 상기 제2 길이(L2)의 비율(L2/L1)은 0.8보다 클 수 있다.
상기 제1 피치(L1)는 노광 공정의 분해능 한계에 의해 정의되는 최소 피치와 같거나 작을 수 있다. 따라서, 앞서 도 2a 및 도 2b를 참조하여 설명한 것과 유사하게, 포토마스크(20)를 통과한 제2 광(14) 중 0차 광 만이 투영 렌즈(32)에 집광될 수 있다. 이로써, 반도체 기판(100) 상의 포토레지스트 막(110)에 조사되는 제3 광(16)은, 상기 포토레지스트 막(110) 상에 상기 차광 패턴들(24)에 대응하는 상을 맺지 못할 수 있다.
한편, 상기 제3 광(16)의 세기(intensity)는 앞서 도 2a 및 도 2b를 참조하여 설명한 제3 광(16)의 세기보다 더 작을 수 있다. 이는, 상기 차광 패턴들(24)의 폭이 상대적으로 더 증가함으로써, 상기 포토마스크(20)를 통과하는 상기 제2 광(14)의 세기가 줄어들 수 있다. 상기 제3 광(16)의 세기가 매우 작아, 상기 포토레지스트 막(110) 내의 감광제가 상기 제3 광(16)에 의해 분해되지 못할 수 있다. 따라서, 앞서 도 2a를 참조하여 설명한 것과 달리, 상기 포토레지스트 막(110)은 그대로 잔류하여, 상기 포토레지스트 막(110) 전체가 제1 부분(112)이 될 수 있다. 상기 제1 길이(L1)에 대한 상기 제2 길이(L2)의 비율(L2/L1)이 0.8보다 클 경우, 실질적으로 상기 차광 패턴들(24)에 의해 제1 광(12)이 완전히 차단되는 경우와 유사할 수 있다.
도 4a 및 도 4b는 차광 패턴들(24)이 노광 공정의 최소 피치에 따라 배치된 다른 경우를 예시한 것이다. 도 4a 및 도 4b를 참조하면, 레티클 기판(22) 상에 차광 패턴들(24)이 배치될 수 있다. 상기 차광 패턴들(24)은 제1 길이(L1)를 갖는 제1 피치로 배치될 수 있다. 상기 제1 피치(L1)는 앞서 도 2a 및 도 2b를 참조하여 설명한 제1 피치(L1)와 실질적으로 동일할 수 있다. 그러나, 상기 차광 패턴들(24) 사이의 거리는 제3 길이(L3)일 수 있으며, 상기 제3 길이(L3)는 앞서 도 2a 및 도 2b를 참조하여 설명한 제3 길이(L3)보다 더 클 수 있다. 상기 차광 패턴들(24) 각각의 폭은 제2 길이(L2)일 수 있으며, 상기 제2 길이(L2)는 앞서 도 2a 및 도 2b를 참조하여 설명한 제2 길이(L2)보다 더 작을 수 있다. 본 예에서 상기 제2 길이(L2) : 상기 제3 길이(L3)는 2:8 내지 0.1:9.9 일 수 있다. 다시 말하면, 상기 제1 길이(L1)에 대한 상기 제2 길이(L2)의 비율(L2/L1)은 0.2보다 작을 수 있다.
상기 제1 피치(L1)는 노광 공정의 분해능 한계에 의해 정의되는 최소 피치와 같거나 작을 수 있다. 따라서, 앞서 도 2a 및 도 2b를 참조하여 설명한 것과 유사하게, 포토마스크(20)를 통과한 제2 광(14) 중 0차 광 만이 투영 렌즈(32)에 집광될 수 있다. 이로써, 반도체 기판(100) 상의 포토레지스트 막(110)에 조사되는 제3 광(16)은, 상기 포토레지스트 막(110) 상에 상기 차광 패턴들(24)에 대응하는 상을 맺지 못할 수 있다.
한편, 상기 제3 광(16)의 세기(intensity)는 앞서 도 2a 및 도 2b를 참조하여 설명한 제3 광(16)의 세기보다 더 클 수 있다. 이는, 상기 차광 패턴들(24)의 폭이 상대적으로 더 감소함으로써, 상기 포토마스크(20)를 통과하는 상기 제2 광(14)의 세기가 증가할 수 있다. 따라서, 앞서 도 2a를 참조하여 설명한 것과 유사하게, 상기 포토레지스트 막(110)은 그의 전체가 상기 제3 광(16)에 의해 노광된 제2 부분(114)이 될 수 있다.
상기 제1 길이(L1)에 대한 상기 제2 길이(L2)의 비율(L2/L1)이 0.2보다 작을 경우, 실질적으로 상기 차광 패턴들(24)이 존재하지 않아 제1 광(12)이 상기 포토마스크(20)를 그대로 통과하는 경우와 유사할 수 있다. 즉, 상기 제1 길이(L1)에 대한 상기 제2 길이(L2)의 비율(L2/L1)을 조절함으로써, 상기 제3 광(16)의 세기를 조절할 수 있다.
도 5a, 6a 및 7a는 본 발명의 실시예들에 따른 포토레지스트 패턴의 형성 방법을 나타내는 평면도들이다. 도 5b, 6b 및 7b는 각각 도 5a, 6a 및 7a의 I-I'선에 따른 단면도들이고, 도 5c, 6c 및 7c는 각각 도 5a, 6a 및 7a의 II-II'선에 따른 단면도들이다. 도 6d는 포토레지스트 패턴을 정의하는 포토마스크의 평면도이다.
도 5a, 5b 및 5c를 참조하면, 반도체 기판(100) 상에 포토레지스트 막(110)이 형성될 수 있다. 상기 반도체 기판(100)은 실리콘 표면을 가지는 임의의 반도체 근거 구조(semiconductor based structure)를 포함할 수 있다. 이와 같은 반도체 근거 구조는 실리콘, 절연층 상의 실리콘(SOI), 또는 반도체 구조에 의해 지지되는 실리콘 에피택셜층을 포함할 수 있다. 상기 포토레지스트 막(110)은 양성 포토레지스트 막일 수 있다.
도 6a, 6b, 6c 및 6d를 참조하면, 상기 포토레지스트 막(110)에 노광 공정이 수행될 수 있다. 상기 노광 공정을 통하여, 상기 포토레지스트 막(110) 내에 제3 광(16)이 조사되지 않은 제1 부분(112) 및 상기 제3 광(16)이 조사된 제2 부분(114)이 형성될 수 있다.
상기 노광 공정은, 앞서 도 1, 도 2a, 도 3a 및 도 4a를 참조하여 설명한 노광 장비를 이용하여 수행될 수 있다. 아울러, 상기 노광 장비에는 도 6d에 나타난 포토마스크(20)가 장착될 수 있다. 상기 포토마스크(20)의 차광 패턴(24)은 상기 제1 부분(112)을 정의할 수 있다.
상기 포토마스크(20)를 통해 상기 포토레지스트 막(110)에 전사된 상기 제1 부분(112)은 제1 폭(W1)을 가질 수 있다. 상기 제1 부분(112)은 정상 영역(NR) 및 반사 영역(DR)을 포함할 수 있다. 상기 노광 공정 동안, 상기 제3 광(16) 중 일부는 상기 포토레지스트 막(110)을 투과하여 상기 반도체 기판(100)으로 입사될 수 있다. 입사된 상기 제3 광(16)은 상기 반도체 기판(100)의 표면에서 반사되어, 상기 제1 부분(112)으로 반사광(RL)이 조사될 수 있다. 상기 반사광(RL)으로 인해 상기 반사 영역(DR)이 형성될 수 있으며, 상기 반사광(RL)은 상기 반사 영역(DR)의 감광제를 분해시킬 수 있다. 즉, 상기 반사 영역(DR)에서는 실질적으로 상기 제3 광(16)이 조사된 것과 유사한 결과가 나타날 수 있다.
도 7a, 7b 및 7c를 참조하면, 노광된 상기 포토레지스트 막(110)에 베이크(PEB) 공정을 수행하고, 이를 현상하여, 포토레지스트 패턴(PP)이 형성될 수 있다. 상기 포토레지스트 패턴(PP)은, 상기 제1 부분(112)의 상기 정상 영역(NR)이 잔류함으로써 형성될 수 있다. 한편, 상기 제2 부분(114)과 상기 반사 영역(DR)은 현상 공정 동안 모두 제거될 수 있다. 특히 상기 반사 영역(DR)으로 인해, 상기 포토레지스트 패턴(PP)의 형태 및 크기는, 상기 포토마스크(20)에 의해 정의된 상기 제1 부분(112)의 형태 및 크기와 다를 수 있다. 일 예로, 상기 포토레지스트 패턴(PP)은 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 나아가, 상기 포토레지스트 패턴(PP)의 상부에는 상기 반도체 기판(100)을 향해 함몰된 리세스 영역(RC)이 형성될 수 있다.
결과적으로, 상기 포토레지스트 막(110) 아래에 배치된 하부 막(예를 들어, 반도체 기판(100))에 의한 상기 반사광(RL)은, 상기 포토레지스트 패턴(PP)의 형태를 변형시킬 수 있으며, 이는 후속 공정에서 공정 결함을 유발시킬 수 있다.
도 8a 및 9a는 본 발명의 실시예들에 따른 포토레지스트 패턴의 형성 방법을 나타내는 평면도들이다. 도 8b 및 9b는 각각 도 8a 및 9a의 I-I'선에 따른 단면도들이고, 도 8c 및 9c는 각각 도 8a 및 9a의 II-II'선에 따른 단면도들이다. 본 예에서는, 앞서 도 5a 내지 도 7c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 8a, 8b 및 8c를 참조하면, 반도체 기판(100) 상의 포토레지스트 막(110)에 노광 공정이 수행될 수 있다. 한편, 앞서 도 5a 내지 도 7c를 참조하여 설명한 것과 달리, 상기 반도체 기판(100)과 상기 포토레지스트 막(110) 사이에 반사 방지막(120)이 개재될 수 있다. 상기 노광 공정을 통하여, 상기 포토레지스트 막(110) 내에 제3 광(16)이 조사되지 않은 제1 부분(112) 및 상기 제3 광(16)이 조사된 제2 부분(114)이 형성될 수 있다. 상기 노광 공정 동안 사용되는 포토마스크(20)는 앞서 도 6d를 참조하여 설명한 것과 동일할 수 있다.
상기 제1 부분(112)은, 도 6a, 6b, 6c 및 6d의 제1 부분(112)과는 달리, 반사 영역(DR)을 포함하지 않을 수 있다. 구체적으로, 상기 반사 방지막(120)은 상기 포토레지스트 막(110)을 투과하는 상기 제3 광(16)을 흡수하여, 반사광이 발생되는 것을 방지할 수 있다.
도 9a, 9b 및 9c를 참조하면, 노광된 상기 포토레지스트 막(110)에 베이크(PEB) 공정을 수행하고, 이를 현상하여, 포토레지스트 패턴(PP)이 형성될 수 있다. 상기 포토레지스트 패턴(PP)은, 상기 제1 부분(112)이 잔류함으로써 형성될 수 있다. 도 7a, 7b 및 7c의 포토레지스트 패턴(PP)과 달리, 상기 포토레지스트 패턴(PP)의 형태 및 크기는, 상기 포토마스크(20)에 의해 정의된 상기 제1 부분(112)의 형태 및 크기와 실질적으로 동일할 수 있다.
결과적으로, 상기 포토레지스트 막(110) 아래에 반사 방지막(120)이 배치되는 경우, 상기 반사광에 의해 상기 포토레지스트 패턴(PP)의 형태가 변형되는 것을 방지할 수 있다. 그러나, 상기 반사 방지막(120)은 공정 비용을 상당히 증가시킬 수 있다.
도 10a 및 11a는 본 발명의 실시예들에 따른 포토레지스트 패턴의 형성 방법을 나타내는 평면도들이다. 도 10b 및 11b는 각각 도 10a 및 11a의 I-I'선에 따른 단면도들이고, 도 10c 및 11c는 각각 도 10a 및 11a의 II-II'선에 따른 단면도들이다. 도 10d는 포토레지스트 패턴을 정의하는 포토마스크의 평면도이다. 본 예에서는, 앞서 도 5a 내지 도 7c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 10a, 10b, 10c 및 10d를 참조하면, 반도체 기판(100) 상의 포토레지스트 막(110)에 노광 공정이 수행될 수 있다. 상기 노광 공정을 통하여, 상기 포토레지스트 막(110) 내에 제3 광(16)이 조사되지 않은 제1 부분(112) 및 상기 제3 광(16)이 조사된 제2 부분(114)이 형성될 수 있다.
상기 반도체 기판(100)은 제1 영역(RG1), 상기 제1 영역(RG1) 양 측의 제2 영역들(RG2) 및 제3 영역(RG3)을 포함할 수 있다. 상기 제2 영역들(RG2)은 상기 제1 영역(RG1)에 인접하며, 나아가 상기 제1 영역(RG1)과 상기 제3 영역(RG3) 사이에 개재될 수 있다. 상기 포토레지스트 막(110)의 상기 제1 부분(112)은 상기 제1 영역(RG1) 상에 형성될 수 있고, 상기 포토레지스트 막(110)의 상기 제2 부분(114)은 상기 제2 및 제3 영역들(RG2, RG3) 상에 형성될 수 있다. 다시 말하면, 상기 제1 영역(RG1) 상에는 상기 제3 광(16)이 조사되지 않을 수 있고, 상기 제2 및 제3 영역들(RG2, RG3) 상에는 상기 제3 광(16)이 조사될 수 있다. 여기서, 상기 제2 영역들(RG2) 상에 조사되는 상기 제3 광(16)의 세기는, 상기 제3 영역(RG3) 상에 조사되는 상기 제3 광(16)의 세기보다 더 작을 수 있다.
상기 제2 영역들(RG2)은, 상기 제1 영역(RG1) 상의 상기 제1 부분(112)에 반사광으로 인한 영향을 미칠 수 있는 영역들일 수 있다. 즉, 상기 제2 영역들(RG2)은, 이들에서 발생된 반사광에 의해 상기 제1 부분(112)에 반사 영역(DR, 도 6a 내지 6d 참조)이 형성될 수 있는 가능성을 가진 영역들일 수 있다.
상기 노광 공정에서 사용되는 노광 장비에 도 10d에 나타난 포토마스크(20)가 장착될 수 있다. 상기 포토마스크(20)의 차광 패턴들(24)은 메인 패턴(MP) 및 반사 방지 패턴들(AP)을 포함할 수 있다. 상기 메인 패턴(MP)은 상기 제1 영역(RG1) 상의 상기 제1 부분(112)을 정의할 수 있다. 상기 반사 방지 패턴들(AP)은 상기 메인 패턴(MP)에 인접하게 배치될 수 있으며, 상기 반사 방지 패턴들(AP)은 상기 제2 영역들(RG2)을 정의할 수 있다. 상기 메인 패턴(MP) 및 상기 반사 방지 패턴들(AP)은 서로 평행하게 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 상기 반사 방지 패턴들(AP)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열될 수 있다.
상기 메인 패턴(MP)은 상기 제1 방향(D1)으로 연장되는 제1 변(S1) 및 제2 변(S2)을 가질 수 있다. 상기 제2 변(S2)은 상기 제1 변(S1)과 대향할 수 있다. 상기 반사 방지 패턴들(AP) 중 일부는 상기 제1 변(S1)과 인접하게 배치될 수 있고, 상기 반사 방지 패턴들(AP) 중 나머지 일부는 상기 제2 변(S2)과 인접하게 배치될 수 있다.
상기 반사 방지 패턴들(AP)은, 앞서 도 2a 및 도 2b를 참조하여 설명한 차광 패턴들(24)과 유사할 수 있다. 구체적으로, 상기 반사 방지 패턴들(AP)은 제1 길이(L1)를 갖는 제1 피치로 배치될 수 있다. 상기 제1 피치(L1)는 노광 공정의 분해능 한계에 의해 정의되는 최소 피치와 같거나 작을 수 있다. 상기 반사 방지 패턴들(AP) 각각의 폭은 제2 길이(L2)일 수 있으며, 서로 인접하는 상기 반사 방지 패턴들(AP) 사이의 거리는 제3 길이(L3)일 수 있다. 이때 상기 제1 길이(L1)는, 상기 제2 길이(L2)와 상기 제3 길이(L3)의 합일 수 있다. 상기 메인 패턴(MP)과 가장 인접하는 반사 방지 패턴(AP)과 상기 메인 패턴(MP)과의 거리는 제4 길이(L4)일 수 있다. 상기 제4 길이(L4)는 상기 제3 길이(L3)와 같거나 작을 수 있다.
여기서, 상기 제2 길이(L2) : 상기 제3 길이(L3)는 2:8 내지 8:2일 수 있다. 다시 말하면, 상기 제1 길이(L1)에 대한 상기 제2 길이(L2)의 비율(L2/L1)은 0.2 내지 0.8일 수 있다. 만약, 상기 제1 길이(L1)에 대한 상기 제2 길이(L2)의 비율(L2/L1)은 0.8보다 크다면, 상기 제2 영역들(RG2) 상에 추가적인 제1 부분들(112)이 형성될 수 있다 (도 3a 및 3b 참조). 만약, 상기 제1 길이(L1)에 대한 상기 제2 길이(L2)의 비율(L2/L1)은 0.2보다 크다면, 상기 제2 영역들(RG2)에서 발생된 반사광에 의해 상기 제1 부분(112)에 반사 영역이 형성될 수 있다 (도 4a, 4b 및 6a 내지 6d 참조).
상기 제2 영역들(RG2) 상에 조사되는 상기 제3 광(16)은, ±1차 광 및 그 이상의 고차 광이 제외된 0차 광만을 포함할 수 있다. 따라서, 상기 제2 영역들(RG2) 상에는 상기 반사 방지 패턴들(AP)이 전사되지 못할 수 있다. 한편, 상기 반사 방지 패턴들(AP)에 의해, 상기 제2 영역들(RG2) 상에 조사되는 상기 제3 광(16)의 세기는 상대적으로 작을 수 있다. 따라서, 상기 반도체 기판(100)의 표면에서 반사되는 반사광의 세기는 매우 작을 수 있다. 그러므로, 상기 제2 영역들(RG2)에서 발생된 반사광은 실질적으로 상기 제1 부분(112)에 영향을 미치지 못할 수 있다. 다시 말하면, 상기 제1 부분(112)에 반사 영역이 형성되지 못할 수 있다.
상기 반사광의 세기는 상기 제2 영역들(RG2) 상에 조사되는 상기 제3 광(16)의 세기를 조절함으로써 제어될 수 있고, 상기 제2 영역들(RG2) 상에 조사되는 상기 제3 광(16)의 세기는 상기 제1 길이(L1)에 대한 상기 제2 길이(L2)의 비율(L2/L1)을 조절함으로써 제어될 수 있다.
한편, 상기 제3 영역(RG3)은 상기 제1 부분(112)이 형성되는 상기 제1 영역(RG1)과 상당히 이격되어 있으므로, 상기 제3 영역(RG3) 상에서 발생되는 반사광은 실질적으로 상기 제1 부분(112)에 영향을 미치지 못할 수 있다.
도 11a, 11b 및 11c를 참조하면, 노광된 상기 포토레지스트 막(110)에 베이크(PEB) 공정을 수행하고, 이를 현상하여, 포토레지스트 패턴(PP)이 형성될 수 있다. 상기 포토레지스트 패턴(PP)은, 상기 제1 부분(112)이 잔류함으로써 형성될 수 있다. 도 7a, 7b 및 7c의 포토레지스트 패턴(PP)과 달리, 상기 포토레지스트 패턴(PP)의 형태 및 크기는, 상기 포토마스크(20)에 의해 정의된 상기 제1 부분(112)의 형태 및 크기와 실질적으로 동일할 수 있다.
결과적으로, 본 실시예에 따른 포토레지스트 패턴(PP)의 형성 방법은, 상기 포토마스크(20)에 상기 반사 방지 패턴들(AP)을 추가로 배치함으로써, 반사 방지막(120)을 사용하지 않더라도 목적하는 포토레지스트 패턴(PP)의 형태가 변형되는 것을 방지할 수 있다. 따라서, 공정 비용의 증가 없이, 후속 공정의 결함을 줄일 수 있는 포토레지스트 패턴(PP)을 형성할 수 있다.
도 12a, 12b 및 12c는 본 발명의 실시예들에 따른 포토마스크의 평면도들이다. 도 12a, 12b 및 12c에 나타난 각각의 포토마스크는, 앞서 도 10d를 참조하여 설명한 포토마스크의 또 다른 예일 수 있다.
도 12a를 참조하면, 반사 방지 패턴들(AP)은 도트 형태를 가질 수 있다. 상기 반사 방지 패턴들(AP)은 제1 방향(D1)으로 배열되어 하나의 행(column)을 구성할 수 있다. 복수개의 상기 행들은 제2 방향(D2)으로 서로 이격될 수 있다.
상기 반사 방지 패턴들(AP)은, 상기 제1 방향(D1) 및/또는 상기 제2 방향(D2)으로 제1 길이(L1)를 갖는 제1 피치로 배치될 수 있다. 상기 반사 방지 패턴들(AP) 각각의 폭은 제2 길이(L2)일 수 있으며, 서로 인접하는 상기 반사 방지 패턴들(AP) 사이의 거리는 제3 길이(L3)일 수 있다. 나아가, 메인 패턴(MP)과 가장 인접하는 반사 방지 패턴(AP)과 상기 메인 패턴(MP)과의 거리는 제4 길이(L4)일 수 있다. 상기 제1 내지 제4 거리들(L1-L4)에 관한 구체적인 설명은, 앞서 도 10d를 참조하여 설명한 것과 동일할 수 있다.
도 12b를 참조하면, 반사 방지 패턴들(AP)은 서로 평행하게 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다. 상기 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 모두 교차하는 방항일 수 있다.
상기 반사 방지 패턴들(AP)은, 상기 제3 방향(D3)과 직교하는 방향으로 제1 길이(L1)를 갖는 제1 피치로 배치될 수 있다. 상기 반사 방지 패턴들(AP) 각각의 폭은 제2 길이(L2)일 수 있으며, 상기 제3 방향(D3)과 직교하는 방향으로 서로 인접하는 상기 반사 방지 패턴들(AP) 사이의 거리는 제3 길이(L3)일 수 있다. 나아가, 메인 패턴(MP)과 가장 인접하는 반사 방지 패턴(AP)과 상기 메인 패턴(MP)과의 상기 제2 방향(D2)으로의 거리는 제4 길이(L4)일 수 있다. 상기 제1 내지 제4 거리들(L1-L4)에 관한 구체적인 설명은, 앞서 도 10d를 참조하여 설명한 것과 동일할 수 있다.
도 12c를 참조하면, 반사 방지 패턴들(AP)은 서로 평행하게 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
상기 반사 방지 패턴들(AP)은, 상기 제1 방향(D1)으로 제1 길이(L1)를 갖는 제1 피치로 배치될 수 있다. 상기 반사 방지 패턴들(AP) 각각의 폭은 제2 길이(L2)일 수 있으며, 상기 제1 방향(D1)으로 서로 인접하는 상기 반사 방지 패턴들(AP) 사이의 거리는 제3 길이(L3)일 수 있다. 나아가, 메인 패턴(MP)과 가장 인접하는 반사 방지 패턴(AP)과 상기 메인 패턴(MP)과의 상기 제2 방향(D2)으로의 거리는 제4 길이(L4)일 수 있다. 상기 제1 내지 제4 거리들(L1-L4)에 관한 구체적인 설명은, 앞서 도 10d를 참조하여 설명한 것과 동일할 수 있다.
본 발명의 실시예들에 따른 포토레지스트 패턴(PP)을 형성하기 위한 포토마스크(20)는, 도 10d, 12a, 12b 및 12c에 나타난 바와 같이 다양하게 변형될 수 있다. 상기 포토마스크(20)의 상기 반사 방지 패턴들(AP)의 형태를 변화시킴으로써, 반도체 기판(100)의 제2 영역(RG2)에 조사되는 제3 광(16)의 세기를 변화시킬 수 있다.
도 13a는 본 발명의 실시예들에 따른 포토레지스트 패턴의 형성 방법을 나타내는 평면도이다. 도 13b는 도 13a의 I-I'선에 따른 단면도이고, 도 13c는 도 13a의 II-II'선에 따른 단면도이다. 도 13d는 포토레지스트 패턴을 정의하는 포토마스크의 평면도이다. 본 예에서는, 앞서 도 10a 내지 도 11c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13a, 13b, 13c 및 13d를 참조하면, 반도체 기판(100) 상의 포토레지스트 막(110)에 노광 공정이 수행될 수 있다. 상기 노광 공정을 통하여, 상기 포토레지스트 막(110) 내에 제3 광(16)이 조사되지 않은 제1 부분(112) 및 상기 제3 광(16)이 조사된 제2 부분(114)이 형성될 수 있다.
상기 제1 부분(112)은, 제1 방향(D1)으로 연장되는 제1 연장 부분(P1) 및 제2 방향(D2)으로 연장되는 제2 연장 부분(P2)을 포함할 수 있다. 상기 반도체 기판(100)은 제1 영역(RG1), 제2 영역들(RG2) 및 제3 영역(RG3)을 포함할 수 있다. 상기 포토레지스트 막(110)의 상기 제1 부분(112)은 상기 제1 영역(RG1) 상에 형성될 수 있다. 한 쌍의 상기 제2 영역들(RG2)은 상기 제1 연장 부분(P1) 양 측에 위치할 수 있으며, 나머지 제2 영역(RG2)은 상기 제2 연장 부분(P2)에 인접하여 위치할 수 있다. 여기서, 상기 제2 영역들(RG2) 상에 조사되는 제3 광(16)의 세기는, 상기 제3 영역(RG3) 상에 조사되는 상기 제3 광(16)의 세기보다 더 작을 수 있다.
상기 노광 공정에서 사용되는 노광 장비에 도 13d에 나타난 포토마스크(20)가 장착될 수 있다. 상기 포토마스크(20)의 차광 패턴들(24)은 메인 패턴(MP) 및 반사 방지 패턴들(AP)을 포함할 수 있다. 상기 메인 패턴(MP)은 상기 제1 영역(RG1) 상의 상기 제1 부분(112)을 정의할 수 있다. 따라서, 상기 메인 패턴(MP)은 제1 방향(D1)으로 연장되는 제1 연장 부분(P1) 및 제2 방향(D2)으로 연장되는 제2 연장 부분(P2)을 포함할 수 있다.
상기 메인 패턴(MP)의 상기 제1 연장 부분(P1)은, 상기 제1 방향(D1)으로 연장되는 제1 변(S1) 및 제2 변(S2)을 가질 수 있다. 상기 제2 변(S2)은 상기 제1 변(S1)과 대향할 수 있다. 상기 메인 패턴(MP)의 상기 제2 연장 부분(P2)은, 상기 제2 방향(D2)으로 연장되는 제3 변(S3)을 가질 수 있다. 상기 반사 방지 패턴들(AP) 중 일부는 상기 제1 변(S1)과 인접하게 배치될 수 있고, 상기 반사 방지 패턴들(AP) 중 다른 일부는 상기 제2 변(S2)과 인접하게 배치될 수 있으며, 상기 반사 방지 패턴들(AP) 중 나머지 일부는 상기 제3 변(S3)과 인접하게 배치될 수 있다. 상기 제3 변(S3)과 인접하게 배치되는 상기 반사 방지 패턴들(AP)은, 상기 제3 변(S3)의 연장 방향(D2)과 평행한 상기 제2 방향(D2)으로 연장될 수 있다.
상기 반사 방지 패턴들(AP)은, 상기 제1 방향(D1) 및/또는 상기 제2 방향(D2)으로 제1 길이(L1)를 갖는 제1 피치로 배치될 수 있다. 상기 반사 방지 패턴들(AP) 각각의 폭은 제2 길이(L2)일 수 있으며, 서로 인접하는 상기 반사 방지 패턴들(AP) 사이의 거리는 제3 길이(L3)일 수 있다. 나아가, 메인 패턴(MP)과 가장 인접하는 반사 방지 패턴(AP)과 상기 메인 패턴(MP)과의 거리는 제4 길이(L4)일 수 있다. 상기 제1 내지 제4 거리들(L1-L4)에 관한 구체적인 설명은, 앞서 도 10d를 참조하여 설명한 것과 동일할 수 있다.
상기 반사 방지 패턴들(AP)에 의해, 상기 제2 영역들(RG2) 상에 조사되는 상기 제3 광(16)의 세기는 상대적으로 작을 수 있다. 따라서, 상기 제1 부분(112)에 반사 영역이 형성되지 못할 수 있다.
후속으로, 노광된 상기 포토레지스트 막(110)에 베이크(PEB) 공정을 수행하고, 이를 현상하여, 포토레지스트 패턴(PP)이 형성될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 14에서는 설명의 편의를 위하여 8개의 칩들이 형성되어 있는 반도체 기판(100)이 도시되고, 하나의 칩은 2개의 셀 어레이들로 구성될 수 있다.
제1 칩(CHIP1)과 제2 칩(CHIP2)은, x축 방향으로 형성된 스크레이브 레인(scrabe lane, 1401) 상의 한 선을 기준으로 서로 대칭적으로 형성될 수 있다. 상기 스크레이브 레인 패턴(1401)은 칩들을 구분하기 위하여 절단되는 영역일 수 있다.
상기 제1 칩(CHIP1)의 코어 영역(1410)과 상기 제2 칩(CHIP2)의 코어 영역(1420)은 서로 마주보며 배치될 수 있다. 상기 코어 영역들(1410, 1420) 각각은, 복수의 메모리 블록들을 갖는 셀 어레이(1411, 1412) 및 어드레스 디코더들(XDEC)을 포함할 수 있다. 상기 어드레스 디코더들(XDEC)은 상기 셀 어레이(1411, 1412)의 양 측에 배치될 수 있다.
상기 제1 칩(CHIP1)의 페리 영역(1415)은 상기 제2 칩(CHIP2)의 페리 영역(1425)과 서로 마주보며 배치될 수 있다. 상기 페리 영역들(1415, 1425) 각각은 상기 셀 어레이(1411, 1412)로부터 데이터를 저장하거나 읽는 페이지 버퍼(Page Buffer) 및 그 외의 주변 회로(PERI)를 포함할 수 있다.
나아가, y 방향으로 형성된 스크레이브 레인 패턴을 기준으로 선대칭적으로 칩들이 배치될 수 있다.
한편, 상기 제1 및 제2 칩들(CHIP1, CHIP2) 각각은 2개의 셀 어레이들(1411, 1412)을 포함하는 2-매트 구조일 수 있다. 그러나, 본 발명의 칩은 상기 2-매트 구조에 제한되지 않으며, 예를 들어 하나의 매트를 포함하거나, 3개 이상의 매트들을 포함할 수 있다.
도 15a는 본 발명의 실시예들에 따른 셀 어레이 영역의 반도체 소자를 설명하기 위한 평면도이다. 도 15b는 도 15a의 I-I'에 따른 단면도이다. 도 15a 및 도 15b는 앞서 도 14를 참조하여 설명한 셀 어레이(1411)의 구체적인 예를 나타낸 것일 수 있다.
도 15a 및 도 15b를 참조하면, 반도체 기판(100)에 활성 패턴들(ACT)을 정의하는 소자 분리막(102)이 제공될 수 있다. 일 예로, 상기 소자 분리막(102)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 평면적 관점에서, 상기 활성 패턴들(ACT)의 각각은 바(bar) 형태를 가지고, 제3 방향(D3)으로의 장축을 가질 수 있다. 상기 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2) 모두에 교차할 수 있다. 상기 제1 내지 제3 방향들(D1, D2, D3)은 모두 상기 반도체 기판(100)의 상면에 평행한 방향들일 수 있으며, 상기 제2 방향(D2)는 상기 제1 방향(D1)과 교차하는 방향일 수 있다.
상기 반도체 기판(100) 내에 상기 활성 패턴들(ACT)을 가로지르는 게이트 라인들(GL)이 제공될 수 있다. 상기 게이트 라인들(GL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 게이트 라인들(GL)은 상기 반도체 기판(100) 내에 매립될 수 있다. 상기 게이트 라인들(GL)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
게이트 절연 패턴들(104)이 상기 게이트 라인들(GL)과 상기 활성 패턴들(ACT) 사이, 및 상기 게이트 라인들(GL)과 상기 소자 분리막(102) 사이에 개재될 수 있다. 상기 게이트 절연 패턴들(104)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
상기 게이트 라인들(GL)의 상면들 상에 제1 캐핑 패턴들(108)이 각각 제공될 수 있다. 상기 제1 캐핑 패턴들(108)의 각각의 상면은 상기 반도체 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 캐핑 패턴들(108)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
각각의 상기 활성 패턴들(ACT)에 제1 불순물 영역(SD1), 및 상기 제1 불순물 영역(SD1)을 사이에 두고 서로 이격되는 제2 불순물 영역들(SD2)이 제공될 수 있다. 상기 제1 불순물 영역(SD1)은 서로 이웃하는 한 쌍의 게이트 라인들(GL) 사이의 상기 활성 패턴(ACT) 내에 배치될 수 있다. 상기 제2 불순물 영역들(SD2)은 상기 한 쌍의 게이트 라인들(GL)의 양 측의 상기 활성 패턴(ACT) 내에 각각 배치될 수 있다. 즉, 상기 제2 불순물 영역들(SD2)은 상기 한 쌍의 게이트 라인들(GL)을 사이에 두고 서로 이격될 수 있다. 상기 제1 불순물 영역(SD1)은 상기 제2 불순물 영역들(SD2)보다 상기 반도체 기판(100) 내부로 깊이 연장될 수 있다. 상기 제1 불순물 영역(SD1)은 상기 제2 불순물 영역(SD2)과 동일한 도전형의 불순물을 포함할 수 있다.
상기 반도체 기판(100) 상에 상기 활성 패턴들(ACT)을 덮는 제1 층간 절연막(126)이 제공될 수 있다. 상기 제1 층간 절연막(126)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
상기 제1 층간 절연막(126) 내에 비트 라인들(BL)이 제공될 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)을 따라 배열될 수 있다. 각각의 상기 비트 라인들(BL)은 상기 제1 불순물 영역(SD1)에 전기적으로 연결될 수 있다. 일 예로, 상기 비트 라인들(BL)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다.
제2 캐핑 패턴들(132)이 상기 비트 라인들(BL)의 상면들 상에 각각 제공될 수 있다. 상기 제2 캐핑 패턴들(132)은 일 예로, 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 상기 비트 라인들(BL)의 각각의 양 측벽들 상에 비트 라인 스페이서들(134)이 제공될 수 있다. 상기 비트 라인 스페이서들(134)은, 일 예로, 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
상기 반도체 기판(100) 상에 상기 제1 층간 절연막(126)을 관통하여 상기 제2 불순물 영역들(SD2)에 각각 연결되는 콘택들(124)이 제공될 수 있다. 상기 콘택들(124)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다.
상기 제1 층간 절연막(126) 상에 상기 콘택들(124)에 각각 연결되는 랜딩 패드들(LP)이 제공될 수 있다. 상기 랜딩 패드들(LP)은 상기 반도체 기판(100) 상에 이차원적으로 배열될 수 있다. 평면적 관점에서, 상기 랜딩 패드(LP)의 크기는 상기 콘택(124)의 크기보다 더 클 수 있다. 상기 랜딩 패드들(LP)은 상기 콘택들(124)과 각각 수직적으로 일부 중첩될 수 있다. 다만, 상기 랜딩 패드들(LP)의 2차원적 배열은 상기 콘택들(124)의 이차원적 배열과 일치하지 않을 수 있다. 상기 랜딩 패드들(LP)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질, 금속, 및 금속-반도체 화합물 중 어느 하나일 수 있다.
상기 랜딩 패드들(LP) 사이를 채우는 제2 층간 절연막(146)이 배치될 수 있다. 상기 제2 층간 절연막(146)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
상기 제2 층간 절연막(146) 상에 상기 랜딩 패드들(LP)에 각각 연결되는 정보 저장 요소들(DS)이 배치될 수 있다. 상기 정보 저장 요소들(DS)은 데이터를 저장할 수 있는 메모리 요소들일 수 있다. 이때, 상기 활성 패턴들(ACT) 및 상기 게이트 라인들(GL)을 포함하는 전계 효과 트랜지스터들은 스위칭 소자들로 각각 사용될 수 있다. 일 예로, 각각의 상기 정보 저장 요소들(DS)은, 캐패시터를 이용한 메모리 요소, 자기터널접합 패턴(MTJ patterns; Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다.
도 16a는 본 발명의 실시예들에 따른 어드레스 디코더 영역 또는 주변 회로 영역의 반도체 소자를 설명하기 위한 평면도이다. 도 16b는 도 16a의 I-I'에 따른 단면도이고, 도 16c는 도 16a의 II-II'에 따른 단면도이다. 도 16a, 16b 및 16c는 앞서 도 14를 참조하여 설명한 어드레스 디코더(XDEC) 또는 주변 회로(PERI)의 구체적인 예를 나타낸 것일 수 있다. 본 예에서는, 앞서 도 15a 및 도 15b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16a, 16b 및 16c를 참조하면, 반도체 기판(100)에 활성 패턴(ACT)을 정의하는 소자 분리막(102)이 제공될 수 있다. 일 예로, 상기 반도체 기판(100)은 제1 형 불순물로 도핑될 수 있다. 상기 활성 패턴(ACT)은 제2 방향(D2)으로 연장될 수 있다. 상기 활성 패턴(ACT)에 제1 불순물 영역들(SD1), 및 상기 제1 불순물 영역들(SD1) 사이의 제2 불순물 영역(SD2)이 제공될 수 있다. 상기 제1 및 제2 불순물 영역들(SD1, SD2)은 제2 형 불순물로 강하게 도핑된 영역들일 수 있다. 상기 제1 불순물 영역들(SD1)으로부터 상기 제2 불순물 영역(SD2) 쪽으로 각각 연장된 연장 영역들(106)이 제공될 수 있다. 상기 연장 영역들(106)은 제2 형 불순물로 약하게 도핑된 영역일 수 있다.
일 예로, 상기 연장 영역들(106)은 상기 제1 및 제2 불순물 영역들(SD1, SD2)의 도핑 농도에 비하여 5-30%의 도즈(dose)로 도핑된 영역들일 수 있다. 나아가, 상기 연장 영역들(106)에 도핑된 제2 형 불순물과, 상기 제1 및 제2 불순물 영역들(SD1, SD2)에 도핑된 제2 형 불순물은 서로 다른 원소일 수 있다. 일 예로, 상기 연장 영역들(106)에 도핑된 제2 형 불순물은 비소(arsenic)일 수 있고, 상기 제1 및 제2 불순물 영역들(SD1, SD2)에 도핑된 제2 형 불순물은 인(phosphorus)일 수 있다.
상기 활성 패턴(ACT) 상에 유전 패턴들(141)이 제공될 수 있다. 상기 유전 패턴들(141)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막을 포함할 수 있다. 일 예로, 상기 유전 패턴들(141)은 하프늄 산화막, 및 알루미늄 산화막과 같은 금속 산화막, 하프늄-실리콘-산소-질소 화합물과 같은 금속-반도체-산소 화합물막 중에서 적어도 하나를 포함할 수 있다. 상기 유전 패턴들(141)은 복수의 층을 포함할 수 있다. 일 예로, 상기 유전 패턴들(141)은 상기 하프늄 산화막과 상기 알루미늄 산화막이 적층된 형태로 제공될 수 있다. 상기 유전 패턴들(141)이 고유전막을 포함하는 경우, 상대적으로 높은 전압이 걸리는 고전압 트랜지스터에서 누설 전류를 완화할 수 있다.
상기 유전 패턴들(141) 상에 게이트 전극들(GE)이 각각 제공될 수 있다. 상기 게이트 전극들(GE)은 상기 활성 패턴(ACT)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 게이트 전극들(GE)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 일 예로, 상기 게이트 전극들(GE)은 도 15a 및 도 15b를 참조하여 설명한 비트 라인들(BL)과 동일한 물질을 포함할 수 있다.
게이트 캐핑 패턴들(162)이 상기 게이트 전극들(GE)의 상면들 상에 각각 제공될 수 있다. 상기 게이트 전극들(GE)의 각각의 양 측벽들 상에 게이트 스페이서들(164)이 제공될 수 있다. 일 예로, 상기 게이트 캐핑 패턴들(162)은 도 15a 및 도 15b를 참조하여 설명한 제2 캐핑 패턴들(132)과 동일한 물질을 포함할 수 있고, 상기 게이트 스페이서들(164)은 도 15a 및 도 15b를 참조하여 설명한 비트 라인 스페이서들(134)과 동일한 물질을 포함할 수 있다.
상기 반도체 기판(100) 상에 상기 게이트 전극들(GE)을 덮는 제1 층간 절연막(126)이 제공될 수 있다. 상기 제1 층간 절연막(126)과 상기 반도체 기판(100) 사이에 식각 정지막(167)이 제공될 수 있다. 상기 식각 정지막(167)은 실리콘 질화막을 포함할 수 있다.
상기 제1 층간 절연막(126)을 관통하여 상기 제1 및 제2 불순물 영역들(SD1, SD2)에 각각 연결되는 콘택들(124)이 제공될 수 있다. 상기 콘택들(124) 상에 도전 라인들(191)이 각각 배치되어, 상기 제1 및 제2 불순물 영역들(SD1, SD2)에 전기적으로 연결될 수 있다. 상기 도전 라인들(191)은 도 15a 및 도 15b를 참조하여 설명한 랜딩 패드들(LP)과 동일한 물질을 포함할 수 있다. 상기 도전 라인들(191)의 사이를 채우는 제2 층간 절연막(146)이 배치될 수 있다.
한편, 상기 제1 및 제2 불순물 영역들(SD1, SD2) 상에 실리사이드층(171)이 제공될 수 있다. 상기 실리사이드층(171)은 상기 콘택들(124)과 그 아래의 반도체층 사이의 옴 접촉(ohmic contact)을 제공할 수 있다.
도 17a, 18a, 19a, 20a 및 21a는 본 발명의 실시예들에 따른 어드레스 디코더 영역 또는 주변 회로 영역의 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 17b, 18b, 19b, 20b 및 21b는 각각 도 17a, 18a, 19a, 20a 및 21a의 I-I'에 따른 단면도들이고, 도 17c, 18c, 19c, 20c 및 21c는 각각 도 17a, 18a, 19a, 20a 및 21a의 II-II'에 따른 단면도들이다. 도 19d는 포토레지스트 패턴을 정의하는 포토마스크의 평면도이다.
도 17a, 17b 및 17c를 참조하면, 반도체 기판(100)에 활성 패턴(ACT)을 정의하는 소자 분리막(102)이 형성될 수 있다. 일 예로, 제1 형 불순물로 상기 반도체 기판(100)을 도핑할 수 있다. 상기 반도체 기판(100)은 제1 영역(RG1), 상기 제1 영역(RG1) 양 측의 제2 영역들(RG2) 및 제3 영역(RG3)을 포함할 수 있다. 상기 제2 영역들(RG2)은 상기 제1 영역(RG1)에 인접하며, 나아가 상기 제1 영역(RG1)과 상기 제3 영역(RG3) 사이에 개재될 수 있다.
상기 활성 패턴(ACT)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 형성될 수 있다. 구체적으로, 상기 반도체 기판(100) 상에 유전막, 게이트막 및 캐핑막을 순차적으로 형성할 수 있다. 상기 유전막, 상기 게이트막 및 상기 캐핑막을 패터닝하여, 상기 게이트 전극들(GE)이 형성될 수 있다. 또한, 상기 게이트 전극들(GE)과 상기 활성 패턴(ACT) 사이에 유전 패턴들(141)이 각각 형성될 수 있고, 상기 게이트 전극들(GE)의 상면들을 덮는 게이트 캐핑 패턴들(162)이 각각 형성될 수 있다.
상기 활성 패턴(ACT)은, 제1 소스/드레인 부분들(SDR1) 및 제2 소스/드레인 부분(SDR2)을 포함할 수 있다. 평면적 관점에서, 상기 제1 소스/드레인 부분들(SDR1)은, 상기 게이트 전극들(GE)의 양 측에 각각 위치할 수 있고, 상기 제2 소스/드레인 부분(SDR2)은 상기 게이트 전극들(GE) 사이에 위치할 수 있다.
평면적 관점에서, 상기 반도체 기판(100)의 상기 제1 영역(RG1)은, 상기 게이트 전극들(GE) 각각의 일부와 중첩될 수 있고, 또한 상기 제2 소스/드레인 부분(SDR2)과 완전히 중첩될 수 있다. 다시 말하면, 상기 제1 영역(RG1)은 상기 제2 소스/드레인 부분(SDR2)을 포함할 수 있다. 평면적 관점에서, 상기 반도체 기판(100)의 상기 제2 영역들(RG2) 각각은, 상기 게이트 전극(GE)의 일부와 중첩될 수 있고, 또한 상기 제1 소스/드레인 부분(SDR1)의 일부와 중첩될 수 있다. 평면적 관점에서, 상기 반도체 기판(100)의 상기 제3 영역(RG3)은, 상기 제1 소스/드레인 부분들(SDR1) 각각의 일부와 중첩될 수 있다.
도 18a, 18b 및 18c를 참조하면, 상기 반도체 기판(100) 상에, 상기 활성 패턴(ACT) 및 상기 게이트 전극들(GE)을 덮는 포토레지스트 막(110)이 형성될 수 있다. 상기 반도체 기판(100)과 상기 포토레지스트 막(110) 사이에 반사 방지막은 생략될 수 있다. 즉, 상기 포토레지스트 막(110)은 상기 활성 패턴(ACT), 상기 소자 분리막(102) 및 상기 게이트 전극들(GE)을 직접 덮을 수 있다. 상기 포토레지스트 막(110)은 양성 포토레지스트 막일 수 있다.
도 19a, 19b 및 19c를 참조하면, 상기 반도체 기판(100) 상의 포토레지스트 막(110)에 노광 공정이 수행될 수 있다. 상기 노광 공정을 통하여, 상기 포토레지스트 막(110) 내에 광이 조사되지 않은 제1 부분(112) 및 상기 광이 조사된 제2 부분(114)이 형성될 수 있다. 상기 제1 부분(112)은 상기 제1 영역(RG1) 상에 형성될 수 있고, 상기 제2 부분(114)은 상기 제2 및 제3 영역들(RG2, RG3) 상에 형성될 수 있다.
구체적으로, 상기 노광 공정 동안, 상기 광은 상기 제2 및 제3 영역들(RG2, RG3) 상에 선택적으로 조사되고, 상기 제1 영역(RG1) 상에는 조사되지 않을 수 있다. 이로써, 상기 포토레지스트 막(110)의 상기 제1 부분(112)은 상기 제1 영역(RG1)과 수직적으로 중첩될 수 있고, 상기 포토레지스트 막(110)의 상기 제2 부분(114)은 상기 제2 및 제3 영역들(RG2, RG3)과 수직적으로 중첩될 수 있다. 한편, 상기 제2 영역들(RG2) 상에 조사되는 상기 광의 세기는, 상기 제3 영역(RG3) 상에 조사되는 상기 광의 세기보다 더 작을 수 있다.
상기 노광 공정에서 사용되는 노광 장비에 도 19d에 나타난 포토마스크(20)가 장착될 수 있다. 상기 포토마스크(20)의 차광 패턴들(24)은 메인 패턴(MP) 및 반사 방지 패턴들(AP)을 포함할 수 있다. 상기 메인 패턴(MP)은 상기 제1 영역(RG1) 상의 상기 제1 부분(112)을 정의할 수 있다. 상기 반사 방지 패턴들(AP)은 상기 메인 패턴(MP)에 인접하게 배치될 수 있으며, 상기 반사 방지 패턴들(AP)은 상기 제2 영역들(RG2)을 정의할 수 있다.
상기 제2 및 제3 영역들(RG2, RG3)에 입사된 상기 광은, 상기 활성 패턴(ACT) 및 상기 게이트 전극들(GE)에서 반사되어, 반사광이 발생될 수 있다. 그러나, 상기 포토마스크(20)의 상기 반사 방지 패턴들(AP)을 통해, 상기 제2 영역들(RG2)에서 발생된 반사광의 세기는 매우 작을 수 있다. 따라서 상기 제2 영역들(RG2)에서 발생한 반사광은 실질적으로 상기 제1 부분(112)에 영향을 미치지 못할 수 있다. 다시 말하면, 상기 반사 방지막이 생략되더라도, 상기 제1 부분(112)에 반사 영역(DR, 도 6a 내지 6d 참조)이 형성되지 않을 수 있다.
그 외, 상기 노광 공정 및 상기 포토마스크(20)에 관한 구체적인 설명은, 앞서 도 10a, 10b, 10c 및 10d를 참조하여 설명한 것과 유사할 수 있다.
도 20a, 20b 및 20c를 참조하면, 노광된 상기 포토레지스트 막(110)에 베이크(PEB) 공정을 수행하고, 이를 현상하여, 포토레지스트 패턴(PP)이 형성될 수 있다. 상기 포토레지스트 패턴(PP)은, 상기 제1 부분(112)이 잔류함으로써 형성될 수 있다. 따라서, 상기 포토레지스트 패턴(PP)은 상기 제1 영역(RG1) 상에 형성되며, 상기 제2 및 제3 영역들(RG2, RG3)을 노출할 수 있다. 다시 말하면, 상기 포토레지스트 패턴(PP)은, 상기 활성 패턴(ACT)의 상기 제2 소스/드레인 부분(SDR2)을 완전히 덮을 수 있고, 상기 활성 패턴(ACT)의 상기 제1 소스/드레인 부분들(SDR1)을 노출시킬 수 있다.
노출된 상기 제2 및 제3 영역들(RG2, RG3) 상에 제1 불순물(DPT)을 도핑하여, 도핑된 영역들(105)이 형성될 수 있다. 상기 도핑된 영역들(105)은, 상기 포토레지스트 패턴(PP)에 의해 노출된 상기 제1 소스/드레인 부분들(SDR1)의 상부들에 각각 형성될 수 있다. 한편, 상기 포토레지스트 패턴(PP)에 의해 덮인 상기 제2 소스/드레인 부분(SDR2)에는 상기 제1 불순물(DPT)이 도핑되지 못할 수 있다. 상기 제1 불순물(DPT)은 제2 형 불순물일 수 있고, 일 예로 비소(arsenic)일 수 있다.
만약, 본 발명의 실시예들에 따른 상기 포토마스크(20)가 상기 반사 방지 패턴들(AP)을 포함하지 못할 경우, 상기 포토레지스트 패턴(PP)은 앞서 도 7a, 7b 및 7c를 참조하여 설명한 포토레지스트 패턴(PP)과 유사한 형태를 가질 수 있다. 즉, 상기 제2 영역들(RG2)에서 발생된 반사광에 의해 상기 포토레지스트 패턴(PP)의 형태는 변형될 수 있고, 이로써 상기 제2 소스/드레인 부분(SDR2)의 일부가 노출될 수 있다. 또한, 상기 포토레지스트 패턴(PP)의 상부에 리세스 영역(RC)이 형성될 수 있다. 상기 도핑 공정(DP) 동안, 상기 제2 소스/드레인 부분(SDR2)의 노출된 일부가 상기 제1 불순물(DPT)로 도핑될 수 있다. 또는, 상기 리세스 영역(RC)으로 얇아진 상기 포토레지스트 패턴(PP)을 관통하여, 상기 제2 소스/드레인 부분(SDR2)의 일부가 상기 제1 불순물(DPT)로 도핑될 수 있다. 이는 본 발명의 실시예들에 따른 트랜지스터의 성능 저하 및 열화를 발생시킬 수 있다.
그러나, 본 발명의 실시예들에 따른 상기 포토마스크(20)는 상기 반사 방지 패턴들(AP)을 포함하므로, 상기 포토레지스트 막(110) 아래의 반사 방지막 없이도 상기 포토레지스트 패턴(PP)을 목적하는 형태 및 두께로 형성시킬 수 있다. 따라서, 상기 제1 불순물(DPT)을 상기 제1 소스/드레인 부분들(SDR1)에만 선택적으로 도핑시킬 수 있다. 즉, 본 발명의 실시예들에 따른 제조 방법은, 공정 결함 없이 본 발명의 실시예들에 따른 트랜지스터를 효율적으로 형성할 수 있다.
도 21a, 21b 및 21c를 참조하면, 상기 포토레지스트 패턴(PP)이 제거될 수 있다. 상기 게이트 전극들(GE)의 각각의 양 측벽들 상에 게이트 스페이서들(164)이 형성될 수 있다. 이어서, 상기 활성 패턴(ACT) 상에 제2 불순물을 도핑하여, 상기 제1 및 제2 소스/드레인 부분들(SDR1, SDR2)에 각각 제1 및 제2 불순물 영역들(SD1, SD2)이 형성될 수 있다. 상기 제2 불순물은 제2 형 불순물일 수 있고, 상기 제1 불순물(DPT)과는 다른 원소일 수 있다. 일 예로, 상기 제2 불순물은 인(phosphorus)일 수 있다. 한편, 상기 도핑된 영역들(105)의 상기 제1 불순물(DPT)을 확산시켜, 상기 제1 소스/드레인 부분들(SDR1)에 연장 영역들(106)이 형성될 수 있다.
도 16a, 16b 및 16c를 다시 참조하면, 상기 제1 및 제2 불순물 영역들(SD1, SD2) 상에 실리사이드층(171)이 형성될 수 있다. 상기 반도체 기판(100)의 전면 상에 식각 정지막(167)이 형성될 수 있다. 상기 식각 정지막(167)을 덮는 제1 층간 절연막(126)이 형성될 수 있다. 상기 식각 정지막(167)을 관통하여, 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)에 각각 전기적으로 연결되는 콘택들(124)이 형성될 수 있다. 상기 제1 층간 절연막(126) 상에 제2 층간 절연막(146)이 형성될 수 있고, 상기 제2 층간 절연막(146) 내에 상기 콘택들(124)과 각각 연결되는 도전 라인들(191)이 형성될 수 있다.

Claims (20)

  1. 레티클 기판;
    상기 레티클 기판에 배치되는 메인 패턴, 상기 메인 패턴은 반도체 기판 상에 구현되는 포토레지스트 패턴을 정의하고; 및
    상기 메인 패턴과 인접하는 반사 방지 패턴들을 포함하되,
    서로 인접하는 한 쌍의 상기 반사 방지 패턴들 사이의 거리는 제1 길이이고,
    상기 한 쌍의 반사 방지 패턴들 중 적어도 하나의 폭은 제2 길이이며,
    상기 제1 길이와 상기 제2 길이의 합은, 노광 공정의 분해능 한계에 의해 정의되는 최소 피치와 같거나 작으며,
    상기 메인 패턴과 가장 인접하는 반사 방지 패턴과 상기 메인 패턴과의 거리는 상기 제1 길이와 같거나 작은 포토마스크.
  2. 제1항에 있어서,
    상기 제1 길이와 상기 제2 길이의 비율은, 2:8 내지 8:2인 포토마스크.
  3. 제1항에 있어서,
    상기 반사 방지 패턴들은 상기 반도체 기판 상에 전사되지 않는 포토마스크.
  4. 제3항에 있어서,
    상기 포토마스크를 통과한 광이 투영 렌즈로 집광될 때,
    상기 반사 방지 패턴들을 통과한 0차 광은 상기 투영 렌즈로 집광되고,
    상기 반사 방지 패턴들을 통과한 ±1차 광 이상의 고차 광은 회절되어 상기 투영 렌즈를 벗어나는 포토마스크.
  5. 제1항에 있어서,
    상기 메인 패턴은 제1 방향으로 연장되는 제1 부분을 포함하고,
    상기 제1 부분은 상기 제1 방향과 평행한 제1 변을 가지며,
    적어도 하나의 상기 반사 방지 패턴들은 상기 제1 변에 인접하면서 상기 제1 변과 제2 방향으로 이격되고,
    상기 제2 방향은 상기 제1 방향과 교차하는 포토마스크.
  6. 제5항에 있어서,
    상기 메인 패턴은 상기 제2 방향으로 연장되는 제2 부분을 더 포함하고,
    상기 제2 부분은 상기 제2 방향과 평행한 제2 변을 가지며,
    적어도 하나의 상기 반사 방지 패턴들은 상기 제2 변에 인접하면서 상기 제2 변과 제1 방향으로 이격되는 포토마스크.
  7. 제1항에 있어서,
    상기 메인 패턴의 폭은 상기 제2 길이보다 큰 포토마스크.
  8. 제1항에 있어서,
    상기 메인 패턴은, 상기 레티클 기판의 상면에 평행한 제1 방향으로 연장되고,
    상기 반사 방지 패턴들은 상기 제1 방향으로 서로 평행하게 연장되며, 라인 형태를 갖는 포토마스크.
  9. 제1항에 있어서,
    상기 메인 패턴은, 상기 레티클 기판의 상면에 평행한 제1 방향으로 연장되고,
    상기 반사 방지 패턴들은 도트 형태를 가지며 상기 제1 방향으로 배열되는 포토마스크.
  10. 제1항에 있어서,
    상기 메인 패턴은, 상기 레티클 기판의 상면에 평행한 제1 방향으로 연장되고,
    상기 반사 방지 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 서로 평행하게 연장되며, 라인 형태를 갖는 포토마스크.
  11. 제1 영역, 제2 영역 및 상기 제1 및 제2 영역들 사이에 개재된 제3 영역을 포함하는 반도체 기판 상에, 포토레지스트 막을 형성하는 것; 및
    노광 장비를 이용해 상기 포토레지스트 막을 노광하고, 노광된 상기 포토레지스트 막을 현상하여, 상기 제1 영역 상에 포토레지스트 패턴을 형성하는 것을 포함하되,
    상기 포토레지스트 패턴은 상기 제2 및 제3 영역들을 노출하고,
    상기 노광 장비는 광원, 투영 렌즈, 및 상기 광원과 상기 투영 렌즈 사이에 배치되는 포토마스크를 포함하며,
    상기 포토마스크는, 상기 포토레지스트 패턴을 정의하는 메인 패턴, 및 상기 제3 영역을 정의하는 반사 방지 패턴들을 포함하고,
    상기 노광 장비를 통해 상기 제2 영역 상에 조사되는 광의 세기는, 상기 제3 영역 상에 조사되는 광의 세기보다 더 큰 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 포토레지스트 막을 노광할 때,
    상기 광원에서 방출되어 상기 반사 방지 패턴들을 통과한 0차 광은 상기 투영 렌즈로 집광되고,
    상기 광원에서 방출되어 상기 반사 방지 패턴들을 통과한 ±1차 광 이상의 고차 광은 회절되어 상기 투영 렌즈를 벗어나는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    서로 인접하는 한 쌍의 상기 반사 방지 패턴들 사이의 거리는 제1 길이이고,
    상기 한 쌍의 반사 방지 패턴들 중 적어도 하나의 폭은 제2 길이이며,
    상기 제1 길이와 상기 제2 길이의 합은, 노광 공정의 분해능 한계에 의해 정의되는 최소 피치와 같거나 작은 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 메인 패턴과 가장 인접하는 반사 방지 패턴과 상기 메인 패턴과의 거리는 상기 제1 길이와 같거나 작은 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 길이와 상기 제2 길이의 비율은, 2:8 내지 8:2인 반도체 소자의 제조 방법.
  16. 반도체 기판의 활성 패턴 상에 게이트 전극을 형성하는 것, 상기 반도체 기판은 제1 영역 및 제2 영역을 포함하고, 상기 활성 패턴은 상기 게이트 전극의 일 측에 배치된 제1 부분 및 타 측에 배치된 제2 부분을 포함하며, 상기 제1 부분은 상기 제1 영역에 포함되고, 상기 제2 부분의 적어도 일부는 상기 제2 영역에 포함되며;
    상기 반도체 기판 상에, 상기 활성 패턴 및 상기 게이트 전극을 직접 덮는 포토레지스트 막을 형성하는 것;
    상기 포토레지스트 막을 노광 및 현상하여, 상기 제1 영역을 선택적으로 덮는 포토레지스트 패턴을 형성하는 것; 및
    상기 포토레지스트 패턴 및 상기 게이트 전극을 마스크로 상기 제2 부분에 제1 불순물을 도핑하는 것을 포함하되,
    상기 포토레지스트 막을 노광하는 것은, 메인 패턴 및 반사 방지 패턴들을 포함하는 포토마스크를 이용하여 상기 포토레지스트 막을 노광하는 것을 포함하고,
    상기 메인 패턴은 상기 포토레지스트 패턴을 정의하고,
    상기 반사 방지 패턴들은 상기 제2 영역을 정의하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 게이트 전극의 적어도 일부는 상기 제2 영역 상에 위치하는 반도체 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 활성 패턴은 상기 반도체 소자의 어드레스 디코더 영역 또는 주변 회로 영역에 배치되는 반도체 소자의 제조 방법.
  19. 제16항에 있어서,
    상기 반도체 기판은 제3 영역을 더 포함하되, 상기 제2 영역은 상기 제1 및 제3 영역들 사이에 개재되고,
    상기 포토레지스트 패턴은 상기 제2 영역과 함께 상기 제3 영역을 노출하고,
    상기 포토레지스트 막을 노광하는 동안 상기 제3 영역 상에 조사되는 광의 세기는, 상기 제2 영역 상에 조사되는 광의 세기보다 더 큰 반도체 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 제1 불순물을 도핑한 후, 상기 포토레지스트 패턴을 제거하는 것; 및
    상기 활성 패턴의 상기 제1 및 제2 부분에 제2 불순물을 도핑하는 것을 더 포함하는 반도체 소자의 제조 방법.
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