KR20170085499A - 개선된 컨택 핀들을 구비한 플랫 노―리드 패키지 - Google Patents

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KR20170085499A
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KR
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lead frame
central support
support structure
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랑선 키트나롱
프라키트 푼야포르
에크가카이 켕아난타농
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마이크로칩 테크놀로지 인코포레이티드
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Abstract

본 개시의 일 실시예에 따르면, 집적 회로(IC) 디바이스용 리드프레임은 IC 칩을 실장하기 위한 중앙 지지 구조체, 중앙 지지 구조체로부터 연장되는 복수의 핀들, 및 중앙 지지 구조체로부터 이격된 복수의 핀들을 연결하는 바를 포함할 수 있다. 복수의 핀들의 각각의 핀은 딤플을 포함할 수 있다.

Description

개선된 컨택 핀들을 구비한 플랫 노―리드 패키지{FLAT NO-LEADS PACKAGE WITH IMPROVED CONTACT LEADS}
본 출원은 2014년 11월 20일자로 출원된 공동 소유의 미국 가출원 제62/082,357호에 대한 우선권을 주장하며, 상기 가출원은 모든 목적을 위해 참조로서 여기에 통합된다.
본 개시는 집적 회로 패키징, 특히, 소위 집적 회로용 플랫 노-리드 패키징(flat no-leads packaging)에 관한 것이다.
플랫 노-리드 패키징은, 인쇄 회로 기판(PCB)에의 표면 실장용으로 통합된 핀들을 구비한 집적 회로(IC) 패키징의 한 유형을 지칭한다. 플랫 노-리드는 종종 마이크로 리드프레임(MLF)이라고도 한다. 예를 들면, 쿼드-플랫 노-리드(QFN) 및 듀얼-플랫 노-리드(DFN)를 포함하는 플랫 노-리드 패키지들은 캡슐화된 IC 부품과 외부 회로(예를 들어, 인쇄 회로 기판(PCB)) 간의 물리적 및 전기적 연결을 제공한다.
일반적으로, 플랫 노-리드 패키지용 컨택 핀들은 패키지의 가장자리들을 넘어 연장되지는 않는다. 핀들은 보통, IC의 다이(die)용 중앙 지지 구조체를 포함하는 단일 리드프레임에 의해 형성된다. 리드프레임과 IC는 전형적으로 플라스틱으로 만들어진 하우징에 캡슐화된다. 각각의 리드프레임은 수개의 개별 IC 디바이스들을 캡슐화하기 위해 몰딩되어 있는 리드프레임들의 매트릭스의 일부분일 수 있다. 일반적으로, 상기 매트릭스를 소잉(sawing)하여 리드프레임의 임의의 연결 부재들을 컷팅(cutting through)함으로써 개별 IC 디바이스들이 분리된다. 소잉 또는 컷팅 공정은 또한, 패키지들의 가장자리를 따라 컨택 핀들을 노출시킨다.
소잉되면, 생(bare) 컨택 핀들은 리플로우 솔더링에서 불량 연결되거나 어떠한 연결도 제공하지 못할 수 있다. 컨택 핀들의 노출면은 신뢰할만한 연결을 제공하기에 충분한 젖음성 플랭크(wettable flank)를 제공하지 못할 수 있다. 리플로우 솔더링은 표면 실장 부품들을 PCB에 부착하기 위한 바람직한 방법으로서, 전기 부품들을 과열시키지 않으면서 솔더를 녹이고 인접 표면들을 가열하게 되며 이로써 부품들의 손상 위험을 줄일 수 있다.
따라서, 플랫 노-리드 패키지를 외부 회로에 실장하기 위한 리플로우 솔더링 공정을 위해 플랫 노-리드 컨택 핀들의 젖음성 표면을 개선하는 공정 또는 방법은, QFN 또는 다른 플랫 노-리드 패키지에서 IC의 개선된 전기적 및 기계적 성능을 제공할 수 있다.
본 개시의 일 실시예에 따르면, 집적 회로(IC) 디바이스용 리드프레임은 IC 칩을 실장하기 위한 중앙 지지 구조체, 상기 중앙 지지 구조체로부터 연장된 복수의 핀들 및 상기 중앙 지지 구조체로부터 이격된 상기 복수의 핀들을 연결하는 바를 포함할 수 있다. 상기 복수의 핀들의 각 핀은 딤플을 포함할 수 있다. 각각의 핀의 상기 딤플은 상기 바에 인접하여 배치될 수 있다. 일부 실시예들에서, 상기 리드프레임은 쿼드-플랫 노-리드(quad-flat no-leads) IC 패키지용일 수 있다. 일부 실시예들에서, 상기 리드프레임은 듀얼-플랫(dual-flat) 노-리드 IC 패키지용일 수 있다. 상기 리드프레임은 복수의 IC 디바이스들을 제조하기 위해 매트릭스 내에 배열된 복수의 중앙 지지 구조체들을 포함할 수 있다. 일부 실시예들에서, 각각의 딤플은 바의 제1측으로부터 상기 바의 제2측으로 연장될 수 있다. 각각의 딤플은 정사각 형상으로 상기 각각의 핀들에 에칭될 수 있다. 각각의 딤플은 대략 0.14mm의 길이의 측면들을 갖는 정사각 형상으로 상기 각각의 핀들에 에칭될 수 있다. 각각의 딤플은 상기 각각의 핀의 전체 높이의 대략 절반의 깊이로 에칭될 수 있다.
본 개시의 일 실시예에 따르면, 플랫 노-리드 패키지 내에 집적 회로(IC) 디바이스를 제조하기 위한 방법은, 리드프레임의 중앙 지지 구조체 상에 IC 칩을 실장하는 것; 상기 IC 칩을 상기 복수의 핀들 중 적어도 일부에 본딩하는 것; IC 패키지를 생성하는 상기 리드프레임과 본딩된 IC 칩을 캡슐화하는 것; 그리고 상기 복수의 핀들의 상기 딤플을 가로지르는 한 세트의 컷팅선들에서 상기 캡슐화된 리드프레임을 통과하여 소잉(sawing)함으로써, IC 패키지를 상기 바로부터 컷팅하는 것을 포함할 수 있다. 상기 리드프레임은: 상기 중앙 지지 구조체; 상기 중앙 지지 구조체로부터 연장된 복수의 핀들; 및 상기 중앙 지지 구조체로부터 이격된 상기 복수의 핀들을 연결하는 바를 포함할 수 있다. 상기 복수의 핀들의 각각의 핀은 딤플을 포함할 수 있다. 상기 컷팅선들을 따라 소잉하는 것은, 상기 복수의 핀들의 각각의 종단면을 노출시키고 그리고 상기 IC 패키지의 저면으로부터 상기 핀들의 상기 노출된 종단면들의 측면으로 연장된 상기 딤플들의 일부분을 남겨두는 것을 포함할 수 있다. 일부 실시예들에서, 상기 방법은 상기 IC 패키지를 상기 리드프레임으로부터 분리하지 않고, 상기 IC 패키지의 개별적인 핀들을 분리하기 위해 분리 컷팅을 수행하는 것; 및 상기 분리 컷팅 이후에, 상기 분리된 개별적인 핀들의 회로 테스트를 수행하는 것을 포함할 수 있다. 일부 실시예들은, 와이어 본딩을 사용하여, 상기 IC 칩을 상기 복수의 핀들의 적어도 일부에 본딩하는 것을 포함할 수 있다. 일부 실시예들은, 상기 IC 패키지를 상기 바로부터 컷팅하여 분리하기 전에, 상기 IC 패키지의 저면 상에 상기 딤플들을 포함하여 상기 복수의 핀들의 상기 노출된 일부분을 도금하는 것을 포함할 수 있다.
본 개시의 또 하나의 실시예에 따르면, 인쇄 회로 기판(PCB) 상에 플랫 노-리드 패키지의 집적 회로(IC) 디바이스를 설치하기 위한 방법은, 리드프레임의 중앙 지지 구조체 상에 IC 칩을 실장하는 것, 상기 IC 칩을 상기 복수의 핀들의 적어도 일부에 본딩하는 것; 상기 IC 패키지를 생성하는 상기 리드프레임과 본딩된 IC 칩을 캡슐화하는 것; 상기 복수의 핀들의 상기 딤플들을 가로지르는 한 세트의 컷팅선들에서 상기 캡슐화된 리드프레임을 소잉함으로써 상기 IC 패키지를 상기 바로부터 컷팅하고, 상기 IC 패키지의 상기 복수의 핀들을 상기 PCB 상의 각각의 컨택 포인트들에 연결하기 위해, 리플로우 솔더링 방법을 사용하여 상기 플랫 노-리드 IC 패키지를 상기 PCB에 부착하는 것을 포함할 수 있다. 상기 컷팅선들을 따라 소잉하는 것은 상기 복수의 핀들의 각각의 종단면을 노출시키고 그리고 상기 IC 패키지의 저면으로부터 상기 핀들의 상기 노출된 종단면들의 측면으로 연장된 상기 딤플들의 일부분을 남겨두는 것을 포함할 수 있다. 상기 리드프레임은: 상기 중앙 지지 구조체; 상기 중앙 지지 구조체로부터 연장된 복수의 핀들; 및 상기 중앙 지지 구조체로부터 이격된 상기 복수의 핀들을 연결하는 바를 포함할 수 있다. 상기 복수의 핀들의 각각의 핀은 딤플을 포함할 수 있다. 상기 방법의 일부 실시예들은, 상기 IC 패키지를 상기 바로부터 분리하지 않고, 상기 IC 패키지의 개별적인 핀들을 분리하도록 분리 컷팅을 수행하는 것; 및 상기 분리 컷팅 이후에, 상기 분리된 개별적인 핀들의 회로 테스트를 수행하는 것을 포함할 수 있다. 상기 방법의 일부 실시예들은, 와이어 본딩을 사용하여, 상기 IC 칩을 상기 복수의 핀들의 적어도 일부에 본딩하는 것을 포함할 수 있다. 상기 방법의 일부 실시예들은, 상기 핀들의 상기 노출된 표면의 대략 60%의 필렛 높이들을 제공할 수 있다. 상기 방법의 일부 실시예들은, 상기 IC 패키지를 상기 바로부터 컷팅하기 전에, 상기 IC 패키지의 저면 상에 상기 딤플들을 포함하여 상기 복수의 핀들의 상기 노출된 일부분을 도금하는 것을 포함할 수 있다.
본 개시의 일부 실시예들에 따르면, 플랫 노-리드 패키지 내의 집적 회로(IC) 디바이스는: 리드프레임의 중앙 지지 구조체 상에 실장되고 상기 리드프레임과 함께 캡슐화되어 저면 및 4개의 측면들을 구비한 IC 패키지를 형성하는 IC 칩; 상기 IC 패키지의 4개의 측면들 중 아래쪽 가장자리를 따라 노출면들을 구비한 한 세트의 핀들; 및 상기 IC 패키지의 상기 저면의 둘레를 따라 배치된 상기 한 세트의 핀들의 각각에 있고 상기 핀들의 세트의 상기 노출면들로 연장하는 딤플을 포함할 수 있다. 상기 딤플을 포함하는 상기 복수의 핀들의 각각의 적어도 저면을 향하는 노출된 일부분은 도금될 수 있다. 일부 실시예들에서, 상기 복수의 핀들은 대략 60%의 필렛 높이들로 인쇄 회로 기판에 부착될 수 있다.
도 1은, 본 개시의 교시들에 따른, 인쇄 회로 기판(PCB) 상에 실장된 플랫 노-리드 패키지를 통과하는 개략적인 측단면도이다.
도 2a는 전형적인 QFN 패키지의 일부분의 측면도 및 저면도를 보여주는 사진이다. 도 2b는 캡슐화된 리드프레임을 소잉하여 노출된 QFN 패키지의 가장자리를 따르는 구리 컨택 핀들의 면의 확대도이다.
도 3은, 리플로우 솔더링 공정이 PCB에 충분한 기계적 및 전기적 연결들을 제공하는 데에 실패한 이후의 전형적인 QFN 패키지를 보여주는 사진이다.
도 4a 및 도 4b는, 리플로우 솔더링에 사용되기 위한 높은 젖음성 플랭크들을 구비한 플랫 노-리드 패키지에서, 본 개시의 교시들을 구체화하는 패키징된 IC 디바이스의 부분도를 보여주는 도면들이다.
도 5a 및 도 5b는, 리플로우 솔더링 공정에 의해 PCB에 실장된 후의 전형적인 QFN 패키지의 등각투상도(isometric view)를 보여주는 도면들이다.
도 6a 및 도 6b는, 본 개시의 교시들을 실행하는 데에 사용될 수 있는 복수의 리드프레임들을 포함하는 리드프레임 매트릭스를 보여주는 도면들이다.
도 7a 및 도 7b는 본 개시의 교시를 통합하는 2개의 인접한 리드프레임의 복수의 핀의 일부를 도시하는 도면이다.
도 8a 내지 도 8d는, 본 개시의 교시들을 실행하는 데에 사용될 수 있는 딤플들 및 핀들의 다양한 실시예들을 도시한다.
도 9a 및 도 9b는, 본 개시의 교시들을 구체화하는 캡슐화된 IC 디바이스의 등각투상도를 보여주는 도면들이다.
도 10a 및 도 10b는, 본 개시의 교시들에 따른, 리플로우 솔더링 공정에 의해 PCB에 부착된 플라스틱 내에 캡슐화된 IC 디바이스의 등각투상도를 보여주는 도면들이다.
도 11은, 본 개시의 교시들을 구체화하는 플랫 노-리드 패키지에서 IC 디바이스를 제조하기 위한 예시적인 방법을 도시한 흐름도이다.
도 12는, 본 개시의 교시들을 실행하는 데에 사용될 수 있는 예시적인 공정을 도시한다.
도 1은 인쇄 회로 기판(PCB)(12) 상에 실장된 플랫 노-리드 패키지(10)를 통과하는 측단면을 보여주는 측면도이다. 패키지(10)는 컨택 핀들(14a, 14b), 다이(16), 리드프레임(18) 및 캡슐화 봉입체(encapsulation)(20)를 포함한다. 다이(16)는, IC, 칩 및/또는 마이크로칩으로 지칭되는 임의의 집적 회로를 포함할 수 있다. 다이(16)는 실리콘과 같은 반도체 재료의 기판 상에 배치된 전자 회로들의 세트를 포함할 수 있다.
도 1에 도시된 바와 같이, 컨택 핀(14a)은 솔더(20a)가 컨택 핀(14a)의 노출면에 부착된 채로 유지되지 않았던 실패한 리플로우 공정의 대상물인데, 리드프레임 매트릭스(도 6에 상세히 도시되고 후술됨)로부터 패키지(10)를 소잉하여 분리함으로써 생성된 컨택 핀(14a)의 생(bare) 구리 면이 이러한 실패에 기여할 수 있다. 대조적으로, 컨택 핀(14b)은 성공적인 리플로우 절차에 의해 생성된 개선된 솔더링된 연결부(20b)를 보여준다. 이 개선된 연결부는 전기적 통신 및 기계적 지지 둘 다를 제공한다. 컨택 핀(14b)의 면은 리플로우 절차 이전에 (예를 들어, 주석 도금으로) 도금될 수 있다.
도 2a는 전형적인 QFN 패키지(10)의 일부분의 측면도 및 저면도를 보여주는 사진이다. 도 2b는 캡슐화된 리드프레임(18)을 절단하여(sawing through) 노출된 QFN 패키지(10)의 가장자리를 따르는 구리 컨택 핀들(14a)의 면(24)의 확대도를 도시한다. 도 2a에 도시된 바와 같이, 컨택 핀(14a)의 바닥부(22)는 (예를 들어, 주석 도금으로) 도금되지만, 노출면(24)은 생 구리이다.
도 3은 리플로우 솔더링 공정이 PCB(12)로 충분한 기계적 및 전기적 연결들을 제공하는 데에 실패한 이후의 전형적인 QFN 패키지(10)의 사진이다. 도 3에 도시된 바와 같이, 컨택 핀들(14a)의 생(bare)의 구리 면(24)은 리플로우 솔더링 이후에 불량한 연결을 제공하거나 어떠한 연결도 제공하지 못할 수 있다. 컨택 핀들(14a)의 노출면(24)은 신뢰할만한 연결을 제공하기에 충분한 젖음성 플랭크들을 제공하지 않을 수 있다.
도 4a 및 도 4b는 캡슐화된 리드프레임(18)을 절단한 후의 전형적인 QFN 패키지(10)의 등각투상도를 보여주는 도면이다. 각각의 컨택 핀(14a)의 바닥부(22)는 (예를 들어, 주석 도금으로) 도금되지만, 각각의 컨택 핀의 노출면(24)은 소잉 공정으로 인해 도금되어 있지 않다. 많은 QFN 패키지(10)에는, 열 패드(thermal pad)(26)와 같이 추가적인 도금된 중앙 표면이 존재한다.
도 5a 및 도 5b는 리플로우 솔더링 공정에 의해 PCB(28)에 실장된 이후의 전형적인 QFN 패키지(10)의 등각투상도를 보여주는 도면들이다. PCB는, 솔더 비드(32)에 의해 컨택 핀들(14a)에 기계적 및 전기적으로 연결되는, 리드들(leads)(30)을 포함한다. 도 5a 및 도 5b에 도시된 바와 같이, 솔더 비드들(32)은 노출면들(24)의 단지 작은 부분을 덮는다. 전술한 바와 같이, 이것은 핀들(14a)의 젖음성 플랭크들이 불충분하기 때문일 수 있다.
도 6a 및 도 6b는 본 개시의 교시들을 실행하는 데에 사용될 수 있는 복수의 리드프레임들(42a, 42b, 42c, 42d)을 포함하는 리드프레임 매트릭스(40)를 보여주는 도면들이다. 도시된 바와 같이, 각각의 리드프레임(42)은 중앙 지지 구조체(44), 중앙 지지 구조체로부터 연장되는 복수의 핀들(46), 및 중앙 지지 구조체로부터 멀리 떨어진 복수의 핀들을 연결하는 하나 이상의 바(bar)(48)를 포함할 수 있다. 리드프레임(42)은 중앙 지지 구조체(44)에 실장된 IC 디바이스(도 6a 및 도 6b에는 도시되지 않음)로부터 핀들(46)을 통해 전기적 통신을 제공할 뿐만 아니라 IC 디바이스에 기계적 지지를 제공하는 금속 구조체를 포함할 수 있다. 일부 응용들에서, IC 디바이스는 중앙 지지 구조체(44)에 접착될 수 있다. 일부 실시예들에서, IC 디바이스는 다이(die)로 지칭될 수 있다. 일부 실시예들에서, 다이 또는 IC 디바이스 상의 패드들 또는 컨택 포인트들은, 본딩(예를 들어, 와이어 본딩, 볼 본딩, 웨지(wedge) 본딩, 컴플라이언트(compliant) 본딩, 열초음파(thermosonic) 본딩 또는 기타 적절한 본딩 기술)에 의해 각각의 핀들에 연결될 수 있다. 일부 실시예들에서, 리드프레임(42)은 에칭 또는 스탬핑(stamping)에 의해 제조될 수 있다.
도 7a 및 도 7b는 2개의 인접한 리드프레임들(42a, 42b)의 복수의 핀들(46)의 일부분을 보여주는 도면들이다. 도 7a 및 도 7b에 도시된 바와 같이, 핀들(46)은 각각 딤플(dimple)(50)을 포함할 수 있다. 본 개시의 일부 실시예들에서, 딤플들(50)이 핀들(46)에 에칭될 수 있다. 도 7a 및 도 7b의 실시예에서, 딤플들(50)은 대략 0.14mm의 측면길이를 갖는 정사각형일 수 있고 바(48)의 양측(opposite sides)에 배치될 수 있다. 일부 실시예들에서, 2개의 대향하는(opposite) 딤플들(50)은 중심이 바(48)의 가장자리로부터 대략 0.075mm 이격되게 배치될 수 있다. 일부 실시예들에서, 대향하는 딤플들(50)의 중심은 대략 0.3mm 이격되어 배치될 수 있다. 도 8a 내지 도 8d는 본 개시의 교시들을 실행하는 데에 사용될 수 있는 딤플들(50) 및 핀들(44)의 다양한 실시예들을 보여준다.
도 9a 및 9b는 플라스틱(62) 내에 패키징되고 본 개시의 교시를 구체화하는 캡슐화된 IC 디바이스(60)의 등각투상도를 보여주는 도면들이다. 핀들(46)의 저면들(bottom surfaces)(52) 및 열 패드(64)는, 리플로우 솔더링에 사용하기 위한 높은 젖음성 플랭크들을 구비한 플랫 노-리드 패키지의 IC 디바이스(60)를 제조하기 위해 주석으로 도금되고, 이에 의해 도 1의 컨택 핀(14b)에 도시된 바와 같이 개선된 솔더 연결을 제공한다. 도시된 바와 같이, IC 디바이스(60)는 쿼드-플랫 노-리드 패키지를 포함할 수 있다. 다른 실시예들에서, IC 디바이스(60)는, 듀얼-플랫 노-리드 패키징을 포함하거나, 또는 리드들이 패키징의 가장자리들을 많이 넘어서게 연장되지는 않고 IC를 PCB에 표면 실장하도록 구성된 임의의 다른 패키징(예를 들어, 임의의 마이크로 리드프레임(MLT))을 포함할 수 있다.
도 9a 및 도 9b에 도시된 바와 같이, 딤플들(50)은 핀들(46)의 저면들(52)과 함께(along with) 도금된다. 핀들(46)의 노출면들(54)이 일부의 생 구리를 포함할 수 있지만, 딤플들(50)은 IC 디바이스(60)의 측면 상에 도금된 표면을 제공한다. 딤플들(50)의 도금된 표면은 증가된 젖음성 플랭크들을 제공하고, 이에 의해 IC 디바이스(60)와 PCB 간의 개선된 전기적 및/또는 기계적 연결들을 제공할 수 있다. 대안적인 실시예들에서, 딤플(50) 및/또는 저면들(52)은 전혀 도금되지 않을 수도 있다. 이런 실시예들에서는, 딤플들(50)의 물리적 형상으로 인해, 솔더가 딤플들(50) 내부로 흐를 수 있어서, 도금이 없더라도 연결들이 개선될 수 있다.
도 10a 및 도 10b는 리플로우 솔더링 공정에 의해 PCB(64)에 부착된 플라스틱(62) 내에 캡슐화된 IC 디바이스(60)의 등각투상도를 보여주는 도면들이다. 도 10a 및 도 10b에 도시된 바와 같이, IC 디바이스(60)의 핀들(46)은 솔더 비드들에 의해 PCB(64) 상의 리드들(66)에 연결된다. 도 5b에 도시된 IC 디바이스(10)와는 대조적으로, 솔더 비드들(68)은 핀들(46)의 노출면들(54)을 따라 위쪽으로 연장된다. 솔더 비드들(68)이 노출면들(54)을 따라서 위쪽으로 더 많이 물리적으로 연장됨에 따라, IC 디바이스(60)와 PCB(64) 간의 개선된 기계적 및/또는 전기적 연결들이 제공될 수 있다.
도 11은 본 개시의 교시들을 구체화하는 플랫 노-리드 패키지에서 IC 디바이스를 제조하기 위한 예시적인 방법(100)을 도시하는 흐름도이다. 방법(100)은 IC 디바이스를 PCB에 실장하기 위한 개선된 연결을 제공할 수 있다.
단계(102)는 IC 디바이스가 제조되어 있는 반도체 웨이퍼를 백그라인딩(backgrinding)하는 것을 포함할 수 있다. 전형적인 반도체 또는 IC 제조는 대략 750㎛ 두께의 웨이퍼들을 사용할 수 있다. 이런 두께는 고온 공정 동안의 휨에 대항하여 안정성을 제공할 수 있다. 대조적으로, IC 디바이스가 일단 완성되면, 약 50㎛ 내지 75㎛의 두께가 바람직할 수 있다. 백그라인딩(또한, 백랩(backlap) 또는 웨이퍼 시닝(wafer thinning)이라고 지칭됨)은 IC 디바이스 반대쪽의 웨이퍼면으로부터 재료를 제거할 수 있다.
단계(104)는 상기 웨이퍼 상에 형성된 다른 부품들로부터 IC 칩을 분리하기 위해 웨이퍼를 소잉 및/또는 컷팅하는 것을 포함할 수 있다.
단계(106)는 리드프레임의 중앙 지지 구조체 상에 IC 칩(또는, 다이)을 실장하는 것을 포함할 수 있다. IC 다이는 접착 또는 기타 적절한 방법으로 중앙 지지 구조체에 의해 부착될 수 있다.
단계(108)에서, IC 다이는 리드프레임의 중앙 지지 구조체로부터 연장된 개별 핀들에 연결될 수 있다. 일부 실시예들에서, 다이 또는 IC 디바이스 상의 패드들 및/또는 컨택 포인트들은 본딩(예를 들어, 와이어 본딩, 볼 본딩, 웨지 본딩, 컴플라이언트 본딩, 열초음파 본딩 또는 기타 적절한 본딩 기술)에 의해 각각의 핀에 연결될 수 있다.
단계(110)에서, IC 디바이스와 리드프레임은 어셈블리를 형성하도록 캡슐화될 수 있다. 일부 실시예들에서, 이것은 플라스틱 케이스 내부에 몰딩하는 것(molding)을 포함한다. 플라스틱 몰딩이 사용되는 경우, 하우징을 경화 및/또는 굳히기 위해 몰딩후경화(post-molding cure) 단계가 이어질 수 있다.
단계(112)는 연결 핀들의 노출된 바닥 영역들을 덮기 위한 화학적 디-플래싱(de-flashing) 및 도금 공정을 포함할 수 있다. 전술한 바와 같이, 도금하는 단계가 본 개시의 모든 실시예에 통합되지는 않을 수도 있다. 도금하는 것을 포함하는 실시예들에서, 핀들 내의 딤플들이 또한 도금될 수 있다.
단계(114)는 분리 컷팅(isolation cut)을 수행하는 것을 포함할 수 있다. 분리 컷팅은 핀들을 서로로부터 전기적으로 분리시키기 위해 각 패키지의 핀들을 절단하는 것을 포함할 수 있다.
단계(116)는 분리 컷팅이 완료되었으면 IC 디바이스를 테스트하고 마킹하는 것을 포함할 수 있다. 방법(100)은, 다양한 단계들의 순서를 바꾸고, 단계들을 추가하고, 및/또는 단계들을 제거함으로써 변경될 수 있다. 예를 들면, 플랫 노-리드 IC 패키지들은, IC 디바이스의 분리 컷팅 및/또는 테스트를 수행하지 않으면서도 본 개시의 교시들에 따라 제조될 수 있다. 본 기술분야에서 통상의 기술을 가진 자는 본 개시의 범위 또는 의도에서 벗어남이 없이 이러한 교시들을 사용하여 대안적인 방법을 개발할 수 있을 것이다.
단계(118)는, 리드프레임(42)이 리드프레임들(42a, 42b) 등의 매트릭스(40)의 일부분인 실시예들에서, IC 디바이스를 바, 리드프레임, 및/또는 다른 근방의 IC 디바이스들로부터 분리하기 위한 싱귤레이션 컷팅(singulation cut)을 포함할 수 있다. 싱귤레이션 컷팅은 리드프레임(42)의 핀들(46)의 딤플들(50)을 통과하여(through) 수행될 수 있다.
도 12는 단계(118)에서 사용될 수 있는 싱귤레이션 컷팅의 하나의 실시예의 공정을 도시한다. 도 12는 플라스틱 몰딩(62) 내에 캡슐화된 바(48)를 따라 핀들(46)을 통과하여 컷팅하는 톱(70)의 등각투상도를 보여주는 개략도이다. 단계(116)에서 임의의 테스트 및/또는 마킹한 이후에, 도 11에 도시된 바와 같이, 폭(wf)의 싱귤레이션 컷팅이 전체 패키지에 대해 수행된다. 톱의 폭(ws)은 딤플들(50)을 가로지를(intersect) 만큼 충분히 넓지만, 딤플들(50)을 완전히 없앨 만큼 넓지는 않다. 따라서, 싱귤레이션 컷팅이 완료된 이후에는, 도 9a 및 도 9b에 도시된 바와 같이, 딤플들(50)의 남은 일부분이 핀들(46)의 저면들(52)로부터 노출면들(54)까지 연장될 것이다.
단계(120)는, IC 디바이스의 패키지 내에서, 분리된 IC 디바이스(60)를 PCB(64) 또는 기타 실장 디바이스에 부착하는 것을 포함할 수 있다. 일부 실시예들에서, IC 디바이스는 리플로우 솔더링 공정을 사용하여 PCB에 부착될 수 있다. 도 10a 및 도 10b는, 인쇄 회로 기판 상에 실장되었고 리플로우 솔더 공정에 의해 부착된 IC 디바이스의 핀 영역의 등각투상도를 도시한다. 본 개시에 의해 제공되는 딤플들(50)은 젖음성 플랭크들 또는 필렛(fillet) 높이를 60% 까지 증가시킬 수 있으며, 예를 들면, 자동차 고객 요구사항들에 부합할 수 있다. 따라서, 본 개시의 다양한 교시들에 따르면, 플랫 노-리드 디바이스의 "젖음성 플랭크들"이 개선될 수 있고, 리플로우 솔더링 공정에 의해 만들어진 각각의 솔더 조인트는, 시각적 및/또는 성능 테스트의 동안에, 개선된 성능 및/또는 향상된 합격율을 제공할 수 있다.
대조적으로, 플랫 노-리드 집적 회로 패키지에 대한 종래의 제조 공정은 핀 연결부들을 리플로우 솔더 공정을 위한 충분한 젖음성 표면이 없이 놓이게 할 수 있다. 노출된 핀들이 리드프레임 또는 매트릭스로부터 패키지를 분리하기 이전에 도금되더라도, 전형적인 공정에서 사용되는 최종 소잉 단계는 핀들의 노출면들 상에 생 구리만을 남긴다.

Claims (20)

  1. 집적 회로(IC) 디바이스용 리드프레임으로서:
    IC 칩을 실장하기 위한 중앙 지지 구조체;
    상기 중앙 지지 구조체로부터 연장된 복수의 핀들; 및
    상기 중앙 지지 구조체로부터 이격된 상기 복수의 핀들을 연결하는 바를 포함하고,
    상기 복수의 핀들의 각각의 핀은 딤플을 포함하는, 리드프레임.
  2. 제1항에 있어서,
    각각의 핀의 상기 딤플은 상기 바에 인접하여 배치되는, 리드프레임.
  3. 제1항 또는 제2항에 있어서,
    상기 리드프레임은 쿼드-플랫 노-리드(quad-flat no-leads) IC 패키지용인, 리드프레임.
  4. 제3항에 있어서,
    상기 리드프레임은 듀얼-플랫(dual-flat) 노-리드 IC 패키지용인, 리드프레임.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 리드프레임은 복수의 IC 디바이스들을 제조하기 위해 매트릭스 내에 배열된 복수의 중앙 지지 구조체들을 포함하는, 리드프레임.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 리드프레임은 복수의 IC 디바이스들을 제조하기 위해 매트릭스 내에 배열된 복수의 중앙 지지 구조체들을 포함하고, 그리고
    각각의 딤플은 상기 바의 제1측으로부터 상기 바의 제2측으로 연장되는, 리드프레임.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    각각의 딤플은 정사각 형상으로 상기 각각의 핀들에 에칭되는, 리드프레임.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    각각의 딤플은 대략 0.14mm의 길이의 측면들을 갖는 정사각 형상으로 상기 각각의 핀들에 에칭되는, 리드프레임.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    각각의 딤플은 상기 각각의 핀의 전체 높이의 대략 절반의 깊이로 에칭되는, 리드프레임.
  10. 플랫 노-리드 패키지 내에 집적 회로(IC) 디바이스를 제조하기 위한 방법으로서:
    리드프레임의 중앙 지지 구조체 상에 IC 칩을 실장하는 것 - 상기 리드프레임은:
    상기 중앙 지지 구조체;
    상기 중앙 지지 구조체로부터 연장된 복수의 핀들; 및
    상기 중앙 지지 구조체로부터 이격된 상기 복수의 핀들을 연결하는 바를 포함하고;
    상기 복수의 핀들의 각각의 핀은 딤플을 포함함 -;
    상기 IC 칩을 상기 복수의 핀들 중 적어도 일부에 본딩하는 것;
    IC 패키지를 생성하는 상기 리드프레임과 본딩된 IC 칩을 캡슐화하는 것; 그리고
    상기 복수의 핀들의 상기 딤플을 가로지르는 한 세트의 컷팅선들에서 상기 캡슐화된 리드프레임을 소잉(sawing)함으로써, IC 패키지를 상기 바로부터 컷팅하고, 상기 복수의 핀들의 각각의 종단면을 노출시키고 그리고 상기 IC 패키지의 저면으로부터 상기 핀들의 상기 노출된 종단면들의 측면으로 연장된 상기 딤플들의 일부분을 남겨두는 것을 포함하는, 방법.
  11. 제10항에 있어서,
    상기 IC 패키지를 상기 리드프레임으로부터 분리하지 않고, 상기 IC 패키지의 개별적인 핀들을 분리하기 위해 분리 컷팅을 수행하는 것; 및
    상기 분리 컷팅 이후에, 상기 분리된 개별적인 핀들의 회로 테스트를 수행하는 것을 더 포함하는, 방법.
  12. 제10항 또는 제11항에 있어서,
    와이어 본딩을 사용하여, 상기 IC 칩을 상기 복수의 핀들의 적어도 일부에 본딩하는 것을 더 포함하는, 방법.
  13. 제12항에 있어서,
    상기 IC 패키지를 상기 바로부터 컷팅하기 전에, 상기 IC 패키지의 저면 상에 상기 딤플들을 포함하여 상기 복수의 핀들의 상기 노출된 일부분을 도금하는 것을 더 포함하는, 방법.
  14. 인쇄 회로 기판(PCB) 상에 플랫 노-리드 패키지의 집적 회로(IC) 디바이스를 설치하기 위한 방법으로서:
    리드프레임의 중앙 지지 구조체 상에 IC 칩을 실장하는 것 - 상기 리드프레임은:
    상기 중앙 지지 구조체;
    상기 중앙 지지 구조체로부터 연장된 복수의 핀들; 및
    상기 중앙 지지 구조체로부터 이격된 상기 복수의 핀들을 연결하는 바를 포함하고;
    상기 복수의 핀들의 각각의 핀은 딤플을 포함함 -;
    상기 IC 칩을 상기 복수의 핀들의 적어도 일부에 본딩하는 것;
    상기 IC 패키지를 생성하는 상기 리드프레임과 본딩된 IC 칩을 캡슐화하는 것; 그리고
    상기 복수의 핀들의 상기 딤플들을 가로지르는 한 세트의 컷팅선들에서 상기 캡슐화된 리드프레임을 소잉함으로써 상기 IC 패키지를 상기 바로부터 컷팅하고, 상기 복수의 핀들의 각각의 종단면을 노출시키고, 그리고 상기 IC 패키지의 저면으로부터 상기 핀들의 상기 노출된 종단면들의 측면으로 연장된 상기 딤플들의 일부분을 남겨두는 것; 그리고
    상기 IC 패키지의 상기 복수의 핀들을 상기 PCB 상의 각각의 컨택 포인트들에 연결하기 위해, 리플로우 솔더링 방법을 사용하여 상기 플랫 노-리드 IC 패키지를 상기 PCB에 부착하는 것을 포함하는, 방법.
  15. 제14항에 있어서,
    상기 IC 패키지를 상기 바로부터 분리하지 않고, 상기 IC 패키지의 개별적인 핀들을 분리하도록 분리 컷팅을 수행하는 것; 및
    상기 분리 컷팅 이후에, 상기 분리된 개별적인 핀들의 회로 테스트를 수행하는 것을 더 포함하는, 방법.
  16. 제14항 또는 제15항에 있어서,
    와이어 본딩을 사용하여, 상기 IC 칩을 상기 복수의 핀들의 적어도 일부에 본딩하는 것을 더 포함하는, 방법.
  17. 제16항에 있어서,
    상기 리플로우 솔더링 공정은 상기 핀들의 상기 노출된 표면의 대략 60%의 필렛 높이들을 제공하는, 방법.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 IC 패키지를 상기 바로부터 컷팅하기 전에, 상기 IC 패키지의 저면 상에 상기 딤플들을 포함하여 상기 복수의 핀들의 상기 노출된 일부분을 도금하는 것을 더 포함하는, 방법.
  19. 플랫 노-리드 패키지 내의 집적 회로(IC) 디바이스로서:
    리드프레임의 중앙 지지 구조체 상에 실장되고 상기 리드프레임과 함께 캡슐화되어 저면 및 4개의 측면들을 구비한 IC 패키지를 형성하는 IC 칩;
    상기 IC 패키지의 4개의 측면들 중 아래쪽 가장자리를 따라 노출면들을 구비한 한 세트의 핀들; 및
    상기 IC 패키지의 상기 저면의 둘레를 따라 배치된 상기 한 세트의 핀들의 각각에 있고 상기 핀들의 세트의 상기 노출면들로 연장하는 딤플을 포함하고,
    상기 딤플을 포함하는 상기 복수의 핀들의 각각의 적어도 저면을 향하는 노출된 일부분은 도금된, IC 디바이스.
  20. 제19항에 있어서,
    상기 복수의 핀들은 대략 60%의 필렛 높이들로 인쇄 회로 기판에 부착된, IC 디바이스.
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